CN1933697A - 多层配线基板及其制造方法 - Google Patents
多层配线基板及其制造方法 Download PDFInfo
- Publication number
- CN1933697A CN1933697A CN200610127584.4A CN200610127584A CN1933697A CN 1933697 A CN1933697 A CN 1933697A CN 200610127584 A CN200610127584 A CN 200610127584A CN 1933697 A CN1933697 A CN 1933697A
- Authority
- CN
- China
- Prior art keywords
- layer
- wiring board
- sandwich layer
- layered wiring
- insulating barrier
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000004519 manufacturing process Methods 0.000 title claims description 28
- 239000000758 substrate Substances 0.000 title abstract description 33
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 claims abstract description 22
- 239000011889 copper foil Substances 0.000 claims abstract description 16
- 230000003014 reinforcing effect Effects 0.000 claims abstract description 10
- 230000004888 barrier function Effects 0.000 claims description 61
- 238000000034 method Methods 0.000 claims description 53
- 238000009826 distribution Methods 0.000 claims description 44
- 239000011810 insulating material Substances 0.000 claims description 27
- 229920005989 resin Polymers 0.000 claims description 17
- 239000011347 resin Substances 0.000 claims description 17
- 239000000463 material Substances 0.000 claims description 8
- 238000005728 strengthening Methods 0.000 claims description 7
- 238000003475 lamination Methods 0.000 claims description 2
- 239000010410 layer Substances 0.000 abstract 4
- 239000012792 core layer Substances 0.000 abstract 2
- 238000009413 insulation Methods 0.000 abstract 2
- 239000012774 insulation material Substances 0.000 abstract 2
- 230000015572 biosynthetic process Effects 0.000 description 18
- 229920002120 photoresistant polymer Polymers 0.000 description 10
- 239000004065 semiconductor Substances 0.000 description 7
- 229910000679 solder Inorganic materials 0.000 description 7
- 229910052802 copper Inorganic materials 0.000 description 6
- 239000010949 copper Substances 0.000 description 6
- 238000005530 etching Methods 0.000 description 6
- 239000004744 fabric Substances 0.000 description 6
- 238000000280 densification Methods 0.000 description 5
- 239000011521 glass Substances 0.000 description 5
- 239000013078 crystal Substances 0.000 description 4
- 239000004593 Epoxy Substances 0.000 description 3
- 238000010276 construction Methods 0.000 description 2
- 238000007772 electroless plating Methods 0.000 description 2
- 239000003822 epoxy resin Substances 0.000 description 2
- 238000010030 laminating Methods 0.000 description 2
- 229920000647 polyepoxide Polymers 0.000 description 2
- 206010034960 Photophobia Diseases 0.000 description 1
- 239000004642 Polyimide Substances 0.000 description 1
- 239000004760 aramid Substances 0.000 description 1
- 229920003235 aromatic polyamide Polymers 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000007598 dipping method Methods 0.000 description 1
- 238000005553 drilling Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000009713 electroplating Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000009434 installation Methods 0.000 description 1
- 208000013469 light sensitivity Diseases 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 238000001259 photo etching Methods 0.000 description 1
- 238000007747 plating Methods 0.000 description 1
- 229920001721 polyimide Polymers 0.000 description 1
- 238000007639 printing Methods 0.000 description 1
- 230000002787 reinforcement Effects 0.000 description 1
- 239000004634 thermosetting polymer Substances 0.000 description 1
- 230000008719 thickening Effects 0.000 description 1
- 238000009941 weaving Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
- H01L21/4814—Conductive parts
- H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
- H01L21/4857—Multilayer substrates
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/49822—Multilayer substrates
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/46—Manufacturing multilayer circuits
- H05K3/4602—Manufacturing multilayer circuits characterized by a special circuit board as base or central core whereon additional circuit layers are built or additional circuit boards are laminated
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/49866—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers characterised by the materials
- H01L23/49894—Materials of the insulating layers or coatings
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/552—Protection against radiation, e.g. light or electromagnetic waves
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
- H01L23/64—Impedance arrangements
- H01L23/66—High-frequency adaptations
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
- H05K2201/03—Conductive materials
- H05K2201/0332—Structure of the conductor
- H05K2201/0388—Other aspects of conductors
- H05K2201/0394—Conductor crossing over a hole in the substrate or a gap between two separate substrate parts
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
- H05K2201/09—Shape and layout
- H05K2201/09209—Shape and layout details of conductors
- H05K2201/095—Conductive through-holes or vias
- H05K2201/09563—Metal filled via
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
- H05K2203/05—Patterning and lithography; Masks; Details of resist
- H05K2203/0548—Masks
- H05K2203/0554—Metal used as mask for etching vias, e.g. by laser ablation
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
- H05K2203/15—Position of the PCB during processing
- H05K2203/1572—Processing both sides of a PCB by the same process; Providing a similar arrangement of components on both sides; Making interlayer connections from two sides
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/0011—Working of insulating substrates or insulating layers
- H05K3/0017—Etching of the substrate by chemical or physical means
- H05K3/0026—Etching of the substrate by chemical or physical means by laser ablation
- H05K3/0032—Etching of the substrate by chemical or physical means by laser ablation of organic insulating material
- H05K3/0035—Etching of the substrate by chemical or physical means by laser ablation of organic insulating material of blind holes, i.e. having a metal layer at the bottom
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Ceramic Engineering (AREA)
- Production Of Multi-Layered Print Wiring Board (AREA)
- Structure Of Printed Boards (AREA)
Abstract
本发明公开了一种多层配线基板,在该多层配线基板中,绝缘层104A和106A、配线层105A和108A以及绝缘层104B和106B、配线层105B和108B分别层压在芯层101A的两个表面上,该芯层101A由不含加强部件的绝缘材料112和在该绝缘材料112的两侧表面上形成的铜箔113(图案配线部分103b)构成。
Description
技术领域
本发明涉及一种多层配线基板及其制造方法,更具体地,本发明涉及一种设有用以抑制翘曲的加强部件的多层配线基板及其制造方法。
背景技术
目前,采用半导体芯片等的半导体器件的电子器件的高性能化和小型化已取得进展。在此过程中,半导体器件仍然要求高密度化,以期增加管脚数和实现小型化。已提供一种采用增层法的多层配线基板作为其上能够安装下述半导体器件的基板:即,所述半导体器件实现了管脚数量增加和小型化。
这种多层配线基板以如下方式构成:即,将例如玻璃布覆铜箔层压板等的加强部件作为芯层,然后在该芯层的两个表面上分别形成绝缘层和配线层(参见专利文献1:日本专利未审查公开No.2000-261147)。图7是示出这种多层配线基板10A的实例的示意结构的剖视图。如图中所示,多层配线基板10A结构如下:绝缘层13和配线层14分别层压在芯基板11的两个表面上,在该芯基板11中形成有通孔12。位于芯基板11的上侧和下侧的配线层14通过通孔12而进行电连接。
另一方面,近年来,在利用上述增层法的多层配线基板中,不具有芯层的多层配线基板已得到开发(参见专利文献2:日本专利未审查公开No.Hei.10-125818)。图8为示出不具有芯层的多层配线基板10B的实例的示意结构的剖视图。
如图中所示,不具有芯层的多层配线基板10B(如有必要,后述称之为无芯基板),绝缘层13和配线层14依次层压在支撑基板16上,然后,去除支撑基板16,从而形成多层配线基板10B(图8示出去除支撑基板16之前的状态)。在多层配线基板10B中,在绝缘层13和配线层14形成时,绝缘层13和配线层14由支撑基板16所支撑。另外,由于支撑基板16是在绝缘层13和配线层14形成后去除的,所以多层配线基板10B能够实现薄型化。
在图7中所示的多层配线基板10A中,由于配线层14能够微细地形成,所以高密度化的半导体器件能够进行安装。然而,由于多层配线基板10A内部包括芯基板11,因此,会出现这样的问题:即,在芯基板11中形成的通孔12难以实现微细化,这使得多层配线基板10A整体上不能制造成高密度的基板。
此外,在芯基板11中形成通孔12时,所述通孔的开口采用钻孔器形成。因此,存在这样一个问题:要形成所述通孔的开口,进行钻孔工序要花长时间,并且加工成本也高。再者,由于设置了芯基板11,所以使得多层配线基板10A的厚度不可避免地会变厚,这样就存在前面所述的电子器件小型化受到阻碍的问题。
另一方面,虽然与图7所示的多层配线基板10A相比较,图8所示的作为无芯基板的多层配线基板10B能够实现薄型化,但是,需要将支撑基板16不可避免地去除,这就存在支撑基板16被浪费的问题。另外,由于在多层配线基板10B的制造过程中需要进行去除支撑基板16的蚀刻过程,而蚀刻过程要花费长时间,这就存在制造过程复杂化及制造效率低下的问题。再者,由于作为无芯基板的多层配线基板10B没有芯基板,所以会存在这样的问题:即,基板强度下降,因此使得基板很可能会发生翘曲。
发明内容
在本发明的实施例中,提供了一种可抑制其翘曲的多层配线基板,并且进一步提供了多层配线基板的制造方法,所述方法可以以低成本有效制造多层配线基板。
根据本发明的一个或多个实施例中的第一方面,提供了一种包括芯层、绝缘层和配线层的多层配线基板,所述绝缘层和所述配线层层压在所述芯层的两侧表面中的每一个上,所述芯层包括不含加强部件的绝缘材料,以及分别形成于所述绝缘材料的两侧表面上的铜箔。
根据本发明的第一方面,由于不需要玻璃布覆铜箔层压板等的加强部件,因此,多层配线基板能够实现薄型化,这样便减少了部件数量而使得成本降低。
在本发明的第一方面中,优先地,构成芯层的绝缘材料与构成绝缘层的材料是相同的。
根据这种结构,绝缘层可以采用与芯层相同的方法进行加工。另外,由于在绝缘层和芯层之间不存在热膨胀系数差,所以可以抑制多层配线基板发生翘曲。
在本发明的第一方面中,优先地,所述配线层包括用于连接相邻层的导通塞(或导通孔,vias)和配线图案,并且位于芯层一侧表面上的配线层的导通塞方向与位于芯层另一侧表面上的配线层的导通塞方向相反。
根据这种结构,多层配线基板关于芯层得到良好的平衡,从而可以抑制多层配线基板的翘曲。
在本发明的第一方面中,优先地,绝缘材料选用增层树脂。
根据这种结构,导通塞能够在芯层中以高密度形成。
在本发明的第一方面中,铜箔包括图案配线部分和布置在相邻图案配线部分之间的加强部分。
根据这种结构,由于加强部分是利用未形成图案配线部分的那些部分而形成的,因此,可以提高芯层的机械强度。
在本发明的第一方面中,铜箔可以包括图案配线部分以及平面状配线,所述平面状配线布置于相邻图案配线部分之间,起电源或接地配线的作用。
根据这种结构,由于起电源或接地电极作用的平面状配线是利用未形成图案配线部分的那些部分而形成的,因此,可以在改善电源或接地线的电特性的同时,提高芯层的机械强度。
另外,根据本发明的一个或多个实施例中的第二方面,提供了多层配线基板的制造方法,包括如下步骤:依次将绝缘层和配线层层压在芯层的两侧表面中的每一个上,其中,所述配线层包括用于连接相邻层的导通塞和配线图案,并且所述芯层包括绝缘材料和分别形成于所述绝缘材料的两侧表面上的铜箔。
根据本发明的第二方面,由于不需要在现有技术的无芯基板中所要求的去除支撑基板的蚀刻过程,因此,可以使制造过程缩短,以及降低制造成本。另外,由于配线层和绝缘层可以依次层压在芯层的两侧表面中的每一个上,所以可以容易地制造出具有良好平衡且不会引起翘曲的多层配线基板。
在本发明的第二方面中,在形成导通塞时,可以使用激光形成通孔。
根据此方法,由于可以省去在形成现有技术的通孔的开口时所要求的钻孔工艺,所以能够以高密度形成通孔和导通塞。
各种实施方案可包括一个或更多个下述优点。例如,可实现薄型化和高密度化,并且能够有效且容易地制造出薄型化和高密度化的多层配线基板。
其他特征和优点在下述详细说明书、附图以及权利要求书中显而易见。
附图说明
图1为示出根据本发明第一实施例的多层配线基板的剖视图。
图2A到2G为按照制造顺序示出根据本发明第一实施例的多层配线基板的制造方法的简图。
图3为示出构成根据本发明第二实施例的多层配线基板的芯层的剖视图。
图4为示出根据本发明第二实施例的多层配线基板的剖视图。
图5为示出构成根据本发明第三实施例的多层配线基板的芯层的剖视图。
图6为示出根据本发明第三实施例的多层配线基板的剖视图。
图7为示出根据现有技术中的实例的多层配线基板的剖视图(No.1)。
图8为示出根据现有技术中的实例的多层配线基板的剖视图(No.2)。
具体实施例
下面,将参照附图对实施本发明的最佳实施例进行说明。
图1为示出根据本发明第一实施例的多层配线基板100A的简图。如图中所示,在此具体实施例中,将以六层结构作为多层配线基板的例子来进行说明。然而,本发明并不局限于此六层结构,本发明能够广泛应用于具有各种层数的多层配线基板。
简言之,多层配线基板100A是通过层压以下各层而构成的,所述各层是:芯层101A、第一绝缘层104A和104B、配线层105A和105B、第二绝缘层106A和106B以及配线层108A和108B。阻焊层102在第二绝缘层106A的下表面形成,阻焊层109在第二绝缘层106B的上表面形成。
如图2E所示,芯层101A由绝缘材料112和配线层103构成。例如,绝缘材料112由具有热固性的环氧增层树脂形成。另外,配线层103由铜形成,并且由用于连接各层的导通塞部103a和用于沿表面方向进行连接的图案配线部分103b构成。
在此实施例中,绝缘材料112构成为未包含加强材料。具体地,如参照图7所作的说明:所使用的芯基板11是通过用玻璃布、芳族聚酰胺织造布、LCP织造布等织造布或非织造布浸渍增层树脂而构成的。然而,用在本实施例中的芯层101A不是在绝缘材料112内包含玻璃布等的加强部件构成的,而是由增层树脂构成。
如同绝缘材料112,第一绝缘层104A和104B以及第二绝缘层106A和106B都是由具有热固性的环氧增层树脂形成。第一绝缘层104A和104B形成为将芯层101A夹在中间,第二绝缘层106A和106B形成为将芯层101A以及第一绝缘层104A和104B夹在中间。
前面所述的各种增层树脂并不局限于具有热固性的增层树脂,也可以是具有光敏性的增层树脂或聚酰亚胺等其他绝缘树脂。
在多层配线基板100A中,配线层105A、105B、108A、108B与芯层101A以及各绝缘层104A、104B、106A、106B一起形成。各配线层105A、105B、108A、108B例如由铜形成。
配线层105A、105B具有相同的结构,都包括导通塞部105a和图案配线部分105b。导通塞部105a分别在形成于第一绝缘层104A、104B的开口部分处形成,图案配线部分105b分别在第一绝缘层104A、104B上形成。每个导通塞部105a的一端与图案配线部分105b相连接,其另一端与形成于芯层101A的图案配线部分103b相连接。
每个配线层108A、108B具有相同的结构,都包括导通塞部108a和图案配线部分108b。导通塞部108a分别在形成于绝缘层106A、106B的开口部分处形成,图案配线部分108b分别在绝缘层106A、106B上形成。各导通塞部108a的一端都与图案配线部分108b相连接,其另一端与形成于配线层105A、105B的图案配线部分105b相连接。
上述这种结构的多层配线基板100A采用由绝缘材料112形成的芯层101A和配线层103代替了通过玻璃布等加强的芯基板11,在现有技术的多层配线基板10A中要求使用该芯基板11(参见图7)。这样,由于可以减少部件数量,所以多层配线基板100A能够实现薄型化,并且也可以降低成本。
此外,在此实施例中,由于构成芯层101A的绝缘材料112由增层材料形成,该增层材料也构成了绝缘层104A、104B、106A、106B,所以绝缘层104A、104B、106A、106B也能采用与芯层101A同样的方法进行加工。
此外,由于在绝缘层104A、104B、106A、106B和芯层101A(绝缘材料112)之间不存在热膨胀系数差,因此,可以抑制多层配线基板100A的翘曲。而且,由于每个绝缘层104A、104B、106A、106B都使用能够进行高密度加工的增层树脂,因此,每个导通塞部103a、105a、108a能够如后面所述以高密度形成。
再者,在根据本实施例的多层配线基板100A中,第一绝缘层104A、第二绝缘层106A、配线层105A、配线层108A和第一绝缘层104B、第二绝缘层106B、配线层105B、配线层108B关于芯层101A而对称地布置。
特别地,如同后面所述,每个导通塞部105a、108a都是在通过激光加工形成的通孔中镀上并填充铜而形成为圆锥台形。已成形为圆锥台形的导通塞部105a、108a也关于所述芯层101A对称布置。即,该圆锥台的顶面(其面积比底面小)为朝向芯层101A侧。因此,在芯层101A一侧表面上的导通塞部的方向与在芯层101A另一侧表面上的导通塞部的方向相反。
按照这种方式,由于布置在芯层上侧的结构与布置在其下侧的结构是关于芯层101A而对称布置的,所以使得多层配线基板100A关于芯层101A获得良好平衡,因此可以抑制多层配线基板100A的翘曲。
接下来,将参照图2A到2G对关于前面所述的多层配线基板100A的制造方法进行说明。在图2A到2G中,与图1中相对应的部件标注相同的标号。
在制造多层配线基板100A时,首先要准备如图2A所示的芯材111。所述芯材111按如下方式构成:将铜箔113分别布置在绝缘材料112的两个表面上。如上所述,绝缘材料112由具有热固性的环氧增层树脂构成。
在芯材111上,通过丝网印刷法、光敏性树脂薄膜层压或涂布法等形成由光敏性树脂材料构成的光阻层(photo resist)。然后,借助于掩模图案(未示出)将光照射在光阻层上以使该光阻层曝光,从而进行制作图案处理,以分别在如后面所述的各导通塞部103a形成的位置处形成各开口部分。
然后,使用如此经过制作图案处理的光阻层作为掩膜,以对一个表面上的铜箔113进行蚀刻。之后,如图2B所示,剥离光阻层,从而分别在各导通塞部103a形成的位置处形成各激光用开口部分114。
接下来,如图2C所示,通过使用其中形成有激光用开口部分114的铜箔113作为掩模以执行激光加工,从而在绝缘材料112中形成导通开口115。可选择地,激光加工也可直接在铜箔113上执行,从而在绝缘材料112中形成导通开口115。
在每个导通开口115的表面上,通过无电解镀铜形成作为导电路径的种晶层(未示出)。在种晶层形成之后,接着,如图2D所示,执行电解镀铜从而在各导通开口115内部形成各导通塞部103a。
接下来,在导通塞部103a形成的芯材111的两个表面上,通过使用丝网印刷法、光敏性树脂薄膜层压或涂布法等形成由光敏性树脂材料构成的光阻层。然后,借助于掩模图案(未示出)将光照射在光阻层上以使该光阻层曝光,从而通过制作图案处理以去除除了图案配线部分103b形成位置以外的光阻层。
接着,使用如此经过制作图案处理的光阻层作为掩膜,以对铜箔113进行蚀刻。之后,如图2E所示,剥离光阻层,从而形成由导通塞部103a以及图案配线部分103b构成的配线层103。按照这种方式,制成了芯层101A。
以前面所述方式形成芯层101A时,绝缘层104A、104B、106A、106B和配线层105A、105B、108A、108B的制造过程都是以所述芯层101A为芯而进行的。在下述的处理过程中,所述芯层101A的上层和下层的加工都整体地进行。
首先,通过使用涂布具有热固性的环氧树脂等或层压树脂薄膜的方法,在芯层101A的上下表面分别形成第一绝缘层104A和104B(增层)。接着,通过在第一绝缘层104A和104B的导通塞部105a的形成位置处进行激光加工,分别形成导通开口116A和116B。
图2F示出在第一绝缘层104A和104B处分别形成导通开口116A和116B的状态。
接着,通过使用电镀方法在第一绝缘层104A和104B形成配线层105A和105B。即,各所述导通塞部105a分别在第一绝缘层104A和104B的导通开口116A和116B处形成,各图案配线部分105b分别在第一绝缘层104A和104B的外表面形成。在这种情况下,每个图案配线部分105b与导通塞部105a一体地连接,于是,形成配线层105A和105B。
具体地,通过无电镀工艺,在第一绝缘层104A和104B的外表面形成种晶层,然后,通过光刻法形成与图案配线部分105b形状对应的抗蚀图案。然后,采用抗蚀图案作为掩模,通过电解电镀以沉积铜,接着去除抗蚀图案和多余的种晶层。这样,如图2G所示,从而形成由导通塞部105a和图案配线部分105b构成的配线层105A、105B。
如上所述,当第一绝缘层104A、104B和配线层105A、105B形成时,接着形成第二绝缘层106A、106B和配线层108A、108B。由于第二绝缘层106A、106B和配线层108A、108B形成的方法与第一绝缘层104A、104B和配线层105A、105B形成的方法相同,所以省略对上面所述方法的说明。
然后,通过丝网印刷法等在第二绝缘层106A、106B上形成阻焊层102、109。然后,借助于掩模图案(未示出)将光照射在阻焊层上以使阻焊层曝光,从而进行制作图案处理以分别形成各开口部分102A、109A。设置所述开口部分102A、109A的形成位置,以使所述形成位置与各相应图案配线部分108b相对。这样,在阻焊层102、109形成的状态下,图案配线部分108b处于从开口部分102A、109A暴露出来的状态。另外,所述分别具有开口部分102A、109A的各阻焊层102、109也可以通过使用丝网印刷法印刷环氧树脂等热固性树脂材料而形成。
如图1所示的多层配线基板100A通过执行前面所述一系列步骤制造而成。根据本实施例的制造方法,由于第一绝缘层104A、第二绝缘层106A、配线层105A、配线层108A以及第一绝缘层104B、第二绝缘层106B、配线层105B、配线层108B分别依次层压在所述芯层101A的两个表面上,因此,可以抑制多层配线基板100A的翘曲。此外,由于所述制造过程省去了现有技术的无芯基板10B(参见图8)中所要求的使用蚀刻过程除去支撑基板16的过程,因此,该制造过程能够得以缩短,制造成本得以降低。
此外,由于第一绝缘层104A、第二绝缘层106A、配线层105A、配线层108A以及第一绝缘层104B、第二绝缘层106B、配线层105B、配线层108B分别依次层压在所述芯层101A的两个表面上,因此,多层配线基板100A的上下侧关于芯层101A获得良好平衡,这样便不会引起翘曲,也易于制造。
此外,在形成导通塞部103a时,通过使用激光形成导通开口115,可以省去钻孔工艺,该钻孔工艺在形成现有技术的通孔开口时是必须的。这样,导通开口115和导通塞部103a能够高密度形成。因此,所述多层配线基板100A能够用作制造高密度化的半导体装置和电子装置的基板。
根据本实施例的制造方法与在现有技术中进行的多层配线基板的制造工艺没有太大不同,因此,能够减少设备成本,相应地,也能够减少多层配线基板100A的成本。另外,根据本实施例中多层配线基板100A的制造方法,由于芯层101A以及绝缘层104A、104B、106A、106B的厚度(比如,0.03到0.1毫米)几乎相同,因此,多层配线基板100A能够实现薄型化。
下面,将分别对根据本发明的第二和第三实施例的多层配线基板100B和100C进行说明。图3示出用于根据第二实施例的多层配线基板100B的芯层101B,图4示出根据第二实施例的多层配线基板100B。此外,图5示出用于根据第三实施例的多层配线基板100C的芯层101C,图6示出根据第三实施例的多层配线基板100C。在图3到图6中,与参照图1到2G说明的根据第一实施例的多层配线基板100A中结构相同的部分以相同符号进行标注,在此省略其说明。
在图3到图4所示的根据第二实施例的多层配线基板100B的特征在于:加强部分120以及配线层103在构成芯层101B的绝缘材料112处形成。
由于加强部分120由铜箔113(参见图2A)形成,所以加强部分120可以与图案配线部分103b的形成同时形成。此外,加强部分120的布置位置设置在除图案配线部分103b的预设形成位置以外的位置。这样,图案配线部分103b并不受加强部分120的形成所影响。根据这种结构,由于使用那些未形成图案配线部分103b的部分形成加强部分120,因此,芯层101B的机械强度得以提高,从而可以实现具有高可靠性、翘曲程度低的多层配线基板100B。
另一方面,图5和图6所示的根据第三实施例的多层配线基板100C的特征在于:平面状配线(所谓整体图案(all over pattern))以及配线层103在构成芯层101C的绝缘材料112处所形成。虽然此实施例示出平面状配线形成为接地层122的例子,但是,平面状配线可以形成为电源层,另外,平面状配线也可构成为接地层和电源层混合的形式。
由于接地层122也是由铜箔113形成,所以接地层也可以与图案配线部分103b的形成同时形成。此外,接地层122的布置位置设置在除图案配线部分103b的预设形成位置以外的位置。这样,图案配线部分103b不受接地层122的形成影响。
根据此结构,由于作为电源或接地线的平面状配线通过使用未形成图案配线部分103b的部分而形成,所以芯层101C的机械强度得以提高,同时改进了电源或接地线的电特性。
此外,当平面状配线用作接地层122时,接地层122能够起屏蔽层的作用。因此,能够实现具有良好高频特性的多层配线基板100C。再者,由于可以使铜箔面积变大,所以可以提高芯层101C的机械强度,并且可以抑制翘曲的发生。
为了简化图示,前面所述的多层配线基板100A的制造方法示出了这样过程:即,单个多层配线基板100A从单个芯层101A制造出的过程。然而,实际上,许多多层配线基板都是由单个芯层形成的。即,在单个芯层101A上形成多个多层配线基板100A。将这些多层配线基板单独切开,从而形成单个多层配线基板100A。这样,可以提高制造效率。
Claims (9)
1.一种多层配线基板,包括:
芯层;以及
绝缘层和配线层,所述绝缘层和所述配线层层压在所述芯层的两侧表面中的每一个上,其中,
所述芯层包括不含加强部件的绝缘材料,以及分别形成在所述绝缘材料的两侧表面上的铜箔。
2.根据权利要求1所述的多层配线基板,其中,
构成所述芯层的绝缘材料与构成所述绝缘层的材料是相同的。
3.根据权利要求1或2所述的多层配线基板,其中,
所述配线层包括用于连接相邻层的导通塞和配线图案,并且位于所述芯层一侧表面上的所述配线层的导通塞方向与位于所述芯层另一侧表面上的所述配线层的导通塞方向相反。
4.根据权利要求1或2所述的多层配线基板,其中,
所述绝缘材料是增层树脂。
5.根据权利要求1或2所述的多层配线基板,其中,
所述铜箔包括图案配线部分和布置在相邻图案配线部分之间的加强部分。
6.根据权利要求1或2所述的多层配线基板,其中,
所述铜箔包括图案配线部分和平面状配线,所述平面状配线布置在相邻图案配线部分之间,起电源或接地配线的作用。
7.一种多层配线基板的制造方法,包括如下步骤:
在芯层的两侧表面中的每一个上依次层压绝缘层和配线层,其中,
所述配线层包括用于连接相邻层的导通塞和配线图案,并且,
所述芯层包括绝缘材料和分别在所述绝缘材料的两侧表面上形成的铜箔。
8.根据权利要求7所述的多层配线基板的制造方法,其中,
在形成所述导通塞时,使用激光形成通孔。
9.根据权利要求7所述的多层配线基板的制造方法,其中,
所述芯层包括所述绝缘材料中的导通塞,在形成所述芯层的导通塞时,使用激光形成通孔。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005267434A JP2007081157A (ja) | 2005-09-14 | 2005-09-14 | 多層配線基板及びその製造方法 |
JP2005267434 | 2005-09-14 |
Publications (1)
Publication Number | Publication Date |
---|---|
CN1933697A true CN1933697A (zh) | 2007-03-21 |
Family
ID=37854260
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN200610127584.4A Pending CN1933697A (zh) | 2005-09-14 | 2006-09-14 | 多层配线基板及其制造方法 |
Country Status (4)
Country | Link |
---|---|
US (1) | US20070057375A1 (zh) |
JP (1) | JP2007081157A (zh) |
CN (1) | CN1933697A (zh) |
TW (1) | TW200721935A (zh) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN101802991B (zh) * | 2007-09-25 | 2014-04-02 | 英特尔公司 | 包括高密度无凸点内建层和密度较低的内核或无内核基板的集成电路封装 |
Families Citing this family (13)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008091638A (ja) | 2006-10-02 | 2008-04-17 | Nec Electronics Corp | 電子装置およびその製造方法 |
US8877565B2 (en) * | 2007-06-28 | 2014-11-04 | Intel Corporation | Method of forming a multilayer substrate core structure using sequential microvia laser drilling and substrate core structure formed according to the method |
US8440916B2 (en) * | 2007-06-28 | 2013-05-14 | Intel Corporation | Method of forming a substrate core structure using microvia laser drilling and conductive layer pre-patterning and substrate core structure formed according to the method |
JP4473935B1 (ja) | 2009-07-06 | 2010-06-02 | 新光電気工業株式会社 | 多層配線基板 |
JP4576480B1 (ja) * | 2010-01-18 | 2010-11-10 | 新光電気工業株式会社 | 多層配線基板 |
JP4669908B2 (ja) * | 2010-07-12 | 2011-04-13 | 新光電気工業株式会社 | 多層配線基板 |
US9040837B2 (en) * | 2011-12-14 | 2015-05-26 | Ibiden Co., Ltd. | Wiring board and method for manufacturing the same |
US9153550B2 (en) * | 2013-11-14 | 2015-10-06 | Taiwan Semiconductor Manufacturing Company, Ltd. | Substrate design with balanced metal and solder resist density |
JP2015213124A (ja) * | 2014-05-02 | 2015-11-26 | イビデン株式会社 | パッケージ基板 |
JP2016219452A (ja) * | 2015-05-14 | 2016-12-22 | 富士通株式会社 | 多層基板及び多層基板の製造方法 |
KR20190012485A (ko) * | 2017-07-27 | 2019-02-11 | 삼성전기주식회사 | 인쇄회로기판 및 그 제조 방법 |
KR102618460B1 (ko) * | 2019-03-26 | 2023-12-29 | 삼성전자주식회사 | 반도체 패키지 및 그 제조 방법 |
US11134575B2 (en) * | 2019-09-30 | 2021-09-28 | Gentherm Gmbh | Dual conductor laminated substrate |
Family Cites Families (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2001185653A (ja) * | 1999-10-12 | 2001-07-06 | Fujitsu Ltd | 半導体装置及び基板の製造方法 |
US7084509B2 (en) * | 2002-10-03 | 2006-08-01 | International Business Machines Corporation | Electronic package with filled blinds vias |
KR100567087B1 (ko) * | 2003-10-20 | 2006-03-31 | 삼성전기주식회사 | 층간 전기 접속이 향상된 병렬적 다층 인쇄회로기판 제조방법 |
JP4452065B2 (ja) * | 2003-11-18 | 2010-04-21 | 日本特殊陶業株式会社 | 配線基板の製造方法 |
JP3961537B2 (ja) * | 2004-07-07 | 2007-08-22 | 日本電気株式会社 | 半導体搭載用配線基板の製造方法、及び半導体パッケージの製造方法 |
JP2006073593A (ja) * | 2004-08-31 | 2006-03-16 | Toshiba Corp | 配線基板とそれを用いた半導体装置 |
-
2005
- 2005-09-14 JP JP2005267434A patent/JP2007081157A/ja active Pending
-
2006
- 2006-09-13 US US11/519,940 patent/US20070057375A1/en not_active Abandoned
- 2006-09-14 TW TW095133996A patent/TW200721935A/zh unknown
- 2006-09-14 CN CN200610127584.4A patent/CN1933697A/zh active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN101802991B (zh) * | 2007-09-25 | 2014-04-02 | 英特尔公司 | 包括高密度无凸点内建层和密度较低的内核或无内核基板的集成电路封装 |
Also Published As
Publication number | Publication date |
---|---|
TW200721935A (en) | 2007-06-01 |
US20070057375A1 (en) | 2007-03-15 |
JP2007081157A (ja) | 2007-03-29 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
CN1933697A (zh) | 多层配线基板及其制造方法 | |
CN1116790C (zh) | 印刷电路板和电子元件组合件及其制造方法 | |
US9743526B1 (en) | Wiring board with stacked embedded capacitors and method of making | |
CN1302693C (zh) | 具有叠置通孔的组合印刷电路板及其制造方法 | |
US8324513B2 (en) | Wiring substrate and semiconductor apparatus including the wiring substrate | |
CN1929123A (zh) | 多层配线基板及其制造方法 | |
CN1798479A (zh) | 包括嵌入式芯片的印刷电路板及其制造方法 | |
CN1863438A (zh) | 用于制造嵌入电子元件的印刷电路板的方法 | |
CN1784121A (zh) | 制造具有薄核心层的印刷电路板的方法 | |
CN1968565A (zh) | 高密度印刷电路板及其制造方法 | |
JP2005183952A (ja) | 導電孔を有したプリント回路ボードの製造方法及びボード | |
US7750650B2 (en) | Solid high aspect ratio via hole used for burn-in boards, wafer sort probe cards, and package test load boards with electronic circuitry | |
CN1337145A (zh) | 多层印刷电路板及其制造方法 | |
CN1829416A (zh) | 嵌入式芯片印刷电路板及其制造方法 | |
CN1832664A (zh) | 具有嵌入式多层无源器件的印刷电路板的制造方法 | |
CN1535106A (zh) | 多层印刷电路板的制造方法 | |
US20150156883A1 (en) | Printed circuit board and manufacturing method thereof | |
CN1575111A (zh) | 用于安装半导体器件的印刷线路板 | |
CN1925148A (zh) | 多层配线基板及其制造方法 | |
CN1751547A (zh) | 多层基板及其制造方法 | |
US6713792B2 (en) | Integrated circuit heat sink device including through hole to facilitate communication | |
CN1886034A (zh) | 使用凸点的印刷电路板及其制造方法 | |
KR20090030139A (ko) | 다층 인쇄회로기판 | |
US6492007B1 (en) | Multi-layer printed circuit bare board enabling higher density wiring and a method of manufacturing the same | |
JP4975664B2 (ja) | 多数個取り配線基板の製造方法、及び多数個取り配線基板の中間製品 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
C06 | Publication | ||
PB01 | Publication | ||
C10 | Entry into substantive examination | ||
SE01 | Entry into force of request for substantive examination | ||
C02 | Deemed withdrawal of patent application after publication (patent law 2001) | ||
WD01 | Invention patent application deemed withdrawn after publication |
Open date: 20070321 |