JP2006270079A - 配線基板及び配線基板の製造方法 - Google Patents

Abstract

【課題】パッケージ端面へのコンデンサの露出を避け、層間ショートが発生し難く、信頼性の高い構造とした配線基板及び配線基板の製造方法を提供する。
【解決手段】コンデンサを内蔵する配線基板の構造において、パッケージ（配線基板の単位）のダイシング面から、セラミック誘電体層１５の外形端面が少なくとも第一引き下がり幅Ｗ_ＢＴだけ引き下げられ、第一電極２０及び第二電極１１の外形端面が少なくとも第一引き下がり幅Ｗ_ＢＴより大きい第二引き下がり幅Ｗ_Ｅだけ引き下げられて、セラミック誘電体層１５、第一電極２０及び第二電極１１によってコンデンサが形成されている。
【選択図】 図１４

Description

この発明は配線基板及び配線基板の製造方法に関する。

特開２００３−１４２６２４号公報

ＣＰＵやその他のＬＳＩなどの高速動作する集積回路デバイスにおいては、集積回路内の複数の回路ブロックに対し、共通の電源から分岐する形で電源線が割り振られているが、回路ブロック内の多数の素子が同時に高速でスイッチングすると、電源から一度に大きな電流が引き出され、電源電圧の変動が一種のノイズとなり、電源線を介して各回路ブロックに伝播してしまう問題がある。そこで、各回路ブロック毎に電源インピーダンスを下げるためのデカップリングコンデンサを設けることが、電源電圧変動によるブロック間ノイズ伝播を抑制する上で有効である。

ところで、ＣＰＵなどの大規模な集積回路の場合、作り込まれる回路ブロックの数も多く、電源端子やグランド端子の数も増加する傾向にあり、端子間距離もどんどん縮小しつつある。デカップリングコンデンサは各回路ブロックに向かう電源線毎に接続する必要があり、多数の端子が密集した集積回路にコンデンサを個別接続するのが実装技術的に困難であるばかりでなく、小型化等の流れにも逆行する。

そこで、特許文献１には、強誘電体膜と金属膜とを積層し、密集した集積回路側端子に個別に接続される多数のコンデンサ端子を作り込んだデカップリングコンデンサが開示されている。高速スイッチング時の電源電圧変動によるノイズ問題が特に表面化しやすい高周波領域（特に１００ＭＨｚ以上）においては、電源インピーダンスに占める誘導性リアクタンス項の比重が大きくなるため、デカップリングコンデンサに導通する電源端子とグランド端子との距離をなるべく接近させることが、電源インピーダンスの低減に効果的である。また、端子部分のインダクタンスが増加すると、デカップリングコンデンサの容量成分と結合して共振点が生じ、十分なインピーダンス低減効果が得られる帯域幅が縮小する問題もある。従って、上記のように端子間距離の小さいコンデンサを作製することは、単に素子の小型化だけでなく、本来の目的である電源インピーダンスの低減とその広帯域化にも寄与する利点がある。

しかし、前述の特許文献１においては、電子部品と配線基板との間に設けられる中間基板にコンデンサを組み込んだ構成となっており、中間基板が介在する分だけ電子部品の配線基板への組み付け工数が増える上、配線基板と電子部品とのアセンブリを低背化しにくくなる問題がある。本発明者らは、誘電体層として高分子材料からなるビルドアップ樹脂絶縁層を用いたいわゆるオーガニック配線基板において、高誘電体セラミック層を用いたコンデンサを上記のビルドアップ樹脂絶縁層の一部を置き換える形で組み込むことを検討した。これによれば、中間基板を用いる構成と比較して、アセンブリの低背化を実現することができるが、次のような課題が浮上した。
（１）高分子材料誘電体層、例えば、ビルドアップ樹脂絶縁層や配線層とコンデンサ部分との密着強度が低下しやすく、特に電子部品をフリップチップ接続するリフロー処理などの熱サイクルが加わると、ビルドアップ樹脂絶縁層と高誘電体セラミック層との線膨張係数差による層間の剪断熱応力レベルが高くなり、剥がれ等の問題も生じやすくなる。
（２）高誘電体セラミックの薄層を用いるコンデンサは、配線用のビルドアップ配線層に接合する際のハンドリングが難しく、製造能率が悪い問題がある。

そこで、本発明者らは、セラミック誘電体層と高分子材料誘電体層とが複合積層された構造を有する配線基板を容易に製造できる配線基板の製造方法として転写法を採用し、層間の密着強度を高めることができ、ひいてはリフロー処理時等における剥がれ等の問題も生じにくい配線基板を製造可能とすることをさらに検討した。

ところが、従来の技術では、配線基板の単位（パッケージ）の外形サイズに対して、極力広域にコンデンサを形成した方が形成できる容量は増大するが、配線基板の単位（パッケージ）とコンデンサとを同サイズにすると、配線基板の単位（パッケージ）へのダイシング時にコンデンサ部分を切断することになるため、以下の問題が生じる。
（１） ダイシング後のパッケージ端面にＣｕ等の金属でなる電極が露出すると、電極の酸化腐食が発生する。
（２） 高分子材料同士と比較して電極やセラミック誘電体層との界面は密着が弱く、ダイシング時の剪断応力による層間剥離やその後の吸湿侵入経路となり得る。
（３） ダイシング時にＣｕ等の金属でなる電極にダレが生じやすく、層間ショートが発生する。
（４） 高分子材料単体と比較してＣｕ等の金属でなる電極や特にチタン酸バリウム等の強誘電体でなるセラミック誘電体層は、ダイシング時の負荷を増大させ、ブレードの磨耗促進やチッピングが発生する。

本発明の第１の課題は、コンデンサを内蔵する配線基板の構造において、パッケージ端面よりもコンデンサを形成するセラミック誘電体層の外形端面を引き下げ、コンデンサの電極層の外形端面はセラミック誘電体層の外形端面よりもさらに引き下げることによって、パッケージ端面へのコンデンサの露出を避け、層間ショートが発生し難く、信頼性の高い構造とした配線基板を提供することにある。

本発明の第２の課題は、転写法を適用して上記配線基板を製造する配線基板の製造方法を提供することにある。

発明を解決するための手段及び発明の効果

上記の課題を解決するために、本発明の配線基板は、高分子材料誘電体層と、導体層と、高誘電率セラミックからなるセラミック誘電体層とがこの順序で互いに接して積層された複合積層部を有する配線基板であって、
前記複合積層部において、前記導体層は面内方向に層の一部が切り欠かれた導体層側切欠部を有し、また、前記セラミック誘電体層は面内方向に層の一部が切り欠かれたセラミック側切欠部を有し、該セラミック側切欠部と前記導体層側切欠部とが互いに連通した連通切欠部が形成され、前記高分子材料誘電体層を構成する高分子材料が、前記連通切欠部において、前記導体層側切欠部を経て前記セラミック側切欠部に至る形で充填されてなり、前記複合積層部に含まれる前記導体層を第一導体層とし、前記セラミック誘電体層に対して前記第一導体層とは反対側から積層される導体層を第二導体層として、配線基板の単位の端面から、前記セラミック誘電体層の外形端面が少なくとも第一オフセット幅だけオフセットされ、前記第一導体層及び前記第二導体層の外形端面が少なくとも前記第一オフセット幅より大きい第二オフセット幅だけオフセットされて、前記第一導体層、前記セラミック誘電体層及び前記第二導体層によってコンデンサが形成されていることを特徴とする。

また、本発明の配線基板の製造方法は、基板コア部の少なくとも一方の主表面に誘電体層と導体層とが積層された配線積層部が形成され、該配線積層部には前記基板コア部側から高分子材料誘電体層と導体層とセラミック誘電体層とがこの順序で互いに接して積層された複合積層部を有する配線基板の製造方法であって、転写元基板の一方の主表面上に前記セラミック誘電体層と前記導体層とをこの順序で形成して第一積層体を製造する第一積層体製造工程と、前記基板コア部の主表面上に前記高分子材料誘電体層を形成して第二積層体を製造する第二積層体製造工程と、前記複合積層部に含まれる前記導体層を第一導体層とし、前記セラミック誘電体層に対して前記第一導体層とは反対側から積層される導体層を第二導体層として、配線基板の単位の端面から、前記セラミック誘電体層の外形端面が少なくとも第一オフセット幅だけオフセットされ、前記第一導体層及び前記第二導体層の外形端面が少なくとも前記第一オフセット幅より大きい第二オフセット幅だけオフセットされ、前記第一導体層、前記セラミック誘電体層及び前記第二導体層によってコンデンサが形成されるように、複数個の前記第一積層体の前記導体層と、前記第二積層体の前記高分子材料誘電体層とを貼り合わせる貼り合わせ工程と、前記転写元基板を前記セラミック誘電体層から除去する転写元基板除去工程と、をこの順序で実施することを特徴とする。

本発明の配線基板及び配線基板の製造方法によれば、配線基板の単位の端面から、セラミック誘電体層の外形端面が少なくとも第一オフセット幅だけオフセットされ、第一導体層及び第二導体層の外形端面が少なくとも前記第一オフセット幅より大きい第二オフセット幅だけオフセットされ、第一導体層、セラミック誘電体層及び第二導体層によってコンデンサが形成されるようにしたので、以下の効果が得られる。
（１）ダイシング後のパッケージ端面に第一導体層、セラミック誘電体層及び第二導体層が露呈することがなくなるので、パッケージ端面の酸化腐食が防止される。
（２）ダイシング時に剪断応力による層間剥離や吸湿侵入経路が防止される。
（３）ダイシング時のＣｕ等の金属なる電極のダレによる層間ショートが防止される。
（４）Ｃｕ等の金属でなる電極やチタン酸バリウム等の強誘電体でなるセラミック誘電層の切断回避によるダイシング負荷が軽減される。

また、本発明の適用対象となるの配線基板は、例えば基板部の少なくとも一方の主表面に誘電体層と導体層とが積層された配線積層部が形成され、該配線積層部には基板コア部側から高分子材料誘電体層（いわゆるビルドアップ樹脂絶縁層）と導体層とセラミック誘電体層とがこの順序で互いに接して積層された複合積層部を有するものとして構成できるが、コアを有さない、いわゆるコアレス基板等に本発明を適用することももちろん可能である。

以下、本発明の実施例を、図面を用いて説明する。

図１は、本発明の実施例１に係る配線基板１の断面構造を模式的に示すものである。該配線基板１は、耐熱性樹脂板（例えばビスマレイミド−トリアジン樹脂板）や、繊維強化樹脂板（例えばガラス繊維強化エポキシ樹脂）等で構成された板状コア２Ｃの両主表面に、所定のパターンに配線金属層をなすコア導体層４Ｙ，４ｙがそれぞれ形成される。これらコア導体層４Ｙ，４ｙは、板状コア２Ｃの主表面の大部分を被覆する面導体パターンとして形成され、電源層（図中符号４１）又はグランド層（図中符号４０）として用いられるものである。他方、板状コア２Ｃには、ドリル等により穿設されたスルーホール１１２が形成され、その内壁面にはコア導体層４Ｙ，４ｙを互いに導通させるスルーホール導体３０が形成されている。また、スルーホール１１２は、エポキシ樹脂等の樹脂製穴埋め材３１により充填されている。

また、コア導体層４Ｙ，４ｙの上層には、エポキシ樹脂等の高分子材料（及び誘電率や絶縁耐圧調整用のシリカ粉末等からなる無機フィラー：他の高分子材料誘電体層についても同様）からなる第一ビア層（ビルドアップ樹脂絶縁層：誘電体層）３Ｙ，３ｙがそれぞれ形成されている。さらに、その表面には第三導体層４Ａ，４ａがＣｕメッキにより形成されている。なお、コア導体層４Ｙ，４ｙと第三導体層４Ａ，４ａとは、それぞれビア導体３４により層間接続がなされている。同様に、第三導体層４Ａ，４ａの上層には、高分子材料誘電体層３Ａ，３ａがそれぞれ形成されている。基板コア部２は、板状コア２Ｃ、コア導体層４Ｙ，４ｙ及び第一ビア層３Ｙ，３ｙよりなる。

基板コア部２の第一主表面側（図中、上側に表れている主表面）においては、第三導体層４Ａ上に、第一高分子材料誘電体層３Ａ、Ｃｕメッキ層からなる第一導体層４Ｂ、セラミック誘電体層５（切欠部１６を含む概念とする：ただし、切欠部１６を除いたセラミック層は、以降、符号１５により表す：さらに、未焼成のものは符号に「ｇ」を付与して表す）、Ｃｕメッキ層からなる第二導体層４Ｃ、第二高分子材料誘電体層３Ｂ及び電子部品接続用の金属端子パッド１０が複数形成される第四導体層４Ｄがこの順序で積層され、第一側配線積層部６を形成している。第一導体層４Ｂ、第二導体層４Ｃ及び第四導体層４Ｄは、それぞれ中間パッド１２を介して、Ｃｕのフィルドメッキ部として形成されたビア導体３４にて積層方向に導通接続されている。また、基板コア部２の第二主表面側（図中、下側に表れている主表面）においては、第一ビア層３ｙ上に、裏面第一導体層４ａ、高分子材料誘電体層３ａ、裏面側金属端子パッド１０’を含む裏面第二導体層４ｂがこの順序で積層され、第二側配線積層部７を形成している。裏面側金属端子パッド１０’は、配線基板１自体をマザーボード等にピングリッドアレイ（ＰＧＡ）あるいはボールグリッドアレイ（ＢＧＡ）により接続するための裏面パッドとして利用されるものである。

金属端子パッド１０と裏面側金属端子パッド１０’とをつなぐ、ビア導体３４、中間パッド１２及びスルーホール導体３０からなる導通経路は、信号用導通経路ＳＬ、電源用導通経路ＰＬ及びグランド用導通経路ＧＬの３種類がある。なお、信号用導通経路ＳＬに含まれるスルーホール導体３０は、絶縁用空隙部４０ｉ，４１ｉにより電源層４１あるいはグランド層４０と絶縁されている。また、電源用導通経路ＰＬに含まれるスルーホール導体３０は、絶縁用空隙部４０ｉによりグランド層４０と、グランド用導通経路ＧＬに含まれるスルーホール導体３０は、絶縁用空隙部４１ｉにより電源層４１と、それぞれ絶縁されている。

上記のごとく配線基板１は、基板コア部２の双方の主表面に誘電体層と導体層とが積層された配線積層部６，７が形成され、配線積層部６には基板コア部２側から高分子材料誘電体層３Ａと導体層４Ｂとセラミック誘電体層５がこの順序で互いに接して積層された複合積層部８を有する。

このような配線基板１を製造するための本発明の配線基板の製造方法の要旨は、以下の通りである。
（１）転写元基板５０の一方の主表面上にセラミック誘電体層５と導体層４Ｂとをこの順序で形成して第一積層体６０を製造する（第一積層体製造工程：図４〜図５、工程１〜９）。
（２）基板コア部２の主表面上に高分子材料誘電体層３Ａを形成して第二積層体７０を製造する（第二積層体製造工程：図６、工程１０〜１１）。
（３）第一積層体６０の導体層４Ｂと第二積層体７０の高分子材料誘電体層３Ａとを貼り合わせる（貼り合わせ工程：図７〜図９、工程１２〜１３）。
（４）転写元基板５０をセラミック誘電体層５から除去する（転写元基板除去工程：図１０、工程１４，１５）。
（５）第一積層体６０と第二積層体７０とを貼り合わせたもの（パネル）を、配線基板１の単位（パッケージ）７０ｕにダイシングする（図１４）。

上記本発明の配線基板の製造方法によると、転写元基板５０の一方の主表面上にセラミック誘電体層５と導体層４Ｂとをこの順序で形成して第一積層体６０を製造し、これを基板コア部２の主表面上に高分子材料誘電体層３Ａを形成した第二積層体７０に重ね合わせて貼り合わせた後、転写元基板５０を除去し、配線基板１の単位７０ｕにダイシングする。すなわち、薄くて脆いセラミック誘電体層５は、転写元基板５０で補強した形で貼り合せ工程に供すればよく、これを単独でハンドリングする必要がなくなるので、上記のごとく高分子材料誘電体層３Ａと導体層４Ｂとセラミック誘電体層５とが積層された複合積層部８を有した配線基板１の製造能率及び歩留まりを劇的に向上させることができる。

貼り合せ工程においては、図７〜図９に示すごとく、第一積層体６０及び第二積層体７０に各々形成されたガイド貫通孔５０ｈ，７０ｈに位置決め用のピン９０を挿通することにより、第一積層体６０及び第二積層体７０を互いに位置決めしつつ貼り合わせることができる。これにより、第一積層体６０側のセラミック誘電体層５及びこれに接して積層される導体層４Ｂと、第二積層体７０側の高分子材料誘電体層３Ａとのパターンずれ等を効果的に防止することができる。本実施例１では、転写元基板５０は、図２に示すごとく、ガイド貫通孔５０ｈをドリル穿孔等により形成したものを使用する。

転写元基板５０としては、セラミック誘電体層５を構成するセラミックの焼成温度よりも高融点の金属基板５０を使用することができる。この場合、上記の第一積層体製造工程は、転写元基板５０の主表面上に、セラミック誘電体層５の焼成前素材からなる未焼成セラミック素材層１５ｇを形成する未焼成セラミック素材層形成工程（図４：工程１〜工程３）と、未焼成セラミック素材層１５ｇを金属基板５０とともに焼成する焼成工程（図５：工程４）とを有するものとして実施できる。

セラミック誘電体層５は結晶質層として構成することが、誘電率の向上（特に強誘電性セラミックの場合）において重要であり、焼成セラミックの採用が効果的である。セラミック誘電体層５を構成するセラミックの焼成温度よりも高融点の金属基板５０を転写元基板５０として使用すれば、未焼成セラミック素材層１５ｇの焼成に際しても転写元基板５０をハンドリングに活用でき、かつ、セラミック誘電体層５とともに転写元基板５０を焼成の熱履歴にさらしても何ら問題はないので、取り扱いが極めて簡単である。

なお、セラミック誘電体層５は、スパッタ法などの気相成膜法やゾルゲル法などの化学溶液成膜法によっても形成できる。ただし、気相成膜法を採用する場合は、板状基体を加熱しながら成膜することにより結晶化を促進することが重要であり、化学溶液成膜法を採用する場合は、乾燥後の焼成処理にて膜の結晶化を進行させる必要がある。

例えばコンデンサに使用するセラミック誘電体層５は、静電容量向上のため、ペロブスカイト型結晶構造を有した複合酸化物、例えばチタン酸バリウム、チタン酸ストロンチウム及びチタン酸鉛の１種又は２種以上にて構成されたものが特に高誘電率であり、また、製造も比較的容易であるため本発明に好適に採用できる。この場合、上記の金属基板５０は、Ｆｅ系あるいはＮｉ系の金属板や、さらに高融点のものとしてＭｏ系、Ｗ系、Ｔａ系などの金属板を採用することも可能である。

本実施形態では、周知のごとく、最終製品となる配線基板を複数枚面内方向に一体化した集合基板として製造し、その集合基板を切断・分離することにより個別の配線基板を得るようにしている。従って、以下に説明する工程にて生ずる第一積層体６０あるいは第二積層体７０も、これに対応した集合形態の中間製品として製造される。なお、以下の説明において、該集合形態の中間製品において、分離後の配線基板に個別に組み込まれる部分のことを「単位」と称する。未焼成セラミック素材層１５ｇは、セラミック原料粉末を結合用高分子材料（いわゆるバインダ）と混練してシート状に成形したセラミックグリーンシート１５ｇとすることができる。セラミックグリーンシート１５ｇの薄層は、ドクターブレード法等により簡単に製造でき、また、可撓性が大きいのでハンドリングも容易である。その焼成により得られるセラミック誘電体層５の厚さは、例えば１μｍ以上１００μｍ以下である。セラミック誘電体層５は、比誘電率が１０以上の高誘電率セラミックからなる。

セラミック誘電体層５は、後述のビア形成や、コンデンサの容量調整等のために適当な形状にパターニングする必要がある。しかし、セラミック誘電体は化学的にも安定なので、ケミカルエッチングによるパターニングは容易ではなく、また、高融点のため焼成により緻密化した状態ではレーザー等によるパターニングも困難となる。しかし、次のような方法を講ずれば、上記のパターニングを非常に容易に実施できる。すなわち、セラミックグリーンシート１５ｇを金属基板５０上に貼り合せ（図４：工程１）、次いで該セラミックグリーンシート１５ｇを得るべきセラミック誘電体層１５の形状にパターニングした後（工程２，３）、焼成工程（図５：工程４）を実施する。セラミックグリーンシート１５ｇの状態であれば、結合用高分子材料によりセラミック粉末が結合されているだけの状態なので、レーザー光照射によりシートの不要部分を簡単に焼き飛ばすことができる。なお、同様の手法は、ゾルゲル法により得られる未焼成のセラミック乾燥塗付層の焼成によりセラミック誘電体層５を形成するにおいても、同様の効果を達成できる。

また、セラミックグリーンシート１５ｇを得るべきセラミック誘電体層１５の形状にパターニングする工程（図４：工程２，３）においては、図１４（ａ）および（ｂ）に模式的に示すように、得るべき配線基板１の単位（パッケージ）７０ｕの外形サイズ、ならびに後に行われるダイシング工程におけるダイシングブレード幅およびその誤差を考慮して、セラミック誘電体層１５の外形端面を、積層体面内方向にて、ダイシング面から少なくとも第一オフセット幅Ｗ_ＢＴだけオフセットして形成するようにパターニングする。第一オフセット幅Ｗ_ＢＴの値としては、０．３ｍｍ以上２．０ｍｍ以下の範囲が望ましく、例えば、０．５ｍｍに設定される。第一オフセット幅Ｗ_ＢＴが０．３ｍｍ未満であると、ダイシングブレードとセラミック誘電体層１５とが触れるおそれがあり、好ましくない。また、第一オフセット幅Ｗ_ＢＴが０．２ｍｍより大きいと、セラミック誘電体層１５の面積が小さくなり、好ましくない。このように第一オフセット幅Ｗ_ＢＴの値を設定することにより、パッケージ端面よりもコンデンサを形成するセラミック誘電体層１５の外形端面をオフセットして、パッケージ端面へのコンデンサの露出を避け、層間ショートの発生を未然に防止することができる。

図３に示すごとく、セラミックグリーンシート１５ｇは、高分子材料からなるキャリアシート５１（例えばポリエチレンテレフタレート樹脂シート）上に形成することができる。この方法では、周知のドクターブレード法等によりセラミックグリーンシート１５ｇを高能率で製造できる。キャリアシート５１とセラミックグリーンシート１５ｇとの積層体５２にもガイド貫通孔５２ｈを形成しておく。また、図２に示すように、金属基板５０にも、対応する位置にガイド貫通孔５０ｈを形成しておく。

焼成により得られるセラミック誘電体層の厚さは、これを高容量のコンデンサ形成等に使用したい場合、１μｍ以上１００μｍ以下となるように厚さ調整することが望ましい。従って、該セラミック誘電体層の焼成形成に使用するセラミックグリーンシート１５ｇの厚さも、上記焼成後の厚さが得られるように適宜調整する（例えば、２μｍ以上２００μｍ以下）。他方、キャリアシート５１とセラミックグリーンシート１５ｇとの積層体５２は、これを基板（積層体）の製造に供する際に、切断刃を用いて適当な大きさに切断して使用する必要がある。セラミックグリーンシート１５ｇの厚さが上記のように薄く調整される場合、キャリアシート５１が過度に薄いと、切断刃近傍においてセラミックグリーンシート１５ｇに裂け目が生じやすくなるなど、切断の精度に問題を生じやすくなる。このような不具合を回避するために、ポリエチレンテレフタレート樹脂からなるキャリアシート５１の厚さは２０μｍ以上に設定することが望ましい。なお、キャリアシート５１の厚さの上限に特に制限はないが、１００μｍ以下に設定すれば、巻き取り等の利便を図る上での適度な可撓性が発現する。

この場合、図４の工程１のごとく、貼り合せ面と反対側にキャリアシート５１が一体化された状態の該セラミックグリーンシート１５ｇを金属基板５０上に貼り合せ、工程２のように、その状態でキャリアシート５１とともに該セラミックグリーンシート１５ｇをレーザーパターニングし、その後、工程３に示すように、キャリアシート５１を除去して焼成工程を実施することができる。キャリアシート５１とともにセラミックグリーンシート１５ｇをレーザーパターニングすると、被パターニング領域の周囲がキャリアシート５１で保護されているので、焼き飛ばされたセラミックグリーンシート１５ｇの飛沫もキャリアシート５１とともに除去でき、また、パターニング後のセラミックグリーンシート１５ｇ上に該飛沫によるコンタミネーションを生じにくい利点がある。

未焼成セラミック素材層１５ｇを金属基板５０とともに焼成する工程を採用する場合、図６の工程１１に示すごとく、基板コア部２を含む第二積層体７０は製造すべき配線基板１の単位（パッケージ）７０ｕが複数個面内に一体化されたものである。図６の工程１０に示すように、第二積層体７０は、予め用意した基板コア部２の両主表面に高分子材料誘電体層３Ａ，３ａを形成し、さらに工程１１に示すごとく、ドリル穿孔によりガイド貫通孔７０ｈを形成する。ガイド貫通孔７０ｈは、各単位７０ｕのそれぞれ四隅に形成する。

貼り合せ工程においては、図７に示すように、第一積層体６０のうち、前述の単位７０ｕが該第二積層体７０よりも少なく形成されたものを複数個、第二積層体７０上に組み合わせて配置する工程を採用することが有効である。未焼成セラミック素材層１５ｇは焼成により収縮を起こし、大面積の金属基板５０を用いると、その収縮の影響により得られる第一積層体６０の反りが大きくなる可能性がある。しかし、第二積層体７０に対して複数個の第一積層体６０を分割配置することで、第一積層体６０の全体を一体に形成する場合と比較して、焼成時の反りの影響を少なく留めることができる。この場合、図８に示すように、第一積層体６０のそれぞれの四隅に形成されたガイド貫通孔６０ｈと、これに対応する第二積層体７０側のガイド貫通孔７０ｈに位置決め用のピン９０を挿通することにより、各第一積層体６０を第二積層体７０に位置決めしつつ貼り合せを行うようにすれば、個々の第一積層体６０の第二積層体７０に対する位置決め精度を向上することができる。

転写元基板除去工程において、金属基板５０は化学エッチングすることにより除去することができる。この方法によれば、薄層のセラミック誘電体層５への機械的なダメージを最小限に留めつつ、金属基板５０を除去することができる。Ｆｅ系ないしＮｉ系の金属基板５０を用いる場合のエッチャントは、例えば塩酸などの酸系エッチャントを採用できる。なお、金属基板５０は全体を化学エッチングしてもよいし、例えばＦｅ系ないしＮｉ系の金属基板５０を用いる場合、該金属基板５０を、本体層と、該本体層よりもＦｅ含有量の高い分離層とを含むものとして構成し、その分離層をエッチングして本体層を剥離することにより全体の基板エッチング量を減ずることも可能である。

図１に戻り、配線基板１の複合積層部８において、導体層４Ｂは面内方向に層の一部が切り欠かれた導体層側切欠部１８を有し、また、セラミック誘電体層５は面内方向に層の一部が切り欠かれたセラミック側切欠部１６を有し、該セラミック側切欠部１６と導体層側切欠部１８とが互いに連通した連通切欠部２１が形成され、高分子材料誘電体層３Ａを構成する高分子材料が、連通切欠部２１において、導体層側切欠部１８を経てセラミック側切欠部１６に至る形で充填されてなる。

上記本発明の配線基板１の構成によると、基板コア部２側から高分子材料誘電体層３Ａと導体層４Ｂとセラミック誘電体層５とがこの順序で互いに接して積層された複合積層部８において、高分子材料誘電体層３Ａを構成する高分子材料が、導体層４Ｂ及びセラミック誘電体層５側に形成された連通切欠部２１側に充填されるので、そのアンカー効果によって層間の密着強度を高めることができ、ひいてはリフロー処理時等における剥がれ等の問題も生じにくくすることができる。

上記構造は、第一積層体製造工程を、以下のように実行することで得ることができる。
（１−１）転写元基板５０の一方の主表面上に形成されたセラミック誘電体層１５ｇ（セラミックグリーンシート１５ｇ）に、セラミック側切欠部１６をパターニング形成する（セラミック側切欠部パターニング工程：図４、工程３）
（１−２）該パターニング後のセラミック誘電体層１５ｇ（セラミックグリーンシート１５ｇ）上に導体層５４（後に４Ｂとなる）を形成する（導体層形成工程：図５、工程５）
（１−３）該導体層４Ｂに対し導体層側切欠部１８をセラミック側切欠部１６に連通するようにパターニング形成する（導体層側切欠部パターニング工程：工程６〜９）。

図５において、工程５に示すように、導体層５４は、転写元基板５０とパターニング及び焼成が施されたセラミック誘電体層１５との全体をくるむＣｕメッキ層として形成される。工程６では感光性のエッチングレジスト層５５を形成し、工程７でこれを露光及び現像することにより、エッチングウィンドウ５５ｐをパターニングする。工程８に示すごとく、このエッチングレジスト層５５用いて導体層５４をエッチング後、工程９に示すように、エッチングレジスト層５５を除去する。

なお、感光性のエッチングレジスト層５５を露光及び現像することによりエッチングウィンドウ５５ｐをパターニングする工程（図５：工程７）では、図１４（ａ）および（ｂ）に模式的に示すように、次のエッチング工程（図５：工程８）によって形成される第一電極２０の外形端面を、得るべき配線基板１の単位（パッケージ）７０ｕの外形サイズ、ならびに後に行われるダイシング工程におけるダイシングブレード幅およびその誤差を考慮して、積層体面内方向にて、ダイシング面から少なくとも第二オフセット幅Ｗ_Ｅ（＞Ｗ_ＢＴ）だけオフセットして形成するように、エッチングウィンドウ５５ｐをパターニングする。第二オフセット幅Ｗ_Ｅの値としては、０．８ｍｍ以上２．５ｍｍ以下の範囲が望ましく、例えば、１．０ｍｍに設定される。第二オフセット幅Ｗ_Ｅが０．８ｍｍ未満であると、第一電極２０がダレて、ショートするおそれがある。また、第二オフセット幅Ｗ_Ｅが２．５ｍｍより大きいと、第一電極２０の面積が小さくなり、好ましくない。第二電極１１についても、同様に、第二オフセット幅Ｗ_Ｅの値を設定する。このように第二オフセット幅Ｗ_Ｅの値を設定することにより、パッケージ端面よりもコンデンサを形成するセラミック誘電体層１５の外形端面を引き下げたことに加えて、第一電極２０および第二電極１１の外形端面をセラミック誘電体層１５の外形端面よりもさらに引き下げることによって、パッケージ端面へのコンデンサの露出を避け、層間ショートの発生を確実に防止することができる。

そして、図７及び図８に示すように、貼り合せ工程において、セラミック側切欠部１６と、これに連通する導体層側切欠部１８とからなる連通切欠部２１が形成された第一積層体６０に対し、当該連通切欠部２１の開口側の主表面に、高分子材料誘電体層３Ａが未硬化又は半硬化の状態の第二積層体７０を、当該高分子材料誘電体層３Ａの主表面にて重ね合わせる。ここでは、上側から上ベース８０（ガイド挿通孔８０ｈを有する）、ステンレス鋼等からなる補助プレート８１（ガイド挿通孔８１ｈを有する）、離型フィルム８２（ガイド挿通孔８２ｈを有する）、各第一積層体６０の収容部８３ｗが形成されたスペーサ８３、第一積層体６０、第二積層体７０、離型フィルム８４（ガイド挿通孔８４ｈを有する）、ステンレス鋼等からなる補助プレート８５（ガイド挿通孔８５ｈを有する）、下ベース８６（位置決め用のピン９０の基端部を保持するピン保持孔８６ｈを有する）、クッションシート８７及びキャリアプレート８８がこの順序で積層されている。

そして、図９に示すように、図示しない周知の油圧プレス装置等を用いて上記の積層体を加圧する。第一積層体６０及び第二積層体７０を積層方向に加圧すれば、高分子材料誘電体層３Ａを構成する未硬化又は半硬化の状態の高分子材料が連通切欠部２１に圧入充填される。その後に該高分子材料を、加熱等により硬化させる。高分子材料誘電体層３Ａを構成する未硬化又は半硬化の状態の高分子材料は、加圧貼り合せにより連通切欠部２１に確実に充填でき、上記配線基板１の構造を簡単に得ることができる。

複数個の第一積層体６０を第二積層体７０に転写プレスする際、余白となるスペース部分にも第一積層体６０と同じ厚みを有する金属板でなるスペーサ８３を配置することによって段差無く加圧することができ、不必要な高分子材料の流動を抑えることが可能となる。例えば、転写プレス時の第一積層体６０の厚みは、０．１ｍｍｔ以上１ｍｍｔ以下（望ましくは、０．２３５ｍｍｔ以上０．３６０ｍｍｔ以下）であるため、スペーサ８３の厚みとしても、０．１ｍｍｔ以上１ｍｍｔ以下（望ましくは、０．２３５ｍｍｔ以上０．３６０ｍｍｔ以下）の金属板（例えば、ステンレススチール板）を使用する。

図１に戻り、配線基板１は、複合積層部８に含まれる導体層４Ｂを第一導体層４Ｂとして、セラミック誘電体層５に対して第一導体層４Ｂとは反対側から積層される第二導体層４Ｃを有し、それら第一導体層４Ｂ、セラミック誘電体層５及び第二導体層４Ｃがコンデンサを形成することができる。第一導体層４Ｂにコンデンサの第一電極２０が、第二導体層４Ｃに第二電極１１が形成される。第一電極２０及び第二電極１１の一方が電源用導通経路ＰＬに、他方がグランド用導通経路ＧＬに接続される。なお、ビア導体３４等を通すための切欠部の形成により、第一電極２０及び第二電極１１は面内方向に分断され、面内の投影重なり領域も少なく現れているが、実際は切欠部以外の部分では面内方向に連続薄膜を形成しており、投影重なり面積も、断面に表れているよりははるかに大きい。また、セラミック誘電体層５についても同様である。この構成によると、高分子材料誘電体層（ビルドアップ樹脂絶縁層）３Ｙを含んだ配線積層部６に、デカップリング用等のコンデンサを組み込むことができ、配線基板とこれに搭載される電子部品（図示せず）との間にコンデンサを組み込んだ中間基板を外付けする必要がなくなり、アセンブリの低背化に寄与する。この場合、転写元基板除去工程の終了後に、セラミック誘電体層５の該転写元基板５０が除去された主表面側に第二導体層４Ｃを形成するとよい。

第一導体層４Ｂ、セラミック誘電体層５及び第二導体層４Ｃがコンデンサを形成する構成では、連通切欠部２１の少なくとも一つのものにおいて、セラミック側切欠部１６を充填するセラミック側高分子材料充填部１７に対し、導体層側切欠部１８に連通しているのと反対側において第二導体層４Ｃの一部をなす導体パターン（第二電極）１１が接して配置されている。該導体パターン１１とセラミック側高分子材料充填部１７との境界面は、セラミック誘電体層５の第二導体層４Ｃ側の主表面と面一に形成されている。これにより、セラミック誘電体層５の第二導体層４Ｃ側主表面の平坦度が向上し、配線積層部６の表面の平坦度にもこれが引き継がれることで、例えば配線積層部６の最表層部に形成された電子部品接続用の中間パッド１２のコプラナリティが良好になる。

このような構造は、上記のごとく、貼り合せ工程において連通切欠部２１に高分子材料を圧入し硬化させることにより、セラミック側高分子材料充填部１７を、転写元基板５０の主表面によりセラミック誘電体層５と面一化される形で形成し（図１０：工程１４）、その後転写元基板除去工程を実施することで簡単に形成できる（工程１５）。

図１に戻り、配線基板１は、高分子材料誘電体層３Ａに対し第一導体層４Ｂとは反対側からこれと接する第二導体層４Ｃが形成され、第二導体層４Ｃをなす導体パターン１１と第二導体層４Ｃとが、セラミック誘電体層５、第一導体層４Ｂ及び高分子材料誘電体層３Ａをこの順序で貫くビア孔３４ｈ内にＣｕメッキにより形成されるビア導体３４によって導通接続され、かつ、第一導体層４Ｂと該ビア導体３４との間が導体層側切欠部１８を充填する高分子材料により互いに絶縁されるとともに、セラミック側切欠部１６においてビア導体を形成するための貫通孔３４ｈが該セラミック側切欠部１６を充填するセラミック側高分子材料充填部１７に形成された構成とされている。この構成では、本来的には絶縁機能を有するセラミック誘電体層５にビア導体用の貫通孔を直接穿孔するのではなく、その内側のセラミック側高分子材料充填部１７に該貫通孔を形成するようにしたので、貫通孔３４ｈの形成が容易である利点がある。具体的には、図１０の工程１５及び１６に示すごとく、セラミック側高分子材料充填部１７に対し、転写元基板５０の除去により露出した主表面側から、ビア導体３４を形成するための貫通孔（ビア孔３４ｈ）をレーザー穿孔（ＬＢ）により、簡単に形成することができる。

また、配線基板１においては、第二導体層４Ｃに、面内方向に層の一部が切り欠かれた第二導体層側切欠部１８が、連通切欠部２１の一部のものと連通する形で形成されている。該第二導体層側切欠部１８を充填する第二導体層側高分子材料充填部１９Ｓは、連通切欠部２１との連通領域においてセラミック側切欠部１６を充填するセラミック側高分子材料充填部１７と接合されるとともに、該連通切欠部２１の周縁からセラミック誘電体層５の主表面側に一部が回り込む形で形成されている。これによると、連通切欠部２１の内部及び表裏が高分子材料により一体的につながった構造が得られ、また連通切欠部２１の周縁からセラミック誘電体層５の主表面側に第二導体層側高分子材料充填部１９Ｓが回り込むことで、セラミック誘電体層５の、連通切欠部２１の側面を含む縁部が高分子材料中に埋設される形となる。その結果、セラミック誘電体層５の主表面を境界とした剥離等が極めて生じにくくなる。この効果は、連通切欠部２１と第二導体層側切欠部１８とが、セラミック誘電体層５の外周縁に沿って形成されている場合に特に著しい。

上記のような構造は、転写元基板除去工程の終了後に第二導体層４Ｃを形成し、また、第二導体層側切欠部１８を、連通切欠部２１の一部のものと連通する形で形成し（図１１：工程１７〜図１２：工程２１）、さらに、電界Ｃｕメッキが形成されず露出した無電界Ｃｕメッキ層をクイックエッチングにより除去することにより、第二導体側切欠部１８の形成された第二導体層４Ｃを形成する。次いで別の高分子材料誘電体層３Ｂを、該第二導体層側切欠部１８の形成された第二導体層４Ｃの主表面上に積層形成し（工程２２）、当該高分子材料誘電体層３Ｂを構成する高分子材料を第二導体層側切欠部１８に充填してセラミック側高分子材料充填部１７と接合する方法により、簡単に得ることができる。

工程１７では、セラミック側高分子材料充填部１７の露出表面部及びビア孔３４ｈの内面を、メッキ導通用の無電解Ｃｕメッキ層９１で覆い、工程１８でさらにメッキレジスト層９２を形成する。そして、工程１９では、メッキレジスト層９２に露光及び現像を施し、メッキ付与したい部分に対応するメッキウィンドウ９２ｐを形成する。

なお、メッキレジスト層９２を露光及び現像することによりメッキウィンドウ９２ｐをパターニングする工程（図１１：工程１９）では、図１４（ａ）および（ｂ）に模式的に示すように、次のメッキ工程（図１２：工程２０）によって形成される第二電極１１の外形端面を、得るべき配線基板１の単位（パッケージ）７０ｕの外形サイズ、ならびに後に行われるダイシング工程におけるダイシングブレード幅およびその誤差を考慮して、ダイシング面から少なくとも第二オフセット幅Ｗ_Ｅ（＞Ｗ_ＢＴ）だけオフセットして形成するように、メッキウィンドウ９２ｐをパターニングする。

図１２の工程２０では、電解Ｃｕメッキによりビア孔３４の内部を充填メッキし、ビア３４及び中間パッド１２を形成する。工程２１でメッキレジスト層９２を除去し、さらに、電界Ｃｕメッキが形成されず露出した無電界Ｃｕメッキ層をクイックエッチングにより除去することにより第二導体側切欠部１８の形成された第二導体層４Ｃを形成する。その後、工程２２で高分子材料誘電体層３Ｂを形成する。なお、その後、図１３の工程２３で高分子材料誘電体層３Ｂにビア孔３４を形成し、さらに工程２４で該ビア孔３４ｈを埋めるビア導体３４と金属端子パッド１０，１０’とをメッキ形成している。

最後に、工程２４で得られたパネルを、図示しない周知のダイシングマシンによってダイシングし、図１４（ａ）および（ｂ）に模式的に示すように、配線基板１の単位７０ｕ毎のパッケージとする。このとき、既述したように、積層体面内方向にて、セラミック誘電体層１５の外形端面がダイシング面から少なくとも第一オフセット幅Ｗ_ＢＴだけオフセットして形成されており（図４：工程２，３）、かつ第一電極２０および第二電極１１の外形端面ダイシング面から少なくとも第二オフセット幅Ｗ_Ｅだけオフセットして形成されているので（図５：工程８、図１２：工程２０）、ダイシング後のパッケージ端面にセラミック誘電体層１５ならびに第一電極２０および第二電極１１が露出することが防止され、酸化腐食の発生を未然に防止することができる。また、第一電極２０および第二電極１１やセラミック誘電体層１５との界面の密着が強くなるので、ダイシング時の剪断応力による層間剥離やその後の吸湿侵入経路が未然に防止される。さらに、ダイシング時に第一電極２０および第二電極１１にダレが生じることがなく、層間ショートが発生するおそれがなくなる。さらにまた、高分子材料誘電体と比較して第一電極２０および第二電極１１である導体（例えば、Ｃｕ）や、特にセラミック誘電体層１５を形成する強誘電体（例えばチタン酸バリウム）はダイシング時の負荷を増大させ、ブレードの磨耗促進やチッピングが発生するが発生するが、このような事態を未然に防止することができる。

以上、本発明の実施例を説明したが、これはあくまでも例示にすぎず、本発明はこれに限定されるものではなく、特許請求の範囲の趣旨を逸脱しない限りにおいて、当業者の知識に基づく種々の変更が可能である。

本発明の実施例１に係る配線基板を模式的に示す断面図。 図１の配線基板の製造工程を示す第１図。 同じく第２図。 同じく第３図。 同じく第４図。 同じく第５図。 同じく第６図。 同じく第７図。 同じく第８図。 同じく第９図。 同じく第１０図。 同じく第１１図。 同じく第１２図。 （ａ）および（ｂ）はダイシングされたパッケージを模式的に示す平面図および断面図。

符号の説明

１ 配線基板
２ 基板コア部
３Ａ 高分子材料誘電体層
４Ａ 第三導体層
４Ｂ 第一導体層
４Ｃ 第二導体層
４Ｄ 第四導体層
５ セラミック誘電体層
６ 配線積層部
８ 複合積層部
１１ 第二電極（導体パターン）
１５ｇ セラミックグリーンシート（未焼成セラミック素材層）
１６ セラミック側切欠部
１７ セラミック側高分子材料充填部
１８ 導体層側切欠部
１９Ｓ 第二導体層側高分子材料充填部
２０ 第一電極
２１ 連通切欠部
５０ 転写元基板
５１ キャリアシート
６０ 第一積層体
７０ 第二積層体
７０ｕ 製造すべき配線基板の単位（パッケージ）
５０ｈ，７０ｈ ガイド貫通孔

Claims (13)

1. 高分子材料誘電体層と、導体層と、高誘電率セラミックからなるセラミック誘電体層とがこの順序で互いに接して積層された複合積層部を有する配線基板であって、
   前記複合積層部において、前記導体層は面内方向に層の一部が切り欠かれた導体層側切欠部を有し、また、前記セラミック誘電体層は面内方向に層の一部が切り欠かれたセラミック側切欠部を有し、該セラミック側切欠部と前記導体層側切欠部とが互いに連通した連通切欠部が形成され、前記高分子材料誘電体層を構成する高分子材料が、前記連通切欠部において、前記導体層側切欠部を経て前記セラミック側切欠部に至る形で充填されてなり、
   前記複合積層部に含まれる前記導体層を第一導体層とし、前記セラミック誘電体層に対して前記第一導体層とは反対側から積層される導体層を第二導体層として、積層体面内方向にて、配線基板の単位の端面から、前記セラミック誘電体層の外形端面が少なくとも第一オフセット幅だけオフセットされ、前記第一導体層及び前記第二導体層の外形端面が少なくとも前記第一オフセット幅より大きい第二オフセット幅だけオフセットされて、前記第一導体層、前記セラミック誘電体層及び前記第二導体層によってコンデンサが形成されていることを特徴とする配線基板。
2. 前記連通切欠部の少なくとも一つのものにおいて、前記セラミック側切欠部を充填するセラミック側高分子材料充填部に対し、前記導体層側切欠部に連通しているのと反対側において前記第二導体層の一部をなす導体パターンが接して配置され、該導体パターンと前記セラミック側高分子材料充填部との境界面が、前記セラミック誘電体層の第二導体層側の主表面と面一に形成されている請求項１記載の配線基板。
3. 前記高分子材料誘電体層に対し前記第一導体層とは反対側からこれと接する第三導体層が形成され、前記第二導体層をなす前記導体パターンと前記第三導体層とが、前記セラミック誘電体層、前記第一導体層及び前記高分子材料誘電体層をこの順序で貫くビア導体によって導通接続され、かつ、前記第一導体層と該ビア導体との間が前記導体層側切欠部を充填する高分子材料により互いに絶縁されるとともに、前記セラミック側切欠部において前記ビア導体を形成するための貫通孔が該セラミック側切欠部を充填するセラミック側高分子材料充填部に形成されている請求項２記載の配線基板。
4. 前記第二導体層には、面内方向に層の一部が切り欠かれた第二導体層側切欠部が、前記連通切欠部の一部のものと連通する形で形成され、該第二導体層側切欠部を充填する第二導体層側高分子材料充填部は、前記連通切欠部との連通領域において前記セラミック側切欠部を充填するセラミック側高分子材料充填部と接合されるとともに、該連通切欠部の周縁から前記セラミック誘電体層の主表面側に一部が回りこむ形で形成されている請求項１ないし請求項３のいずれか１項に記載の配線基板。
5. 前記連通切欠部と前記第二導体層側切欠部とが、前記セラミック誘電体層の外周縁に沿って形成されている請求項４記載の配線基板。
6. 高分子材料誘電体層と、導体層と、高誘電率セラミックからなるセラミック誘電体層とがこの順序で互いに接して積層された複合積層部を有する配線基板の製造方法であって、
   転写元基板の一方の主表面上に前記セラミック誘電体層と前記導体層とをこの順序で形成して第一積層体を製造する第一積層体製造工程と、
   前記高分子材料誘電体層を形成した第二積層体を製造する第二積層体製造工程と、
   前記複合積層部に含まれる前記導体層を第一導体層とし、前記セラミック誘電体層に対して前記第一導体層とは反対側から積層される導体層を第二導体層として、積層体面内方向にて、配線基板の単位の端面から、前記セラミック誘電体層の外形端面が少なくとも第一オフセット幅だけオフセットされ、前記第一導体層及び前記第二導体層の外形端面が少なくとも前記第一オフセット幅より大きい第二オフセット幅だけオフセットされ、前記第一導体層、前記セラミック誘電体層及び前記第二導体層によってコンデンサが形成されるように、前記第一積層体の 前記導体層と、前記第二積層体の前記高分子材料誘電体層とを貼り合わせる貼り合わせ工程と、
   前記転写元基板を前記セラミック誘電体層から除去する転写元基板除去工程と、
   をこの順序で実施することを特徴とする配線基板の製造方法。
7. 前記貼り合せ工程において、前記第二積層体は、製造すべき配線基板の単位が複数個面内に一体化されたものであり、前記第一積層体は、含まれる前記単位が該第二積層体よりも少なく形成されたものが複数個、前記第二積層体上に組み合わせて配置される請求項６に記載の配線基板の製造方法。
8. 前記貼り合せ工程において、前記第一積層体及び前記第二積層体に各々形成されたガイド貫通孔に位置決め用のピンを挿通することにより、複数個の前記第一積層体及び第二積層体を互いに位置決めしつつ貼り合わせる請求項６または請求項７記載の配線基板の製造方法。
9. 前記第一積層体に形成されたガイド貫通孔と、これに対応する第二積層体のガイド貫通孔に位置決め用のピンを挿通することにより、前記第一積層体を前記第二積層体に位置決めしつつ貼り合せを行う請求項８記載の配線基板の製造方法。
10. 前記貼り合わせ工程において、複数個の前記第一積層体をスペーサに形成された収容部に収容し、複数個の前記第一積層体の前記導体層と前記第二積層体の前記高分子材料誘電体層とを互いに貼り合わせる請求項６ないし請求項９のいずれか１項に記載の配線基板の製造方法。
11. 前記スペーサが、複数個の前記第一積層体と同じ厚みを有する金属板でなる請求項１０記載の配線基板の製造方法。
12. 前記第一積層体製造工程は、転写元基板の一方の主表面上に形成された前記セラミック誘電体層に、前記セラミック側切欠部をパターニング形成するセラミック側切欠部パターニング工程と、該パターニング後のセラミック誘電体層上に前記導体層を形成する導体層形成工程と、該導体層に対し、前記セラミック側切欠部と導体層側切欠部とが互いに連通した連通切欠部を形成するように前記導体層側切欠部をパターニング形成する導体層側切欠部パターニング工程とを含み、
    前記貼り合せ工程において、前記セラミック側切欠部と、これに連通する前記導体層側切欠部が形成された複数個の前記第一積層体に対し、当該導体層側切欠部の開口側の主表面に、前記高分子材料誘電体層が未硬化又は半硬化の状態の前記第二積層体を、当該高分子材料誘電体層の主表面を重ね合わせ、その状態で複数個の第一積層体及び第二積層体を積層方向に加圧して、前記高分子材料誘電体層を構成する未硬化又は半硬化の状態の高分子材料を前記セラミック側切欠部および前記導体層側切欠部に圧入充填し、その後に該高分子材料を硬化させる請求項６ないし請求項１１のいずれか１項に記載の配線基板の製造方法。
13. 前記貼り合せ工程において前記連通切欠部に前記高分子材料を圧入し硬化させることにより、前記セラミック側切欠部に充填された高分子材料でなるセラミック側高分子材料充填部を、前記転写元基板の主表面により前記セラミック誘電体層と面一化した形で形成し、その後に前記転写元基板除去工程を実施する請求項１２記載の配線基板の製造方法。

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