JP2011134957A - 多層配線基板 - Google Patents

多層配線基板 Download PDF

Info

Publication number
JP2011134957A
JP2011134957A JP2009294435A JP2009294435A JP2011134957A JP 2011134957 A JP2011134957 A JP 2011134957A JP 2009294435 A JP2009294435 A JP 2009294435A JP 2009294435 A JP2009294435 A JP 2009294435A JP 2011134957 A JP2011134957 A JP 2011134957A
Authority
JP
Japan
Prior art keywords
land
diameter side
wiring
size
layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2009294435A
Other languages
English (en)
Other versions
JP5355380B2 (ja
JP2011134957A5 (ja
Inventor
Tomoko Yamada
山田  智子
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shinko Electric Industries Co Ltd
Original Assignee
Shinko Electric Industries Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shinko Electric Industries Co Ltd filed Critical Shinko Electric Industries Co Ltd
Priority to JP2009294435A priority Critical patent/JP5355380B2/ja
Priority to US12/975,703 priority patent/US8952270B2/en
Publication of JP2011134957A publication Critical patent/JP2011134957A/ja
Publication of JP2011134957A5 publication Critical patent/JP2011134957A5/ja
Application granted granted Critical
Publication of JP5355380B2 publication Critical patent/JP5355380B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00Printed circuits
    • H05K1/02Details
    • H05K1/11Printed elements for providing electric connections to or between printed circuits
    • H05K1/115Via connections; Lands around holes or via connections
    • H05K1/116Lands, clearance holes or other lay-out details concerning the surrounding of a via
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49822Multilayer substrates
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161Disposition
    • H01L2224/16151Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161Disposition
    • H01L2224/16151Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • H01L2924/00014Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/153Connection portion
    • H01L2924/1531Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/03Conductive materials
    • H05K2201/0332Structure of the conductor
    • H05K2201/0335Layered conductors or foils
    • H05K2201/0352Differences between the conductors of different layers of a multilayer
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09Shape and layout
    • H05K2201/09209Shape and layout details of conductors
    • H05K2201/09372Pads and lands
    • H05K2201/094Array of pads or lands differing from one another, e.g. in size, pitch or thickness; Using different connections on the pads
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09Shape and layout
    • H05K2201/09818Shape or layout details not covered by a single group of H05K2201/09009 - H05K2201/09809
    • H05K2201/09827Tapered, e.g. tapered hole, via or groove
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/46Manufacturing multilayer circuits
    • H05K3/4644Manufacturing multilayer circuits by building the multilayer layer by layer, i.e. build-up multilayer circuits
    • H05K3/4682Manufacture of core-less build-up multilayer circuits on a temporary carrier or on a metal foil

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)

Abstract

【課題】ランドの面積を減らし、その分を配線領域として使用できるようにし、配線密度の向上に寄与すること。
【解決手段】多層配線基板10は、内層の配線層11に対してその両面に対向する方向からビア13,17が形成され、配線層11においてそれぞれ当該ビアと接続される箇所に画定されるランドL1,L2,L3が、その側面がテーパ状となるように形成された構造を有している。この構造において、上記のランドは、小径側の面にビア13が接続される第1のランドL1,L2と、大径側の面にのみビア17が接続される第2のランドL3からなり、第2のランドL3の大径側の面の面積は、第1のランドL1,L2の小径側の面の面積と同じである。
【選択図】図1

Description

本発明は多層配線基板に関し、より詳細には、内層の配線層に対してその両面に対向する方向からビアが形成され、当該配線層においてそれぞれ当該ビアと接続される箇所に画定されるランドが、その側面がテーパ状となるように形成された構造を有する多層配線基板に関する。
かかる多層配線基板は、半導体素子等を搭載するパッケージとしての機能を果たすという点で、以下の記述では便宜上、「半導体パッケージ」もしくは単に「パッケージ」ともいう。
内層の配線層を中心にしてその両側に絶縁層(例えば、樹脂層)が形成され、該樹脂層に層間接続用のビアが形成された構造を有するパッケージにおいて、内層の配線層には、それぞれのビアと導通を確保するために必要なランド(もしくはパッド)が配置されている。そして、そのランドのサイズは、その断面形状に関係なく、接続されるビアのサイズやその形成位置のばらつき、ランドサイズの形成位置のばらつき等を考慮して算出した値に基づいて設計されている。
また、レーザを使用してビアを形成する場合、レーザビアの径を変更するためには、加工出力(レーザ出力)やショット数を変更しなければならない。さらに、そのレーザ処理によって開口されたビアホール内に樹脂残渣(スミア)が残るため、これを除去するためのデスミア処理や、その後で行うめっき処理の均一性が低下することも考えられる。このため、従来の技術では、少なくとも同じ層の配線層においては、同じ径のビアを使用し、よって同じランドサイズが使用されるのが一般的であった。
かかる従来技術に関連する技術として、例えば、下記の特許文献1に記載された多層配線基板がある。この多層配線基板は、複数の絶縁層を積層してなる絶縁基板と、この絶縁基板の表面及び内部に形成された配線回路層と、絶縁層を挟んで上下に位置する配線回路層間を接続するビア導体とを具備し、一方の面側に設けられた電気素子接続用パッドに接続するビア導体の径を、他方の面側に設けられた外部接続用の端子パッドに接続するビア導体の径よりも小さくしている。
また、これに関連する他の技術として、下記の特許文献2に記載された多層配線基板がある。この多層配線基板は、有機材料からなり、上下面の少なくとも一方の面に金属箔からなる配線導体(その断面形状は台形状)が配設された複数の絶縁フィルムを積層してなるとともに、この絶縁フィルムを挟んで上下に位置する配線導体間を絶縁フィルムに形成された貫通導体(ビア)を介して電気的に接続している。
特開2005−72328号公報 特開2003−158379号公報
上述したようにランドのサイズは、ビアとの接続信頼性を確保するためには、可能な範囲で大きなサイズが好ましい。その反面、配線密度を上げるためには、少しでもランドのサイズは小さくして、通常の配線パターンの形成領域として使用する必要がある。
しかしながら、配線をサブトラクティブ法で作製した場合、エッチングの際に、配線の側面(ランドの側面)には配線厚さに応じた傾斜が発生する(つまり、テーパ状に形成される)。そのため、配線(ランド)の上面と下面のサイズに差が発生する。
内層の配線層に対してその両面に対向する方向からビアが形成される場合、配線の上面側と下面側に要求されるランドのサイズは、同じビア径に対しては同じサイズであれば十分であるが、ビアの接続する方向に関係なく一律に同じサイズで設計すると、問題が生じる。すなわち、接続信頼性の確保のためには、上面と下面で小さくなる側の面のサイズを下限とする必要があるため、反対側の面ではランドサイズが過剰に(不必要に)大きくなってしまうという問題が生じる。
必要以上の大きさでランドが設けられていると、その不必要な分だけ、当該配線層において配線パターンの形成領域として使用できる領域が減少する。このため、配線密度が低下することになる。また、配線に使用できる領域が減少すると、配線ルールの微細化や配線層の増加につながる可能性があり、製造の面で難がある。
本発明は、かかる従来技術における課題に鑑み創作されたもので、ランドの面積を減らし、その分を配線領域として使用できるようにし、配線密度の向上に寄与することができる多層配線基板を提供することを目的とする。
上記の従来技術の課題を解決するため、本発明によれば、内層の配線層に対してその両面に対向する方向からビアが形成され、前記配線層においてそれぞれ当該ビアと接続される箇所に画定されるランドが、その側面がテーパ状となるように形成された構造を有する多層配線基板であって、前記ランドは、小径側の面にビアが接続される第1のランドと、大径側の面にのみビアが接続される第2のランドからなり、前記第2のランドの大径側の面の面積が、前記第1のランドの小径側の面の面積と同じになることを特徴とする多層配線基板が提供される。
本発明に係る多層配線基板の構成によれば、内層の配線層に形成される第1、第2の各ランド(その側面がテーパ状に形成されたランド)のうち、その大径側の面にのみビアが接続される第2のランドについて、当該ビアと接続される側(大径側)の面の面積が、ビアの接続信頼性の確保のために最小限必要なサイズである、第1のランドの小径側の面の面積と同じになるように、当該ランドのサイズ(面積)を変更している。つまり、第2のランドの大径側の面のサイズは第1のランドの小径側の面のサイズに縮小され、それに応じて第2のランドの小径側の面のサイズも、テーパ形状に応じた比率で減じられたサイズに縮小される。
このように、大径側の面にのみビアが接続される第2のランドについてはそのサイズが縮小されるので、当該配線層において第2のランドの面積を減らすことができ、その減らした分を配線領域として使用することができる。これは、配線密度の向上に寄与する。
本発明の一実施形態に係る多層配線基板(パッケージ)の構成を示す断面図である。 図1の多層配線基板に設けられるビアの形成方向と当該ビアが接続されるランドのサイズとの関係を示す図である。
以下、本発明の好適な実施の形態について、添付の図面を参照しながら説明する。
図1は本発明の一実施形態に係る多層配線基板(パッケージ)の構成を断面図の形態で示したものである。
本実施形態に係る多層配線基板(パッケージ)10は、基本的には、図示のように複数の配線層11,14,18が絶縁層12,16を介在させて積層され、各絶縁層12,16に形成されたビアホールに充填された導体(ビア13,17)を介して層間接続された構造を有している。本実施形態では、図示の簡単化のため3層の配線構造としているが、このうち、中央の配線層11は「内層」の配線層を構成し、他の配線層14,18は「最外層」の配線層を構成する。
つまり、本パッケージ10は、一般的なビルドアップ法を用いて作製される多層配線基板(支持基材としてのコア基板の両面に絶縁層と配線層を交互に形成して積み上げていくもの)とは違い、支持基材を含まない「コアレス基板」の形態を有している。コアレス基板は、薄型化という点で有利であるが、支持基材が無いためにパッケージ全体の剛性が小さい。
このため、パッケージ10を補強する手段の1つとして、絶縁層12,16には、強度を高めるためにプリプレグ(補強材のガラス布にエポキシ系樹脂、ポリイミド系樹脂等の熱硬化性樹脂を含浸させ、半硬化のBステージ状態にした接着シート)を原材料として使用している。また、中央の配線層11を他の配線層14,18と比べて厚めに形成している。
パッケージ10の両面には、それぞれ最外層の配線層14,18の所要の箇所に画定されたパッドP1,P2の部分を露出させてその表面を覆うように、保護膜としてのソルダレジスト層(絶縁層)15,19が形成されている。一方の側(図示の例では上側)のソルダレジスト層15から露出するパッドP1には、図中破線で示すように半導体素子(チップ)1の電極端子2がはんだバンプ等の導電性部材を介してフリップチップ接続されるようになっている。
チップ実装面と反対側のソルダレジスト層19から露出するパッドP2には、本パッケージ10をマザーボード等の実装用基板に実装する際に使用されるはんだボール20(外部接続端子)が接合されている。このはんだボール20の代わりに、金属製(例えば、コバール等)のピンを当該パッドP2に接合してもよい。また、かかる外部接続端子は必ずしも接合されている必要はなく、後で必要なときに外部接続端子を接合できるように当該パッドP2を露出させた状態にしておいてもよい。あるいは、当該パッドP2自体を外部接続端子としたLGA(ランド・グリッド・アレイ)の形態としてもよい。
本実施形態の多層配線基板(パッケージ)10は、図示のように内層の配線層11に対してその両面に対向する方向からそれぞれビア13,17が形成され、配線層11においてそれぞれ当該ビア13,17と接続される箇所にランドL1,L2,L3が画定されると共に、配線層11(ランドL1,L2,L3)の側面がテーパ状(断面視したときに台形状)となるように形成された構造を有している。配線層11に画定されるランドL1,L2,L3は、平面視したときに円形状に形成されている。各絶縁層12,16に設けられるビア13,17も同様に、平面視したときに円形状に形成されており、図示のようにその側面はテーパ状となっている。
本実施形態の多層配線基板10の構造では、各絶縁層12,16に設けられる各ビア13,17の形成方向は、中央の配線層11を境にして反対方向となっている。つまり、本実施形態の多層配線基板10は、基板の一方の面側から他方の面側に向かって絶縁層と配線層を交互に積み重ねていくのではなく、内層の配線層11を中心にその両側に順次、絶縁層12,16、ビア13,17、配線層14,18を形成していくことによって得られる。具体的な方法の一例は後で説明するが、基本的なプロセスは、配線層11、絶縁層12、ビア13、配線層14及びソルダレジスト層15を含む構造体を作製した後、この構造体の配線層11が形成されている側の面に、絶縁層16、ビア17、配線層18、ソルダレジスト層19を順次形成し、最終的にはんだボール20を接合するものである。
本パッケージ10において、各構成部材のサイズ(一例)は以下の通りである。先ず、内層の配線層11の厚さは20〜30μm程度、他の配線層14,18の厚さは18μm程度に選定され、絶縁層12,16の厚さは40μm程度に選定されている。また、ランドL1,L2,L3の径は、大径側が150μm程度、小径側が140μm程度に選定され、ビア13,17の径は、大径側が70μm程度、小径側が60μm程度に選定されている。
図2は、本実施形態のパッケージ10に設けられる各ビア13,17の形成方向と当該ビアが接続される各ランドL1,L2,L3のサイズとの関係を示したものである。
図示のように側面がテーパ状に形成された各ランドL1,L2,L3の、一方の面の大面積側のサイズ(大径側のランド径)をそれぞれDb1,Db2,Db3、他方の面の小面積側のサイズ(小径側のランド径)をそれぞれDs1,Ds2,Ds3とする。本実施形態では、各ランドL1,L2,L3は同じ面積を有している。つまり、大径側、小径側の各ランド径は、それぞれDb1=Db2=Db3、Ds1=Ds2=Ds3に選定されている。また、当該ランド上にビアを形成するのに必要なランド径をDとする。
本実施形態では、内層の配線層11(その両面に対してそれぞれ対向する方向からビア13,17が形成されている配線層)において当該ビアの接続に必要なランド径(=D)を決定するにあたり、その所要のランド径(=D)が当該ランドの小径側のランド径となるようにランドサイズを適宜変更している。つまり、当該ビアを接続するのに最小限必要なサイズをランド径(=D)とすることで、ビアの接続信頼性を確保するためである。
ランドサイズを変更するかどうかは、当該ランドにビアが接続される方向(すなわち、当該ランドの大径側の面にのみ接続されるのか、又は小径側の面にのみ接続されるのか、あるいは当該ランドの両側にそれぞれ接続されるのか)に応じて、決定される。各ランドL1,L2,L3のうち、その小径側の面にビアが接続されるランドを「第1のランド」とし、大径側の面にのみビアが接続されるランドを「第2のランド」とする。以下、図2を参照しながら説明する。
図2(a)は、ランドL1の両側にビア13,17を形成する場合(第1のランドの場合)を示している。この場合、ランドL1の小径側の面にビア13が接続され、大径側の面にビア17が接続されている。この接続構造では、ランドL1にビア13,17を形成するのに必要なランド径(=D)は、小径側のランド径Ds1に合わせる必要があるので、ランドサイズの変更は行わない。つまり、当該ランドL1のサイズは図示の通り(大径側がDb1、小径側がDs1)とする。
図2(b)は、ランドL2の小径側の面にのみビア13を形成する場合(第1のランドの場合)を示している。この接続構造では、ランドL2にビア13を形成するのに必要なランド径(=D)は、図示のように小径側のランド径Ds2に合わせているので、ランドサイズの変更は行わない。つまり、当該ランドL2のサイズは図示の通り(大径側がDb2、小径側がDs2)とする。
図2(c)は、ランドL3(第2のランド)の大径側の面にのみビア17を形成する場合(第2のランドの場合)を示している。この接続構造では、ランドL3にビア17を形成するのに必要なランド径(=D)は、当該ビア17を接続するのに最小限必要なサイズである小径側のランド径Ds3(=Ds1,Ds2)で十分である。つまり、ビア17が接続される側の面のサイズを、図示のように大径側のランド径Db3とすると、当該ビア17の接続に必要なランド径(D=Ds3)との差分に相当する領域が無駄に使用されることになる。言い換えると、その無駄な領域が無ければ、その分を配線形成用の領域として使用することができる。
従って、このような接続構造の場合は、ランドサイズの変更(D=Db3→Ds3)を行う。これにより、当該ランドL3のサイズ(面積)は縮小される。つまり、ビア17が接続される大径側のサイズをDs3(=Ds1,Ds2)に縮小し、反対側(小径側)のサイズも、図示のDs3からテーパ形状に応じた比率で減じられたサイズに縮小する。
このように、同じ内層の配線層11に形成される第1のランドL1,L2及び第2のランドL3は、当該ランドに接続されるビア13,17の形成方向に応じて、そのランドサイズが適宜縮小されるようになっている。ちなみに、従来の技術では、上述したように同じ配線層内ではランドのサイズが一律に設計されていたため、ランドサイズに無駄な部分があった。
本実施形態の多層配線基板(パッケージ)10は、例えば、以下のようにして作製することができる。
先ず、仮基板として銅(Cu)の支持基材を用意する。支持基材の形態としては、基本的には銅板もしくは銅箔で十分であるが、具体的な例としては、本願出願人が以前に提案した発明(特開2007−158174号公報)において開示されている形態のもの(プリプレグ上に下地層及び銅箔を配置して加熱・加圧することにより得られた構造体)を使用することができる。
次に、この支持基材上に、フォトレジストを用いたサブトラクティブ法により、所要の形状にパターニングされた内層の配線層11(図1)を形成する。この配線層11は、所定の複数箇所に第1のランドL1,L2及び第2のランドL3が画定されるようにパターニング形成される。その際、配線パターンの表面側の側面は、支持基材側の側面に比べてエッチング液に接触する時間が長いためにエッチングされやすく、パターンの断面形状が台形状となる。つまり、配線層11(ランドL1,L2,L3)の側面がテーパ状に形成される。
また、パターニングの際には、図2(c)に関連して説明したように、配線層11に形成されるべきランドL1,L2,L3のうち、その大径側の面にのみビア17が接続されるランドL3(第2のランド)については、そのランドサイズを縮小した形状でパターニングを行う。
次に、上記のフォトレジストを除去した後、支持基材上の配線層11が形成されている側の面に絶縁層12を形成する。この絶縁層12の材料としては、上述したようにパッケージ10を補強するという点で、プリプレグを使用するのが望ましい。このプリプレグを支持基材及び配線層11上にラミネートし、130〜200℃前後の温度でホットプレスして硬化させることにより、所要の絶縁層12を形成することができる。
次に、この絶縁層12の所要の箇所(配線層11に形成されたランドL1,L2に対応する部分)に、炭酸ガスレーザ、エキシマレーザ等によりビアホールを形成した後、このビアホールに導電性ペースト等を充填し、硬化させてビア13を形成する。さらに、絶縁層12上に、当該ビア13に接続される所要パターンの配線層(Cu)14を形成する。配線層14は、例えば、セミアディティブ法等により形成することができる。また、ビアホールへの導体の充填を配線層の形成と同時に行うこともできる。さらに、必要に応じて絶縁層と配線層を交互に積層し、更なる多層化を図ってもよい。
次に、最外層の配線層14の所要の箇所に画定されたパッドP1の部分を露出させてその表面を覆うようにソルダレジスト層15を形成する。このソルダレジスト層15から露出するパッドP1には、後の段階で半導体素子1の電極端子2がはんだバンプ等を介して接続されるので、コンタクト性を良くするためにAuめっきを施しておく。その際、パッド(Cu)P1上にNiめっきを施してからAuめっきを施す。
次に、仮基板として用いた支持基材(Cu)を除去する。例えば、塩化第二鉄水溶液、塩化第二銅水溶液等を用いたウエットエッチングにより、露出しているパッドP1、配線層14(それぞれ表層部にAuめっき層が形成されている)、絶縁層12及びソルダレジスト層15に対して、支持基材(Cu)を選択的にエッチングして除去する。配線層14においてCu表面が露出している部分がある場合は、エッチング用保護膜を形成する。
以上の工程により、配線層11、絶縁層12、ビア13、配線層14及びソルダレジスト層15を含む構造体が作製されたことになる。
次に、この構造体の配線層11が形成されている側の面に、上記の処理と同様にして、絶縁層16、ビア17、配線層18、ソルダレジスト層19を順次形成する。そして、ソルダレジスト層19から露出するパッドP2に、リフローにより、はんだボール20を接合する。これにより、本実施形態のパッケージ10(図1)が作製されたことになる。
以上説明したように、本実施形態に係る多層配線基板(パッケージ)10によれば、内層の配線層11に形成される各ランドL1,L2,L3(その側面がテーパ状に形成されたランド)は、それぞれ当該ランドに接続されるビア13,17の形成方向に応じて、そのランドサイズを適宜変更するようにしている。
すなわち、図2に関連して説明したように、第1のランドL1,L2及び第2のランドL3のうち、その大径側の面にのみビア17が接続されるランドL3(第2のランド)については、当該ビア17と接続される側(大径側)の面のサイズDb3が、ビアの接続信頼性の確保のために最小限必要なサイズである小径側の面のサイズDs3(=Ds1,Ds2)と同じになるように、当該ランドL3のサイズを変更している。これにより、ランドL3の大径側の面のサイズDb3は小径側のサイズDs3に縮小され、それに応じてランドL3の小径側の面のサイズDs3も、テーパ形状に応じた比率で減じられたサイズに縮小される。
このように特定のランドL3(第2のランド)についてそのサイズを縮小することができるので、当該配線層11において第2のランドの面積を減らすことができる。これにより、その減らした分を配線形成用の領域として使用することができ、配線密度の向上を図ることができる。
ちなみに、ランドL1,L2,L3のサイズ(大径側)を150μmとし、片側5μmのテーパが発生した場合(つまり、小径側のサイズが140μmで、大径側との間に10μmの差が発生した場合)、本パッケージ10のサイズが10mm×10mmの場合において、ランドの面積を13%程度縮減することができる。その結果、配線に使用できる面積は0.3〜1%程度増加する。
また、ビアの配置ピッチは、10μm減少させることができる。例えば、同じランド径で、配線幅/配線間隔=30μm/30μmに設計した場合、標準で240μm(=150+90)必要とするピッチを、230μm(=140+90)のピッチに短縮することができる。パッケージ単位で考えると面積縮小効果はそれほどではないが、ビアのピッチを狭くできることの効果は大きいと考えられる。
また、本実施形態では、内層の配線層11は他の配線層(絶縁層12,16上に形成された配線層14,18と比べて厚めに形成されているので、この配線層11に形成される各ランドL1,L2,L3のテーパ差(大径側と小径側のランド径の差)は相対的に大きくなる。これは、上述したランドサイズの変更の対象とされる第2のランド(図2(c)のランドL3)の所要のランド径(=D)の更なる縮小化、ひいては配線密度の向上に寄与する。
また、本実施形態の多層配線基板(パッケージ)10がコアレス基板をベースとしている点を考慮すると、内層の配線層11を厚めに形成することにより、この配線層11にパッケージ10の補強材の一部としての役割をもたせることができる。ちなみに、パッケージ10の補強材としての役割は、上述したように強度を高めるためのプリプレグを使用した絶縁層12,16も担っている。
上述した実施形態では、多層配線基板(パッケージ)10において内層の配線層11に設けられたランドL1,L2,L3の小径側(図1の例では上側)の面に半導体素子(チップ)1を搭載する場合を例にとって説明したが、図示の例とは反対側(下側)の面にチップ1を搭載するようにしてもよい。この場合、下側のソルダレジスト層19から露出するパッドP2に、チップ1の電極端子2がはんだバンプ等を介してフリップチップ接続され、これと反対側(上側)のソルダレジスト層15から露出するパッドP1に、外部接続端子(はんだボール20)が接合されることになる。
このように、内層の配線層11に設けられたランドL1,L2,L3の大径側(図1の例では下側)のパッケージ10の面にチップ1を搭載することで、更にランドサイズの縮小効果、ひいては配線密度の向上を期待することができる。すなわち、一般に半導体素子搭載面から内層側に形成されるビアの方が、外部接続端子接合面から内層側に形成されるビアに比べて数が多く、そのため、特定のランドL3(大径側の面にのみビア17が接続されるランド)の数も多くなるからである。ランドL3の数が増えれば、ランド面積の更なる縮小化、ひいては配線密度の向上を図ることができる。
また、上述した実施形態では、配線層11に画定される第1のランドL1,L2及び第2のランドL3の形状がそれぞれ「円形状」の場合を例にとって説明したが、本発明の要旨からも明らかなように、必ずしも円形状に限定されないことはもちろんである。要は、本発明における第1のランドの外周同士を結ぶ直線であって、第1のランドの中心を通る線分のうち最も短い線分(Aとする)と、第2のランドの外周同士を結ぶ直線であって、第2のランドの中心を通る線分のうち最も短い線分(Bとする)とが同じ長さ(A=B)となるように選定されていれば十分である。このような条件(A=B)を満たす形状であれば、円形状、矩形状、多角形状に限らず、本発明は同様に適用することができる。
例えば、第1のランドが円形状で、第2のランドが矩形状であった場合、第2のランドは、第1のランドの小径側の直径と等しい1辺を有するように形成されていればよい。
10…多層配線基板(パッケージ)、
11…内層の配線層、
12,16…絶縁層、
13,17…ビア、
14,18…(最外層の)配線層、
15,19…ソルダレジスト層(絶縁層)、
L1,L2,L3…ランド、
Db1,Db2,Db3…(ランドサイズの)大径、
Ds1,Ds2,Ds3…(ランドサイズの)小径、
P1,P2…パッド。

Claims (4)

  1. 内層の配線層に対してその両面に対向する方向からビアが形成され、前記配線層においてそれぞれ当該ビアと接続される箇所に画定されるランドが、その側面がテーパ状となるように形成された構造を有する多層配線基板であって、
    前記ランドは、小径側の面にビアが接続される第1のランドと、大径側の面にのみビアが接続される第2のランドからなり、前記第2のランドの大径側の面の面積が、前記第1のランドの小径側の面の面積と同じになることを特徴とする多層配線基板。
  2. 前記内層の配線層を挟んで上下に設けられる各絶縁層は、その材料としてプリプレグが使用されていることを特徴とする請求項1に記載の多層配線基板。
  3. 前記内層の配線層は、前記各絶縁層に設けられる配線に比べて厚く形成されていることを特徴とする請求項2に記載の多層配線基板。
  4. 前記多層配線基板は、前記ランドの小径側に形成された一面側と、前記ランドの大径側に形成された他面側を有しており、半導体素子搭載面が前記他面側に設けられていることを特徴とする請求項1に記載の多層配線基板。
JP2009294435A 2009-12-25 2009-12-25 多層配線基板 Active JP5355380B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2009294435A JP5355380B2 (ja) 2009-12-25 2009-12-25 多層配線基板
US12/975,703 US8952270B2 (en) 2009-12-25 2010-12-22 Multilayer wiring board having lands with tapered side surfaces

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2009294435A JP5355380B2 (ja) 2009-12-25 2009-12-25 多層配線基板

Publications (3)

Publication Number Publication Date
JP2011134957A true JP2011134957A (ja) 2011-07-07
JP2011134957A5 JP2011134957A5 (ja) 2012-12-13
JP5355380B2 JP5355380B2 (ja) 2013-11-27

Family

ID=44186077

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2009294435A Active JP5355380B2 (ja) 2009-12-25 2009-12-25 多層配線基板

Country Status (2)

Country Link
US (1) US8952270B2 (ja)
JP (1) JP5355380B2 (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014120651A (ja) * 2012-12-18 2014-06-30 Toppan Printing Co Ltd 積層配線板及びその製造方法
US10192815B2 (en) 2016-03-10 2019-01-29 Shinko Electric Industries Co., Ltd. Wiring board and semiconductor device
US10396024B2 (en) 2016-06-24 2019-08-27 Shinko Electric Industries Co., Ltd. Wiring substrate and semiconductor device

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014075515A (ja) * 2012-10-05 2014-04-24 Shinko Electric Ind Co Ltd 配線基板及び配線基板の製造方法
JP2014127623A (ja) 2012-12-27 2014-07-07 Shinko Electric Ind Co Ltd 配線基板及び配線基板の製造方法
US9275925B2 (en) 2013-03-12 2016-03-01 Taiwan Semiconductor Manufacturing Company, Ltd. System and method for an improved interconnect structure
JP2015082524A (ja) * 2013-10-21 2015-04-27 ソニー株式会社 配線基板、半導体装置
KR102472945B1 (ko) * 2015-04-23 2022-12-01 삼성전기주식회사 인쇄회로기판, 반도체 패키지 및 그 제조방법
US9659853B2 (en) * 2015-04-24 2017-05-23 Advanced Semiconductor Engineering, Inc. Double side via last method for double embedded patterned substrate
KR102530322B1 (ko) 2018-12-18 2023-05-10 삼성전자주식회사 반도체 패키지
CN114080088B (zh) * 2020-08-10 2024-05-31 鹏鼎控股(深圳)股份有限公司 电路板及其制备方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08116174A (ja) * 1994-08-25 1996-05-07 Matsushita Electric Ind Co Ltd 回路形成基板およびその製造方法
JP2003298240A (ja) * 2002-04-05 2003-10-17 Sohwa Corporation 多層回路基板
JP2006114741A (ja) * 2004-10-15 2006-04-27 Ibiden Co Ltd 多層コア基板及びその製造方法

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5199163A (en) * 1992-06-01 1993-04-06 International Business Machines Corporation Metal transfer layers for parallel processing
JP3112059B2 (ja) * 1995-07-05 2000-11-27 株式会社日立製作所 薄膜多層配線基板及びその製法
EP0948247B1 (en) * 1998-04-01 2005-08-31 Mitsui Mining & Smelting Co., Ltd. Method For Making A Multi-Layer Printed Wiring Board
US6810583B2 (en) * 2001-08-07 2004-11-02 International Business Machines Corporation Coupling of conductive vias to complex power-signal substructures
JP2003158379A (ja) 2001-11-19 2003-05-30 Kyocera Corp 多層配線基板
JP2005072328A (ja) 2003-08-26 2005-03-17 Kyocera Corp 多層配線基板
JP5407667B2 (ja) * 2008-11-05 2014-02-05 株式会社村田製作所 半導体装置

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08116174A (ja) * 1994-08-25 1996-05-07 Matsushita Electric Ind Co Ltd 回路形成基板およびその製造方法
JP2003298240A (ja) * 2002-04-05 2003-10-17 Sohwa Corporation 多層回路基板
JP2006114741A (ja) * 2004-10-15 2006-04-27 Ibiden Co Ltd 多層コア基板及びその製造方法

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014120651A (ja) * 2012-12-18 2014-06-30 Toppan Printing Co Ltd 積層配線板及びその製造方法
US10192815B2 (en) 2016-03-10 2019-01-29 Shinko Electric Industries Co., Ltd. Wiring board and semiconductor device
US10396024B2 (en) 2016-06-24 2019-08-27 Shinko Electric Industries Co., Ltd. Wiring substrate and semiconductor device

Also Published As

Publication number Publication date
JP5355380B2 (ja) 2013-11-27
US20110155442A1 (en) 2011-06-30
US8952270B2 (en) 2015-02-10

Similar Documents

Publication Publication Date Title
JP5355380B2 (ja) 多層配線基板
US8227711B2 (en) Coreless packaging substrate and method for fabricating the same
JP5339928B2 (ja) 配線基板及びその製造方法
US6192581B1 (en) Method of making printed circuit board
JP2010135721A (ja) 金属バンプを持つプリント基板及びその製造方法
JP2010267948A (ja) コアレス・パッケージ基板およびその製造方法
JP2009277916A (ja) 配線基板及びその製造方法並びに半導体パッケージ
JP2008192999A (ja) 多層配線基板の製造方法
TWI479972B (zh) Multi - layer flexible printed wiring board and manufacturing method thereof
TWI389279B (zh) 電路板結構及其製法
KR20140079203A (ko) 임베디드 패키지 및 제조 방법
JP2016063130A (ja) プリント配線板および半導体パッケージ
JP3577421B2 (ja) 半導体装置用パッケージ
JP2017152536A (ja) プリント配線板及びその製造方法
TWI466611B (zh) 晶片封裝結構、具有內埋元件的電路板及其製作方法
JP2008124247A (ja) 部品内蔵基板及びその製造方法
JP2006114621A (ja) 部品内蔵配線板、部品内蔵配線板の製造方法
JP2011129844A (ja) 電子装置およびその製造方法
JP2009267149A (ja) 部品内蔵配線板、部品内蔵配線板の製造方法
JP2010226075A (ja) 配線板及びその製造方法
JP2008182039A (ja) 多層配線板およびその製造方法
US20140201992A1 (en) Circuit board structure having embedded electronic element and fabrication method thereof
JP2008182071A (ja) 電子部品内蔵配線板及びその製造方法、並びに電子機器
JP2014204088A (ja) 多層配線基板およびその製造方法
US9484276B2 (en) Semiconductor mounting device and method for manufacturing semiconductor mounting device

Legal Events

Date Code Title Description
A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20121029

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20121029

TRDD Decision of grant or rejection written
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20130815

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20130820

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20130827

R150 Certificate of patent or registration of utility model

Ref document number: 5355380

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150