JP2015082524A - 配線基板、半導体装置 - Google Patents

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Abstract

【課題】層数の制約を受けることなく信号伝送路上で生じるインピーダンス不整合の抑制を図る。【解決手段】本技術に係る配線基板は、配線層と絶縁層とが交互に複数積層され、前記配線層の間を電気的に接続するビアが複数形成されていると共に、表面側に複数の表面側電極パッド、裏面側に複数の裏面側電極パッドが形成され、前記複数の裏面側電極パッドがアレイ状に配置されており、前記表面側電極パッドと前記裏面側電極パッドとの間を結ぶ導体経路中に、前記配線層に形成された配線と前記ビアとを用いた導体ループとして基板厚さ方向と直交する方向にループが延在する導体ループが形成されている。【選択図】図２

Description

本技術は、配線層と絶縁層とが交互に複数積層された配線基板、及び配線基板上に半導体電子部品が実装された半導体装置に係るものであり、特に、信号伝送路上でのインピーダンス不整合の抑制を図るための技術分野に関する。
特開２０１０−２１９４６３号公報
コンピューターや携帯電話等におけるマイクロプロセッサ等として使用される半導体電子部品は、近年、益々高速化及び高機能化されており、これに付随して端子数が増え、端子間のピッチも狭くなる傾向にある。
このような半導体電子部品の端子はマザーボードと称される回路基板に形成される接続端子に対してピッチに大きな差があるため、半導体電子部品をマザーボードに直接的に実装することが困難とされている。
そこで、配線基板を介して半導体電子部品をマザーボードに接続するということが行われている。
配線基板は、例えばビルドアップ工法によって配線層と絶縁層とを交互に複数積層した積層体として形成されている。配線層同士は、ビアを介して接続されている。
通常、配線基板におけるマザーボードと接続される側の面（裏面）の端子部は、複数の端子（電極パッド及びはんだボール）がアレイ状に形成されたＢＧＡ（Ball Grid Array）部として形成されている。
ここで、半導体電子部品が実装された配線基板がマザーボードに対して実装された状態では、配線基板内の信号線とＢＧＡ部との間、及びＢＧＡ部とマザーボード内の信号線との間でインピーダンスの不整合が生じる。特に、伝送信号の周波数が比較的高い場合にはこのようなインピーダンス不整合による信号劣化が問題になり易い。
通常、配線基板内の信号線とマザーボード内の信号線では、マイクロストリップ線路やストリップ線路の形成によってインピーダンスが一定に保たれている。一方で、ＢＧＡ部では、電極パッドとその周辺導体との間の寄生容量が比較的大きく、局所的にインピーダンスの低下が生じる。このようなＢＧＡ部での局所的なインピーダンスの低下に起因して、信号伝送路上におけるインピーダンス不整合が生じるものである。
このような配線基板のＢＧＡ部におけるインピーダンスの低下に起因したインピーダンス不整合の抑制を図るための技術として、上記特許文献１には、配線基板における電極パッドが配置された層から伝送路が配置された層までの導体経路中に渦巻様の導体パターン（導体ループ）を形成するものが開示されている。
このような導体ループは巻線（インダクタ）として機能するため、当該導体ループのセルフインダクタンスによって電極パッドの寄生容量とのバランスをとることができる。すなわち、ＢＧＡ部で生じるインピーダンスの落ち込みを抑制して、インピーダンス不整合の抑制を図ることができる。
ここで、ＢＧＡ部の電極パッドで生じる寄生容量に対して十分なインダクタンスを得るためには、導体ループのループ回数（巻線における巻き数）を多くすることが望ましい。
しかしながら、特許文献１に記載の技術では、導体ループのループ延在方向（ループが延在する方向）は配線基板の厚さ方向と一致しているため、ループ回数を増加させるには配線基板の層数も増加させなければならい。すなわち、特許文献１に記載の技術では、配線基板の層数が少ない場合に導体ループのループ回数を稼げずに十分なインダクタンスを得ることができず、インピーダンス不整合を十分に抑制できない虞がある。
そこで、本技術では上記した問題点を克服し、層数の制約を受けることなく信号伝送路上で生じるインピーダンス不整合の抑制を図ることを目的とする。
第１に、本技術に係る配線基板は、配線層と絶縁層とが交互に複数積層され、前記配線層の間を電気的に接続するビアが複数形成されていると共に、表面側に複数の表面側電極パッド、裏面側に複数の裏面側電極パッドが形成され、前記複数の裏面側電極パッドがアレイ状に配置されており、前記表面側電極パッドと前記裏面側電極パッドとの間を結ぶ導体経路中に、前記配線層に形成された配線と前記ビアとを用いた導体ループとして基板厚さ方向と直交する方向にループが延在する導体ループが形成されているものである。
上記のように導体ループのループ延在方向が基板厚さ方向と直交する方向とされたことで、導体ループのループ回数を増やすにあたって配線基板の層数を増やす必要がない。
第２に、上記した本技術に係る配線基板においては、前記導体ループの一端が前記裏面側電極パッド上に位置していることが望ましい。
これにより、導体ループが裏面側電極パッドの近傍に配置される。
第３に、上記した本技術に係る配線基板においては、前記導体ループの内側に前記絶縁層の形成材料とは異なる材料で構成された挿入部材が配置されていることが望ましい。
これにより、配線基板の設計の自由度の向上が図られる。
第４に、上記した本技術に係る配線基板においては、前記導体ループの内側に磁性体が配置されていることが望ましい。
これにより、導体ループにおける単位ループ回数あたりのセルフインダクタンス量がさらに増加する。
第５に、上記した本技術に係る配線基板は、コアレス基板とされていることが望ましい。
コアレス基板は、コア層を有していないことから、裏面側電極パッドとその周囲導体との距離を確保することが困難な場合が多く、その場合はインピーダンス不整合の度合いが比較的大きくなる。
第６に、上記した本技術に係る配線基板は、ディファレンシャル方式による信号伝送が行われる一対の前記導体経路に対してそれぞれ前記導体ループが形成されており、前記一対の前記導体経路に形成された前記導体ループの前記表面側電極パッド側から前記裏面側電極パッド側にかけてのループ方向が逆向きとされていることが望ましい。
これにより、一対の導体経路中にそれぞれ挿入された導体ループを流れる電流のループ方向が一致する。
また、本技術に係る半導体装置は、配線層と絶縁層とが交互に複数積層され、前記配線層の間を電気的に接続するビアが複数形成されていると共に、表面側に複数の表面側電極パッド、裏面側に複数の裏面側電極パッドが形成され、前記複数の裏面側電極パッドがアレイ状に配置されており、前記表面側電極パッドと前記裏面側電極パッドとの間を結ぶ導体経路中に、前記配線層に形成された配線と前記ビアとを用いた導体ループとして基板厚さ方向と直交する方向にループが延在する導体ループが形成されている配線基板と、前記表面側電極パッドを介して前記配線基板と電気的に接続された半導体電子部品とを備えるものである。
上記本技術に係る半導体装置としても、上記した本技術に係る配線基板を備えているため、導体ループのループ回数を増やすにあたって配線基板の層数を増やす必要がない。
本技術によれば、層数の制約を受けることなく信号伝送路上で生じるインピーダンス不整合の抑制を図ることができる。
なお、ここに記載された効果は必ずしも限定されるものではなく、本開示中に記載されたいずれかの効果であってもよい。
第１の実施の形態としての配線基板を備えて構成された半導体装置の概略断面構造図である。 第１の実施の形態の配線基板が備える導体ループについて説明するための斜視図である。 第１の実施の形態の配線基板が備える導体ループについて説明するための上視図である。 第２の実施の形態の配線基板が備えるインピーダンス不整合抑制のための構成について説明するための斜視図である。 第２の実施の形態の配線基板が備えるインピーダンス不整合抑制のための構成について説明するための上視図である。 導体ループを構成するスタックビアと挿入部材との位置関係を示した図である。 インピーダンス不整合抑制のための構成に係る変形例について説明するための斜視図である。 インピーダンス不整合抑制のための構成に係る変形例について説明するための上視図である。 挿入部材に係る変形例についての説明図である。 配線引き出し部に係る変形例についての説明図である。
以下、本技術に係る実施の形態について説明する。
なお、説明は以下の順序で行う。

＜１．第１の実施の形態＞
［1-1．半導体装置の構成概要］
［1-2．インピーダンス不整合抑制のための構成］
［1-3．第１の実施の形態のまとめ］
＜２．第２の実施の形態＞
［2-1．半導体装置及び配線基板の構成］
［2-2．第２の実施の形態のまとめ］
＜３．変形例＞
＜４．本技術＞
＜１．第１の実施の形態＞
［1-1．半導体装置の構成概要］

図１は、本技術に係る第１の実施の形態としての配線基板１を備えて構成された半導体装置３の概略断面構造図である。
なお、図１では半導体装置３が実装されたマザーボード１００も併せて示している。マザーボード１００、及び配線基板１に実装された半導体電子部品２については、内部の断面構造の図示は省略している。
ここで、以下の説明においては、配線基板１の基板厚さ方向と平行な方向を「垂直方向」、基板厚さ方向と直交する方向（「垂直方向」と直交する方向）を「水平方向」と表記する。
また、配線基板１について、半導体電子部品２が接続される側（紙面上側）の面は「表面」と表記し、マザーボード１００が接続される側（紙面下側）の面は「裏面」と表記する。
図１において、半導体装置１は、配線基板１と配線基板１の表面側に実装された半導体電子部品２とを有している。
半導体電子部品２は、いわゆるＩＣ（Integrated Circuit）チップとして形成されている。半導体電子部品２としては、例えばＳＤＲＡＭ（Synchronous Dynamic Random Access Memory）等のメモリ素子等を挙げることができる。
配線基板１は、いわゆるプリント配線基板とされ、配線層１１と絶縁層１２とが交互に複数積層されて形成され、配線層１１の間を電気的に接続するビア１３が複数形成されている。配線層１１、絶縁層１２及びビア１３を有する配線基板１の作成は、いわゆるビルドアップ工法により行われている。
本例の場合、配線基板１はコア層を有さないいわゆるコアレス基板とされている。なお、コアレス基板の詳細については例えば以下の参考文献を参照されたい。
・参考文献１：特開２００２−２６１７１号公報
・参考文献２：特開２０１０−１６１４１９号公報
配線層１１には、配線１１ａとしての導体が所定のパターンで形成されている。配線１１ａは、例えば銅などの金属で構成されている。
絶縁層１２は、誘電体樹脂で構成され、垂直方向において隣り合う配線層１１同士の間を絶縁する。
ビア１３は、所定の配線層１１に形成された所定の配線１１ａ同士を電気的に接続するように形成されている。ビア１３は、絶縁層１２に対してスルーホールを形成した上で、当該スルーホールに例えば銅などの導体を充填することで形成されている。
ここで、配線基板１は、ビア１３の上にビア１３を積み上げた構造部分を有する。具体的には、ビア１３と配線１１ａとが交互に複数積み上げられた構造部分である。以下、このような構造部分を「スタックビア１４」と表記する。
絶縁層１２のうち最も表面側に位置する絶縁層１２（以下「最表の絶縁層１２」と表記）の表面には、半導体電子部品２と電気的な接続を行うための複数の表面側電極パッド１５が形成されている。ここで、最表の絶縁層１２の表面には、ソルダーレジスト層１７が形成されている。ソルダーレジスト層１７には、所定の位置にそれぞれ開口が設けられており、これらの開口内に表面側電極パッド１５がそれぞれ形成されている。
各表面側電極パッド１５は、ビア１３を介して所定の配線層１１における所定の配線１１ａと接続されている。
それぞれの表面側電極パッド１５上にははんだボール４１が形成され、これらはんだボール４１が半導体電子部品２の裏面側に複数形成された電子部品側電極パッド２１のうち対応する電極パッド２１と接続されている。これにより、半導体電子部品２内に形成された各種の信号伝送を行うための信号配線や電源供給配線、ＧＮＤ（グランド）配線などの諸配線が、配線基板１内に形成された対応する配線に対してそれぞれ電気的に接続されている。
また、多絶縁層１２のうち最も裏面側に位置する絶縁層１２（以下「最裏の絶縁層１２」と表記）の裏面には、マザーボード１００と電気的な接続を行うための複数の裏面側電極パッド１６が形成されている。最裏の絶縁層１２の裏面にはソルダーレジスト層１７が形成され、裏面側電極パッド１６は、ソルダーレジスト層１７の所定位置にそれぞれ形成された開口内にそれぞれ形成されている。
各裏面側電極パッド１６は、ビア１３を介して所定の配線層１１における所定の配線１１ａと接続されている。
それぞれの裏面側電極パッド１６上にははんだボール４２が形成され、これらはんだボール４２がマザーボード１００の表面側に複数形成されたマザーボード側電極パッド１０１のうち対応する電極パッド１０１と接続されている。これにより、半導体電子部品２内に形成された各種の信号伝送を行うための信号配線や電源供給配線、ＧＮＤ配線などの諸配線が、配線基板１内に形成された対応する配線を介して、マザーボード１００内に形成された対応する配線に対してそれぞれ電気的に接続されている。
本例の配線基板１において、裏面側電極パッド１６はアレイ状に形成されており、これら裏面側電極パッド１６と裏面側電極パッド１６に接続されたはんだボール４２はいわゆるＢＧＡ（Ball Grid Array）部を構成している。
ここで、配線基板１における表面側電極パッド１５から裏面側電極パッド１６（ＢＧＡ部）にかけての信号伝送路に関して、ＢＧＡ部を除いた信号伝送路部分を以下「信号線部」と表記する。
図示による説明は省略するが、本例の配線基板１においては、「信号線部」のインピーダンス制御はいわゆるストリップラインやマイクロストリップラインにより実施されている。
［1-2．インピーダンス不整合抑制のための構成］

ここで、マザーボード１００側と接続される配線基板１のＢＧＡ部においては、裏面電極パッド１６と周辺導体との間に生じる寄生容量に起因して、ＢＧＡ部において局所的にインピーダンスの低下が生じる。このようなＢＧＡ部での局所的なインピーダンスの低下に起因して、配線基板１内の「信号線部」とＢＧＡ部との間、及びＢＧＡ部とマザーボード１００内の信号線との間でインピーダンス不整合が生じてしまう。
このようなＢＧＡ部で生じるインピーダンス不整合の抑制を図るべく、本実施の形態では、表面側電極パッド１５と裏面側電極パッド１６との間を結ぶ導体経路中に、配線層１１に形成された配線１１ａとビア１３とを用いた導体ループ１８を形成している。
図２及び図３は、導体ループ１８についての説明図であり、それぞれ配線基板１内に形成された導体ループ１８、表面側電極パッド１５、表面側電極パッド１５と導体ループ１８との間を接続する配線１１ａ、及び裏面側電極パッド１６を斜視図、上視図（配線基板１の表面と正対する方向から見た図）により模式的に表している。
なお、図２及び図３では、配線基板１内に形成されている信号伝送路のうちの１つのみを抽出して示しているが、導体ループ１８は、複数の信号伝送路に対してそれぞれ形成することができる。
本実施の形態における導体ループ１８は、図のように複数のスタックビア１４と複数の配線１１ａとを用いて形成されており、ループが延在する方向（以下「ループ延在方向」と表記）が水平方向に一致している。
具体的に、この場合の導体ループ１８は、水平方向に複数のスタックビア１４を配列させた列が２列形成され、互いの列の間で直近に位置するスタックビア１４の一端同士が配線１１ａによって接続されて形成されている。このとき、スタックビア１４の一端同士の配線１１ａによる接続がスタックビア１４の組ごとに基板表面側、裏面側の交互に行われていることで、ループ状の導体としての導体ループ１８が形成されている。
上記のような導体ループ１８は、信号伝送路としての導体経路中に挿入された巻線（インダクタ）と等価であるため、導体ループ１８のセルフインダクタンスによって裏面側電極パッド１６の寄生容量とのバランスをとることができる。すなわち、ＢＧＡ部で生じるインピーダンスの落ち込みを抑制して、信号伝送路上におけるインピーダンス不整合の抑制を図ることができる。
そして、本実施の形態の導体ループ１８は、ループが延在する方向が基板厚さ方向と直交する方向とされている。このため、導体ループ１８のループ回数（巻線における巻き数）を増やすにあたって配線基板１の層数を増やす必要がない。具体的に、本実施の形態において導体ループ１８の形成に少なくとも必要とされる層数は、ループ回数に関わらず「３」（２つの配線層１１と１つの絶縁層１２）である。
このように本実施の形態によれば、配線基板１の層数の制約を受けずに信号伝送路上で生じるインピーダンス不整合の抑制を図ることができる。
なお、図２及び図３では、導体ループ１８のループ回数が「４」とされた場合を例示したが、導体ループ１８のループ回数はインピーダンス不整合の抑制を図る上で必要とされる数に設定されればよく、特定の数に限定されるべきものではない。
また、上記では、導体ループ１８における垂直方向に延在する導体部分をスタックビア１４で形成する場合を例示したが、当該垂直方向に延在する導体部分は少なくとも１つのビア１３で形成することができる。
但し、導体ループ１８で発生するインダクタンスの大きさは、ループ回数のみではなくループの断面積（巻線の断面積に相当）によっても左右される。このため、本実施の形態のようにスタックビア１４を用いることは、ループ断面積の拡大化してより効率的にインダクタンスを稼ぐ上で有効である。
ここで、本実施の形態のようにループ延在方向が水平方向とされた導体ループ１８を用いる場合には、インピーダンス整合に必要なループ回数を設定するにあたって基板水平方向のサイズの拡大化を招く可能性があるが、一般的なプリント配線基板においては水平方向のディメンジョンにおけるサイズ制約が垂直方向のディメンジョンにおけるサイズ制約よりも１桁以上緩いため、水平方向のサイズ拡大化は或る程度許容されるものである。従って、ループ方向が垂直方向とされる従来と比較して、導体ループ１８において大きなセルフインダクタンスを得ることが容易であり、インピーダンス不整合の抑制を図る構成をより容易に実現できる。
また、図２及び図３に示されるように、本実施の形態においては、上記のように構成された導体ループ１８は、その一方の端部が裏面側電極パッド１６上に位置している。具体的に、本実施の形態では、導体ループ１８の一方の端部がスタックビア１４として形成され、当該スタックビア１４の一端が裏面側電極パッド１６と接続されている。
これにより、導体ループ１８が裏面側電極パッド１６の近傍に配置されている。
ここで、裏面側電極パッド１６としての寄生容量部と導体ループ１８としてのインダクタンス部とが空間的／電気的に離れて配置されてしまうと、寄生容量に起因した局所的なインピーダンス低下部とインダクタンスに起因した局所的なインピーダンス上昇部が独立して存在することになり、結果的にインピーダンス不整合部が２ヶ所出現する事態を招いてしまう。この場合、寄生容量とインダクタンスは相殺されないばかりか独立の反射要因となり得る。
そこで、本実施の形態では上記のように導体ループ１８を裏面側電極パッド１６の近傍に配置したことで、インピーダンス低下部とインピーダンス上昇部を近接させて寄生容量によるインピーダンスの低下を導体ループ１８のセルフインダクタンスによるインピーダンスの上昇により十分に相殺されるようにし、インピーダンス不整合の抑制効果を高めている。
［1-3．第１の実施の形態のまとめ］

上記のように本実施の形態の配線基板１は、配線層１１と絶縁層１２とが交互に複数積層され、配線層１１の間を電気的に接続するビア１３が複数形成されていると共に、表面側に複数の表面側電極パッド１５、裏面側に複数の裏面側電極パッド１６が形成され、複数の裏面側電極パッド１６がアレイ状に配置されている。
そして、表面側電極パッド１５と裏面側電極パッド１６との間を結ぶ導体経路中に、配線層１１に形成された配線１１ａとビア１３とを用いた導体ループとして基板厚さ方向と直交する方向にループが延在する導体ループ１８が形成されている。
上記のように導体ループ１８のループ延在方向が基板厚さ方向と直交する方向とされたことで、導体ループ１８のループ回数を増やすにあたって配線基板１の層数を増やす必要がない。
従って、層数の制約を受けずに信号伝送路上で生じるインピーダンス不整合の抑制を図ることができる。
インピーダンス不整合の抑制が図られることで、伝送信号の多重反射を抑え信号品質を高めることができる。
ここで、上記した導体ループ１８を有する本実施の形態の配線基板１は、プリント配線基板に一般的なビルドアップ工法により作成可能であるため、特殊な付加構造、付加プロセスを使用する必要がない。従って、ローコストで実現可能である。
また、本実施の形態の配線基板１は、導体ループ１８の一端が裏面側電極パッド１６上に位置している。
これにより、導体ループ１８が裏面側電極パッド１６の近傍に配置される。
従って、裏面側電極パッド１６としての寄生容量部と導体ループ１８としてのインダクタンス部とが独立したインピーダンス不整合部として存在してしまうことを防止でき、裏面側電極パッド１６でのインピーダンスの低下を導体ループ１８によるインピーダンスの上昇により十分に相殺させてインピーダンス不整合の抑制効果を高めることができる。
さらに、本実施の形態の配線基板１は、コアレス基板とされている。
コアレス基板は、コア層を有していないことから、裏面側電極パッド１６とその周囲導体との距離
を確保することが困難な場合が多く、その場合はインピーダンス不整合の度合いが比較的大きくなる。
従って、導体ループ１８を用いたインピーダンス整合を行うことがより好適である。
また、コアレス基板は、コア層が省略されたことによりスルーホールが削除される。従って、高周波信号の伝送ロスを低減でき、配線基板１に実装された半導体電子部品（ＩＣチップ）を高速で動作させることができる。
＜２．第２の実施の形態＞
［2-1．半導体装置及び配線基板の構成］

続いて、第２の実施の形態としての配線基板１Ａを備えて構成された半導体装置３Ａについて説明する。
第２の実施の形態の半導体装置３Ａは、第１の実施の形態の半導体装置３と比較して配線基板１に代えて配線基板１Ａが設けられた点が異なる。半導体装置３Ａの概略断面構造については図１で説明したものと同様となるため改めての図示による説明は省略する。
第２の実施の形態の配線基板１Ａは、第１の実施の形態の配線基板１と比較してインピーダンス不整合抑制のための構成のみが異なることから、以下では配線基板１Ａが有するインピーダンス不整合抑制のための構成のみを説明する。
なお、以下の説明では、既に説明済みとなった部分と同様となる部分については同一符号を付して説明を省略する。
図４及び図５は、第２の実施の形態の配線基板１Ａが備えるインピーダンス不整合抑制のための構成についての説明図であり、先の図２、図３と同様に、それぞれインピーダンス不整合抑制のための構成を斜視図、上視図により模式的に表している。
これら図４及び図５においても１つの信号伝送路に形成されたインピーダンス不整合抑制のための構成を抽出して示しているが、この場合も当該構成は複数の信号伝送路に対してそれぞれ形成することができる。
図４及び図５に示されるように、第２の実施の形態では、導体ループ１８の内側に絶縁層１２の形成材料とは異なる材料で構成された挿入部材１９が配置されている。
本例の場合、挿入部材１９は磁性体で構成されている。
図６は、導体ループ１８を構成するスタックビア１４と挿入部材１９との位置関係を示した図である。
図６に示すように、本例における挿入部材１９は、導体ループ１８の内側における垂直方向中央部に位置する配線層１１に対して形成されている。具体的に、本例における挿入部材１９は、ビルドアップ工法による配線層１１と絶縁層１２の積層過程において、絶縁層１２上に磁性体材料（フェライトシート、ニッケルなど）を積層することで形成されている。
このように導体ループ１８の内側に磁性体による挿入部材１９が配置されたことで、導体ループ１８における単位ループ回数あたりのセルフインダクタンス量がさらに増加する。
このため、同じインダクタンス量を得るためのループ回数、ループ断面積は磁性体の寄与の分だけ少なくて済むため、インピーダンス不整合の抑制を図るにあたって導体ループ１８のサイズをよりコンパクトにできる。
ここで、導体ループ１８の単位ループ回数あたりのセルフインダクタンス量は、内部に挿入された磁性体の透磁率に比例して大きくなる。このため、挿入部材１９として用いる磁性体としては、上記で例示したフェライトシートやニッケルなどの強磁性体材料を用いることが望ましい。
シート状の磁性体材料は比較的安価に入手することができ、またプリント配線基板の積層プロセスと親和性も高いため、上記のように導体ループ１８内に磁性体としての挿入部材１９を配置した配線基板１Ａは既存技術で容易に実現が可能である。
なお、上記では、挿入部材１９を１つの配線層１１にのみ形成する場合を例示したが、挿入部材１９は複数の配線層１１に対して形成することもできる。磁性体としての挿入部材１９の数が増えることで、総合的な透磁率が増大し、導体ループ１８の単位ループ回数あたりのセルフインダクタンス量をさらに増加させることができる。
［2-2．第２の実施の形態のまとめ］

上記のように第２の実施の形態の配線基板１Ａは、導体ループ１８の内側に絶縁層１２の形成材料とは異なる材料で構成された挿入部材１９が配置されている。
これにより、配線基板１Ａの設計の自由度の向上が図られる。
例えば、挿入部材１９を導体として、導体ループ１８内に配線を通すことを許容すれば、配線経路の設計の自由度を向上できる。或いは、上記のように挿入部材１９として磁性体を配置すれば、導体ループ１８をコンパクト化でき、その分、他の配線スペースを確保できるため配線経路の設計の自由度を向上できる。
また、第２の実施の形態では、挿入部材１９が絶縁体で構成されて、導体ループ１８の内側に磁性体が配置されている。
これにより、導体ループ１８における単位ループ回数あたりのセルフインダクタンス量がさらに増加する。
従って、インピーダンス不整合の抑制を図るにあたり、導体ループ１８のサイズをよりコンパクトにできる。
ここで、導体ループ１８は言うなれば経路の迂回であり、ループ回数が増大するに従って導体損失も増大する。上記のように磁性体による挿入部材１９を配置してループ回数の削減を図ることができれば、迂回の経路長を短縮化でき導体損失の低減を図ることができる。
＜３．変形例＞

以上、本技術に係る実施の形態について説明したが、本技術は上記で例示した具体例に限定されるべきものではない。
例えば、上記では、信号伝送路がいわゆるシングルエンド方式に対応した伝送路とされる場合を前提としたが、本技術はいわゆるディファレンシャル方式（差動伝送方式）による信号伝送が行われる場合にも好適に適用できる。
図７及び図８は、インピーダンス不整合抑制のための構成に係る変形例として、ディファレンシャル方式による信号伝送が行われる場合に対応した構成例について説明するための図である。
ディファレンシャル方式のため、この場合の信号伝送路としては正極性側の信号伝送路と負極性側の信号伝送路の一対の信号伝送路（導体経路）が存在する。ここでは便宜上、正極性側の信号伝送路を構成する表面側電極パッド１５、裏面側電極パッド１６、導体ループ１８、及び導体ループ１８と表面側電極パッド１５の間を結ぶ配線１１ａとビア１３をそれぞれ表面側電極パッド１５ｐ、裏面側電極パッド１６ｐ、導体ループ１８ｐ、配線１１ａｐ、ビア１３ｐと示している。
また、負極性側の信号伝送路を構成する表面側電極パッド１５、裏面側電極パッド１６、導体ループ１８、及び導体ループ１８と表面側電極パッド１５の間を結ぶ配線１１ａとビア１３についてはそれぞれ表面側電極パッド１５ｍ、裏面側電極パッド１６ｍ、導体ループ１８ｍ、配線１１ａｍ、ビア１３ｍと示している。
図７及び図８に示すように、正極性側の信号伝送路では、表面側電極パッド１５側から裏面側電極パッド１６側にかけて電流Ｉｐが流れ、負極性側の信号伝送路では裏面側電極パッド１６側から表面側電極パッド１５側にかけて電流Ｉｍが流れる。
ディファレンシャル方式による信号伝送が行われる場合には、正極性側の信号伝送路に導体ループ１８ｐを、負極性側の信号伝送路に導体ループ１８ｍをそれぞれ形成すると共に、導体ループ１８ｐと導体ループ１８ｍのループ方向（巻き方向）、具体的には表面側電極パッド１５側から裏面側電極パッド１６側にかけてのループ方向を逆向きとする（図７中実線矢印で表す）。
これにより、一対の導体経路中にそれぞれ挿入された導体ループ１８ｐ，１８ｍを流れる電流のループ方向（図７中破線矢印で表す）が一致する。
従って、図８中の白抜き矢印「Ｍ」で示すように導体ループ１８ｐと導体ループ１８ｍの磁界方向を一致させることができる。すなわち、導体ループ１８ｐと導体ループ１８ｍの間で磁界がキャンセルされずにディファレンシャル方式に対応してインピーダンス不整合の抑制を適正に図ることができる。
また、第２の実施の形態のように挿入部材１９を配置する場合には、次の図９に示すような変形例が可能である。
図９Ａは、配線基板１Ａに形成されたＢＧＡ部に配列されたはんだボール４２（裏面側電極パッド１６）を示し、図９Ｂは図９Ａの破線で囲って示す１列分のはんだボール４２（裏面側電極パッド１６）に対してそれぞれ形成された導体ループ１８を模式的に示している。
図９Ｂに示すように、挿入部材１９は、複数の導体ループ１８の内側を挿通するように形成することができる。
このように複数の導体ループ１８の内側を挿通する挿入部材１９を形成することで、当該挿入部材１９を配線基板の水平方向に延在する芯材として機能させることができ、基板の剛性を高めることができる。特に、コアレス基板の場合には基板剛性の低下が懸念されるため、このような構造を採用することが好適である。
また、インピーダンス不整合の抑制を図るにあたっては、図１０に示すように裏面側電極パッド１６からの配線１１ａの引き出し部（図中「Ｓ」と表記）を細くして寄生インダクタンスを増加させることもできる。
これにより、インダクタンス量をさらに増やすことができるため、導体ループ１８のループ回数を削減して導体ループ１８をさらに小型化できる。
また、上記では、マザーボード１００との接続部である裏面側電極パッド１６側に本技術に係るインピーダンス不整合抑制のための構成を設けたが、半導体電子部品２との間の接続部におけるインピーダンス不整合が問題となる場合には、本技術に係るインピーダンス不整合抑制のための構成を表面側電極パッド１５側に設けることもできる。
この場合においても、導体ループ１８の一端を表面側電極パッド１５上に位置させることで、インピーダンス不整合の抑制効果をより高めることができる。また、第２の実施の形態のように導体ループ１８の内側に挿入部材１９を配置することも可能である。
また、これまでの説明では、本技術がコアレス基板としての配線基板に適用される場合を例示したが、本技術はコア層を有する配線基板に対しても好適に適用可能である。
なお、本明細書に記載された効果はあくまでも例示であって限定されるものではなく、また他の効果があってもよい。
＜４．本技術＞

本技術は、以下に示す構成を採ることができる。
（１）
配線層と絶縁層とが交互に複数積層され、前記配線層の間を電気的に接続するビアが複数形成されていると共に、
表面側に複数の表面側電極パッド、裏面側に複数の裏面側電極パッドが形成され、前記複数の裏面側電極パッドがアレイ状に配置されており、
前記表面側電極パッドと前記裏面側電極パッドとの間を結ぶ導体経路中に、前記配線層に形成された配線と前記ビアとを用いた導体ループとして基板厚さ方向と直交する方向にループが延在する導体ループが形成されている
配線基板。
（２）
前記導体ループの一端が前記裏面側電極パッド上に位置している
前記（１）に記載の配線基板。
（３）
前記導体ループの内側に前記絶縁層の形成材料とは異なる材料で構成された挿入部材が配置されている
前記（１）又は（２）に記載の配線基板。
（４）
前記導体ループの内側に磁性体が配置されている
前記（３）に記載の配線基板。
（５）
コアレス基板とされた
前記（１）乃至（４）の何れかに記載の配線基板。
（６）
ディファレンシャル方式による信号伝送が行われる一対の前記導体経路に対してそれぞれ前記導体ループが形成されており、
前記一対の前記導体経路に形成された前記導体ループの前記表面側電極パッド側から前記裏面側電極パッド側にかけてのループ方向が逆向きとされている
前記（１）乃至（５）の何れかに記載の配線基板。
１,１Ａ…配線基板、２…半導体電子部品、３…半導体装置、１１…配線層、１１ａ…配線、１２…絶縁層、１３…ビア、１４…スタックビア、１５…表面側電極パッド、１６…裏面側電極パッド、１８…導体ループ、１９…挿入部材

Claims (7)

  1. 配線層と絶縁層とが交互に複数積層され、前記配線層の間を電気的に接続するビアが複数形成されていると共に、
    表面側に複数の表面側電極パッド、裏面側に複数の裏面側電極パッドが形成され、前記複数の裏面側電極パッドがアレイ状に配置されており、
    前記表面側電極パッドと前記裏面側電極パッドとの間を結ぶ導体経路中に、前記配線層に形成された配線と前記ビアとを用いた導体ループとして基板厚さ方向と直交する方向にループが延在する導体ループが形成されている
    配線基板。
  2. 前記導体ループの一端が前記裏面側電極パッド上に位置している
    請求項１に記載の配線基板。
  3. 前記導体ループの内側に前記絶縁層の形成材料とは異なる材料で構成された挿入部材が配置されている
    請求項１に記載の配線基板。
  4. 前記導体ループの内側に磁性体が配置されている
    請求項３に記載の配線基板。
  5. コアレス基板とされた
    請求項１に記載の配線基板。
  6. ディファレンシャル方式による信号伝送が行われる一対の前記導体経路に対してそれぞれ前記導体ループが形成されており、
    前記一対の前記導体経路に形成された前記導体ループの前記表面側電極パッド側から前記裏面側電極パッド側にかけてのループ方向が逆向きとされている
    請求項１に記載の配線基板。
  7. 配線層と絶縁層とが交互に複数積層され、前記配線層の間を電気的に接続するビアが複数形成されていると共に、表面側に複数の表面側電極パッド、裏面側に複数の裏面側電極パッドが形成され、前記複数の裏面側電極パッドがアレイ状に配置されており、前記表面側電極パッドと前記裏面側電極パッドとの間を結ぶ導体経路中に、前記配線層に形成された配線と前記ビアとを用いた導体ループとして基板厚さ方向と直交する方向にループが延在する導体ループが形成されている配線基板と、
    前記表面側電極パッドを介して前記配線基板と電気的に接続された半導体電子部品とを備える
    半導体装置。
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