KR20140079203A - 임베디드 패키지 및 제조 방법 - Google Patents

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Abstract

본 기술의 임베디드 패키지는, 외측에 회로 배선 패턴들이 형성된 코어를 포함하는 패키지 기판; 패키지 기판 상에 형성된 반도체 칩; 패키지 기판상의 회로 배선 패턴과 반도체 칩을 전기적으로 연결하는 제1 접속 배선 패턴; 반도체 칩을 덮는 절연층; 절연층 상에 형성된 금속 패턴; 금속 패턴과 상기 반도체 칩을 전기적으로 연결하는 제2 접속 배선 패턴을 포함한다.

Description

임베디드 패키지 및 제조 방법{Embedded package and method for manufacturing the same}
본 발명은 반도체 패키지 기술에 관한 것으로서, 보다 상세하게는 임베디드 패키지 및 제조 방법에 관한 것이다.
전자 기기들에 요구되는 전자 소자는 다양한 능동 및 수동 회로 요소들을 포함하고 있으며, 이러한 회로 요소들은 반도체 칩(chip) 또는 다이(die)로 불리기도 하는 반도체 기판에 집적될 수 있다. 집적회로의 전자 소자들은 인쇄회로 기판(PCB)과 같이 회로 배선을 포함하는 패키지(package) 기판에 실장된 전자 패키지 형태로 제공될 수 있다. 이러한 전자 패키지는 전자 기기의 메인 보드에 장착되어 컴퓨터나 모바일(mobile) 기기 또는 데이터 스토리지(data storage)와 같은 전자 시스템을 구성하는 데 이용될 수 있다.
반도체 패키지의 두께를 줄이기 위한 노력의 하나로, 패키지 기판 내에 반도체 칩과 같은 능동 소자를 내장하는 임베디드 패키지(Embedded package)를 구현하고자 하는 시도들이 있다. 임베디드 패키지를 구현하기 위해서는 유전층 내에 내장된 반도체 칩과 회로 배선들이 전기적으로 또는 신호적으로 연결되어야 하므로, 반도체 칩과 회로 배선 사이의 상호연결(interconnection) 신뢰성을 개선하는 것이 중요한 이슈가 되고 있다. 더욱이 전자 패키지가 소형화되고 고성능 및 고속 동작이 요구되는 추세에 따라 반도체 칩의 입/출력 수는 계속해서 증가하는 반면, 반도체 칩의 크기는 계속 감소하고 있다. 그러나 임베디드 패키지의 경우, 이러한 소형 반도체 칩을 내장시키는데 어려움이 있다. 또한, 저전력화를 추구하면서 고성능을 도모함에 따라 반도체 칩과 패키지 기판 사이의 접속 거리를 가능한 짧게 하여 전기적 특성을 향상시키는 시도가 계속되고 있으나 한계가 있는 실정이다.
본 발명의 실시예는 미세 피치를 갖는 반도체 칩을 패키지 기판 내부에 내장시켜 임베디드 패키지를 구현할 때, 반도체 칩과 회로 배선 사이의 상호연결을 서로 다른 방향으로 나누어 접속시키는 방법으로 반도체 칩과 접속을 갖는 패키지 기판의 회로 밀도를 감소시킬 수 있는 임베디드 패키지 및 제조 방법을 제공한다.
본 발명의 실시예에 따른 임베디드 패키지는, 외측에 회로 배선 패턴들이 형성된 코어를 포함하는 패키지 기판; 상기 패키지 기판 상에 형성된 반도체 칩; 상기 패키지 기판상의 회로 배선 패턴과 상기 반도체 칩을 전기적으로 연결하는 제1 접속 배선 패턴; 상기 반도체 칩을 덮는 절연층; 상기 절연층 상에 형성된 금속 패턴; 상기 금속 패턴과 상기 반도체 칩을 전기적으로 연결하는 제2 접속 배선 패턴을 포함하는 것을 특징으로 한다.
상기 절연층은 상기 회로 배선 패턴 일부를 노출시키는 오픈 영역을 더 포함한다.
상기 제1 접속 배선 패턴은 상기 반도체 칩의 수평 방향으로 연결되고, 상기 제2 접속 배선 패턴은 상기 반도체 칩의 수직 방향으로 연결된다.
상기 제1 접속 배선 패턴은 상기 반도체 칩의 외곽면을 따라 연장하여 상기 회로 배선 패턴과 연결된다.
본 발명의 다른 실시예에 따른 임베디드 패키지는, 외측에 회로 배선 패턴들이 형성된 코어를 포함하는 패키지 기판; 상기 패키지 기판 상에 형성되고, 제1 본딩 패드 및 제2 본딩 패드를 구비하는 반도체 칩; 상기 반도체 칩 및 패키지 기판을 매립하면서 상기 회로 배선 패턴 일부를 노출시키는 오픈 영역이 형성된 절연층; 상기 절연층 상에 형성된 금속 배선 패턴; 상기 제1 본딩 패드와 연결되면서 상기 코어에 형성된 회로 배선 패턴과 제1 방향으로 연결하게 형성된 제1 접속 배선 패턴; 및 상기 제2 본딩 패드와 연결되면서 상기 절연층 상에 형성된 금속 배선 패턴과 상기 제1 방향과 다른 제2 방향으로 연결하게 형성된 제2 접속 배선 패턴을 포함한다.
상기 패키지 기판은 상기 반도체 칩이 배치될 캐비티(cavity)를 더 포함하여 형성된다.
상기 제1 접속 배선 패턴은 상기 제1 본딩 패드와 연결되면서 상기 반도체 칩의 외곽면을 따라 연장하여 형성된다.
본 발명의 실시예에 따른 임베디드 패키지 제조방법은, 외측에 회로 배선 패턴들이 형성된 코어를 포함하는 패키지 기판 상에 제1 본딩 패드 및 제2 본딩 패드를 구비하는 반도체 칩을 배치하는 단계; 상기 반도체 칩과 동일한 레이어(layer)상에 형성된 회로 배선 패턴과 상기 제1 본딩 패드를 연결시키는 제1 접속 배선 패턴을 형성하는 단계; 및 상기 반도체 칩이 배치된 레이어와 다른 레이어 상에 형성된 금속 배선 패턴과 제2 본딩 패드를 연결시키는 제2 접속 배선 패턴을 형성하는 단계를 포함한다.
상기 패키지 기판 상에 반도체 칩을 배치하는 단계는, 상기 코어 상에 접착층을 매개로 상기 반도체 칩을 부착하는 단계를 포함한다.
상기 패키지 기판 상에 반도체 칩을 배치하는 단계는, 상기 패키지 기판 상에 레이저 드릴링(laser drilling) 또는 기계적 드릴링을 수행하여 관통홀 형상으로 상기 반도체 칩이 배치될 캐비티(cavity)를 형성하는 단계; 및 상기 캐비티 내에 상기 반도체 칩을 배치하는 단계를 포함한다.
상기 제1 접속 배선 패턴은 상기 제1 본딩 패드와 수평 방향으로 연결되면서 상기 반도체 칩의 외곽면을 따라 연장하여 상기 회로 배선 패턴과 연결하게 형성하고, 상기 제2 접속 배선 패턴은 상기 제2 본딩 패드와 수직 방향으로 연결하게 형성할 수 있다.
본 기술에 따르면, 반도체 칩과 회로 배선 사이의 상호연결을 서로 다른 방향으로 나누어 접속시키는 방법으로 반도체 칩과 접속을 갖는 패키지 기판의 회로 밀도를 감소시킬 수 있다. 또한, 반도체 칩과 패키지 기판 사이의 전기적 연결 거리를 짧게 구현하여 전기적 특성을 향상시킬 수 있다.
도 1은 본 발명의 일 실시예에 따른 임베디드 패키지를 설명하기 위해 나타내보인 도면이다.
도 2 내지 도 도 9는 본 발명의 일 실시예에 따른 임베디드 패키지의 제조방법을 설명하기 위해 나타내보인 도면들이다.
도 10은 본 발명의 다른 실시예에 따른 임베디드 패키지를 설명하기 위해 나타내보인 도면이다.
도 11 내지 도 18은 본 발명의 다른 실시예에 따른 임베디드 패키지의 제조방법을 설명하기 위해 나타내보인 도면이다.
도 19는 반도체 패키지의 전기적 접속 길이를 설명하기 위해 나타내보인 도면이다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세히 설명하고자 한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.
도 1은 본 발명의 일 실시예에 따른 임베디드 패키지를 설명하기 위해 나타내보인 도면이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 임베디드 패키지는 외측 표면에 회로 배선 패턴(120, 150)들이 형성된 코어(100)를 포함하는 패키지 기판(140)과, 패키지 기판(140) 상부에 형성된 제1 본딩 패드(205) 및 제2 본딩 패드(207)를 구비하는 반도체 칩(200)과, 제1 본딩 패드(205)와 전기적으로 연결되는 제1 접속 배선 패턴(220) 및 제2 본딩 패드(207)와 전기적으로 연결되는 제2 접속 배선 패턴(247)을 포함한다. 여기서 제1 접속 배선 패턴(220)은 제1 본딩 패드(205)와 수평(horizontal) 방향으로 연결되면서 반도체 칩(200)의 외곽부의 형상을 따라 연장하여 형성되고, 제2 접속 배선 패턴(247)은 제2 본딩 패드(207)와 수직(vertical) 방향으로 연결된다. 여기서 반도체 칩(200)은 패키지 기판(140)의 코어(100) 상부에 접착층(210)을 매개로 부착된다. 또한 반도체 칩(200)은 코어(100)의 제1면(115) 상에 형성된 절연층(235a)을 이용하여 패키지 기판(140) 내부에 내장된다. 절연층(235a, 235b)의 양면에는 솔더 레지스트층(285)에 의해 노출되는 제1 연결 패턴(265) 및 제2 연결 패턴(270)의 일부에 의해 오픈 영역(290, 295)이 정의된다.
본 발명의 일 실시예에 따른 임베디드 패키지는 상술한 바와 같이 배치된 제1 접속 배선 패턴(220)에 의해 제1 본딩 패드(205)와 수평 방향으로 연결되어 코어(100)의 제1 면(115)에 형성된 제1 회로 배선(120)과 연결되어 제1 방향, 즉, 수평 방향으로 전기적 신호를 전달한다. 반면에, 제2 접속 배선 패턴(247)은 제2 본딩 패드(207)와 수직 방향으로 연결됨에 따라 제1 접속 배선 패턴(220)에 의해 전달되는 전기적 신호 방향과 상이한 제2 방향, 즉 수직 방향으로 전기적 신호를 전달한다.
이하 도 2 내지 9를 참조하여 본 발명의 일 실시예에 따른 임베디드 패키지의 제조방법을 설명하기로 한다.
도 2를 참조하면, 동박적층판(CCL; Copper Clad Laminate, 110)을 준비한다. 동박적층판(110)은 코어(core; 100)의 양면에 구리 박막(105, 107)이 접합된 구조로 형성된다. 코어(100)는 절연층 또는 프리프레그(prepreg)로 구성될 수 있다. 또한 코어(100)는 내부에 다층 배선들(미도시함) 및 연결 비아(via; 미도시함)가 구비된 절연층으로 구성될 수 있다. 여기서 코어(100)의 양면에 접합된 구리 박막(105, 107)은 후속 과정에서 인쇄회로기판의 표면에 회로 배선이나 접속을 위한 기판 접속 단자, 예컨대 와이어 랜드(wire land) 또는 볼 랜드(ball land)를 위한 구리 배선 패턴을 형성하기 위해 도입된다.
도 3을 참조하면, 동박적층판(110)의 코어(100)를 관통하는 비아홀(160)을 형성하고 코어(100)의 외측에 회로 배선 패턴들을 형성하여 본 발명의 실시예에서 사용할 패키지 기판(140)을 형성한다. 코어(100)를 관통하는 비아홀(160)은 패키지 기판 부분에 레이저 드릴링(laser drilling) 또는 기계적 드릴링을 수행하여 관통홀 형상으로 형성할 수 있다. 코어(100)의 외측에 회로 배선 패턴들을 형성하기 위해, SAP(Semi Additive Plating) 또는 MSAP(Modified Semi Additive Plating) 공법을 따라 도금 레지스트(plating resist)를 형성하고 구리 도금 공정 등을 수행하여, 제1 면(115)에 제1 회로 배선(120)을 형성한다. 제2 면(117)에는 제2 회로 배선(150)을 형성한다. 또한, 제2 회로 배선(150)과 제1 회로 배선(120)을 상호 전기적으로 연결하게 비아홀(160) 벽면을 덮는 제3 회로 배선 패턴(170)을 형성한다. 이러한 과정은 알려진 PCB 기판을 제조하는 과정으로 수행될 수 있다. 여기서 제1 면(115)에는 임베디드 패키지를 형성하기 위한 반도체 칩이 배치될 영역(130)의 코어(100) 표면이 노출될 수 있다.
도 4를 참조하면, 코어(100)의 제1 면(115) 상에 반도체 칩(200)을 부착한다. 반도체 칩(200)은 제1 본딩 패드(205) 및 제1 본딩 패드(205)와 일정 간격만큼 이격하여 배치된 제2 본딩 패드(207)를 포함하게 구성된다. 반도체 칩(200)은 접착층(210)을 이용하여 부착할 수 있다.
도 5를 참조하면, 반도체 칩(200)의 제1 본딩 패드(205)와 전기적으로 연결되는 제1 접속 배선 패턴(220)을 형성한다. 제1 접속 배선 패턴(220)은 반도체 칩(200))의 제1 본딩 패드(205)와 수평(horizontal) 방향으로 연결하게 형성될 수 있다. 제1 접속 배선 패턴(220)은 제1 본딩 패드(205)와 수평 방향으로 연결되면서 반도체 칩(200)의 외측면부를 따라 수직 방향으로 연장되어 제1 회로 배선(120)에 연결하게 형성될 수 있다. 여기서 제1 접속 배선 패턴(220)은 와이어 본딩(wire bonding) 기술을 이용하거나 리소그래피(lithography) 방법을 이용한 선택적인 도금 방법으로 형성될 수 있다. 또한 제1 접속 배선 패턴(220)은 마스크나 제팅(jetting) 기술을 사용한 도전체 인쇄 방법을 통하여 형성될 수도 있다.
도 6을 참조하면, 반도체 칩(200)을 내장(embedded)시키는 절연층(dielectric, 235a, 235b)을 형성한다. 이를 위해 반도체 칩(200)이 부착된 패키지 기판(140) 상에 절연층(235a, 235b)을 가압 가열로 라미네이션(lamination)하여 절연층(235a, 235b) 내에 반도체 칩(200)이 내장되도록 한다. 절연층(235a, 235b)은 ABF(Aginomoto Build up Film) 필름을 포함하여 형성될 수 있다. 라미네이션에 의해 절연층(235a, 235b)을 이루는 유전 물질 또는 수지 성분은 반도체 칩(200)의 노출된 표면들을 덮게 된다.
다음에 절연층(235a, 235b)을 선택적으로 식각하여 반도체 칩(200)의 제2 본딩 패드(207)의 표면을 노출시키는 콘택홀(237)을 형성한다. 콘택홀(237)은 후속 공정에서 형성될 제2 접속 배선 패턴이 형성될 영역을 정의한다. 콘택홀(237)은 절연층(235) 상에 레이저 드릴링 또는 건식 식각 공정을 진행하여 형성할 수 있다. 콘택홀(237)을 식각하면서 제1 면(115)의 절연층(235a)을 식각하여 제1 회로 배선(120) 일부를 노출시키는 제1 관통홀(240)을 형성할 수 있다. 이와 함께 제2 면(117)의 절연층(235b)을 식각하여 제2 회로 배선(150) 일부를 노출시키는 제2 관통홀(245)을 형성할 수 있다.
도 7을 참조하면, 제1 면(115)의 절연층(235a) 상에 콘택홀(237)을 금속 물질로 매립하여 제2 본딩 패드(207)와 전기적으로 연결되는 제2 접속 배선 패턴(247)을 형성한다. 제2 접속 배선 패턴(247)은 구리를 포함하여 형성할 수 있다. 제2 접속 배선 패턴(247)은 반도체 칩(200))의 제2 본딩 패드(207)와 수직(vertical) 방향으로 연결하게 형성될 수 있다. 계속해서 제1 면(115)상의 절연층(235a) 상에 제1 관통홀(240)의 벽면을 따라 연장되며, 제1 회로 배선(120)과 전기적으로 연결되는 제1 금속막(250)을 형성한다. 그리고 제2 면(117)상의 절연층(235b) 상에 제2 관통홀(245)의 벽면을 따라 연장되며, 제2 회로 배선(150)과 전기적으로 연결되는 제2 금속막(255)을 형성한다.
한편, 본 발명의 실시예에서는 절연층(235a, 235b)을 식각하여 형성된 콘택홀(237)을 금속 물질로 매립하는 방법을 이용하여 제2 접속 배선 패턴(247)을 형성하는 방법을 설명하였으나, 이에 한정되는 것은 아니다. 예를 들어, 절연층(235a, 235b)을 형성하기 이전에, 반도체 칩(200)의 제2 본딩 패드 상에 금속 범프를 미리 형성한 다음, 절연층을 형성하는 방법을 도입할 수 있다.
도 8을 참조하면, 제1 면(115)의 절연층(235a)의 일부가 노출되도록 제1 금속막(250)을 패터닝하여 제1 금속 패턴(260)을 형성하고, 제2 면(117)의 절연층(235b) 표면 일부가 노출되도록 제2 금속막(255)을 패터닝하여 제2 금속 패턴(270)을 형성한다. 여기서 제1 금속 패턴(260)은 제1 관통홀(240)의 벽면을 따라 연장하여 제1 회로 배선(120)과 전기적으로 연결되고, 제2 금속 패턴(270)은 제2 관통홀(245)의 벽면을 따라 연장하여 제2 회로 배선(150)과 전기적으로 연결된다. 제1 금속막(250) 및 제2 금속막(255)은 리소그래피(lithography) 방법을 이용하여 패터닝할 수 있다.
다음에, 제1면(115) 상의 절연층(235a)의 노출 부분, 제1 금속 패턴(260)을 덮게 솔더 레지스트층(solder resist, 280a)을 형성하면서, 제2 면(117) 상의 절연층(235b)의 노출 부분 및 제2 금속 패턴(270)을 모두 덮는 솔더 레지스트층(280b)을 형성한다.
도 9를 참조하면, 솔더 레지스트층(280a, 280b)을 패터닝하여 제1 금속 패턴(260) 및 제2 금속 패턴(270)의 일부를 노출시키는 오픈 영역(290, 295)을 포함하는 솔더 레지스트 패턴(285a, 285b)을 형성한다. 오픈 영역(290, 295)은 이후 외부 접속 단자, 예를 들어 솔더 볼이 부착되는 볼 랜드 역할을 한다.
본 발명의 일 실시예에 따른 임베디드 패키지는 상술한 바와 같이 배치된 제1 접속 배선 패턴(220)에 의해 제1 본딩 패드(205)와 수평 방향으로 연결되어 코어(100)의 제1 면(115)에 형성된 제1 회로 배선(120)과 연결되어 제1 방향, 즉, 수평 방향으로 전기적 신호를 전달한다. 반면에, 제2 접속 배선 패턴(247)은 제2 본딩 패드(207)와 수직 방향으로 연결됨에 따라 제1 접속 배선패턴(220)에 의해 전달되는 전기적 신호 방향과 상이한 제2 방향, 즉 수직 방향으로 전기적 신호를 전달한다.
도 10은 본 발명의 다른 실시예에 따른 임베디드 패키지를 설명하기 위해 나타내보인 도면이다.
본 발명의 다른 실시예에 따른 임베디드 패키지 구조는 외측 표면에 회로 배선 패턴(320, 350)들이 형성된 코어(300)를 포함하는 패키지 기판(340)과, 패키지 기판(340)의 내부에 배치되고 제1 본딩 패드(405) 및 제2 본딩 패드(407)를 구비하는 반도체 칩(400)과, 제1 본딩 패드(405)와 전기적으로 연결되는 제1 접속 배선 패턴(425) 및 제2 본딩 패드(407)와 전기적으로 연결되는 제2 접속 배선 패턴(420)을 포함한다. 여기서 제2 접속 배선 패턴(420)은 제2 본딩 패드(407)와 수직(vertical) 방향으로 연결된다. 제1 접속 배선 패턴(425)은 제1 본딩 패드(405)와 수평(horizontal) 방향으로 연결되면서 코어(300)의 제1면(315) 상에 형성된 제1 회로 배선 패턴(320)과 연결하도록 형성된다. 반도체 칩(400)은 절연층(435a, 435b)을 이용하여 패키지 기판(340) 내부에 내장(embedded)된다. 절연층(435a, 435b)의 양면에는 솔더 레지스트 패턴(480a, 480b)에 의해 노출되는 제1 금속 패턴(450) 및 제2 금속 패턴(455)의 일부에 의해 오픈 영역(490, 495)이 정의된다.
이하 도 11 내지 도 17을 참조하여 본 발명의 다른 실시예에 따른 임베디드 패키지의 제조방법을 설명하기로 한다.
도 11을 참조하면, 동박적층판(CCL, 310)을 준비한다. 동박적층판(310)은 코어(300)의 양면에 구리 박막(305, 707)이 접합된 구조로 형성된다. 코어(300)는 절연층 또는 프리프레그로 구성될 수 있다. 또한 코어(300)는 내부에 다층 배선들(미도시함) 및 연결 비아(미도시함)가 구비된 절연층으로 구성될 수 있다. 여기서 코어(300)의 양면에 접합된 구리 박막(305, 307)은 후속 과정에서 인쇄회로기판의 표면에 회로 배선이나 접속을 위한 기판 접속 단자, 예컨대 와이어 랜드 또는 볼 랜드를 위한 구리 배선 패턴을 형성하기 위해 도입된다.
도 12를 참조하면, 동박적층판(310)의 코어(300)를 관통하는 비아홀(360)을 형성하고 코어(300)의 외측에 회로 배선 패턴들을 형성하여 본 발명의 실시예에서 사용할 패키지 기판(340)을 형성한다. 코어(300)를 관통하는 비아홀(360)은 패키지 기판 부분에 레이저 드릴링 또는 기계적 드릴링을 수행하여 관통홀 형상으로 형성할 수 있다. 코어(300)의 외측에 회로 배선 패턴들을 형성하기 위해, SAP(Semi Additive Plating) 또는 MSAP(Modified Semi Additive Plating) 공법을 따라 도금 레지스트를 형성하고 구리 도금 공정 등을 수행하여, 제1 면(315)에 제1 회로 배선(320)을 형성하고 제2 면(317)에 제2 회로 배선(350)을 형성한다. 또한, 제2 회로 배선(350)과 제1 회로 배선(320)을 상호 전기적으로 연결하게 비아홀(360) 벽면을 덮는 제3 회로 배선 패턴(370)을 형성한다. 이러한 과정은 알려진 PCB 기판을 제조하는 과정으로 수행될 수 있다. 여기서 패키지 기판(340) 내에는 임베디드 패키지를 형성하기 위한 반도체 칩이 배치될 영역에 캐비티(cavity, 330)가 형성될 수 있다.
도 13을 참조하면, 코어(300)의 캐비티(330) 내에 반도체 칩(400)을 배치한다. 반도체 칩(400)은 제1 본딩 패드(405) 및 제1 본딩 패드(405)와 일정 간격만큼 이격하여 배치된 제2 본딩 패드(407)를 포함하게 구성된다. 여기서 반도체 칩(400)은 제2 본딩 패드(407)의 수직 방향으로 연결되고 금속 범프로 이루어진 제1 접속 배선 패턴(420)을 더 포함하여 형성될 수 있다.
도 14를 참조하면, 반도체 칩(400)의 제1 본딩 패드(405)와 전기적으로 연결되는 제2 접속 배선 패턴(425)을 형성한다. 제2 접속 배선 패턴(425)은 반도체 칩(400))의 제1 본딩 패드(405)와 수평(horizontal) 방향으로 연결하게 형성될 수 있다. 여기서 제2 접속 배선 패턴(425)은 제1 본딩 패드(405)와 수평 방향으로 연결되면서 반도체 칩(400)의 외측 방향으로 연장하여 제1 회로 배선(320)에 연결된 구조로 형성될 수 있다. 제2 접속 배선 패턴(425)은 와이어 본딩 기술을 이용하거나 리소그래피 방법을 이용한 선택적인 도금 방법으로 형성될 수 있다. 또한 제2 접속 배선 패턴(425)은 마스크나 제팅(jetting) 기술을 사용한 도전체 인쇄 방법을 통하여 형성될 수도 있다.
도 15를 참조하면, 반도체 칩(400)을 내장시키는 절연층(435a, 435b)을 형성한다. 이를 위해 반도체 칩(400)이 부착된 패키지 기판(340) 상에 절연층(435a, 435b)을 배치하고, 가압 가열로 라미네이션하여 절연층(435a, 435b) 내에 반도체 칩(200)이 내장되도록 한다. 라미네이션에 의해 절연층(435a, 435b)을 이루는 물질은 반도체 칩(400)의 노출된 표면과, 제1 접속 배선 패턴(420)을 덮으면서 제2 접속 배선 패턴(425)의 상부 표면을 노출 시킨다.
도 16을 참조하면, 절연층(435a, 435b)을 선택적으로 식각하여 제1 관통홀(440) 및 제2 관통홀(445)을 형성한다. 절연층(435a, 435b)은 레이저 드릴링 또는 건식 식각 공정을 진행하여 형성할 수 있다. 여기서 제1 관통홀(440)은 제1 면(315) 상의 제1 회로 배선(320)을 일부 노출시키게 형성될 수 있고, 제2 관통홀(445)은 제2 면(317) 상의 제2 회로 배선(350)을 일부 노출시키게 형성될 수 있다.
도 17을 참조하면, 제1 면(315) 상의 절연층(435a) 상에 제1 금속 패턴(450)을 형성하고, 제2 면(317) 상의 절연층(435b) 상에 제2 금속 패턴(455)을 형성한다. 여기서 제1 금속 패턴(450)은 제1 관통홀(440)의 벽면을 따라 연장되며, 제1 회로 배선(320)과 전기적으로 연결되고, 제2 금속 패턴(455)은 제2 관통홀(445)의 벽면을 따라 연장되면서 제2 회로 배선(350)과 전기적으로 연결된다. 이를 위해 제1 면(115) 및 제2 면(117) 상의 절연층(435a, 435b) 상에 금속막을 형성한 다음, 금속막을 패터닝하여 제1 금속 패턴(450) 및 제2 금속 패턴(455)을 형성한다.
도 18을 참조하면, 제1 금속 패턴(450) 및 제2 금속 패턴(455)의 일부를 노출시키는 오픈 영역(490, 495)을 구비한 솔더 레지스트 패턴(480a, 480b)을 형성한다. 이를 위해 먼저, 절연층(435a, 435b)의 노출 부분, 제1 금속 패턴(450) 및 제2 금속 패턴(455)을 모두 덮는 솔더 레지스트(solder resist)층을 형성한다. 다음에 노광 및 현상 공정을 포함하는 리소그래피 공정으로 솔더 레지스트층을 선택적으로 제거하여 솔더 레지스트 패턴(480a, 480b)을 형성한다. 후속 공정으로 도면에 비록 도시하지는 않았지만, 오픈 영역 상에 외부 접속 단자, 예를 들어 솔더 볼을 부착하는 마운팅(mounting) 공정을 진행할 수 있다.
본 발명의 실시예에 따른 임베디드 패키지를 도입하면 반도체 칩과 회로 배선 사이의 상호연결을 서로 다른 방향으로 나누어 접속시키는 방법으로 반도체 칩과 접속을 갖는 패키지 기판의 회로 밀도를 감소시킬 수 있다. 또한, 반도체 칩과 패키지 기판 사이의 전기적 연결 거리를 짧게 구현하여 전기적 특성을 향상시킬 수 있다.
구체적으로, 도 19는 반도체 칩과 패키지 기판 사이의 전기적 연결 거리를 비교하여 보여준다. 도 19의 (a)를 참조하면, 코어(500) 내에 내장된 반도체 칩(510)과 제1 회로 배선(520a), 반도체 칩(510)과 제2 회로 배선(520b) 사이의 상호 연결이 서로 동일한 방향으로 접속되어 있는 경우, 전기적 신호는"C1"로 나타내보인 화살표 방향을 따라 진행한다. 이 경우, 제1 본딩 패드(515)와 연결된 제1 회로 배선(520a)은 절연층(550) 상에 형성된 제1 연결 패턴(530a)을 통해서 제1 회로 배선(535)으로 전기적으로 연결됨에 따라 전기적 신호 길이가 길어진다.
이에 대하여 본 발명의 실시예에 따른 임베디드 패키지를 나타내보인 도 19(b)를 참조하면, 코어(300) 내에 내장된 반도체 칩(400)과 제1 회로 배선(320)은 제1 본딩 패드(405)와 연결된 제2 접속 배선 패턴(425)이 캐비티(330)를 관통하여 수평 방향에 배치된 제1 회로 배선(320)과 연결됨에 따라 전기적 신호는"C2"로 나타내보인 화살표 방향을 따라 진행한다. 이에 따라 제1 연결 패턴을 거치지 않고 전기적 신호가 진행함에 따라 전기적 신호 길이가 도 19의 (a)보다 짧아진다. 전기적 신호가 짧아지면 신호 경로가 길어짐에 따라 유발되는 누설전류 발생등을 감소시켜 패키지 소자의 전기적 특성을 증가시킬 수 있다. 또한, 반도체 칩(400)과 패키지 기판의 접속을 수평 방향 및 수직 방향으로 서로 다른 방향을 가지게 이원화함으로써 접속 부위의 회로 밀집도를 감소시켜 미세 피치를 가지는 반도체 패키지를 구현할 수 있다.
100, 300: 코어 110, 310: 동박적층판
140, 340: 패키지 기판 120, 320: 제1 회로 배선
150, 350: 제2 회로 배선 170, 370: 제3 회로 배선
200, 400: 반도체 칩 220: 제1 접속 배선 패턴
235: 절연층 247: 제2 접속 배선 패턴

Claims (16)

  1. 외측에 회로 배선 패턴들이 형성된 코어를 포함하는 패키지 기판;
    상기 패키지 기판 상에 형성된 반도체 칩;
    상기 패키지 기판상의 회로 배선 패턴과 상기 반도체 칩을 전기적으로 연결하는 제1 접속 배선 패턴;
    상기 반도체 칩을 덮는 절연층;
    상기 절연층 상에 형성된 금속 패턴;
    상기 금속 패턴과 상기 반도체 칩을 전기적으로 연결하는 제2 접속 배선 패턴을 포함하는 임베디드 패키지.
  2. 제1항에 있어서,
    상기 절연층은 상기 회로 배선 패턴 일부를 노출시키는 오픈 영역을 더 포함하는 임베디드 패키지.
  3. 제1항에 있어서,
    상기 제1 접속 배선 패턴은 상기 반도체 칩의 수평 방향으로 연결되고, 상기 제2 접속 배선 패턴은 상기 반도체 칩의 수직 방향으로 연결된 임베디드 패키지.
  4. 제1항에 있어서,
    상기 제1 접속 배선 패턴은 상기 반도체 칩의 외곽면을 따라 연장하여 상기 회로 배선 패턴과 연결된 임베디드 패키지.
  5. 외측에 회로 배선 패턴들이 형성된 코어를 포함하는 패키지 기판;
    상기 패키지 기판 상에 형성되고, 제1 본딩 패드 및 제2 본딩 패드를 구비하는 반도체 칩;
    상기 반도체 칩 및 패키지 기판을 매립하면서 상기 회로 배선 패턴 일부를 노출시키는 오픈 영역이 형성된 절연층;
    상기 절연층 상에 형성된 금속 배선 패턴;
    상기 제1 본딩 패드와 연결되면서 상기 코어에 형성된 회로 배선 패턴과 제1 방향으로 연결하게 형성된 제1 접속 배선 패턴; 및
    상기 제2 본딩 패드와 연결되면서 상기 절연층 상에 형성된 금속 배선 패턴과 상기 제1 방향과 다른 제2 방향으로 연결하게 형성된 제2 접속 배선 패턴을 포함하는 임베디드 패키지.
  6. 제5항에 있어서,
    상기 제1 접속 배선 패턴이 상기 회로 배선 패턴과 연결된 제1 방향은 수평 방향이고, 상기 제2 접속 배선 패턴이 상기 금속 배선 패턴과 연결된 제2 방향은 수직 방향으로 연결된 임베디드 패키지.
  7. 제5항에 있어서,
    상기 반도체 칩은 상기 코어 외측 표면상에 배치된 임베디드 패키지.
  8. 제5항에 있어서,
    상기 패키지 기판은 상기 반도체 칩이 배치될 캐비티(cavity)를 더 포함하여 형성된 임베디드 패키지.
  9. 제5항에 있어서,
    상기 제1 접속 배선 패턴은 상기 제1 본딩 패드와 연결되면서 상기 반도체 칩의 외곽면을 따라 연장하여 형성된 임베디드 패키지.
  10. 외측에 회로 배선 패턴들이 형성된 코어를 포함하는 패키지 기판 상에 제1 본딩 패드 및 제2 본딩 패드를 구비하는 반도체 칩을 배치하는 단계;
    상기 반도체 칩과 동일한 레이어(layer)상에 형성된 회로 배선 패턴과 상기 제1 본딩 패드를 연결시키는 제1 접속 배선 패턴을 형성하는 단계; 및
    상기 반도체 칩이 배치된 레이어와 다른 레이어 상에 형성된 금속 배선 패턴과 제2 본딩 패드를 연결시키는 제2 접속 배선 패턴을 형성하는 단계를 포함하는 임베디드 패키지 제조방법.
  11. 제10항에 있어서, 상기 패키지 기판 상에 반도체 칩을 배치하는 단계는,
    상기 코어 상에 접착층을 매개로 상기 반도체 칩을 부착하는 단계를 포함하는 임베디드 패키지 제조방법.
  12. 제10항에 있어서, 상기 패키지 기판 상에 반도체 칩을 배치하는 단계는,
    상기 패키지 기판 상에 레이저 드릴링(laser drilling) 또는 기계적 드릴링을 수행하여 관통홀 형상으로 상기 반도체 칩이 배치될 캐비티(cavity)를 형성하는 단계; 및
    상기 캐비티 내에 상기 반도체 칩을 배치하는 단계를 포함하는 임베디드 패키지 제조방법.
  13. 제10항에 있어서,
    상기 제1 접속 배선 패턴은 상기 제1 본딩 패드와 수평 방향으로 연결되면서 상기 반도체 칩의 외곽면을 따라 연장하여 상기 회로 배선 패턴과 연결하게 형성하고, 상기 제2 접속 배선 패턴은 상기 제2 본딩 패드와 수직 방향으로 연결하게 형성하는 임베디드 패키지 제조방법.
  14. 제10항에 있어서,
    상기 제1 접속 배선 패턴은 와이어 본딩, 도금 방법, 제팅(jetting) 기술을 이용한 도전체 인쇄 방법으로 형성하는 임베디드 패키지 제조방법.
  15. 제10항에 있어서,
    상기 제1 접속 배선 패턴을 형성하는 단계 이후에, 상기 반도체 칩을 상기 패키지 기판 내에 내장(embedded)시키는 절연층을 형성하는 단계를 더 포함하는 임베디드 패키지 제조방법.
  16. 제15항에 있어서,
    상기 절연층은 가압 가열로 라미네이션하는 방법으로 형성하는 임베디드 패키지 제조방법.
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