KR20060078118A - 도금에 의한 칩 내장형 인쇄회로기판 및 그 제조 방법 - Google Patents

도금에 의한 칩 내장형 인쇄회로기판 및 그 제조 방법 Download PDF

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Abstract

본 발명은 칩 내장형 인쇄회로기판 및 그 제조 방법에 관한 것이다.
보다 구체적으로, 본 발명에 따른 칩 내장형 인쇄회로기판 제조방법에서는 칩이 내장되는 중심층에 칩 삽입용 공동을 형성하고 칩을 삽입하고 도금에 의해 칩을 중심층에 고정한 후에 다른 중심층 제조공정을 수행한다. 그리고 나서, 상기 회로층에 미경화 수지층 및 또다른 회로 패턴이 형성된 층들을 추가적층한다. 본 발명은 이러한 인쇄회로기판 제조방법 및 이에 의해 제조된 인쇄회로기판에 관한 것이다.
칩 내장, 인쇄회로기판, 도금, 고정, 노이즈 제거

Description

도금에 의한 칩 내장형 인쇄회로기판 및 그 제조 방법{Embedded chip print circuit board and method for fabricating the same by means of plating}
도1a 내지 도1f는 종래의 칩 내장형 인쇄회로기판의 제조방법의 흐름을 나타내는 제 1 실시예의 단면도이다.
도2a 내지 도2d는 종래의 칩 내장형 인쇄회로기판의 제조방법의 흐름을 나타내는 제 2 실시예의 단면도이다.
도3a는 종래의 칩 내장형 인쇄회로기판의 적층시의 모습을 개략적으로 나타내는 제 3 실시예의 종단 정면도이다.
도4a 내지 도4g는 본 발명의 일 실시예에 따른 칩 내장형 인쇄회로기판의 제조방법에서 중심층의 제조공정을 나타낸다.
도5a 내지 도5e는 본 발명의 실시예에서 중심층의 양면에 미경화수지층 및 회로층들을 적층하는 공정을 나타낸다.
※ 도면의 주요 부분의 부호 설명 ※
400 : CCL 401 : 절연층
402 : 동박 403 : 공동
404 : 비아홀 405 : 칩
406 : 접속패드 407 : 칩 본체
408 : 점착시트 409 : 도금층
410 : 중심층 411a,411b : 동박층
412a,412b,412c : 미경화수지층 413 : 회로층
414 : 관통홀 415 : 블라인드비아홀
416 : 도금층
본 발명은 칩 내장형 인쇄회로기판 및 그 제조 방법에 관한 것이다.
보다 구체적으로, 본 발명에 따른 칩 내장형 인쇄회로기판 제조방법에서는 칩이 내장되는 중심층에 칩 삽입용 공동을 형성하고 칩을 삽입하고 도금에 의해 칩을 중심층에 고정한 후에 다른 중심층 제조공정을 수행한다. 그리고 나서, 상기 회로층에 미경화 수지층 및 또다른 회로 패턴이 형성된 층들을 추가적층한다. 본 발명은 이러한 인쇄회로기판 제조방법 및 이에 의해 제조된 인쇄회로기판에 관한 것이다.
최근 전자산업의 발달에 따른 전자제품의 소형화 및 고기능화의 요구에 대응하기 위하여, 전자산업의 기술은 저항, 커패시터(capacitor), IC(integrated circuit) 등을 기판에 삽입하는 방향으로 발전하고 있다.
현재까지 대부분의 인쇄회로기판(PCB)의 표면에는 일반적인 개별 칩 저항(Discrete Chip Resistor) 또는 일반적인 개별 칩 커패시터(Discrete Chip Capacitor)를 실장하고 있으나, 최근 저항 또는 커패시터 등의 칩을 내장한 인쇄회로기판이 개발되고 있다.
이러한 칩 내장형 인쇄회로기판 기술은 새로운 재료(물질)와 공정을 이용하여 기판의 외부 혹은 내층에 저항 또는 커패시터 등의 칩을 삽입하여 기존의 칩 저항 및 칩 커패시터의 역할을 대체하는 기술을 말한다.
다시 말하면, 칩 내장형 인쇄회로기판은 기판 자체의 내층 혹은 외부의 칩, 예를 들어, 커패시터가 묻혀 있는 형태로서, 기판 자체의 크기에 관계없이 칩이 인쇄회로기판의 일부분으로 통합되어 있다면, 이것을 "칩 내장형"이라고 하며, 이러한 기판을 칩 내장형 인쇄회로기판(Embedded Chip PCB)이라고 한다.
이러한 칩 내장형 인쇄회로기판의 가장 중요한 특징은 칩이 인쇄회로기판의 일부분으로 본래 갖추어져 있기 때문에 기판 표면에 실장할 필요가 없다는 것이다.
한편, 현재까지의 칩 내장형 인쇄회로기판 기술은 크게 3가지 방법으로 분류될 수 있으며, 이하 상세히 설명한다.
첫째로, 중합체 커패시터 페이스트를 도포하고, 열 경화, 즉 건조시켜 커패시터를 구현하는 중합체 후막형(Polymer Thick Film Type) 커패시터를 구현하는 방법이 있다. 이 방법은 인쇄회로기판의 내층에 중합체 커패시터 페이스트를 도포하고, 다음에 이를 건조시킨 후에 전극을 형성하도록 동 페이스트(Copper paste)를 인쇄 및 건조시킴으로써 내장형 커패시터를 제조하게 된다.
둘째로, 세라믹 충진 감광성 수지(Ceramic filled photo-dielectric resin)를 인쇄회로기판에 코팅(coating)하여 개별 내장형 커패시터(embedded discrete type capacitor)를 구현하는 방법으로서, 미국 모토롤라(Motorola)사가 관련 특허 기술을 보유하고 있다. 이 방법은 세라믹 분말(Ceramic powder)이 함유된 감광성 수지를 기판에 코팅한 후에 동박(copper foil)을 적층시켜서 각각의 상부전극 및 하부전극을 형성하며, 이후에 회로 패턴을 형성하고 감광성 수지를 식각하여 개별 커패시터를 구현하게 된다.
셋째로, 인쇄회로기판의 표면에 실장되던 디커플링 커패시터(Decoupling capacitor)를 대체할 수 있도록 인쇄회로기판 내층에 커패시턴스 특성을 갖는 별도의 유전층을 삽입하여 커패시터를 구현하는 방법으로서, 미국 산미나(Sanmina)사가 관련 특허 기술을 보유하고 있다. 이 방법은 인쇄회로기판의 내층에 전원전극 및 접지전극으로 이루어진 유전층을 삽입하여 전원 분산형 디커플링 커패시터(Power distributed decoupling capacitor)를 구현하고 있다.
한편, 전자 제품의 다양한 기능과 뛰어난 성능을 만족하기 위해서 부품의 속도는 계속 증가하고 있으며, 부품의 속도를 향상시키기 위해서 패킷(Package)의 본딩(Bonding) 방식도 리드 프레임(Lead Frame), 와이어 본딩(Wire Bonding), 핀타입(Pin Type)의 본딩(Bonding) 방식에서 작은 크기의 볼 타입 본딩(Ball Type Bonding) 방식, 플립칩 본딩(Flip-Chip Bonding) 방식으로 변화되고 있다.
현재 플립칩 본딩(Flip-Chip Bonding) 방식을 채용하는 고속(High Speed) 제품의 경우 CPU 혹은 그래픽 칩 셋(Graphic Chip Set)의 경우 클럭(Clock)이 2GHz이상의 속도로 동작하고 있다.
이러한 CPU나 칩셋(Chip Set)의 경우 짧은 신호 상승 시간(Rising Time), 더 많은 전류를 요구하게 되며 고속으로 동작하기 위해서 IC 및 플립칩 패키지(Flip chip package), 메인보드(Main Board)와의 신호선 간격이 계속 짧아지도록 설계되어 지고 있다.
하지만 이렇게 부품의 속도가 빨라지면 빨라질 수록 전원 공급 배선에 전압 요동(Voltage Fluctuation)이 발생하여 결국 SSN(Simultaneous Switching Noise) 혹은 Delta-I(ΔI) 라는 고주파 잡음이 점점 크게 발생하게 된다.
이런 고주파 잡음(SSN)은 시스템에 지연(Delay)을 발생시키거나 논리 오류(Logic Fault)를 발생 시켜 시스템의 성능을 약화시키고 시스템 신뢰성을 떨어뜨린다.
이러한 SSN을 줄이기 위해서는 소자의 동작에 필요한 전류와 스위칭 속도를 바꿀 수 없을 때에는 전원공급 배선의 인덕턴스를 줄이는 것이 가장 효과적인 방법이며 전원공급 배선의 전압 요동(Power Line Voltage Fluctuation)을 줄이기 위해서는 디커플링 커패시터(Decoupling Capacitor)를 사용한다.
전원공급 배선에는 디커플링 칩 커패시터(Decoupling Chip Capacitor)를 설치하여 회로의 스위칭에 필요한 전류를 직접 공급함으로써 전원공급 배선이 갖고 있는 인덕턴스를 차폐시켜서 전압 강하(Voltage Drop) 효과를 현저히 낮추고 SSN을 줄일 수 있다.
도1a 내지 도1f는 종래의 칩 내장형 인쇄회로기판의 제조방법의 흐름을 나타내는 제 1 실시예의 단면도로서, 일본특허공개번호 제 2004-7006 호에 개시되어 있다.
도1a에서와 같이, 절연층(1)에 공동(3)을 가공한 후, 도통홀(2)을 형성하고, 다음으로, 도통홀(2)내부에 전도성 잉크를 충진시킨다.
도1b에서와 같이, 보호필름(6)상에 일반적인 회로 형성 단계를 거쳐 소정의 패턴을 포함하는 회로(4)를 형성하고, 도1c에서와 같이, 소정의 패턴을 포함하는 회로(4)상에 전기 소자(5)를 실장시킨다.
이후에, 도1d에서와 같이, 전도성 잉크가 충진된 도통홀(2)의 표면과 소정의 패턴을 포함하는 회로(4)를 일치하도록 접합하고, 도1e에서와 같이, 보호필름(6)을 제거한다.
다음으로, 도1f에서와 같이, 소정의 패턴을 포함하는 회로(9) 및 전도성 잉크가 충진된 비아홀(11)을 포함하는 회로층(7, 8)을 형성한 후, 중심층(1) 양면에 회로층(7, 8)을 적층한다.
도2a 내지 도2d는 종래의 칩 내장형 인쇄회로기판의 제조방법의 흐름을 나타내는 제 2 실시예의 단면도로서, 일본특허공개번호 제 2004-7006 호에 개시되어 있다.
도2a에서와 같이, 소정의 패턴으로 형성된 회로(22) 및 도통홀(21)을 포함하는 회로층(20)을 형성한다. 도2b에서와 같이, 소정의 패턴으로 형성된 회로(22)상 에 전기 소자(23)를 실장시킨다.
이후에, 도2c에서와 같이, 중심층(25)에 공동을 가공한 후, 소정의 회로 패턴(26) 및 도통홀(27)을 형성하여 회로층(20)상에 적층하고, 도2d에서와 같이, 중심층(25)상에 소정의 패턴으로 형성된 회로(22) 및 도통홀(21)을 포함하는 회로층(20)을 형성하여 적층한다.
상술한 제 1 실시예 및 제 2 실시예에 따른 종래 기술에서는 중심층에서 전기 소자와 절연층 사이에 여백이 많아 공간을 많이 차지하는 문제점이 있었다.
또한, 제 1 실시예 및 제 2 실시예에 따른 종래 기술에서는 칩과 동박 사이의 공간이 넓어서 방열의 효과를 얻을 수 없는 문제점이 있었다.
또한, 제 2 실시예에 따른 종래 기술에서는 적층할 때 빌드업 방식을 이용하여 적층함으로써 공정시간이 오래걸리는 문제점이 있었다.
다음으로, 도3a는 종래의 칩 내장형 인쇄회로기판의 적층시의 모습을 개략적으로 나타내는 제 3 실시예의 종단 정면도이고 도3b 내지 3f는 3a의 코어 형성 공정의 흐름을 나타내는 단면도로서, 일본특허공개번호 제 2004-153084 호에 개시되어 있다.
도3a에서와 같이, 하부 회로층은 소정의 패턴으로 형성된 회로(3) 및 방열 패턴(6)을 포함하는 필름(film; 8)으로 이루어져 있다. 여기서 방열 패턴(6)상에 전도성 잉크(9)를 충진한다.
다음으로, 중심층은 필름(8)에 공동을 가공한 후, 소정의 패턴으로 형성된 회로(3) 및 도통홀(9)을 형성하여 적층한다. 여기서 필름(8)은 전기 소자(5)의 두 께에 알맞은 층수를 준비한다.
최종적으로, 상부 회로층은 소정의 패턴으로 형성된 회로(3) 및 도통홀(9)을 포함하는 필름(8)을 형성한 후, 전기 소자(5)가 삽입된 중심층에 회로층을 일괄적으로 적층한다.
도3b에서와 같이, 각층의 코어 형성 단계는 먼저 필름(8)상에 동박층(10)을 적층한다.
다음으로, 도3c에서와 같이, 필름(8) 상부의 구리층(10)은 일반적인 회로 형성 단계를 거쳐 회로(3)를 형성하고 필름(8) 하부에는 보호필름(11)을 도포한다.
이후, 도3d에서와 같이, 상부의 회로(3)와 대응하는 부분의 필름(8) 및 보호필름(11)에 도통홀(8a)을 형성하고, 도3e에서와 같이, 형성된 도통홀(8a) 내부에 전도성 잉크(9)를 충진시킨다.
최종적으로, 도3f에서와 같이, 보호필름(11)을 제거한다.
상술한 제 3 실시예에 따른 종래 기술에서는 일괄적으로 적층할 때, 전도성 잉크가 충진된 비아홀을 칩에 접합시키므로 각 층간의 위치 정렬도를 정밀하게 할 수 없는 문제점이 있었다.
또한, 방열 패턴을 이용하여 방열함으로써 방열 패턴의 방출 통로 크기만큼 고밀도 회로 형성시에 제약을 받는 문제점이 있었다.
이와 관련하여 WO 01/19148호에는 칩 콘덴서를 코어층에 내장하여 IC 칩과 칩 콘덴서와의 거리를 짧게하는 방법을 개시하고 있으나, 상기 문헌에 개시된 내용은 단순한 도전성 접착재에 의해 칩 콘덴서를 코어층에 내장하는 방법으로서, 그 제조 공정에 있어서 종래의 칩 내장형 인쇄회로기판 제조방법에서의 문제점을 여전히 갖고 있다.
본 발명은 칩을 중심층 형성단계에서 도금에 의해 중심층에 고정시키게 되므로 이후의 공정 수행이 용이한 칩 내장형 제조방법을 제공하는 것을 목적으로 한다.
또한, 본 발명은 중심층 형성 후에 추가적층을 하기 전에 칩의 연결 상태 등에 대한 전기적 검사를 수행함으로써 오류의 수정이 용이한 칩 내장형 인쇄회로기판 제조방법을 제공하는 것을 목적으로 한다.
또한, 본 발명은 칩의 전기접속에 솔더를 사용하지 않아도 되므로, 솔더에 의한 노이즈 발생이 방지할 수 있는 칩 내장형 인쇄회로기판 및 그 제조방법을 제공하는 것을 목적으로 한다.
또한, 본 발명은 인쇄회로기판에 내장되는 칩의 전기 접속 특성이 향상된 칩 내장형 인쇄회로기판 및 그 제조방법을 제공하는 것을 목적으로 한다.
본 발명의 일 실시예에 따른 칩 내장형 인쇄회로기판 제조방법은, 동박적층판에 칩이 삽입될 공동 및 비아홀을 가공하는 단계; 상기 공동에 칩을 삽입하는 단계; 상기 기판에 전면 도금을 수행하는 단계; 상기 기판의 양면에 회로 패턴을 형성하여 중심층을 형성하는 단계; 및 상기 기판에 추가 회로층 및 절연층을 적층하는 단계를 포함하는 것을 특징으로 한다.
본 발명의 일 실시예에 따른 칩 내장형 인쇄회로기판은, 관통홀 및 공동이 형성되고, 상기 공동에 삽입되어 도금에 의해 고정된 칩 및 양면에 형성된 회로 패턴으로 구성된 중심층; 상기 중심층의 일면 또는 양면에 적층되며, 전기 전도성 잉크가 충진된 관통홀을 포함하는 절연층; 및 상기 절연층 상에 적층되며, 상기 관통홀을 통해 상기 중심층의 도금층과 전기적으로 접속되는 회로 패턴 및 비아홀이 형성된 회로층을 포함하는 것을 특징으로 한다.
이하 도면을 참조하여 본 발명을 보다 상세히 설명한다.
도4a 내지 도4g는 본 발명의 일 실시예에 따른 칩 내장형 인쇄회로기판의 제조방법에서 중심층의 제조공정을 나타낸다.
도4a에 도시된 바와 같은 동박적층판(CCL)(400)을 준비한다. CCL(400)은 절연재(401)의 양면에 동박(402)이 적층된 것이다. CCL(400)로는 유리/에폭시 동박적층판이 바람직한데, 유리/에폭시 동박적층판은 유리 섬유에 에폭시 수지(Epoxy Resin:수지와 경화제의 배합물)을 침투시킨 절연재와 그 위에 적층된 동박으로 구성된다.
도4b에서, CCL(400)에 칩이 삽입될 공동(402) 및 비아홀(403)을 형성한다. 공동(402) 및 비아홀(403) 형성방법으로는 CNC 드릴링 등의 기계적 드릴링이 바람직하다. 인쇄회로기판 제조공정에서 흔히 사용되는 레이저 드릴링도 가능하기는 하지만, 레이저는 동박(402)을 통과할 수 없기 때문에, 레이저 드릴링을 사용하기 위해서는 공동(402) 및 비아홀(403)이 형성될 부분의 동박을 미리 에칭 등의 방법 으로 제거하여야 하므로 하나의 공정이 추가적으로 필요하게 된다. 드릴링 공정 후에는 드릴링에 의해 발생한 스미어(smear)를 제거하기 위한 디스미어(desmear) 공정을 수행하는 것이 바람직하다.
도4c에서, 공동이 형성된 CCL(400)의 일면에 수지로 구성되는 점착시트(408)를 부착하고, 공동(403)에 칩(405)을 삽입한다.
본 발명에서의 칩(405)은 몸체부(407)와 전극패드(406)로 구성되며, 캐패시터, 인덕터와 같은 수동소자 또는 IC 칩과 같은 능동소자일 수 가능하다. 다만, 도4c에 도시된 바와 같이, 칩(405)의 전극패드(406)는 칩(405)의 사이드에 위치하여야 한다. 또한, 칩(405)은 인쇄회로기판의 한 층을 구성하게 되므로, 박판형태의 칩이 바람직하다.
공동(403)에 칩(405)을 삽입하면, 칩(405)은 점착시트(408)에 접착된다. 즉, 점착시트(408)는 칩(405)을 일시적으로 고정시켜주는 역할을 하게 된다. 칩(405)은 도4c에 도시된 바와 같이 공동(403)의 내벽과 약간의 간격을 갖도록 삽입하는 것이 바람직하다.
도4d에서, 기판 전체에 전면 도금을 수행한다. 도금에 의해 기판 중 절연체인 점착시트(408)가 부착되어 있는 면을 제외하고, 기판의 전체를 도금한다. 도금되는 면 중에 절연재가 포함되어 있으므로, 무전해 도금후에 전해 동도금을 행한다. 도금에 의해 기판의 점착시트(408)가 부착되어 있지 않은면, 칩(408)이 삽입된 공동(403)과 칩(408) 사이, 비아홀(404) 내벽에 도금층(409)이 형성된다. 도금 전에는 칩(405)의 노출된 표면을 포함하여 기판 전체에 대해 불순물 또는 잔존물을 제거하기 위한 세척 공정을 수행하는 것이 바람직하다.
도4e에서, 점착시트(408)를 떼어낸다. 점착시트(408)를 떼어내면, 점착시트(408)가 부착되어 있던 면에는 CCL(400)에 적층되어 있던 동박(402)의 일부 및 도금층(409)의 일부가 외부에 노출되게 된다.
도4f에서, 점착시트(408)를 제거한 면에도 무전해 도금 및 전해 도금을 수행하여 도금층(409')을 형성한다. 도금층(409')을 형성하는 이유는 칩(405)의 전극패드(406)를 전기적으로 도통시키는 접점을 마련하기 위한 것이다. 실시예에 따라서, 전극패드(406)에 접점이 마련되어 있는 경우는 이와 같은 도금층(409')을 형성하지 않아도 된다.
도4g에서, 기판의 양면에 도금된 도금층(409) 및 동박층(402)을 선택적으로 에칭하여 회로 패턴을 형성하여 칩(405)이 삽입된 중심층(410)을 형성한다.
에칭 방법은 다음과 같다. 먼저 기판의 양면에 감광성 에칭 레지스트를 도포하고, 회로 패턴이 디자인된 마스크 필름을 대고 노광시킨 다음, 노광에 의해 경화되지 않은 부분만 제거하여 에칭 레지스트 패턴을 형성한다. 그 다음, 기판을 에칭액에 담그면 회로 패턴이 형성된다.
도4g에 도시된 바와 같이, 회로 패턴 형성시에는, 칩(405)의 몸체(407)의 상하부는 노출되고, 전극패드(406)는 외부에 노출되지 않도록 한다. 칩(405)의 전극패드(406)는 남아 있는 도금층(409)에 의해 추후에 적층될 기판의 다른 층들과 전기적으로 접속된다.
그리고 나서, 도4a 내지 도4g에 도시된 방법에 의해 형성한 중심층(410)의 양면에 미경화 수지층 및 회로층등을 필요한 수만큼 차례로 적층하고, 진공 가열가압함으로써 칩 내장형 인쇄회로기판을 형성하게 된다.
도5a 내지 도5e는 본 발명의 실시예에서 중심층(410)의 양면에 미경화수지층 및 회로층들을 적층하는 공정을 나타낸다.
도5a에 도시된 바와 같이, 도4a 내지 도4g에 도시된 방법에 의해 형성한 중심층(410)의 양면에 미경화수지층(412a,412b,412c), 양면에 회로 패턴이 형성된 회로층(413) 및 동박층(411a,411b)을 적층한다.
도5a에 도시된 것은 본 발명의 일 실시예에 불과한 것이며, 중심층(410)의 양면에 필요한 수만큼의 미경화수지층 및 회로패턴이 형성된 회로층을 적층하고, 최외각층에 동박층을 적층하면 된다.
도5b에서, 적층된 기판을 상하면에서 진공가열가압을 하여 칩(405)이 내장된 기판을 형성한다. 진공가열가압에 의해 미경화수지층(412a,412b,412c)은 중심층(410)과 회로층(413) 및 동박층(411a,411b)을 서로 접착시키면서 경화된다. 이때, 기판의 회로층 수는 도5a에서 적층되는 회로층 수에 따라 달라진다.
도5c에서, CNC 드릴링등 기계적 드릴링을 통해 기판에 관통홀(414) 및 블라인드비아홀(415)을 형성한다. 드릴링 가공 후에는 스미어 제거를 위해 디스미어 공정을 수행하는 것이 바람직하다.
보다 정밀한 드릴링을 위해서, 블라인드비아홀(415)에는 레이저 드릴링 방법을 사용할 수 있으나, 레이저는 동박층(411a,411b)을 뚫을 수 없으므로, 드릴링 전에 블라인드비아홀(415)을 형성할 부분의 동박을 먼저 에칭에 의해 제거하고 난 뒤 에 레이저 가공을 할 수 있다.
도5d에서, 기판 전체에 도금을 수행하여 기판 외층과 블라인드비아홀(415) 및 관통홀(414) 내벽에 도금층(416)을 수행한다. 도금 전에 불순물 또는 잔존물을 제거하기 위한 세척 공정을 수행하는 것이 바람직하다.
도5e에서, 기판의 최외각층(411a,411b+416)에 회로 패턴을 형성한다. 회로 패턴 형성방법은 다양한 방법이 사용될 수 있으나, 에칭에 의한 방법이 바람직하다. 에칭에 의한 회로 패턴 형성방법은 도4g를 참조하여 설명한 회로 패턴 형성 방법과 마찬가지로 에칭 레지스트 패턴을 형성한 뒤에 에칭을 하면 된다.
본 발명의 칩 내장형 인쇄회로기판 제조방법에 따르면, 칩을 중심층 형성단계에서 도금에 의해 중심층에 고정시키게 되므로 이후의 공정에서의 취급이 쉬워진다.
본 발명의 칩 내장형 인쇄회로기판 제조방법에 따르면, 중심층 형성 후에 추가적층을 하기 전에 칩의 연결 상태등에 대한 전기적 검사를 수행하여 오류를 수정할 수 있다.
본 발명의 칩 내장형 인쇄회로기판 제조방법에 따르면, 칩의 전기접속에 솔더를 사용하지 않아도 되므로, 솔더에 의한 노이즈 발생을 방지할 수 있다.
본 발명의 칩 내장형 인쇄회로기판 제조방법에 따르면, 칩이 도금에 의해 종래의 솔더에 의한 접속 방법보다 넓은 면적에 의해 기판과 접속되므로 전기적 특성 및 방열 특성이 향상된다.
본 발명의 칩 내장형 인쇄회로기판 제조방법에 따르면, 칩을 삽입한 후 기판에 도금을 수행하기 전에 기판 전체에 대해 세척 공정을 수행하게 되므로, 종래에 칩을 별도로 세정하는 공정을 생략하여 세척 공정을 줄일 수 있다.
본 발명의 칩 내장형 인쇄회로기판 제조방법은 박판형태로 제작될 수 있는 모든 종류의 칩을 인쇄회로기판에 삽입하는데 적용될 수 있다.
이상 본 발명을 실시예를 통해 설명하였으나, 본 발명의 범위가 상기 실시예로 한정되는 것이 아니며 본 발명의 범위 내에서 다양한 변형이 가능하다. 본 발명의 범위는 이하의 특허청구범위의 해석에 의해서만 한정된다.

Claims (9)

  1. 동박적층판에 칩이 삽입될 공동 및 비아홀을 가공하는 단계;
    상기 공동에 칩을 삽입하는 단계;
    상기 기판에 전면 도금을 수행하는 단계;
    상기 기판의 양면에 회로 패턴을 형성하여 중심층을 형성하는 단계; 및
    상기 기판에 추가 회로층 및 절연층을 적층하는 단계;
    를 포함하는 것을 특징으로 하는 칩 내장형 인쇄회로기판 제조방법.
  2. 제1항에 있어서,
    상기 공동에 칩을 삽입하는 단계는,
    상기 기판의 일면에 점착시트를 부착하는 단계; 및
    상기 공동에 칩을 삽입하는 단계;
    포함하는 것을 특징으로 하는 칩 내장형 인쇄회로기판 제조방법.
  3. 제2항에 있어서,
    상기 전면도금을 수행하는 단계는,
    상기 점착시트를 제거하는 단계를 포함하는 것을 특징으로 하는 칩 내장형 인쇄회로기판 제조방법.
  4. 제3항에 있어서,
    상기 점착시트를 제거하는 단계후에,
    도금을 수행하는 단계를 더 포함하는 것을 특징으로 하는 칩 내장형 인쇄회로기판.
  5. 제1항에 있어서,
    상기 기판의 양면에 회로 패턴을 형성하여 중심층을 형성하는 단계는,
    상기 기판의 양면에 에칭을 수행하여 회로패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 칩 내장형 인쇄회로기판 제조방법.
  6. 제1항에 있어서,
    추가 회로층 및 절연층을 적층하는 단계는,
    상기 중심층에 미경화 수지층, 회로층 층을 교대로 적층하는 단계;
    상기 기판의 최외층에 동박을 적층하는 단계;
    상기 적층된 미경화수지층, 회로층 및 동박층들을 가열가압하는 단계; 및
    상기 기판의 동박층에 회로패턴을 형성하는 단계;
    를 포함하는 것을 특징으로 하는 칩 내장형 인쇄회로기판 제조방법.
  7. 관통홀 및 공동이 형성되고, 상기 공동에 삽입되어 도금에 의해 고정된 칩 및 양면에 형성된 회로 패턴으로 구성된 중심층;
    상기 중심층의 일면 또는 양면에 적층되며, 전기 전도성 잉크가 충진된 관통홀을 포함하는 절연층; 및
    상기 절연층 상에 적층되며, 상기 관통홀을 통해 상기 중심층의 도금층과 전기적으로 접속되는 회로 패턴 및 비아홀이 형성된 회로층;
    을 포함하는 것을 특징으로 하는 칩 내장형 인쇄회로기판.
  8. 제7항에 있어서,
    상기 절연층은 경화수지층 및 미경화수지층을 포함하는 것을 특징으로 하는 칩내장형 인쇄회로기판.
  9. 제7항에 있어서,
    상기 칩은 수동소자 또는 능동소자를 포함하는 것을 특징으로 하는 칩내장형 인쇄회로기판.
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