JPH0817963A - Ｐｇａ型パッケージおよびそのプリント配線板の製造方法 - Google Patents
Ｐｇａ型パッケージおよびそのプリント配線板の製造方法Info
- Publication number
- JPH0817963A JPH0817963A JP6167568A JP16756894A JPH0817963A JP H0817963 A JPH0817963 A JP H0817963A JP 6167568 A JP6167568 A JP 6167568A JP 16756894 A JP16756894 A JP 16756894A JP H0817963 A JPH0817963 A JP H0817963A
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- JP
- Japan
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- substrate
- wiring board
- layer substrate
- hole
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Abstract
(57)【要約】
【目的】 プリント配線板の一方の面に多数のピンを突
出させ、他方の面に表面実装部品を実装し気密封止した
ＰＧＡ型パッケージにおいて、ＩＣチップなどの電子部
品の実装可能領域を拡大して複数の電子部品の実装も可
能にし、また基板を多層化して実装密度の向上と回路設
計の自由度の向上とを可能にする。またこのＰＧＡパッ
ケージの基板となるプリント配線板の製造方法を提供す
る。 【構成】 プリント配線板は多層化され上層基板と下層
基板の回路パターンはバイアホールで接続される一方、
下層基板に設けたスルーホールにアクションピンが機械
的に固定されている。
出させ、他方の面に表面実装部品を実装し気密封止した
ＰＧＡ型パッケージにおいて、ＩＣチップなどの電子部
品の実装可能領域を拡大して複数の電子部品の実装も可
能にし、また基板を多層化して実装密度の向上と回路設
計の自由度の向上とを可能にする。またこのＰＧＡパッ
ケージの基板となるプリント配線板の製造方法を提供す
る。 【構成】 プリント配線板は多層化され上層基板と下層
基板の回路パターンはバイアホールで接続される一方、
下層基板に設けたスルーホールにアクションピンが機械
的に固定されている。
Description
【０００１】
【産業上の利用分野】本発明は、ＩＣなどのパッケージ
として用いられるＰＧＡ（Pin Grind Array)型のパッケ
ージと、これに使用されるプリント配線板の製造方法に
関するものである。
として用いられるＰＧＡ（Pin Grind Array)型のパッケ
ージと、これに使用されるプリント配線板の製造方法に
関するものである。
【０００２】
【従来の技術】近年電子機器の小型化に伴い、プリント
配線板に使用される電子部品も高密度実装化が要求され
ている。ＩＣなどの電子部品では、その高密度化のため
にＰＧＡ型パッケージが従来より用いられている。
配線板に使用される電子部品も高密度実装化が要求され
ている。ＩＣなどの電子部品では、その高密度化のため
にＰＧＡ型パッケージが従来より用いられている。
【０００３】このＰＧＡ型パッケージは、基板の裏面よ
り垂直方向に一定間隔かつ格子状にリ−ドピンが突出し
た構造を持つ。図３は従来構造を示す断面図である。こ
の図において符号１０は絶縁性の基板であり、通常正方
形であってその上面Ａの中央付近には矩形の凹部１２が
形成されている。この凹部１２にはＩＣのベアチップ
（図示せず）が実装される。
り垂直方向に一定間隔かつ格子状にリ−ドピンが突出し
た構造を持つ。図３は従来構造を示す断面図である。こ
の図において符号１０は絶縁性の基板であり、通常正方
形であってその上面Ａの中央付近には矩形の凹部１２が
形成されている。この凹部１２にはＩＣのベアチップ
（図示せず）が実装される。
【０００４】基板１０には、この凹部１２を囲むように
多数のスルーホール１４が格子配列位置に規則的に形成
されている。各スルーホール１４は基板１０の両面に形
成した円形のランド１６を通ると共に、各スルーホール
１４の内壁と両ランド１６とは銅めっき処理されてい
る。１８はリ−ドピンであり、その中間付近に鍔部２０
が設けられている。
多数のスルーホール１４が格子配列位置に規則的に形成
されている。各スルーホール１４は基板１０の両面に形
成した円形のランド１６を通ると共に、各スルーホール
１４の内壁と両ランド１６とは銅めっき処理されてい
る。１８はリ−ドピンであり、その中間付近に鍔部２０
が設けられている。
【０００５】そして基板１０を裏返えして他方の面Ｂを
上にした状態で、リ−ドピン１８は鍔部２０が基板１０
の面Ｂに当たるまでスルーホール１４に面Ｂから挿入さ
れる。この状態で基板１０を高温はんだの溶融はんだ槽
に通し、スルーホール１４にリ−ドピン１８をはんだ付
けしている。図で２２はスルーホール１４とリ−ドピン
１８とを固着する高温はんだである。
上にした状態で、リ−ドピン１８は鍔部２０が基板１０
の面Ｂに当たるまでスルーホール１４に面Ｂから挿入さ
れる。この状態で基板１０を高温はんだの溶融はんだ槽
に通し、スルーホール１４にリ−ドピン１８をはんだ付
けしている。図で２２はスルーホール１４とリ−ドピン
１８とを固着する高温はんだである。
【０００６】プラスチックで密封（樹脂封止）するプラ
スチックＰＧＡの場合には、基板１０は銅張積層板をエ
ッチング処理することにより作られる。この基板の上面
（Ａ面）には凹部１２の周縁に配列した多数の電極と、
これらの電極を各スルーホール１４に接続する多数の細
い回路パターンとが形成されている。そして凹部１２に
固定したＩＣチップの電極と回路パターンの電極とをワ
イヤーボンディングした後、全体を樹脂で封止するもの
である。
スチックＰＧＡの場合には、基板１０は銅張積層板をエ
ッチング処理することにより作られる。この基板の上面
（Ａ面）には凹部１２の周縁に配列した多数の電極と、
これらの電極を各スルーホール１４に接続する多数の細
い回路パターンとが形成されている。そして凹部１２に
固定したＩＣチップの電極と回路パターンの電極とをワ
イヤーボンディングした後、全体を樹脂で封止するもの
である。
【０００７】また基板１０をセラミックで作るセラミッ
クＰＧＡの場合には、アルミナなどのセラミック基板を
積層構造とし、凹部１２の周縁に位置する電極と、この
電極を各スルーホール１４に接続する配線とをメタライ
ズ処理により形成する。このメタライズ処理により基板
１０にはタングステンの回路パターンが形成される。そ
して凹部に固定したＩＣチップと電極とを接続した後、
セラミックまたはメタル製のキャップで封止するもので
ある。
クＰＧＡの場合には、アルミナなどのセラミック基板を
積層構造とし、凹部１２の周縁に位置する電極と、この
電極を各スルーホール１４に接続する配線とをメタライ
ズ処理により形成する。このメタライズ処理により基板
１０にはタングステンの回路パターンが形成される。そ
して凹部に固定したＩＣチップと電極とを接続した後、
セラミックまたはメタル製のキャップで封止するもので
ある。
【０００８】このようにリ−ドピン１８が固定され、Ｉ
Ｃチップとの配線がすみ、封止されたＰＧＡパッケージ
は、図３に示すように実装対象であるプリント配線板２
４に実装される。すなわちこのプリント配線板２４に
は、リードピン１８に対応する位置にスルーホール２６
が形成され、ＰＧＡパッケージのリードピン１８を対応
するスルーホール２４に挿入する。そして低温はんだの
溶融はんだ槽に接触させてスルーホール２４とリード１
８とをはんだ付けするものである。
Ｃチップとの配線がすみ、封止されたＰＧＡパッケージ
は、図３に示すように実装対象であるプリント配線板２
４に実装される。すなわちこのプリント配線板２４に
は、リードピン１８に対応する位置にスルーホール２６
が形成され、ＰＧＡパッケージのリードピン１８を対応
するスルーホール２４に挿入する。そして低温はんだの
溶融はんだ槽に接触させてスルーホール２４とリード１
８とをはんだ付けするものである。
【０００９】
【従来の技術の問題点】この従来構造のＰＧＡパッケー
ジにおいては、リードピン１８が基板１０の面Ａすなわ
ちＩＣチップの実装面に突出しているため、チップの実
装可能領域がリードピン１８の無い領域（凹部１２）に
制限される。このためチップの搭載領域が狭くなり実質
的にここに搭載できるのは１個のＩＣチップに制限され
ていた。
ジにおいては、リードピン１８が基板１０の面Ａすなわ
ちＩＣチップの実装面に突出しているため、チップの実
装可能領域がリードピン１８の無い領域（凹部１２）に
制限される。このためチップの搭載領域が狭くなり実質
的にここに搭載できるのは１個のＩＣチップに制限され
ていた。
【００１０】また基板１０に形成する回路を多層化する
ことにより、実装密度を高めることが考えられる。しか
しリードピン１８が通るスルーホール１４が障害となっ
て実装密度の向上が制限される。さらに回路設計の自由
度も著しく制限されるという問題があった。
ことにより、実装密度を高めることが考えられる。しか
しリードピン１８が通るスルーホール１４が障害となっ
て実装密度の向上が制限される。さらに回路設計の自由
度も著しく制限されるという問題があった。
【００１１】
【発明の目的】本発明はこのような事情に鑑みなされた
ものであり、ＩＣチップなどの電子部品の実装可能領域
を拡大して複数の電子部品の実装も可能にすることがで
き、また基板を多層化して実装密度の向上と回路設計の
自由度の向上とを可能にするＰＧＡパッケージを提供す
ることを第１の目的とする。
ものであり、ＩＣチップなどの電子部品の実装可能領域
を拡大して複数の電子部品の実装も可能にすることがで
き、また基板を多層化して実装密度の向上と回路設計の
自由度の向上とを可能にするＰＧＡパッケージを提供す
ることを第１の目的とする。
【００１２】またこのＰＧＡパッケージの基板となるプ
リント配線板の製造方法を提供することを第２の目的と
する。
リント配線板の製造方法を提供することを第２の目的と
する。
【００１３】
【発明の構成】本発明によれば第１の目的は、プリント
配線板の一方の面に多数のピンを突出させ、他方の面に
表面実装部品を実装し気密封止したＰＧＡ型パッケージ
において、前記プリント配線板は多層化され上層基板と
下層基板の回路パターンはバイアホールで接続される一
方、前記下層基板に設けたスルーホールにアクションピ
ンが機械的に固定されていることを特徴とするＰＧＡ型
パッケージ、により達成される。
配線板の一方の面に多数のピンを突出させ、他方の面に
表面実装部品を実装し気密封止したＰＧＡ型パッケージ
において、前記プリント配線板は多層化され上層基板と
下層基板の回路パターンはバイアホールで接続される一
方、前記下層基板に設けたスルーホールにアクションピ
ンが機械的に固定されていることを特徴とするＰＧＡ型
パッケージ、により達成される。
【００１４】また第２の目的は、一方の面に多数のピン
を突出させ、他方の面に表面実装部品を実装し気密封止
したＰＧＡ型パッケージ用のプリント配線板の製造方法
において、以下の工程を有することを特徴とするプリン
ト配線板の製造方法； ａ．銅張積層板からなる下層基板にアクションピン挿入
用のスルーホールをあける工程； ｂ．前記下層基板に金属めっきを施す工程； ｃ．前記下層基板にエッチングにより回路パターンを形
成する工程； ｄ．他の銅張積層板からなる上層基板にバイアホールに
対応する位置に小孔を有する回路パターンをエッチング
により形成する工程； ｅ．前記下層基板の一方の面にプリプレグを介して前記
他の上層基板を積層し接着して多層積層板とする工程； ｆ．前記多層積層板の前記上層基板側から前記下層基板
の回路パターンに達するバイアホールを加工する工程； ｇ．前記多層積層板にその下層基板側の面をマスキング
剤で覆って金属めっきを施してから、前記マスキング剤
を剥離する工程； ｈ．前記多層積層板の下層基板の前記スルーホールにア
クションピンを挿入し機械的に固定する工程、により達
成される。
を突出させ、他方の面に表面実装部品を実装し気密封止
したＰＧＡ型パッケージ用のプリント配線板の製造方法
において、以下の工程を有することを特徴とするプリン
ト配線板の製造方法； ａ．銅張積層板からなる下層基板にアクションピン挿入
用のスルーホールをあける工程； ｂ．前記下層基板に金属めっきを施す工程； ｃ．前記下層基板にエッチングにより回路パターンを形
成する工程； ｄ．他の銅張積層板からなる上層基板にバイアホールに
対応する位置に小孔を有する回路パターンをエッチング
により形成する工程； ｅ．前記下層基板の一方の面にプリプレグを介して前記
他の上層基板を積層し接着して多層積層板とする工程； ｆ．前記多層積層板の前記上層基板側から前記下層基板
の回路パターンに達するバイアホールを加工する工程； ｇ．前記多層積層板にその下層基板側の面をマスキング
剤で覆って金属めっきを施してから、前記マスキング剤
を剥離する工程； ｈ．前記多層積層板の下層基板の前記スルーホールにア
クションピンを挿入し機械的に固定する工程、により達
成される。
【００１５】
【実施例】図１は本発明の一実施例における加工工程前
半を示す図、図２は同じく加工工程後半を示す図であ
る。
半を示す図、図２は同じく加工工程後半を示す図であ
る。
【００１６】まず両面銅張積層板からなる下層基板５０
を用意する。図１（Ａ）で５２はガラスエポキシ樹脂板
からなる絶縁板、５４、５４はその両面接着された銅箔
である。この下層基板５０には、後記するアクションピ
ンが入るスルーホール孔５６の孔あけ加工が施される
（図１の（Ａ））。すなわち前記リードピン１８に対応
する位置に格子状に多数の孔５６がドリル加工される。
を用意する。図１（Ａ）で５２はガラスエポキシ樹脂板
からなる絶縁板、５４、５４はその両面接着された銅箔
である。この下層基板５０には、後記するアクションピ
ンが入るスルーホール孔５６の孔あけ加工が施される
（図１の（Ａ））。すなわち前記リードピン１８に対応
する位置に格子状に多数の孔５６がドリル加工される。
【００１７】この下層基板５０には金属めっき、すなわ
ち銅めっきが施され、孔５６内面と銅箔５４とが銅めっ
き層５８で覆われる（図１の（Ｂ））。このめっき処理
は、まず無電解銅めっきによってスルーホール孔５６内
面に導電性を付与した後、電解銅めっきを行うことによ
り行われる。
ち銅めっきが施され、孔５６内面と銅箔５４とが銅めっ
き層５８で覆われる（図１の（Ｂ））。このめっき処理
は、まず無電解銅めっきによってスルーホール孔５６内
面に導電性を付与した後、電解銅めっきを行うことによ
り行われる。
【００１８】この銅めっき層５８を付けた基板５０に
は、公知のエッチング処理により回路パターン６０が形
成される（図１の（Ｃ））。この処理はエッチングレジ
ストを例えばスキージー等を用いて印刷し、不要な銅め
っき層５８や銅箔５４をエッチング処理液により除去す
ることにより行う。
は、公知のエッチング処理により回路パターン６０が形
成される（図１の（Ｃ））。この処理はエッチングレジ
ストを例えばスキージー等を用いて印刷し、不要な銅め
っき層５８や銅箔５４をエッチング処理液により除去す
ることにより行う。
【００１９】このように加工された基板５０Ａとは別
に、他の基板（上層基板）６２を用意する。この上層基
板６２は両面銅張積層板にエッチングによって回路パタ
ーン６４を形成したものである。この回路パターン６４
は、後記するバイアホールを形成する位置にある小孔６
６を含む。この上層基板６２は、前記最下層基板５０Ａ
にプリプレグ６８を介して積層され、一体化して多層積
層板とする（図１の（Ｅ））。
に、他の基板（上層基板）６２を用意する。この上層基
板６２は両面銅張積層板にエッチングによって回路パタ
ーン６４を形成したものである。この回路パターン６４
は、後記するバイアホールを形成する位置にある小孔６
６を含む。この上層基板６２は、前記最下層基板５０Ａ
にプリプレグ６８を介して積層され、一体化して多層積
層板とする（図１の（Ｅ））。
【００２０】この多層積層板７０には、上層基板６２か
ら小孔６６に紫外線レーザ７２が照射され、小孔６６に
連続するバイアホール孔７４の孔あけ加工が施される
（図２の（Ｆ））。ここに紫外線レーザ７２としては、
例えば短波長で平均出力が大きなパルスを出力する紫外
域エキシマレーザ（波長３０８ｎｍ）を用いることがで
きる。
ら小孔６６に紫外線レーザ７２が照射され、小孔６６に
連続するバイアホール孔７４の孔あけ加工が施される
（図２の（Ｆ））。ここに紫外線レーザ７２としては、
例えば短波長で平均出力が大きなパルスを出力する紫外
域エキシマレーザ（波長３０８ｎｍ）を用いることがで
きる。
【００２１】このレーザー７２は熱伝導性が悪い上層基
板６２の絶縁層に孔をあけるが、最下層基板５０Ａの回
路パターン６０に対しては、この回路パターン６０の銅
めっき層５８が熱伝導性が良いので孔をあけることがな
い。このため図の（Ｆ）に示すように上層基板６２だけ
を貫通して下層基板５０Ａの回路パターン６０まで達す
るバイアホール孔７４が正確に形成される。
板６２の絶縁層に孔をあけるが、最下層基板５０Ａの回
路パターン６０に対しては、この回路パターン６０の銅
めっき層５８が熱伝導性が良いので孔をあけることがな
い。このため図の（Ｆ）に示すように上層基板６２だけ
を貫通して下層基板５０Ａの回路パターン６０まで達す
るバイアホール孔７４が正確に形成される。
【００２２】この多層積層板７０は、その下層基板５０
Ａ側の面がマスキング剤７６で覆われ、金属めっき例え
ば銅めっきが施される。この処理により、上層基板６２
の上面の回路パターン６４とバイアホール孔７４内壁と
に銅めっき層７８が形成される。この処理により多層積
層板７０の内・外層回路パターンの電気接続が行われ
る。なおこのめっき処理はスルーホールめっきと同様
に、無電解銅めっきによりバイアホール孔７４の内壁に
導電性を付与した後、電解銅めっきを行うことによりな
される。ここに用いるマスキング剤７６としてはシート
状のドライフィルムレジストを用いることができる。
Ａ側の面がマスキング剤７６で覆われ、金属めっき例え
ば銅めっきが施される。この処理により、上層基板６２
の上面の回路パターン６４とバイアホール孔７４内壁と
に銅めっき層７８が形成される。この処理により多層積
層板７０の内・外層回路パターンの電気接続が行われ
る。なおこのめっき処理はスルーホールめっきと同様
に、無電解銅めっきによりバイアホール孔７４の内壁に
導電性を付与した後、電解銅めっきを行うことによりな
される。ここに用いるマスキング剤７６としてはシート
状のドライフィルムレジストを用いることができる。
【００２３】このようにバイアホール７４Ａを形成し、
その後マスキング剤７６を剥離した多層積層板７０に
は、図２の（Ｇ）に示すようにアクションピン８０が取
付けられる。このアクションピンは前記したスルーホー
ル５６に挿入され機械的に固定されるピンであり、スル
ーホール５６の内壁に押圧される爪８２を有するもので
ある。なおこのアクションピン８０の一端はスルーホー
ル５６から突出し、この突出部は前記したリードピン１
８（図３）と同じ形状（長さおよび径）となっている。
その後マスキング剤７６を剥離した多層積層板７０に
は、図２の（Ｇ）に示すようにアクションピン８０が取
付けられる。このアクションピンは前記したスルーホー
ル５６に挿入され機械的に固定されるピンであり、スル
ーホール５６の内壁に押圧される爪８２を有するもので
ある。なおこのアクションピン８０の一端はスルーホー
ル５６から突出し、この突出部は前記したリードピン１
８（図３）と同じ形状（長さおよび径）となっている。
【００２４】この多層積層板の上面すなわち上層基板６
２側の面ａ（図２の（Ｇ）参照）には、回路パターン６
４が形成され、この面ａの全体が部品実装可能な領域と
なる。このため複数のＩＣチップを実装したり、ＩＣチ
ップと共に表面実装型の抵抗、コンデンサなどの電子部
品の実装も可能になる。このように複数の電子部品を実
装することにより、回路の高密度化は一層高められる。
部品実装後全体を気密封止してＰＧＡ型のＩＣ、特にハ
イブリッドＩＣが出来上がる。
２側の面ａ（図２の（Ｇ）参照）には、回路パターン６
４が形成され、この面ａの全体が部品実装可能な領域と
なる。このため複数のＩＣチップを実装したり、ＩＣチ
ップと共に表面実装型の抵抗、コンデンサなどの電子部
品の実装も可能になる。このように複数の電子部品を実
装することにより、回路の高密度化は一層高められる。
部品実装後全体を気密封止してＰＧＡ型のＩＣ、特にハ
イブリッドＩＣが出来上がる。
【００２５】以上の実施例では下層基板５０Ａと上層基
板６２とを積層し、各基板５０Ａおよび６２の両面にそ
れぞれ回路層を形成したから、４層の回路を有すること
になる。しかし本発明は４層以上の多層回路を有するも
のも包含する。この場合最下層の基板が前記実施例の下
層基板５０Ａに対応し、最下層および中間層の基板を本
発明の上層基板６２に対応させることができる。
板６２とを積層し、各基板５０Ａおよび６２の両面にそ
れぞれ回路層を形成したから、４層の回路を有すること
になる。しかし本発明は４層以上の多層回路を有するも
のも包含する。この場合最下層の基板が前記実施例の下
層基板５０Ａに対応し、最下層および中間層の基板を本
発明の上層基板６２に対応させることができる。
【００２６】
【発明の効果】請求項１の発明は以上のように、プリン
ト配線板を多層化し、バイアホールで内外層回路間の接
続を行う一方、下層基板に設けたスルーホールにアクシ
ョンピンを機械的に固定したものであるから、上層基板
の上面には電子部品を搭載するための広い領域を確保す
ることができる。このため複数の部品を搭載し、実装密
度を向上させたＰＧＡ型のＩＣを得ることが可能になる
（請求項２）。この発明は特にハイブリッドＩＣに好適
となる。
ト配線板を多層化し、バイアホールで内外層回路間の接
続を行う一方、下層基板に設けたスルーホールにアクシ
ョンピンを機械的に固定したものであるから、上層基板
の上面には電子部品を搭載するための広い領域を確保す
ることができる。このため複数の部品を搭載し、実装密
度を向上させたＰＧＡ型のＩＣを得ることが可能になる
（請求項２）。この発明は特にハイブリッドＩＣに好適
となる。
【００２７】またアクションピンは下層基板のスルーホ
ールに機械的に固定され、上層基板を貫通しないから、
上層基板にはアクションピンの配置による影響を受ける
ことなく回路パターンを形成することができる。このた
め回路パターンの設計自由度が著しく向上する。なお本
発明は上層基板に１つのＩＣチップを搭載したものも包
含するのは勿論である。請求項３の発明によれば、この
ＰＧＡパッケージのプリント配線板の製造方法が提供さ
れる。
ールに機械的に固定され、上層基板を貫通しないから、
上層基板にはアクションピンの配置による影響を受ける
ことなく回路パターンを形成することができる。このた
め回路パターンの設計自由度が著しく向上する。なお本
発明は上層基板に１つのＩＣチップを搭載したものも包
含するのは勿論である。請求項３の発明によれば、この
ＰＧＡパッケージのプリント配線板の製造方法が提供さ
れる。
【図１】本発明の一実施例における製造工程前半を示す
図
図
【図２】同じく製造工程後半を示す図
【図３】従来の構造を示す図
５０ 銅張積層板 ５０Ａ 下層基板 ５６ スルーホール ６２ 上層基板 ６６ バイアホール用の小孔 ６８ プリプレグ ７０ 多層積層板 ７２ 紫外線レーザ ７４ バイアホール孔 ７４Ａ バイアホール ７６ マスキング剤 ８０ アクションピン
Claims (4)
- 【請求項１】 プリント配線板の一方の面に多数のピン
を突出させ、他方の面に表面実装部品を実装し気密封止
したＰＧＡ型パッケージにおいて、 前記プリント配線板は多層化され上層基板と下層基板の
回路パターンはバイアホールで接続される一方、前記下
層基板に設けたスルーホールにアクションピンが機械的
に固定されていることを特徴とするＰＧＡ型パッケー
ジ。 - 【請求項２】 前記プリント配線板の上層基板表面には
複数の表面実装品が実装されている請求項１のＰＧＡ型
パッケージ。 - 【請求項３】 一方の面に多数のピンを突出させ、他方
の面に表面実装部品を実装し気密封止したＰＧＡ型パッ
ケージ用のプリント配線板の製造方法において、以下の
工程を有することを特徴とするプリント配線板の製造方
法； ａ．銅張積層板からなる下層基板にアクションピン挿入
用のスルーホールをあける工程； ｂ．前記下層基板に金属めっきを施す工程； ｃ．前記下層基板にエッチングにより回路パターンを形
成する工程； ｄ．他の銅張積層板からなる上層基板にバイアホールに
対応する位置に小孔を有する回路パターンをエッチング
により形成する工程； ｅ．前記下層基板の一方の面にプリプレグを介して前記
他の上層基板を積層し接着して多層積層板とする工程； ｆ．前記多層積層板の前記上層基板側から前記下層基板
の回路パターンに達するバイアホールを加工する工程； ｇ．前記多層積層板にその下層基板側の面をマスキング
剤で覆って金属めっきを施してから、前記マスキング剤
を剥離する工程； ｈ．前記多層積層板の下層基板の前記スルーホールにア
クションピンを挿入し機械的に固定する工程。 - 【請求項４】 請求項３の工程ｆにおいて、バイアホー
ルは紫外線レーザにより孔あけ加工されるプリント配線
板の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6167568A JPH0817963A (ja) | 1994-06-28 | 1994-06-28 | Ｐｇａ型パッケージおよびそのプリント配線板の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6167568A JPH0817963A (ja) | 1994-06-28 | 1994-06-28 | Ｐｇａ型パッケージおよびそのプリント配線板の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0817963A true JPH0817963A (ja) | 1996-01-19 |
Family
ID=15852153
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6167568A Pending JPH0817963A (ja) | 1994-06-28 | 1994-06-28 | Ｐｇａ型パッケージおよびそのプリント配線板の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0817963A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001284809A (ja) * | 2000-04-03 | 2001-10-12 | Ibiden Co Ltd | 多層回路基板および、その製造方法 |
-
1994
- 1994-06-28 JP JP6167568A patent/JPH0817963A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001284809A (ja) * | 2000-04-03 | 2001-10-12 | Ibiden Co Ltd | 多層回路基板および、その製造方法 |
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