KR100704935B1 - 소자 내장 인쇄회로기판 및 그 제조방법 - Google Patents

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Abstract

소자 내장 인쇄회로기판 및 그 제조방법이 개시된다. (a) 하나 이상의 비아홀이 형성된 제1 기판의 비아홀 주변에 전도성 물질을 도포하는 단계, (b) 전도성 물질이 도포되어 있는 부분에 소자를 부착하는 단계, (c) 소자의 위치에 대응하여 관통홀이 천공되어 있는 제2 기판을 소자가 관통홀에 삽입되도록 제1 기판에 적층하는 단계, 및 (d) 제3 기판을 제2 기판에 적층하여 소자를 커버하는 단계를 포함하는 소자 내장 인쇄회로기판의 제조방법에 의하면, 소자와 기판과의 전기적 연결 패스의 길이가 최소화되어 노이즈가 개선되는 등 전기적 특성이 향상되고, 수평타입의 소자를 사용하므로 설계 자유도가 높아지며, 소자가 직접 연결되어 있는 2개 층에 대해 설계가 가능하므로 설계효율이 향상된다.
인쇄회로기판, 도전성 페이스트, 솔더(Solder) 페이스트, 소자, 내장

Description

소자 내장 인쇄회로기판 및 그 제조방법{Chip embedded PCB and method of the same}
도 1은 본 발명의 바람직한 일 실시예에 따른 소자 내장 인쇄회로기판의 제조방법을 나타낸 순서도.
도 2는 본 발명의 바람직한 일 실시예에 따른 소자 내장 인쇄회로기판의 제조공정을 도시한 개념도.
도 3은 도 2의 'A'부분에 대한 평면도.
도 4는 본 발명의 바람직한 다른 실시예에 따른 소자 내장 인쇄회로기판의 제조공정을 도시한 개념도.
도 5는 본 발명의 바람직한 또 다른 실시예에 따른 소자 내장 인쇄회로기판의 제조공정을 도시한 개념도.
도 6은 본 발명의 바람직한 일 실시예에 따른 소자 내장 인쇄회로기판의 구성을 나타낸 단면도.
<도면의 주요 부분에 대한 부호의 설명>
10 : 소자 12, 14 : 전극
20, 22 : 전도성 물질 30 : 제1 기판
40 : 제2 기판 50 : 제3 기판
60 : 제4 기판
본 발명은 인쇄회로기판에 관한 것으로, 보다 상세하게는 소자 내장 인쇄회로기판 및 그 제조방법에 관한 것이다.
최근 전자기기들의 부품 사이즈는 작아지고, 하나의 제품에 여러 가지 기능을 구비한 고사양 제품에 대한 요구는 증대되고 있다. 이러한 소비자의 욕구에 부응하기 위해 기존의 표면에 실장 되던 부품들이 기판 내부로 내장되고 있다. 하지만 이러한 내장(Embedding) 기술은 비용증가의 문제를 초래하게 되며, 이러한 비용증가는 소형화 및 전기적 특성의 향상을 통해 보상되어야 하는 실정이다. 즉, 내장(Embedding) 기판의 상용화를 활성화하기 위해서는 보다 저렴한 내장(Embedding) 기술이 필요하다.
종래에 내장(Embedding) 기술은 기판 내에 직접소자 또는 수동소자를 삽입하여 솔더링(solering)을 하지만 주로 수직타입의 소자를 이용하기 때문에 인덕턴스가 증가하고, 전력이나 그라운드 패스가 길어지는 문제가 있었다.
또한, 내장 소자와의 전기적 연결을 위해 레이저 비아홀을 형성하는 경우 그에 따른 가공비용 및 시간이 소요되며, 내장 소자의 전극이 파손될 우려가 있다. 이러한 문제는 내장되는 소자의 두께 편차가 클수록 심각한데, 레이저에 대한 전극의 영향력이 커져 용량값이 변화하게 되는 것이다.
한편, 동박 자재를 이용하여 소자를 내장하는 방식의 경우 동박 자체가 거의 종이와 같은 성질을 가지기 때문에 SMT(Surface Mounting Technology) 자체만으로는 성공 확률이 매우 적다는 문제가 있다.
수직타입의 소자를 솔더링하여 내장하는 종래기술로는 일본공개특허공보 제2005-26573호('부품내장 모듈의 제조방법')를 들 수 있다. 상기 발명은 수직 타입의 소자를 솔더 페이스트(Solder paste)를 이용하여 기판 내부에 고정시켜 내장하는 기술로서, 수직타입의 소자를 이용하기 때문에 인덕턴스가 증가하고, 전력이나 그라운드 패스가 길어지는 문제점을 단적으로 나타내고 있다.
또한 상기 발명은 소자의 내장을 위해 동박 자재를 이용함으로써 SMT 과정 또는 공정 간의 운반과정에서 파손의 문제가 발생할 수 있으며, 이러한 문제는 동박 자재를 고정하기 위한 패널의 특성치 등이 고려되지 않아 더욱 심각한 실정이다.
본 발명은 소자와 기판과의 전기적 연결 패스의 길이가 최소화되어 전기적 특성이 향상되고, 제조비용 및 시간이 절감되는 소자 내장 인쇄회로기판 및 그 제조방법을 제공하는 것이다.
또한, 본 발명은 레이저 가공에 따른 시간, 비용, 스트레스의 문제가 발생하지 않고, 동박을 이용한 내장방법에 비해 신뢰성이 향상된 소자 내장 인쇄회로기판 및 그 제조방법을 제공하는 것이다.
본 발명의 일측면에 따르면, (a) 하나 이상의 비아홀이 형성된 제1 기판의 비아홀 주변에 전도성 물질을 도포하는 단계, (b) 전도성 물질이 도포되어 있는 부분에 소자를 부착하는 단계, (c) 소자의 위치에 대응하여 관통홀이 천공되어 있는 제2 기판을 소자가 관통홀에 삽입되도록 제1 기판에 적층하는 단계, 및 (d) 제3 기판을 제2 기판에 적층하여 소자를 커버하는 단계를 포함하는 소자 내장 인쇄회로기판의 제조방법이 제공된다.
제3 기판의 소자에 대응하는 위치에 비아홀이 형성되고, 소자와 제3 기판 사이에 전도성 물질이 개재되는 것이 바람직하다. 전도성 물질은 도전성 페이스트 또는 솔더(Solder) 페이스트인 것이 바람직하다.
단계 (a)는 소자의 크기에 대응하여 스크린 프린팅 작업에 의해 수행될 수 있다. 제1 기판 및 제3 기판은 동박적층판(CCL)이고, 제2 기판은 PPG(Prepreg)기판인 것이 바람직하다. 소자는 상면과 하면에 각각 전극이 형성되어 있는 것이 바람직하다.
단계 (d) 이후에, (e) 비아홀에 도금을 실시하여, 제1 기판의 외표면에 형성되는 내층회로와 소자를 전기적으로 연결하는 단계를 더 포함할 수 있다. 단계 (e) 이후에, (f) 제1 기판 또는 제3 기판의 외측에 제4 기판을 적층하고, 제4 기판의 표면에 외층회로를 형성하고, 외층회로 위에 PSR(Photo Solder Resist)을 도포하고, 노광 및 현상을 포함하는 표면처리 작업을 수행하는 단계를 더 포함할 수 있다.
내층회로와 외층회로는 IVH(Interstitial Via Hole)에 의해 전기적으로 연결되는 것이 바람직하다.
또한, 하나 이상의 비아홀이 형성된 제1 기판과, 비아홀을 커버하며 제1 기 판에 부착되는 소자와, 소자의 위치에 대응하여 관통홀이 천공되며, 관통홀에 소자가 삽입되도록 제1 기판에 적층되는 제2 기판과, 제2 기판을 커버하는 제3 기판을 포함하되, 소자는 전도성 물질을 개재하여 제1 기판에 부착되는 소자 내장 인쇄회로기판이 제공된다.
제3 기판의 소자에 대응하는 위치에 비아홀이 형성되고, 소자와 제3 기판 사이에 전도성 물질이 개재되는 것이 바람직하다. 전도성 물질은 도전성 페이스트 또는 솔더(Solder) 페이스트인 것이 바람직하다.
소자는 상면과 하면에 각각 전극이 형성되어 있는 것이 바람직하다. 비아홀에 도금층이 형성되어, 제1 기판의 외표면에 형성되는 내층회로와 소자는 전기적으로 연결될 수 있다.
제1 기판 또는 제3 기판의 외측에 제4 기판이 적층되고, 제4 기판의 외표면에는 PSR 도포층에 노광 및 현상을 포함하는 표면처리가 수행된 외층회로가 형성될 수 있다. 내층회로와 외층회로는 IVH(Interstitial Via Hole)에 의해 전기적으로 연결될 수 있다.
이하, 본 발명에 따른 소자 내장 인쇄회로기판 및 그 제조방법의 바람직한 실시예를 첨부도면을 참조하여 상세히 설명하기로 하며, 첨부 도면을 참조하여 설명함에 있어, 도면 부호에 상관없이 동일하거나 대응하는 구성 요소는 동일한 참조번호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.
인쇄회로기판의 제조에는 일반적으로 수평방향의 회로제작보다 수직방향의 회로제작에 더 많은 비용이 소요된다. 한편, 최근의 인쇄회로기판은 한 층씩 쌓아 올리는 빌드업(Build up) 공법이 주류를 이루고 있는데, 상기 공법은 일정한 공정을 수 차례 반복하는 사이클을 가지며, 이러한 반복 사이클 또한 공정비용을 증가시키는 요인이 된다.
수직타입의 MLCC와 같은 소자를 내장하는 기술의 경우에는 인쇄회로기판의 한층만을 이용할 수 밖에 없기 때문에 설계 자유도가 좋지 않으며, 전원이나 그라운드 패스가 길어져 인덕턴스가 증가하게 된다. 본 발명 소자 내장 인쇄회로기판 제조방법은 이와 같은 부분을 개선한 것으로, 전원이나 그라운드 패스가 최소화되고 일괄 적층법에 의해 제조되므로 비용절감 효과도 우수하다.
따라서, 본 발명에 따른 소자 내장(Embedding) 기술은 패스단축 및 비용절감을 위해 도전성 페이스트 혹은 솔더(Solder) 페이스트를 활용하여 수직방향 회로제작에 소요되는 비용을 절감한 것이다.
본 발명에 따르면, 도전성 페이스트 혹은 솔더(Solder) 페이스트를 이용하여 소자를 내장하고, 소자와 기판 간의 연결부위는 레이져 가공 대신 미리 천공되어 있던 비아홀에 도금을 수행하여 검증된 방법으로 안전하게 전기적 연결을 구현할 수 있다.
레이저 가공의 경우 한 판넬에 소자가 많이 들어갈수록 가공시간이 길어지게 되는데, 본 발명에서는 이와 달리 소자를 내장하기 전에 미리 드릴링 또는 펀칭으로 기판(프리프레그 또는 단면 동박적층판(CCL))에 비아홀을 형성하므로, 가공비가 저렴하고 가공시간도 대폭 단축되게 된다.
또한, 동박에 소자를 실장하는 과정에서 뒤틀림(warpage)이 발생할 수 있는데,미리 천공된 비아홀에 전도성 물질을 도포하여 소자를 부착하는 본 발명의 경우 이러한 문제점에 대해서도 개선되는 효과가 있다.
따라서, 본 발명은 도전성 페이스트 또는 솔더(Solder) 페이스트 등을 사용하여 소자를 안전하게 내장할 수 있으므로, 종래 방식의 내장(Embedding) 기술에 비해 비용절감, 가공시간 단축 및 신뢰성 측면에서 효과적인 공법이다.
도 1은 본 발명의 바람직한 일 실시예에 따른 소자 내장 인쇄회로기판의 제조방법을 나타낸 순서도이고, 도 2는 본 발명의 바람직한 일 실시예에 따른 소자 내장 인쇄회로기판의 제조공정을 도시한 개념도이고, 도 3은 도 2의 'A'부분에 대한 평면도이다. 도 1 내지 도 3을 참조하면, 소자(10), 전극(12, 14), 전도성 물질(20, 22), 제1 기판(30), 제2 기판(40), 관통홀(42), 제3 기판(50), 비아홀(32, 52), 도금층(34, 54), 제4 기판(60), IVH(62)가 도시되어 있다.
본 발명 소자 내장 인쇄회로기판 제조방법은 소자를 내장하기 전에 미리 기판에 비아홀을 천공해 놓고, 상기 비아홀에 전도성 물질을 개재하여 소자를 부착하여 소자를 기판 내에 내장한 다음, 비아홀을 도금하고 외부의 회로와 전기적으로 연결함으로써 종래에 레이저 드릴링에 의한 비아홀 가공에 따른 비용 및 시간을 절감할 수 있는 방법이다.
즉, 먼저 제1 기판(30)에 비아홀(32)을 천공하고, 천공된 비아홀(32) 주변에 전도성 물질(20)을 도포한다(100). 비아홀(32)의 수는 내장할 소자(10)의 수에 따라 천공하며, 다만 하나의 소자라 하더라도 접속 부위가 많은 경우에는 그 접속 부위의 수에 따라 천공한다. 제1 기판(30)에 비아홀(32)을 천공하는 과정은 여러 장의 제1 기판(30)을 겹쳐 놓고 수행될 수 있어 생산성 향상에 기여하며, 종래에 소자를 내장한 후 비아홀을 천공하는 가공과정에 비하면 작업의 용이성 및 비용절감의 효과가 상당하다고 볼 수 있다.
전도성 물질(20)은 도전성 페이스트 또는 솔더(Solder) 페이스트와 같이 소자(10)를 제1 기판(30)에 부착시키는 역할과 전기적으로 연결시키는 역할을 동시에 하는 재료가 바람직하다. 다만, 본 발명이 반드시 전도성 물질로서 도전성 페이스트 또는 솔더(Solder) 페이스트에 한정되는 것은 아니며, 동등한 역할을 할 수 있는 재료로서 당업자에게 자명한 범위 내의 모든 재료가 포함될 수 있음은 물론이다.
전도성 물질(20)은 비아홀 주변에 도포되어 소자(10)를 제1 기판(30)에 부착시키는 역할을 하며, 비아홀 주변은 비아홀(32)보다 넓고 소자(10)보다 좁은 범위인 것이 바람직하다(도 3 참조). 전도성 물질(20)의 도포는 다양한 방법으로 수행될 수 있으며, 본 실시예에서는 스크린 프린팅 작업에 의해 전도성 물질(20)이 도포된다. 도 3을 참조하면, 스크린 프린팅으로 인해 전도성 물질(20)이 도포되는 영역의 일부(21)에 전도성 물질(20)이 도포되지 않은 것을 볼 수 있다.
다음으로, 이와 같이 전도성 물질(20)이 도포되어 있는 부분에 소자(10)를 부착한다(110). 소자(10)를 부착함으로써 소자(10)가 기판에 고정됨과 동시에 소자(10)의 전극(12, 14)과 전도성 물질(20)이 전기적으로 연결되어야 하므로, 소자(10)의 전극(12, 14)이 상면과 하면에 형성되어 있는 '수평타입'의 소자를 사용하 는 것이 바람직하다. 다만, 본 발명이 반드시 수평타입의 소자를 사용하는 것에 한정되는 것은 아니며, 전극 부분을 전도성 물질이 도포되어 있는 부분에 부착함으로써 소자에 전기적 연결이 구현될 수 있는 범위 내에서 좌, 우에 전극이 형성되어 있는 '수직타입'의 소자도 사용할 수 있음은 당업자에게 자명하다.
본 발명에서는 소자(10)를 전도성 물질(20)이 도포되어 있는 부분에 부착하기 때문에 종래에 동박에 소자를 실장하여 내장하는 기술에 비하여 소자가 안정적으로 기판에 고정될 수 있어 내장의 신뢰성이 향상된다.
다음으로, 제1 기판(30)에 부착된 소자(10)의 위치에 대응하는 관통홀(42)이 천공되어 있는 제2 기판(40)을 소자(10)가 관통홀(42)에 삽입되도록 제1 기판(30)에 적층한다(120). 제2 기판(40)은 소자(10)가 내장되는 층(layer)을 형성하는 기능을 하며 따라서 PPG와 같이 절연기판인 것이 바람직하다. 다만, 필요에 따라서는 단면 또는 양면에 회로가 형성되는 동박적층판을 제2 기판으로서 사용할 수 있으며, 형성된 회로와 내장 소자는 전기적으로 연결 또는 절연될 수 있다.
다음으로, 제3 기판(50)을 제2 기판(40)에 적층하여 소자(10)를 커버하여 내장한다(130). 제3 기판(50)은 제1 기판(30)에 대응하는 구성요소로서, 내장된 소자(10)의 전극(14)에 대응하는 위치에 비아홀(52)을 형성하여 소자(10)와 외부 회로간의 전기적 연결을 구현한다. 제1 기판(30)에 형성되는 각 비아홀(32)마다 하나의 소자(10)를 부착하여 내장할 경우에는 제3 기판(50)에도 제1 기판(30)과 동일한 위치에 비아홀(52)을 형성하여 소자(10)의 양 전극(12, 14)이 외부의 회로와 전기적으로 연결되도록 한다.
소자(10)와 제3 기판(50)의 결합부위에도 제1 기판(30)과 마찬가지로 전도성 물질(22)이 개재되는 것이 좋다. 도전성 페이스트 또는 솔더(Solder) 페이스트의 경우 소자(10)의 두께에 따른 공차를 흡수하는 역할도 할 수 있으므로 소자(10)의 내장 및 전기적 연결에 대한 신뢰성이 향상될 수 있다. 다만, 본 발명이 소자(10)와 제3 기판(50)과의 전기적 연결을 위해 반드시 전도성 물질(22)을 사용하는 것에 한정되는 것은 아니며, 당업자에게 자명한 범위 내에서 다른 방법에 의해 연결될 수 있음은 물론이다.
제1 기판(30) 및 제3 기판(50)은 동박적층판(CCL)이고, 제2 기판(40)은 PPG기판인 것이 바람직하다. 제1 기판(30) 및 제3 기판(50)은 내장된 소자(10)와 전기적으로 연결될 수 있는 회로를 형성하기 위해 단면 또는 양면에 동박이 적층된 기판이 좋으며, 제2 기판(40)은 소자(10)를 내장시키기 위해 소자(10)의 두께 만큼을 천공한 절연기판인 것이 좋다.
따라서 본 발명에 따라 복수의 소자(10)를 보다 효율적으로 내장시키기 위해서는 한 번의 제2 기판(40) 적층공정으로 복수의 소자(10)를 모두 내장할 수 있도록 각 소자(10)의 두께가 균일한 것을 사용하는 것이 바람직하다. 이를 위해 두께가 다른 소자 대신 두께가 균일한 복수의 소자를 병렬로 연결하여 사용할 수도 있다.
다만, 본 발명이 제2 기판(40)으로서 반드시 PPG기판에 한정되는 것은 아니며, 소자(10), 제1 기판(30) 및 제3 기판(50)과의 전기적 접속이 문제되지 않는 범위 내에서 동박적층판(CCL) 등 다른 종류의 기판도 사용될 수 있음은 물론이다.
한편, 제2 기판(40)에는 소자(10)가 내장되는 부분에 소자(10)가 삽입될 수 있는 관통홀(42)이 형성되므로, 제2 기판(40)은 도포된 전도정 물질(20, 22)의 위치를 고정시켜주는 역할도 하게 된다.
다음으로, 비아홀(32)에 도금을 실시하여 도금층(34)을 형성함으로써, 제1 기판(30)의 외표면에 형성되는 내층회로와 소자(10)를 전기적으로 연결한다(140). 이와 같은 공정은 제3 기판(50)에 비아홀(52)을 형성하고 전도성 물질(22)을 사용하여 소자(10)와의 전기적 연결을 구현하는 경우 제3 기판에도 동일하게 적용될 수 있다.
제1 기판(30) 및 제3 기판(50)의 외표면에 회로(내층회로)가 형성되어 있는 경우에는 비아홀(32, 52)에 도금을 실시하여 도금층(34, 53)을 형성함으로써 내장된 소자(10)와 내층회로를 전기적으로 연결할 수 있으며, 비아홀(32, 52)에 도금을 실시하여 제1 기판(30) 및 제3 기판(50)의 외표면의 동박층과 전기적 연결을 구현한 후 제1 기판(30) 및 제3 기판(50)의 외표면에 내층회로를 형성할 수도 있다. 즉, 비아홀(32, 52)에 전도성 물질(20, 22)을 도포하여 소자(10)를 부착한 후 비아홀(32, 52)에 도금층(34, 53)을 형성함으로써 소자(10)와 내층회로와의 전기적 연결이 구현되는 것이다.
다음으로, 제1 기판(30) 또는 제3 기판(50)의 외측에 제4 기판(60)을 적층하고, 제4 기판(60)의 표면에 외층회로를 형성하고, 외층회로 위에 PSR을 도포하고, 노광 및 현상을 포함하는 표면처리 작업을 수행하여 소자 내장 인쇄회로기판을 완성한다(150).
외층회로의 구성 및 제조방법은 종래의 인쇄회로기판 제조공정과 동일하므로 여기에서는 이에 대한 설명은 생략한다. 이와 같이 소자를 내장한 기판의 표면처리 작업을 완료한 후에는 필요에 따라 IVH(Interstitial Via Hole)(62)를 형성하여 내층회로와 외층회로 간의 전기적 연결을 구현하게 된다.
도 2를 참조하여 본 발명의 일 실시예에 따른 인쇄회로기판 제조 순서를 간단히 설명하면 다음과 같다.
도 2의 (a)와 같이 제1 기판(30) 및 제3 기판(50)인 단면 동박적층판에 비아홀(32, 52)을 형성하기 위해 2개층을 적층한다. 도 2의 (b)와 같이 드릴링 또는 펀칭 등의 방법으로 비아홀(32, 52)을 형성한다.
도 2의 (c)와 같이 제1 기판(30) 및 제3 기판(50)의 소자부착 부분에 도전성 페이스트(20, 22)를 도포한다. 비아홀(32) 주변에 도전성 페이스트(20, 22)를 도포하는 영역은 도 3과 같이 소자의 크기에 대응하며, 도전성 페이스트(20)의 도포는 스크린 프린팅 작업에 의해 수행된다. 한편, 도 2의 (c)와 같이 제1 기판(30)에 도전성 페이스트(20)가 도포된 부분에는 내장될 소자(10)를 부착한다.
도 2의 (d)와 같이 제2 기판인 PPG기판(40)을 천공하여 관통홀(42)을 형성하고, 제2 기판(40)에 천공된 관통홀(42)과 소자(10)의 위치를 수직으로 일치시켜 제2 기판(40)을 적층한다. 제2 기판(40) 위에 제3 기판(50)을 적층하여 소자(10)를 커버함으로써 적층작업이 완료된다.
도 2의 (e)와 같이 적층작업이 완료된 제1 기판(30) 및 제3 기판(50)의 외측의 비아홀(32, 52)에 도금을 실시하여 소자(10)와 제1 기판(30) 및 제3 기판(50) 의 외표면의 동박층을 전기적으로 연결하고 제1 기판(30) 및 제3 기판(50)의 동박층에 내층회로를 형성한다.
도 2의 (f)와 같이 제1 기판(30) 및 제3 기판(50)에 제4 기판(60)을 더 적층한다. 제4 기판(60) 외에도 소자(10)를 내장할 인쇄회로기판의 구성에 따라 계속적으로 기판의 적층이 추가될 수 있다.
도 2의 (g)와 같이 레이저 드릴 공정을 진행하여 IVH(Interstitial via hole)(62)를 형성한다. 마지막으로 적층이 완료된 인쇄회로기판에 외층회로를 형성하고, 외층회로 위에 PSR을 도포하고 노광 및 현상하여 표면처리를 한다.
도 4는 본 발명의 바람직한 다른 실시예에 따른 소자 내장 인쇄회로기판의 제조공정을 도시한 개념도이다. 도 4를 참조하면, 소자(10), 전극(12, 14), 전도성 물질(20, 22), 제1 기판(30a), 제2 기판(40), 관통홀(42), 제3 기판(50a), 비아홀(32a, 52a), 도금층(34, 54), 제4 기판(60), IVH(62)가 도시되어 있다.
도 2에서는 제1 기판과 제3 기판이 동박적층판인 것으로 하여 설명하였으나, 본 발명 인쇄회로기판 제조방법이 반드시 이에 한정되는 것은 아니며, 제1 기판 또는 제 3기판을 C-stage의 프리프레그(prepreg) 기판으로도 할 수 있다. 이 경우 기판의 적층이 완료된 후 내층회로 형성을 위한 도금공정이 비아홀에만 적용되는 것이 아니라 제1 기판 및 제3 기판의 외표면 전체에 적용된다는 차이가 있다.
본 실시예에서도 제1 기판(30a) 또는 제3 기판(50a)의 도전성 페이스트 도포 영역은 도 2에서와 마찬가지 이다. 즉, 도 3과 같은 영역에 대해 도전성 페이스트(20)를 스크린 프린팅 작업에 의해 도포한다.
도 4를 참조하여 본 발명의 바람직한 다른 실시예를 설명하면 다음과 같다.
도 4의 (a)와 같이 제1 기판(30a) 및 제3 기판(50a)인 C-stage의 프리프레그(prepreg) 기판에 비아홀(32a, 52a)을 형성하기 위해 2개층을 적층한다. 도 4의 (b)와 같이 드릴링 또는 펀칭 등의 방법으로 비아홀(32a, 52a)을 형성한다.
도 4의 (c)와 같이 제1 기판(30a) 및 제3 기판(50a)의 소자(10)부착 부분에 도전성 페이스트(20, 22)를 도포한다. 비아홀(32a, 52a) 주변에 도전성 페이스트(20, 22)를 도포하는 영역은 도 3과 같이 소자(10)의 크기에 대응하며, 도전성 페이스트(20, 22)의 도포는 스크린 프린팅 작업에 의해 수행된다. 한편, 도 4의 (c)와 같이 제1 기판(30a)에 도전성 페이스트(20)가 도포된 부분에는 내장될 소자(10)를 부착한다.
도 4의 (d)와 같이 제2 기판인 PPG기판(40)에 드릴링에 의한 천공을 하고, 제2 기판(40)에 천공된 관통홀(42)와 소자(10)의 위치를 수직으로 일치시켜 제2 기판(40)을 적층한다. 제2 기판(40) 위에 제3 기판(50a)을 적층하여 소자(10)를 커버함으로써 적층작업이 완료된다.
도 4의 (e)와 같이 적층작업이 완료된 제1 기판(30a) 및 제3 기판(50a)의 외표면에 도금을 실시하여 도금층(34, 52)을 형성함으로써, 소자(10)와 제1 기판(30a) 및 제3 기판(50a)의 외표면의 도금층을 전기적으로 연결하고 제1 기판(30a) 및 제3 기판(50a)의 도금층에 내층회로를 형성한다. 도 2에서와 달리 제1 기판(30a) 및 제3 기판(50a)의 외표면 전체에 도금을 실시한다.
도 4의 (f)와 같이 제1 기판(30a) 및 제3 기판(50a)에 제4 기판(60)을 더 적층한다. 제4 기판(60) 외에도 소자(10)를 내장할 인쇄회로기판의 구성에 따라 계속적으로 기판의 적층이 추가될 수 있다.
도 4의 (g)와 같이 레이저 드릴 공정을 진행하여 IVH(Interstitial via hole)(62)를 형성한다. 마지막으로 적층이 완료된 인쇄회로기판에 외층회로를 형성하고, 외층회로 위에 PSR을 도포하고 노광 및 현상하여 표면처리를 한다.
도 5는 본 발명의 바람직한 또 다른 실시예에 따른 소자 내장 인쇄회로기판의 제조공정을 도시한 개념도이다. 도 5를 참조하면, 소자(10a), 접속부(12a, 14a), 전도성 물질(20, 22), 제1 기판(30a), 제2 기판(40), 관통홀(42a), 제3 기판(50a), 비아홀(32a, 52a), 도금층(34, 54), 제4 기판(60), IVH(62)가 도시되어 있다.
도 2 및 도 4에서는 내장되는 소자가 한 쌍의 전극을 구비한 경우에 대해 설명하였으나, 본 발명 인쇄회로기판 제조방법이 반드시 이에 한정되는 것은 아니며 수직타입의 소자 또는 IC 소자와 같이 전기적 연결을 위한 접속 부위가 많은 소자의 경우에도 적용될 수 있다. 이 경우 전술한 바와 같이 하나의 소자를 내장하더라도 접속부의 수에 따라 제1 기판 또는 제3 기판에 비아홀을 천공한다.
본 실시예에서도 제1 기판 또는 제3 기판의 도전성 페이스트 도포 영역은 도 2에서와 마찬가지 이다. 즉, 도 3과 같은 영역에 대해 도전성 페이스트를 스크린 프린팅 작업에 의해 도포한다.
도 5를 참조하여 본 발명의 바람직한 또 다른 실시예를 설명하면 다음과 같다.
도 5의 (a)와 같이 제1 기판(30a) 및 제2 기판(50a)인 C-stage의 프리프레그(prepreg) 기판에 비아홀(32a, 52a)을 형성하기 위해 2개층을 적층한다. 도 5의 (b)와 같이 드릴링 또는 펀칭 등의 방법으로 비아홀(32a, 52a)을 형성한다. 비아홀(32a, 52a)의 위치는 도 2 및 도 4와 같이 내장되는 소자의 위치에 대응하는 것이 아니라, 소자(10a)의 접속부(12a, 14a)의 위치에 대응하여 형성한다.
도 5의 (c)와 같이 제1 기판(30a) 및 제3 기판(50a)의 소자부착 부분에 도전성 페이스트(20, 22)를 도포한다. 비아홀(32a, 52a) 주변에 도전성 페이스트(20, 22)를 도포하는 영역은 도 3과 같이 소자(10a)의 크기에 대응하며, 도전성 페이스트(20, 22)의 도포는 스크린 프린팅 작업에 의해 수행된다. 한편, 도 5의 (c)와 같이 제1 기판(30a)에 도전성 페이스트(20)가 도포된 부분에 접속부(12a)가 연결되도록 소자(10a)를 부착한다.
도 5의 (d)와 같이 제2 기판인 PPG기판(40)에 드릴링에 의한 천공을 하고, 제2 기판(40)에 천공된 관통홀(42a)와 소자(10a)의 위치를 수직으로 일치시켜 제2 기판(40)을 적층한다. 제2 기판(40) 위에 제3 기판(50a)을 적층하여 소자(10a)를 커버함으로써 적층작업이 완료된다.
도 5의 (e)와 같이 적층작업이 완료된 제1 기판(30a) 및 제3 기판(50a)의 외표면에 도금을 실시하여 도금층(34, 54)을 형성함으로써, 소자(10a)와 제1 기판(30a) 및 제3 기판(50a)의 외표면의 도금층을 전기적으로 연결하고 제1 기판(30a) 및 제3 기판(50a)의 도금층에 내층회로를 형성한다. 도 4와 마찬가지로 제1 기판(30a) 및 제3 기판(50a)의 외표면 전체에 도금을 실시한다. 한편, 도 2에서와 마찬 가지로 제1 기판 및 제3 기판으로 동박적층판을 사용할 경우에는 외표면 전체가 아니라 비아홀의 표면에만 도금을 실시하면 된다.
도 5의 (f)와 같이 제1 기판(30a) 및 제3 기판(50a)에 제4 기판(60)을 더 적층한다. 제4 기판(60) 외에도 소자(10a)를 내장할 인쇄회로기판의 구성에 따라 계속적으로 기판의 적층이 추가될 수 있다.
도 5의 (g)와 같이 레이저 드릴 공정을 진행하여 IVH(Interstitial via hole)(62)를 형성한다. 마지막으로 적층이 완료된 인쇄회로기판에 외층회로를 형성하고, 외층회로 위에 PSR을 도포하고 노광 및 현상하여 표면처리를 한다.
도 6은 본 발명의 바람직한 일 실시예에 따른 소자 내장 인쇄회로기판의 구성을 나타낸 단면도이다. 도 6을 참조하면, 소자(10), 전극(12, 14), 전도성 물질(20, 22), 제1 기판(30), 제2 기판(40), 관통홀(42), 제3 기판(50), 비아홀(32, 52), 도금층(34, 54), 제4 기판(60), IVH(62)가 도시되어 있다.
본 발명 소자 내장 인쇄회로기판 제조방법에 의해 제조되는 인쇄회로기판은, 내장될 소자(10)의 위치 또는 소자(10)의 접속부의 위치에 대응하여 비아홀(32)이 형성되어 있는 제1 기판(30)에 소자(10)가 도전성 페이스트 또는 솔더(Solder) 페이스트와 같은 전도성 물질(20)을 개재하여 부착되며, 그 상부에 소자(10)가 위치하는 부분이 천공되어 관통홀(42)이 형성되어 있는 제2 기판(40)이 적층되며, 그 상부에 제3 기판(50)이 적층됨으로써 소자(10)를 내장하게 되는 구조로 이루어진다.
통상 제1 기판(30) 및 제3 기판(50)은 프리프레그(prepreg) 또는 동박적층 판(CCL)이고, 제2 기판(40)은 절연기판인 PPG기판이 사용된다. 전술한 바와 같이 제3 기판(50)과 소자(10)의 전극과의 전기적 연결은, 제3 기판(50)의 소자(10)에 대응하는 위치에 비아홀(52)을 형성하고, 소자(10)와 제3 기판(50) 사이에 전도성 물질(22)이 개재함으로써 구현된다.
또한, 제1 기판(30) 또는 제3 기판(50)에는 필요에 따라 기판이 추가적으로 적층되며, 그 외표면에는 PSR 도포층에 노광 및 현상을 포함하는 표면처리가 수행된 외층회로가 형성된다.
본 발명에 따라 인쇄회로기판에 내장되는 소자는 상면과 하면에 각각 전극이 형성되어 있는 '수평타입'인 것이 바람직하다. 수평타입의 소자를 내장 한 후 비아홀에 도금층이 형성함으로써 제1 기판 및 제3 기판의 외표면에 형성되는 내층회로와 소자가 전기적으로 연결된다.
다만, 도 5에서 설명한 바와 같이 본 발명이 반드시 수평타입 소자에 한정되는 것은 아니며, 제1 기판 및 제3 기판에 천공된 비아홀에 전도성 물질을 도포하고 소자를 기판에 부착시킴과 동시에 전기적으로 연결할 수 있는 범위 내에서 수직타입 또는 IC 소자 등 다양한 형태의 소자를 내장할 수 있음은 전술한 바와 같다.
이 경우 소자의 전극 또는 접속부 중에서 제1 기판 또는 제3 기판에 접촉하나 전기적 절연이 필요한 부분은, 그에 상응하여 비아홀을 천공하지 않거나 절연물질을 개재하는 등 당업자에게 자명한 범위 내에서 전기적 절연이 구현되도록 해야 함은 물론이다.
본 발명의 기술 사상이 상술한 실시예에 따라 구체적으로 기술되었으나, 상 술한 실시예는 그 설명을 위한 것이지 그 제한을 위한 것이 아니며, 본 발명의 기술분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
이와 같은 구성을 갖는 본 발명에 의하면, 소자와 기판과의 전기적 연결 패스의 길이가 최소화되어 노이즈가 개선되는 등 전기적 특성이 향상되고, 수평타입의 소자를 사용하므로 설계 자유도가 높아지며, 소자가 직접 연결되어 있는 2개 층에 대해 설계가 가능하므로 설계효율이 향상된다.
또한, 레이저 가공에 의하지 않고 소자를 내장할 수 있으므로 제조비용 및 시간이 절감되고, 스트레스 또는 전극부위가 파손되는 등의 문제가 발생하지 않는다.
또한, 미리 비아홀이 천공되어 있는 기판에 도전성 페이스트를 사용하여 일괄적층하게 되므로, 내장되는 소자의 수가 증가하더라도 종래에 소자 하나하나에 대응하여 레이저 가공에 소요되었던 가공시간 및 비용을 획기적으로 절감할 수 있다.
또한, 전도성 페이스트 등에 의해 소자를 보다 안정적으로 기판에 고정시킬 수 있으므로 동박을 이용한 내장방법에 비해 신뢰성이 향상된다.

Claims (16)

  1. (a) 하나 이상의 비아홀이 형성된 제1 기판의 상기 비아홀 주변에 전도성 물질을 도포하는 단계;
    (b) 상기 전도성 물질이 도포되어 있는 부분에 소자를 부착하는 단계;
    (c) 상기 소자의 위치에 대응하여 관통홀이 천공되어 있는 제2 기판을 상기 소자가 상기 관통홀에 삽입되도록 상기 제1 기판에 적층하는 단계; 및
    (d) 제3 기판을 상기 제2 기판에 적층하여 상기 소자를 커버하는 단계를 포함하는 소자 내장 인쇄회로기판의 제조방법.
  2. 제1항에 있어서,
    상기 제3 기판의 상기 소자에 대응하는 위치에 비아홀이 형성되고, 상기 소자와 상기 제3 기판 사이에 전도성 물질이 개재되는 소자 내장 인쇄회로기판의 제조방법.
  3. 제1항 또는 제2항에 있어서,
    상기 전도성 물질은 도전성 페이스트 또는 솔더(Solder) 페이스트인 소자 내장 인쇄회로기판의 제조방법.
  4. 제1항에 있어서,
    상기 단계 (a)는 상기 소자의 크기에 대응하여 스크린 프린팅 작업에 의해 수행되는 소자 내장 인쇄회로기판의 제조방법.
  5. 제1항에 있어서,
    상기 제1 기판 및 상기 제3 기판은 동박적층판(CCL)이고, 상기 제2 기판은 PPG(Prepreg)기판인 소자 내장 인쇄회로기판의 제조방법.
  6. 제1항에 있어서,
    상기 소자는 상면과 하면에 각각 전극이 형성되어 있는 소자 내장 인쇄회로 기판의 제조방법.
  7. 제1항에 있어서,
    상기 단계 (d) 이후에,
    (e) 상기 비아홀에 도금을 실시하여, 상기 제1 기판의 외표면에 형성되는 내 층회로와 상기 소자를 전기적으로 연결하는 단계를 더 포함하는 소자 내장 인쇄회로기판의 제조방법.
  8. 제7항에 있어서,
    상기 단계 (e) 이후에,
    (f) 상기 제1 기판 또는 상기 제3 기판의 외측에 제4 기판을 적층하고, 상기 제4 기판의 표면에 외층회로를 형성하고, 상기 외층회로 위에 PSR(Photo Solder Resist)을 도포하고, 노광 및 현상을 포함하는 표면처리 작업을 수행하는 단계를 더 포함하는 소자 내장 인쇄회로기판의 제조방법.
  9. 제8항에 있어서,
    상기 내층회로와 상기 외층회로는 IVH(Interstitial Via Hole)에 의해 전기적으로 연결되는 소자 내장 인쇄회로기판의 제조방법.
  10. 하나 이상의 비아홀이 형성된 제1 기판과;
    상기 비아홀을 커버하며 상기 제1 기판에 부착되는 소자와;
    상기 소자의 위치에 대응하여 관통홀이 천공되며, 상기 관통홀에 상기 소자 가 삽입되도록 상기 제1 기판에 적층되는 제2 기판과;
    상기 제2 기판을 커버하는 제3 기판을 포함하되,
    상기 소자는 전도성 물질을 개재하여 상기 제1 기판에 부착되는 소자 내장 인쇄회로기판.
  11. 제10항에 있어서,
    상기 제3 기판의 상기 소자에 대응하는 위치에 비아홀이 형성되고, 상기 소자와 상기 제3 기판 사이에 전도성 물질이 개재되는 소자 내장 인쇄회로기판.
  12. 제10항 또는 제11항에 있어서,
    상기 전도성 물질은 도전성 페이스트 또는 솔더(Solder) 페이스트인 소자 내장 인쇄회로기판.
  13. 제10항에 있어서,
    상기 소자는 상면과 하면에 각각 전극이 형성되어 있는 소자 내장 인쇄회로 기판.
  14. 제10항에 있어서,
    상기 비아홀에 도금층이 형성되어, 상기 제1 기판의 외표면에 형성되는 내층회로와 상기 소자는 전기적으로 연결되는 소자 내장 인쇄회로기판.
  15. 제14항에 있어서,
    상기 제1 기판 또는 상기 제3 기판의 외측에 제4 기판이 적층되고, 상기 제4 기판의 외표면에는 PSR(Photo Solder Resist) 도포층에 노광 및 현상을 포함하는 표면처리가 수행된 외층회로가 형성되는 소자 내장 인쇄회로기판.
  16. 제15항에 있어서,
    상기 내층회로와 상기 외층회로는 IVH(Interstitial Via Hole)에 의해 전기적으로 연결되는 소자 내장 인쇄회로기판.
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