JP2008182071A - 電子部品内蔵配線板及びその製造方法、並びに電子機器 - Google Patents

Abstract

【課題】本発明は、電子部品、特に厚みのある半導体素子やコンデンサを内蔵したプリント配線板の厚さの低減、および配線長の短縮化を目的とする。また、電子部品微細化による電極ピッチの微小化に対応できる電子部品内蔵基板を提供することを目的とする。
【解決手段】絶縁層と、絶縁層の境界において一面を露出させかつ残りの面が絶縁層に埋設された第一配線層と、前記絶縁層と境界を接しかつ絶縁層に埋設されていない第二配線層と、第一配線層と接続されかつ前記絶縁層に埋設された電子部品とを備えた電子部品内蔵基板とする。
【選択図】図１

Description

本発明は、能動素子、受動素子などの電子部品を絶縁層内部に埋め込まれた電子部品内蔵基板及びその製造方法、並びにこの電子部品内蔵基板を備えた電子機器に関する。

電子機器の小型化、高密度化に伴い、プリント配線板実装技術では小型化、高密度化が主要な課題となっている。そのため、プリント配線板の配線密度の増加、ＬＳＩなどの能動部品と抵抗やコンデンサなどの受動部品の小型化、また表面実装技術の改良による高密度実装化が進められている。

そのなかでも能動部品や受動部品を配線板内部に実装する部品内蔵配線板は、配線板の小型化を可能にするだけでなく、配線長の短縮を可能し、電気特性などの向上に寄与する技術として注目されている。また、配線長の短縮は、消費電力を低減することができるため、冷却部品を削減して基板を小型化することが可能で、また高速化も図ることができ、高密度化には必須の技術である。
以下に既に知られている電子部品の内蔵技術について例示する。

図８は従来の電子部品内蔵基板８００の断面図である。このように配線板の内部（絶縁層８１）に作製したキャビティ８２内に半導体素子８０ａをフリップチップ実装した構造について、特許文献１に記載されている。この構造における課題としては、配線板に実装可能な半導体素子の外部取り出し電極（バンプ８６）ピッチは実装する予定の配線層の配線密度（ここでは配線層８４ａ）に制限されることが挙げられる。

従来の半導体素子のバンプピッチは１２０μｍ程度であり、バンプ径は６０μｍ程度であったため、配線層８４ａに極端な微細化は求められなかったが、近年、バンプピッチ６０μｍ以下、バンプ径３０μｍ以下の半導体素子も開発及び実用化されようとしている。

このような狭ピッチの半導体素子を実装する接合方法としては、非導電性フィルム状接着剤ＮＣＦ（Ｎｏｎ−ｃｏｎｄｕｃｔｉｖｅ Ｆｉｌｍ）等を用い半導体素子のバンプと基板の電極を圧接する方法等が用いられている。この接合方法によりパッドピッチ６０μｍ、バンプ径３０μｍである半導体素子を基板に実装するためには、基板側の電極ピッチも６０μｍ、電極サイズ３０μｍの基板を用いることになる。

一般的にビルドアッププリント基板の配線ルールは、コア層が最小ピッチ１００μｍ、配線幅５０μｍであり、ビルドアップ層では最小ピッチ６０μｍ、配線幅３０μｍである。これらは層間接続ビアの仕様により決定された配線厚に依存している。

そのため、一般的なプリント配線板ではコア層には上述のような狭ピッチの半導体素子を実装することができず、ビルドアップ層に実装することになる。

図９に従来の電子部品内蔵基板の他の例を示す。ここでは、ビルドアップ層である配線層９３ｄに半導体素子９０が実装されている。

図９は配線層９３ａ、９３ｂを備えたコア層９１のそれぞれの面に、絶縁層９２ａ、９２ｂと配線層９３ｃ、９３ｄをビルドアップ形成して４層基板とし、このうち一方の面の配線層９３ｄに半導体素子９０を実装する。そして、この半導体素子を被覆する絶縁層９２ｄ、配線層９３ｆをビルドアップ形成する。半導体素子は一般的に厚みが１００μｍ以上あり、これを絶縁層に埋め込まなくてはならないことから、絶縁層９２ｄは一般的なビルドアップ配線板の絶縁層（３０〜８０μｍ）よりも厚くなる。そして、電子部品内蔵基板９００の反りを防ぐためには基板の対称性を考慮する必要があり、半導体素子９０を実装していない面にも、通常よりかなり厚い絶縁層をビルドアップ形成することになる。
特開平６−４５７６３号公報

このように、バンプピッチの小さい半導体素子はプリント基板のビルドアップ層に実装することになるが、この場合、半導体素子を埋め込む絶縁層だけでなく、他方の面にも通常よりかなり厚い絶縁層を積層する必要がある。

厚い絶縁層は、単に基板の薄型化を阻害するだけでなく、層間接続ビアの点からも問題となる。上述のように半導体素子の厚さは１００μｍ以上であり、絶縁層の厚さは半導体素子以上の厚さであるため、１５０μｍ以上にもなる。この絶縁層を介して層間の導通を図ろうとすると、ビア径が１００μｍ以下の微細なビアでは形成が困難であり、信頼性を保てないため大きなビアを形成することになる。そのため、プリント配線板の小型化が制限されるという問題、配線長が冗長になるという問題がある。

本発明は、上述の課題を解決するためになされたものであり、電子部品、特に厚みのある半導体素子やコンデンサを内蔵したプリント配線板の厚さの低減、および配線長の短縮化を目的とする。また、電子部品微細化による電極ピッチの微小化に対応できる電子部品内蔵基板を提供することを目的とする。

（１）本発明の電子部品内蔵基板は、絶縁層と、絶縁層の境界において一面を露出させかつ残りの面が絶縁層に埋設された第一配線層と、前記絶縁層と境界を接しかつ絶縁層に埋設されていない第二配線層と、第一配線層と接続されかつ前記絶縁層に埋設された電子部品とを備えているので、配線基板の厚みが薄くなり、第一配線層と第二配線層を短い距離で接続することができる。
（２）さらに、前記第一配線層の最小配線幅は前記第二配線層の最小配線幅よりも小さいため、狭ピッチの電極を備えた電子部品であっても確実に接続することができる。
（３）さらに、前記第一配線層は前記第二配線層よりも薄いため、微細な配線パターンを形成することができる。
（４）さらに、前記絶縁層の境界において露出している第一配線層の一面と前記第二配線層が接しているため、第一配線層と第二配線層は最短距離で接続することができる。
（５）そして、前記電子部品内蔵基板はさらに一又は複数の絶縁層と配線層を備え、第一配線層及び電子部品を埋設する絶縁層は当該電子部品内蔵基板内で最も厚く、かつ当該電子部品内蔵配線基板の厚さ方向で中心に位置するため、そりを抑えることができるとともに、絶縁層に埋設された電子部品の破損を抑え、接続信頼性を保つことができる。また、ビルドアップによる絶縁層が必要以上に厚くならないので、ビア径を小さくすることができるとともに、配線パターン及びランドを微細に形成することができる。また、配線長を短くすることができる。

（６）また、本発明の製造方法によれば、絶縁層と、絶縁層の境界において一面を露出させかつ残りの面が絶縁層に埋設された第一配線層と、前記絶縁層と境界を接しかつ絶縁層に埋設されていない第二配線層と、第一配線層と接続されかつ前記絶縁層に埋設された電子部品とを備えた電子部品内蔵基板を提供することができる。

本発明によれば、電子部品を内蔵する電子部品内蔵基板において、さらなる基板の薄型化、小型化、配線の微細化、配線長の短縮化を達成することができる。また、基板のそりを抑え、内部の電子部品及びその接続の信頼性を高めることができる。

以下、本発明の実施の形態を、図を参照して説明する。

図１（ａ）は、本発明の実施の形態による電子部品内蔵基板の厚さ方向の断面図を示している。図１（ｂ）は、図１（ａ）に示す電子部品内蔵基板に、さらに他の半導体素子を表面に実装した状態の断面図である。図１（ｃ）は、図１（ａ）で示すＡ−Ａ’線の位置で観察した第一配線層のパターンを模式的に示す図である。

本発明の基板に内蔵される電子部品とは、ＬＳＩチップやメモリ素子などの半導体素子、抵抗素子や容量素子（コンデンサ）などの受動素子等、電力の供給さえあれば絶縁層に埋設しても作動可能な全ての素子を含む。ここでは電子部品としてフリップチップ型の半導体素子を用いた例で説明する。

電子部品内蔵基板１００は、絶縁層４、第一配線層１、第二配線層２、および半導体素子７からなる電子部品内蔵層と、第三配線層３で構成されている（図１（ａ）参照）。第一配線層は絶縁層の内部に設けられた配線層である。すなわち、絶縁層の境界において一面が露出し、かつ、残りの五面は絶縁層４に埋設された状態である。これに対し、第二配線層及び第三配線層は絶縁層上に設けられている。すなわち、絶縁層４と境界を接しかつ絶縁層４に埋設されていない。

絶縁層４は例えばガラスクロスとエポキシ樹脂からなる日立化成株式会社製ＧＨＰＬ−８３０ＨＳ、第一配線層１は、例えば無電解金めっき層、ニッケルめっき層、銅めっき層からなる５層構成、第二導体層２は例えば銅めっきで形成することができる。半導体素子７と第一配線層１との接続には、非導電性フィルム９（以下、ＮＣＦ（Ｎｏｎ−ｃｏｎｄｕｃｔｉｖｅ Ｆｉｌｍ）と記載する場合がある）により金バンプ１０を介して圧接してある。半導体素子７の電子部品内蔵基板外部への取り出し電極及び配線は、図１（ｃ）に示すように第一配線層１で形成されている。

絶縁層４に埋め込まれた半導体素子７に加えて、電子部品内蔵基板上に他の半導体素子８を実装することもできる。これを示したのが図１（ｂ）である。半導体素子８も半導体素子７と同様、非導電性フィルム９により金バンプ１０を介して第一配線層１と接続されている。

半導体素子７は絶縁層４に埋め込まれている。半導体素子７は例えば、ベアチップ状態の例えばロジックＬＳＩやＤＲＡＭなど公知の半導体素子である。

半導体素子７と第一配線層１は、図１に示すような非導電性フィルムによる金スタッドバンプによる熱圧着接続だけでなく、各種のはんだを用いた接続や異方性導電樹脂を用いた接続など公知の狭ピッチフリップチップ実装技術で接続することができる。

また、第二配線層２及び第三配線層３は、公知のフォトリソ法などによりランドや配線をパターニング形成されており、層間接続が必要な箇所は層間接続ビア５またはスルーホール（図示せず）によって接続されている。

この電子部品内蔵基板１００に、さらに絶縁層及び配線層を積層して層数を増やした構造にすることも可能である（図４（ｂ）参照）。
ここでは電子部品として半導体素子７を使用した例を示しているが、チップ抵抗やチップコンデンサ等、受動素子を埋め込んだ構造とすることも可能である（図６（ｅ）参照）。また、複数の電子部品を一つの絶縁層に埋め込むこともできる。

次に図１に示した本発明の電子部品内蔵基板１００を製造する一例を、図２及び図３を参照して説明する。

図２（ａ）は、第一導体層１１ａの一方の面にフォトレジスト１２ａをラミネートし、フォトレジスト１２ａを、通常のフォトリソ法で処理し所望のパターンを形成した積層体の厚さ方向の断面図を示したものである。第一導体層１１ａの他方の面には、このあとの工程から第一導体層１１ａを保護するために樹脂層を設けることが好ましく、ここではフォトレジスト１２ａと同様のフォトレジスト１２ｂが積層されている。フォトレジスト１２ｂにかわり粘着剤付ＰＥＴフィルムなどを支持材１２ｃとして積層してもよい（図５（ａ）参照）。他方の面の保護にフィルムを用いた場合には後述の剥離工程以降でも保護層として利用できる。支持材１２ｃとしては、後のめっき工程や積層工程に耐えうるものであれば良く、材質や構成は様々なものが利用でき、例えば、粘着材付きＰＥＮ（ポリエチレンナフタレート）フィルムを用いることができる。

第一導体層１１ａとしては、導電性がよく、エッチング可能な金属が好ましく、例えば厚さ１ｍｍ程度の銅板を用いることができる。フォトレジスト１２ａ及び１２ｂとしてはめっき耐性のあるものが好ましく、例えば日立化成工業株式会社製フォテックを用いることができる。

次いで、図２（ｂ）に示すように、フォトレジスト１２ａをマスクとして第一導体層１１ａの露出部分に金めっき工程、ニッケルめっき工程、銅めっき工程を行い、第一配線層１を形成する。第一配線層を形成する金めっき層、ニッケルめっき層は、後述のエッチング工程に耐性がある金属、例えば銀めっき工程による銀めっき層と置き換えることができる。また、金めっき工程、ニッケルめっき工程に加えて銀めっき工程を行うこともできる。エッチング工程に晒されない位置であれば、スズめっき工程を加え、スズめっき層を加えたり、他の層と入れ替えたりすることもできる（例えば図５（ｂ−１）参照）。そのため、第一配線層の層構成はこれらのめっき層を組み合わせて形成することができる。図２（ｂ−１）は図２（ｂ）のＢ領域の層構成を模式的に示した拡大図であり、第一導体層１１ａ上に第一金めっき層１３ａ、第一ニッケルめっき層１４ａ、銅めっき層１５、第二ニッケルめっき層１４ｂ、第二金めっき層１３ｂを形成して第一配線層１とした状態を示している。

第一配線層１の厚さは銅めっき層１５厚で調整するのが好ましい。第一配線層１の厚さを１０μｍ以下とするときは銅めっき工程を省略することもできる。

次に、フォトレジスト１２ａ及び１２ｂを剥離した後、半導体素子７を実装する。これを図２（ｃ）に示す。ここでは狭ピッチ実装に対応するため、第一配線層１上の所定の位置に非導電性フィルム９（日立化成工業株式会社製ＵＦ−５３６）を配置し、これを介して第一配線層１に半導体素子７が備える金バンプ１０を押し付けることで、第一配線層１と半導体素子７の金バンプ１０とを接合し、第一配線層と半導体素子７との導通を図った。各種のはんだ接合や金バンプ−金電極の超音波接合あるいは異方性導電樹脂などその他の公知の実装方式も電子部品の種類に合わせて選択して用いることができる。

例えば電子部品として抵抗素子やコンデンサを実装する場合は、第一導体層の所定の位置に半田ペーストをスクリーン印刷やディッピングで配置し、この上に電子部品を配置し、所定の時間、所定の温度でリフローを行って半田接合をすることができる。また、銀などの導電性ペーストを用いてもよい。

こうして得られた積層体の半導体素子７実装側に絶縁層４及び第二導体層１１ｂを積層する。絶縁層４及び第二導体層１１ｂの積層時に圧力をかけ、半導体素子７を絶縁層４に埋設した後、第一導体層１１ａ及び第二導体層１１ｂをエッチング工程によって取り除く。これを図３（ｄ）及び図３（ｅ）に示す。第二導体層１１ｂには例えば３５μｍ厚の銅箔を用いることができる。

絶縁層４には、プリプレグなど通常のプリント配線板で用いられる材料を用いることができる。さらに、絶縁層４には、半導体素子などの電子部品に対応する部分を予めくりぬき、あるいは穴あけ加工を施した絶縁性シートを用いることで成形性が向上する。すなわち、絶縁層４内部に電子部品を収めつつも、平坦な絶縁層とすることができる。ここで絶縁層厚みが２００μｍ以上の時には、図４（ａ）のように半導体素子７部を穴あけ加工した基板１６を絶縁層４に挿入することで、硬化プロセスでの反りや樹脂流れが抑止できる。この基板１６には、樹脂フィルム、硬化済みのプリプレグ等を用いることができる。さらに基板１６として配線層１７を備えた基板を用いることで、本発明の電子部品内蔵基板の配線層数を増加することができる。

その後、図３（ｆ）に示すように、積層体を貫通する孔をレーザー等で開けた後、層間接続ビア５及び第二配線層２をめっき法によって形成する。これは、積層体の全面及び貫通孔内に無電解銅めっきを１〜２μｍ施し、次いで全面に電解銅めっきを行うことで貫通孔内を導電性物質で埋めるとともに厚みが１０〜３５μｍ程度の導体層を積層体の両面にそれぞれ形成する。第二配線層２及び第三配線層３は、こうして得られた導体層から、サブトラクティブ法（パターンエッチング）で形成される。また、第二配線層２及び第三配線層３は、セミアディティブ法によっても形成することができる。

また、前記積層体の半導体素子７実装側に絶縁層及び第二導体層を積層した後、第二導体層１１ｂをフィルム等で保護し、第一導体層１１ａのみをエッチング工程によって取り除く方法をとることもできる。

この場合は第一配線層１側から第二導体層１１ｂに達する非貫通孔をレーザー等で開けた後、層間接続ビア５及び第二配線層２をめっき法によって形成する。第二配線層２及び第三配線層３は、絶縁層４の両面に導体層が形成された後、サブトラクティブ法で形成される。また、第二配線層２及び第三配線層３は、セミアディティブ法によっても形成することができる。

さらには、第一導体層１１ａを取り除かず、パターニングし、第二配線層２を形成することもできる。その場合には、過硫酸系エッチング剤などを用いて任意の厚さに厚さを減じてから第二配線層２をパターン形成することが望ましい。

第一導体層１１ａのエッチング除去によって絶縁層４から露出した第一金めっき層１３ａは、第一導体層１１ａのエッチングの工程に、金を溶解しない塩化第２鉄液などをエッチング剤として用いることで、第一配線層１はエッチングされずに第一導体層１１ａのみを選択的にエッチングする役割がある。そのため、第一導体層１１ａを完全に取り除かず第二配線層２の形成に用いる場合には、第一導体層１１ａ側の第一金めっき層１３ａ及び第一ニッケルめっき層の形成は省略することもできる。

このようにして得られた電子部品内蔵基板１００は、図１のようにさらに半導体素子を実装してもよく、また、図４（ｂ）のように、通常のプリント配線板の工法を用いて任意の数の絶縁層及び配線層を形成し、さらに多層の配線基板とすることもできる。電子部品内蔵基板について、第二導体層側に露出した第一配線層を電極として電子部品を接続する場合は、第一配線層の第外層に露出した金めっき層をそのままにして用いることができる。また、さらなる積層工程での絶縁樹脂との密着性の向上のために、金めっき層をウエットブラスト等で剥離しても良い。

本発明の電子部品内蔵基板を備える電子機器としては、図７に示すノート型パーソナルコンピュータ、携帯電話の他、携帯型オーディオプレーヤー、携帯型ゲーム機、デジタルカメラ、デジタルビデオカメラ等、内蔵される基板の薄型化・配線長の短縮化の恩恵を受けることのできる機器を挙げることができる。

以下、実施例１により本発明を具体的に説明する。

図２（ａ）から（ｃ）及び図３（ｄ）から（ｆ）に従って実施例１を説明する。
（１） まず、５ｍｍ厚の銅板を第一導体層１１ａとし、一方の面及び他方の面に、解像度２０μｍ、厚さ１５μｍのめっき液耐性のあるフォトレジストを形成し、他方の面は全面硬化してフォトレジスト１２ｂとした。一方の面は所望の露光現像を行いパターニングしてフォトレジスト１２ａとした（図２（ａ）参照）。フォトレジスト１２ａのパターンは、第一半導体素子実装のための電極部を含む第一配線層が形成される領域が開口部となるように形成された（図１（ｃ））参照）。

（２） 次に、フォトレジスト１２ａの開口部から露出した第一導体層１１ａに、後の工程で配線形成のためのエッチングに用いられる塩化第２銅液に耐性のある第一金めっき層１３ａを電解めっき法により０．１μｍ厚形成し、続けて、第一ニッケルめっき層１４ａを３μｍ厚、銅めっき層１５を２０μｍ厚程度、第二ニッケルめっき層１４ｂを３μｍ程度、第二金めっき層１３ｂを０．１μｍ程度電解めっき法により形成し、第一配線層１を形成した（図２（ｂ）及び（ｂ−１）参照）。続いてフォトレジスト１２ａ及び１２ｂを剥離した。

（３） 次に、ペリフェラル（周囲に電極が並ぶ）型の電極ピッチ８０μｍ（電極５０μｍ角／電極間３０μｍ）であり、金バンプ１０として金スタッドバンプ（径４０μｍ、バンプ高さ３５μｍ）を備えた半導体素子７を非導電性フィルム９（Ｎｏｎ−ｃｏｎｄｕｃｔｉｖｅ Ｆｉｌｍ）を介して第一配線層１から構成される電極部の所定の位置に実装した（図２（ｃ）参照）。

（４） こうして実装した半導体素子７上に、絶縁層４として厚さ０．２ｍｍのプリプレグ（エポキシ系ガラス不織布）、第二導体層１１ｂとして３５μｍ厚の銅箔と、さらにフッ素樹脂シート（図示せず）とを積層し、最高加熱温度１７５℃、保持時間２時間程度で加熱プレスして接着した（図３（ｄ）参照）。このときプリプレグは半導体素子７に対応する領域をあらかじめ穴あけ加工した。次に、フッ素樹脂シートを剥がし、銅箔（第二導体層１１ｂ）および銅板（第一導体層１１ａ）を塩化第２銅液でエッチング除去した（図３（ｅ）参照）。

（５） プリプレグの所定の位置に炭酸ガスレーザーで所望のビア穴を形成し、無電解めっき法及び電解めっき法により、層間接続ビア５を形成、次いで絶縁層４の両面にそれぞれ、３５μｍ厚程度の銅層を形成した。次いで、それぞれの銅層を被覆するフォトレジストを積層し、露光現像により所望のレジストパターンを形成した。さらに、これら銅層をエッチングして第二配線層２及び第三配線層３を形成した後、フォトレジストを剥離して、本発明の電子部品内蔵基板１００を得た。（図３（ｆ）参照）。このとき、第二配線層及び第三配線層の最小配線ピッチは１００μｍ（配線幅５０μｍ、スペース幅５０μｍ）とした。

（６） このようにして製造した電子部品内蔵基板に、さらに絶縁層４ａ、４ｂ及び配線層１８ａ、１８ｂを積層し、各層の導通をとり電子部品内蔵４層基板を得た（図４（ｂ）参照）。

以下、実施例２により本発明を具体的に説明する。

図２（ａ）から（ｃ）及び図３（ｄ）から（ｆ）に従って実施例２を説明する。
まず、（１）から（４）までは実施例１と同様に製造する。
（５） プリプレグの所定の位置に炭酸ガスレーザーで所望のビア穴を形成し、無電解めっき法によりビア穴及び絶縁層４の両面に１μｍ程度の薄膜銅層を形成した。次いで、それぞれの薄膜銅層を被覆するフォトレジストを積層し、露光現像により所望のレジストパターンを形成した。さらに、これらフォトレジストから露出している領域に電解めっきを施し、厚さ３５μｍ厚程度の第二配線層２及び第三配線層３を形成した後、フォトレジストを剥離して、薄膜銅層をフラッシュエッチングで除去し、本発明の電子部品内蔵基板１００を得た。（図３（ｆ）参照）。

（６） このようにして製造した電子部品内蔵基板に、さらに絶縁層及び配線層を積層し、電子部品内蔵４層基板を得た（図４（ｂ）参照）。

以下、実施例３により本発明を具体的に説明する。

図５（ａ）から（ｃ）及び図６（ｄ）、（ｅ）に従って実施例３を説明する。
（１） まず、３５μｍ厚の銅箔を第一導体層１１ａとし、片面に支持材１２ｃとして粘着材付きＰＥＮ（ポリエチレンナフタレート）フィルムをラミネートした。次いで、銅箔のＰＥＮフィルムを積層していない面にめっき耐液性のあるドライフィルムレジストをラミネートし、所望の露光現像を行いパターニングしてフォトレジスト１２ａとした（図５（ａ）参照）。フォトレジスト１２ａのパターンは、抵抗素子７ａ、コンデンサ７ｂ及び半導体素子７ｃ実装のための電極部を含む第一配線層が形成される領域が開口部となるように形成された。このとき、半導体素子７ｃ（ＬＳＩ）実装電極（パッド）部のパッドピッチは４０μｍ（パッド幅３０μｍ、スペース幅１０μｍ）とした。

（２） 次に、フォトレジスト１２ａの開口部から露出した第一導体層１１ａに、電解めっきにより金めっき層１３ｃを０．１μｍ厚、銅めっき層１５ｃを５μｍ厚形成し、続けて無電解めっきによりスズめっき層１９を１μｍ厚形成して第一配線層１を形成した（図５（ｂ）及び（ｂ−１）参照）。続いてフォトレジスト１２ａを水酸化ナトリウム系の剥離液で剥離した。

（３ａ） こうして形成した第一配線層１のうち、抵抗素子７ａ及びコンデンサ７ｂ実装のための電極部に、スクリーン印刷法により、半田ペースト９ａを印刷した。次いで、抵抗素子７ａ及びコンデンサ７ｂを半田ペースト９ａ上に配置し、受動素子ごと基板をリフロー炉で加熱することで、受動素子の電極と第一配線層１を半田を介して接合した。
（３ｂ） さらに、半導体素子７ｃを非導電性フィルム９（Ｎｏｎ−ｃｏｎｄｕｃｔｉｖｅ Ｆｉｌｍ）を介して第一配線層１から構成される電極部の所定の位置にフリップチップ実装した（図５（ｃ）参照）。

（４） こうして実装した抵抗素子７ａ、コンデンサ７ｂ及び半導体素子７ｃ上に、絶縁層４として厚さ０．２ｍｍのプリプレグ（エポキシ系ガラス不織布）、第二導体層１１ｂとして厚み３５μｍの銅箔と、さらにフッ素樹脂シート（図示せず）とを積層し、最高加熱温度１７５℃、保持時間２時間程度で加熱プレスして接着した積層体とした（図６（ｄ）参照）。このときプリプレグは抵抗素子、コンデンサ及び半導体素子に対応する領域をあらかじめ穴あけ加工した。次に、フッ素樹脂シートと支持材１２ｃを剥離した。

（５） 積層体の所定の位置にドリル加工にて、スルーホール５ａとなる貫通孔を形成し、次いで貫通孔内部に真空スクリーン印刷にて銅ペーストを充填し、熱硬化した。次いで、それぞれの銅層（第一導体層及び第二導体層）をエッチングにより１８μｍまで薄くし、それぞれを被覆するフォトレジストを積層し、露光現像により所望のレジストパターンを形成した。さらに、これら銅層をエッチングして第二配線層２及び第三配線層３を形成した後、フォトレジストを剥離して、本発明の電子部品内蔵基板２００を得た。（図６（ｅ）参照）。このとき、第二配線層及び第三配線層の最小配線ピッチは１００μｍ（配線幅５０μｍ、スペース幅５０μｍ）とした。

（６） このようにして製造した電子部品内蔵基板の第一配線層より露出している金めっき層をウエットブラストで取り除いた後、電子部品内蔵基板の両面に絶縁層及び配線層を積層し、電子部品内蔵４層基板を得た。

（ａ）、（ｂ）本発明の電子部品内蔵配線板の一例を模式的に示した厚さ方向の断面図である。（ｃ）図１（ａ）におけるＡ−Ａ’線からみた第一配線層のパターンを模式的に示す図である。 本発明の電子部品内蔵配線板の製造工程の一例を模式的に示す断面図である。（ｂ−１）図２（ｂ）で示すＢ領域を拡大し、第一配線層の層構成を模式的に示した図である。 本発明の電子部品内蔵配線板の製造工程の一例を模式的に示す断面図である。 本発明の電子部品内蔵配線基板の応用例を模式的に示す断面図である。 本発明の電子部品内蔵配線板の製造工程の他の例を模式的に示す断面図である。（ｂ−１）図５（ｂ）で示すＣ領域を拡大し、第一配線層の層構成を模式的に示した図である。 本発明の電子部品内蔵配線板の製造工程の他の例を模式的に示す断面図である。 本発明の電子機器を示す図である。 従来の電子部品内蔵配線板の一例を示す断面図である。 従来の電子部品内蔵配線板の他の例を示す断面図である。

符号の説明

１ …第一配線層
２ …第二配線層
３ …第三配線層
４、４ａ、４ｂ…絶縁層
５ …層間接続ビア
５ａ …スルーホール
７、７ｃ、８…半導体素子
７ａ …抵抗素子
７ｂ …コンデンサ
９ …非導電性フィルム
９ａ …半田ペースト
１０ …金バンプ
１１ａ…第一導電層
１１ｂ…第二導電層
１１ｃ…第三導電層
１２ａ、１２ｂ…フォトレジスト
１２ｃ…支持材
１３ａ…第一金めっき層
１３ｂ…第二金めっき層
１３ｃ…金めっき層
１４ａ…第一ニッケルめっき層
１４ｂ…第二ニッケルめっき層
１５、１５ｃ…銅めっき層
１６ …基板
１７ …配線層
１８ａ…第四配線層
１８ｂ…第五配線層
１９ …スズめっき層
１００、２００…電子部品内蔵基板
８０ａ、８０ｂ、８０ｃ、９０…半導体素子
８１、９２ａ、９２ｂ、９２ｃ、９２ｄ…絶縁層
８２ …キャビティ
８４ａ、８４ｂ、９３ａ、９３ｂ、９３ｃ、９３ｄ、９３ｅ、９３ｆ…配線層
８５ …リード端子
８６、９４…バンプ
９１…コア層
９５…非導電性フィルム
９６…層間接続ビア
８００、９００…従来の電子部品内蔵基板

Claims (14)

1. 絶縁層と、絶縁層の境界において一面を露出させかつ残りの面が絶縁層に埋設された第一配線層と、前記絶縁層と境界を接しかつ絶縁層に埋設されていない第二配線層と、第一配線層と接続されかつ前記絶縁層に埋設された電子部品とを備えたことを特徴とする電子部品内蔵基板。
2. 前記第一配線層の最小配線幅は前記第二配線層の最小配線幅よりも小さいことを特徴とする請求項１記載の電子部品内蔵基板。
3. 前記第一配線層は前記第二配線層よりも薄いことを特徴とする請求項１記載の電子部品内蔵基板。
4. 前記絶縁層の境界において露出している第一配線層の一面と前記第二配線層が接していることを特徴とする請求項１記載の電子部品内蔵基板。
5. 前記電子部品内蔵基板はさらに一又は複数の絶縁層と配線層を備え、第一配線層及び電子部品を埋設する絶縁層は当該電子部品内蔵基板内で最も厚く、かつ当該電子部品内蔵配線基板の厚さ方向で中心に位置することを特徴とする請求項１から４のいずれかに記載の電子部品内蔵基板。
6. 絶縁層と、絶縁層の境界において一面を露出させかつ残りの面が絶縁層に埋設された第一配線層と、前記絶縁層と境界を接しかつ絶縁層に埋設されていない第二配線層と、第一配線層と接続されかつ前記絶縁層に埋設された電子部品とを備えたことを特徴とする電子部品内蔵基板の製造方法であって、
   （ａ）第一導体層の一方の面に前記第一配線層のパターンに対応したフォトレジストを形成する工程、
   （ｂ）前記フォトレジストパターンから露出した第一導体層表面にめっきにより１または複数の金属層を積層し第一配線層とする工程、
   （ｃ）前記フォトレジストパターンを剥離する工程、
   （ｄ）前記第一配線層に電子部品を実装する工程、
   （ｅ）前記第一導電層上に、前記電子部品と前記第一配線層を埋設する絶縁層を積層して第一導体層側を第一の面、絶縁層積層側を第二の面とする積層体とする工程、
   （ｆ）前記積層体から第一導体層を除去する工程、
   （ｇ）前記積層体を貫通する層間接続ビア穴を形成する工程、
   （ｈ）前記層間接続ビア穴内部及び積層体の第一及び第二の面にめっき金属を形成する工程、
   （ｉ）前記積層体の第一の面及び第二の面に形成されためっき金属の層をパターンエッチングして第二の配線層及び第三の配線層とする工程、
   を備えたことを特徴とする電子部品内蔵基板の製造方法。
7. 絶縁層と、絶縁層の境界において一面を露出させかつ残りの面が絶縁層に埋設された第一配線層と、前記絶縁層と境界を接しかつ絶縁層に埋設されていない第二配線層と、第一配線層と接続されかつ前記絶縁層に埋設された電子部品とを備えたことを特徴とする電子部品内蔵基板の製造方法であって、
   （ａ）第一導体層の一方の面に前記第一配線層のパターンに対応したフォトレジストを形成する工程、
   （ｂ）前記フォトレジストパターンから露出した第一導体層表面にめっきにより１または複数の金属層を積層し第一配線層とする工程、
   （ｃ）前記フォトレジストパターンを剥離する工程、
   （ｄ）前記第一配線層に電子部品を実装する工程、
   （ｅ）前記第一導電層上に、前記電子部品と前記第一配線層を埋設する絶縁層を積層して第一導体層側を第一の面、絶縁層積層側を第二の面とする積層体とする工程、
   （ｆ）前記積層体から第一導体層を除去する工程、
   （ｇ）前記積層体を貫通する層間接続ビア穴を形成する工程、
   （ｈ）前記層間接続ビア穴内部及び積層体の第一及び第二の面に薄膜金属層を形成する工程、
   （ｉ）前記積層体の第一の面及び第二の面に形成された薄膜金属層上にそれぞれ第二配線層及び第三配線層に対応するフォトレジストパターンを形成する工程、
   （ｊ）前記フォトレジストから露出する前記薄膜金属層上にめっきを施す工程、
   （ｋ）前記フォトレジストを剥離し、当該フォトレジストの下にあった薄膜金属層を除去して第二配線層及び第三配線層を形成する工程、
   を備えたことを特徴とする電子部品内蔵基板の製造方法。
8. 絶縁層と、絶縁層の境界において一面を露出させかつ残りの面が絶縁層に埋設された第一配線層と、前記絶縁層と境界を接しかつ絶縁層に埋設されていない第二配線層と、第一配線層と接続されかつ前記絶縁層に埋設された電子部品とを備えたことを特徴とする電子部品内蔵基板の製造方法であって、
   （ａ）第一導体層の一方の面に前記第一配線層のパターンに対応したフォトレジストを形成する工程、
   （ｂ）前記フォトレジストパターンから露出した第一導体層表面にめっきにより金属層を積層する工程、
   （ｃ）前記フォトレジストパターンを剥離する工程、
   （ｄ）前記第一配線層に電子部品を実装する工程、
   （ｅ）前記第一導電層上に、前記電子部品と前記第一配線層を埋設する絶縁層と、第二導体層を積層する工程、
   （ｆ）前記第一導体層と前記第二導体層を接続する層間接続ビアを形成する工程、
   （ｇ）前記第一導体層及び前記第二の導体層をパターンエッチングして第二の配線層及び第三の配線層とする工程、
   を備えたことを特徴とする電子部品内蔵基板の製造方法。
9. 前記第一導体層をパターンエッチングして第二の配線層とした際、前記第一配線層の一部が露出するようにパターンエッチングを施すことを特徴とする請求項６から８のいずれかに記載の電子部品内蔵基板の製造方法。
10. 前記フォトレジストパターンから露出した第一導体層表面にめっきにより１または複数の金属層を積層し第一配線層とする工程で前記第一導体層との境界面に積層される金属層は、第一導体層のエッチング工程で当該第一導体層よりもエッチングされにくい金属であることを特徴とする請求項６から８のいずれかに記載の電子部品内蔵基板の製造方法。
11. 前記第一配線層に実装される電子部品は、第一配線層に半田接合される第一の電子部品と、非導電性フィルムを介して接合される第二の電子部品の少なくとも２種類であり、第一の電子部品の実装の後に第二の電子部品が実装されることを特徴とする請求項６から８のいずれかに記載の電子部品内蔵基板の製造方法。
12. 前記電子部品及び第一配線層が埋設される絶縁層は、当該電子部品に対応する領域がくりぬかれていることを特徴とする請求項６から８のいずれかに記載の電子部品内蔵基板の製造方法。
13. 前記電子部品はフリップチップ実装タイプの半導体素子であることを特徴とする請求項６から８のいずれかに記載の電子部品内蔵基板の製造方法。
14. 請求項１から５のいずれかに記載の電子部品内蔵基板を備えたことを特徴とする電子機器。

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