JPWO2009118925A1 - 電子部品内蔵配線板及びその製造方法 - Google Patents
電子部品内蔵配線板及びその製造方法 Download PDFInfo
- Publication number
- JPWO2009118925A1 JPWO2009118925A1 JP2009539957A JP2009539957A JPWO2009118925A1 JP WO2009118925 A1 JPWO2009118925 A1 JP WO2009118925A1 JP 2009539957 A JP2009539957 A JP 2009539957A JP 2009539957 A JP2009539957 A JP 2009539957A JP WO2009118925 A1 JPWO2009118925 A1 JP WO2009118925A1
- Authority
- JP
- Japan
- Prior art keywords
- electronic component
- wiring board
- built
- insulating material
- hole
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000004519 manufacturing process Methods 0.000 title claims description 22
- 239000011810 insulating material Substances 0.000 claims abstract description 53
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 claims abstract description 44
- 239000000463 material Substances 0.000 claims abstract description 29
- 239000011889 copper foil Substances 0.000 claims abstract description 20
- 239000004020 conductor Substances 0.000 claims description 78
- 239000010410 layer Substances 0.000 claims description 74
- 238000000034 method Methods 0.000 claims description 53
- 239000000758 substrate Substances 0.000 claims description 44
- 229910052802 copper Inorganic materials 0.000 claims description 24
- 239000010949 copper Substances 0.000 claims description 24
- 229910052751 metal Inorganic materials 0.000 claims description 24
- 239000002184 metal Substances 0.000 claims description 24
- 239000011347 resin Substances 0.000 claims description 23
- 229920005989 resin Polymers 0.000 claims description 23
- 239000011888 foil Substances 0.000 claims description 14
- 229910000679 solder Inorganic materials 0.000 claims description 11
- 239000000654 additive Substances 0.000 claims description 10
- 230000000996 additive effect Effects 0.000 claims description 10
- 230000015572 biosynthetic process Effects 0.000 claims description 9
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 claims description 7
- 239000011256 inorganic filler Substances 0.000 claims description 7
- 229910003475 inorganic filler Inorganic materials 0.000 claims description 7
- 239000011135 tin Substances 0.000 claims description 7
- 229910052718 tin Inorganic materials 0.000 claims description 7
- 229910045601 alloy Inorganic materials 0.000 claims description 6
- 239000000956 alloy Substances 0.000 claims description 6
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 claims description 4
- 239000011229 interlayer Substances 0.000 claims description 4
- 229910052709 silver Inorganic materials 0.000 claims description 4
- 239000004332 silver Substances 0.000 claims description 4
- 238000000926 separation method Methods 0.000 claims description 2
- 238000005530 etching Methods 0.000 abstract description 8
- 238000007747 plating Methods 0.000 description 36
- 238000003475 lamination Methods 0.000 description 8
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- 238000004080 punching Methods 0.000 description 4
- 230000035882 stress Effects 0.000 description 4
- 239000003822 epoxy resin Substances 0.000 description 3
- 229920000647 polyepoxide Polymers 0.000 description 3
- 239000012779 reinforcing material Substances 0.000 description 3
- 229920001187 thermosetting polymer Polymers 0.000 description 3
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 3
- CURLTUGMZLYLDI-UHFFFAOYSA-N Carbon dioxide Chemical compound O=C=O CURLTUGMZLYLDI-UHFFFAOYSA-N 0.000 description 2
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 2
- PQIJHIWFHSVPMH-UHFFFAOYSA-N [Cu].[Ag].[Sn] Chemical compound [Cu].[Ag].[Sn] PQIJHIWFHSVPMH-UHFFFAOYSA-N 0.000 description 2
- PNEYBMLMFCGWSK-UHFFFAOYSA-N aluminium oxide Inorganic materials [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 description 2
- 238000003486 chemical etching Methods 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 2
- 238000007772 electroless plating Methods 0.000 description 2
- 239000004744 fabric Substances 0.000 description 2
- 239000011521 glass Substances 0.000 description 2
- 239000005011 phenolic resin Substances 0.000 description 2
- 238000007788 roughening Methods 0.000 description 2
- 239000000377 silicon dioxide Substances 0.000 description 2
- 238000004544 sputter deposition Methods 0.000 description 2
- 230000008646 thermal stress Effects 0.000 description 2
- 229910000969 tin-silver-copper Inorganic materials 0.000 description 2
- 229910018072 Al 2 O 3 Inorganic materials 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- 239000000853 adhesive Substances 0.000 description 1
- 230000001070 adhesive effect Effects 0.000 description 1
- 239000007864 aqueous solution Substances 0.000 description 1
- 229920006231 aramid fiber Polymers 0.000 description 1
- 238000011074 autoclave method Methods 0.000 description 1
- 229910002092 carbon dioxide Inorganic materials 0.000 description 1
- 239000001569 carbon dioxide Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 239000012141 concentrate Substances 0.000 description 1
- XLJMAIOERFSOGZ-UHFFFAOYSA-M cyanate Chemical compound [O-]C#N XLJMAIOERFSOGZ-UHFFFAOYSA-M 0.000 description 1
- 238000005553 drilling Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000009713 electroplating Methods 0.000 description 1
- 230000003628 erosive effect Effects 0.000 description 1
- 239000000945 filler Substances 0.000 description 1
- -1 for example Inorganic materials 0.000 description 1
- ZZUFCTLCJUWOSV-UHFFFAOYSA-N furosemide Chemical compound C1=C(Cl)C(S(=O)(=O)N)=CC(C(O)=O)=C1NCC1=CC=CO1 ZZUFCTLCJUWOSV-UHFFFAOYSA-N 0.000 description 1
- 239000003365 glass fiber Substances 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 239000010931 gold Substances 0.000 description 1
- 239000012774 insulation material Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000005304 joining Methods 0.000 description 1
- 238000010030 laminating Methods 0.000 description 1
- 229910052759 nickel Inorganic materials 0.000 description 1
- 239000002245 particle Substances 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 239000004645 polyester resin Substances 0.000 description 1
- 229920001225 polyester resin Polymers 0.000 description 1
- 229920001721 polyimide Polymers 0.000 description 1
- 239000009719 polyimide resin Substances 0.000 description 1
- 238000003825 pressing Methods 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 238000005476 soldering Methods 0.000 description 1
- 239000000243 solution Substances 0.000 description 1
- 239000002344 surface layer Substances 0.000 description 1
- 239000010936 titanium Substances 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/18—Printed circuits structurally associated with non-printed electric components
- H05K1/182—Printed circuits structurally associated with non-printed electric components associated with components mounted in the printed circuit board, e.g. insert mounted components [IMC]
- H05K1/185—Components encapsulated in the insulating substrate of the printed circuit or incorporated in internal layers of a multilayer circuit
- H05K1/186—Components encapsulated in the insulating substrate of the printed circuit or incorporated in internal layers of a multilayer circuit manufactured by mounting on or connecting to patterned circuits before or during embedding
- H05K1/187—Components encapsulated in the insulating substrate of the printed circuit or incorporated in internal layers of a multilayer circuit manufactured by mounting on or connecting to patterned circuits before or during embedding the patterned circuits being prefabricated circuits, which are not yet attached to a permanent insulating substrate, e.g. on a temporary carrier
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
- H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
- H01L21/568—Temporary substrate used as encapsulation process aid
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
- H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
- H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
- H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
- H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
- H01L23/3135—Double encapsulation or coating and encapsulation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
- H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
- H01L21/563—Encapsulation of active face of flip-chip device, e.g. underfilling or underencapsulation of flip-chip, encapsulation preform on chip or mounting substrate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73201—Location after the connecting process on the same surface
- H01L2224/73203—Bump and layer connectors
- H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
- H01L2224/8119—Arrangement of the bump connectors prior to mounting
- H01L2224/81193—Arrangement of the bump connectors prior to mounting wherein the bump connectors are disposed on both the semiconductor or solid-state body and another item or body to be connected to the semiconductor or solid-state body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
- H01L2224/831—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector the layer connector being supplied to the parts to be connected in the bonding apparatus
- H01L2224/83104—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector the layer connector being supplied to the parts to be connected in the bonding apparatus by applying pressure, e.g. by injection
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
- H01L2224/92—Specific sequence of method steps
- H01L2224/921—Connecting a surface with connectors of different types
- H01L2224/9212—Sequential connecting processes
- H01L2224/92122—Sequential connecting processes the first connecting process involving a bump connector
- H01L2224/92125—Sequential connecting processes the first connecting process involving a bump connector the second connecting process involving a layer connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01004—Beryllium [Be]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01078—Platinum [Pt]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01079—Gold [Au]
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
- H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
- H05K2201/10613—Details of electrical connections of non-printed components, e.g. special leads
- H05K2201/10621—Components characterised by their electrical contacts
- H05K2201/10674—Flip chip
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
- H05K2203/06—Lamination
- H05K2203/063—Lamination of preperforated insulating layer
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/10—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern
- H05K3/20—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern by affixing prefabricated conductor pattern
- H05K3/205—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern by affixing prefabricated conductor pattern using a pattern electroplated or electroformed on a metallic carrier
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/40—Forming printed elements for providing electric connections to or between printed circuits
- H05K3/42—Plated through-holes or plated via connections
- H05K3/425—Plated through-holes or plated via connections characterised by the sequence of steps for plating the through-holes or via connections in relation to the conductive pattern
- H05K3/428—Plated through-holes or plated via connections characterised by the sequence of steps for plating the through-holes or via connections in relation to the conductive pattern initial plating of through-holes in substrates having a metal pattern
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/46—Manufacturing multilayer circuits
- H05K3/4602—Manufacturing multilayer circuits characterized by a special circuit board as base or central core whereon additional circuit layers are built or additional circuit boards are laminated
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/46—Manufacturing multilayer circuits
- H05K3/4644—Manufacturing multilayer circuits by building the multilayer layer by layer, i.e. build-up multilayer circuits
- H05K3/4652—Adding a circuit layer by laminating a metal foil or a preformed metal foil pattern
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
- Y10T29/00—Metal working
- Y10T29/49—Method of mechanical manufacture
- Y10T29/49002—Electrical device making
- Y10T29/49117—Conductor or circuit manufacturing
- Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
- Y10T29/4913—Assembling to base an electrical component, e.g., capacitor, etc.
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
- Y10T29/00—Metal working
- Y10T29/49—Method of mechanical manufacture
- Y10T29/49002—Electrical device making
- Y10T29/49117—Conductor or circuit manufacturing
- Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
- Y10T29/4913—Assembling to base an electrical component, e.g., capacitor, etc.
- Y10T29/49133—Assembling to base an electrical component, e.g., capacitor, etc. with component orienting
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
- Y10T29/00—Metal working
- Y10T29/49—Method of mechanical manufacture
- Y10T29/49002—Electrical device making
- Y10T29/49117—Conductor or circuit manufacturing
- Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
- Y10T29/4913—Assembling to base an electrical component, e.g., capacitor, etc.
- Y10T29/49139—Assembling to base an electrical component, e.g., capacitor, etc. by inserting component lead or terminal into base aperture
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
- Y10T29/00—Metal working
- Y10T29/49—Method of mechanical manufacture
- Y10T29/49002—Electrical device making
- Y10T29/49117—Conductor or circuit manufacturing
- Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
- Y10T29/4913—Assembling to base an electrical component, e.g., capacitor, etc.
- Y10T29/49146—Assembling to base an electrical component, e.g., capacitor, etc. with encapsulating, e.g., potting, etc.
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
- Y10T29/00—Metal working
- Y10T29/49—Method of mechanical manufacture
- Y10T29/49002—Electrical device making
- Y10T29/49117—Conductor or circuit manufacturing
- Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
- Y10T29/49147—Assembling terminal to base
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
- Y10T29/00—Metal working
- Y10T29/49—Method of mechanical manufacture
- Y10T29/49002—Electrical device making
- Y10T29/49117—Conductor or circuit manufacturing
- Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
- Y10T29/49155—Manufacturing circuit on or in base
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
- Y10T29/00—Metal working
- Y10T29/49—Method of mechanical manufacture
- Y10T29/49002—Electrical device making
- Y10T29/49117—Conductor or circuit manufacturing
- Y10T29/49169—Assembling electrical component directly to terminal or elongated conductor
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Production Of Multi-Layered Print Wiring Board (AREA)
- Wire Bonding (AREA)
Abstract
キャリア上に分離可能な状態で銅箔が配置された第1の基材上に、電子部品(2)を実装するための接続端子(80)を形成する。そして、接続端子(80)と電子部品(2)のバンプ(20)とを電気的に接続し、電子部品(2)と第1の基材との間にアンダーフィル材(4)を充填する。それから、電子部品(2)を絶縁材(3)で被覆する。そして、キャリアと銅箔とを分離し、露出している不要な銅箔をエッチングして除去すると、電子部品内蔵配線板(1)が得られる。
Description
本発明は、半導体素子等の電子部品を内部に収容した電子部品内蔵配線板に関する。
近年、電子機器の高性能化、小型化が進展し、それと共に、電子機器の内部に実装される配線板の高機能化、高集積化の要請は益々高くなってきている。
これに対し、ICチップ等の電子部品を配線板内に収容する(内蔵する)技術が種々提案されている(例えば、特許文献1)。
特許文献1に開示されているように、電子部品を配線板に内蔵することにより、多層配線板の高機能化と高密度化とが可能となる。つまり、電子部品を内部に収納することで、表層の実装領域に他の電子部品等を実装することが可能となり、高機能化が可能となる。
また、電子部品を内蔵することにより、多層配線板自体を小さくすることも可能となり、従来の多層配線板と比較して、回路を高密度化することができる。
さらに、配線長を減少させ得るため、性能向上も期待できる。
特表2005−517287号公報
また、電子部品を内蔵することにより、多層配線板自体を小さくすることも可能となり、従来の多層配線板と比較して、回路を高密度化することができる。
さらに、配線長を減少させ得るため、性能向上も期待できる。
ところで、内蔵する電子部品と接続する接続端子をファインピッチで形成するためには、その接続端子を形成する金属層(複数の層で構成されていてもよい)の表面の平坦性が要求される。そして、表面の平坦性を確保するためには、一般的に、当該金属層が一定以上の厚みを有するのが望ましい。一方、金属層の厚みを大きくすると、電子部品の実装後の工程において、接続端子が当該金属層のエッチングによりダメージを受ける懸念もある。
この点に関し、上記特許文献1及びその他の従来技術は、何ら解決策を示していない。
この点に関し、上記特許文献1及びその他の従来技術は、何ら解決策を示していない。
また、上記特許文献1及びその他の従来技術では、電子部品を内蔵した配線板(多層配線板におけるコア基板に相当)を構成する絶縁層は、当該コア基板の厚さ方向の中心線を基準として、一方側、即ち、電子部品と当該コア基板を構成する導体層との接合面の反対面側に偏った態様で形成されている。
このような非対称構造は、ストレス(熱、振動衝撃、落下衝撃等)による応力が緩衝され難く、その結果、多層配線板に反りが発生してしまうおそれがある。そのため、従来の技術では、電子部品の接続信頼性を確保するのが難しいという問題があった。
本発明は上記実情に鑑みてなされたもので、電子部品と接続する接続端子をファインピッチで形成できる電子部品内蔵型の配線板の製造方法を提供することを第1の目的とする。
また、実装する電子部品の接続信頼性を確保できる電子部品内蔵型の配線板の製造方法を提供することを第2の目的とする。
また、実装する電子部品の接続信頼性を確保できる電子部品内蔵型の配線板の製造方法を提供することを第2の目的とする。
本発明に係る電子部品内蔵配線板の製造方法は、
支持体上に分離可能な状態で第1の金属箔が配置された第1の積層基材の前記第1の金属箔上に、電子部品を実装するための接続端子をアディティブ法により形成する接続端子形成工程と、
前記第1の積層基材上に、前記電子部品を該電子部品の回路形成面と前記接続端子の形成面とが向かい合うように配置し、前記電子部品と前記接続端子とを電気的に接続する実装工程と、
該実装工程後の前記電子部品を絶縁材で被覆する被覆工程と、
前記支持体と前記第1の金属箔とを分離する分離工程と、
露出している前記第1の金属箔を除去する除去工程と、を有することを特徴とする。
支持体上に分離可能な状態で第1の金属箔が配置された第1の積層基材の前記第1の金属箔上に、電子部品を実装するための接続端子をアディティブ法により形成する接続端子形成工程と、
前記第1の積層基材上に、前記電子部品を該電子部品の回路形成面と前記接続端子の形成面とが向かい合うように配置し、前記電子部品と前記接続端子とを電気的に接続する実装工程と、
該実装工程後の前記電子部品を絶縁材で被覆する被覆工程と、
前記支持体と前記第1の金属箔とを分離する分離工程と、
露出している前記第1の金属箔を除去する除去工程と、を有することを特徴とする。
前記実装工程後、前記接続端子の周りに絶縁性樹脂を充填する工程をさらに有するのが好ましい。
また、前記支持体上に分離可能な状態で第2の金属箔が配置された第2の積層基材の前記第2の金属箔上に導体パターンを形成する工程と、
前記被覆工程後、前記第2の積層基材を前記導体パターンの形成面と前記絶縁材の表面とが密着するようにして積層する工程と、をさらに有するようにしてもよい。
前記被覆工程後、前記第2の積層基材を前記導体パターンの形成面と前記絶縁材の表面とが密着するようにして積層する工程と、をさらに有するようにしてもよい。
また、前記被覆工程には、前記電子部品を覆う態様で前記絶縁材を載置する工程が含まれるのが好ましい。この場合、前記絶縁材が、プリプレグで構成され、少なくとも、前記電子部品の形状に合わせてくり貫き加工したものと、くり貫き加工していないシート状のものとを組み合わせてなる、とするのがさらに好ましい。
また、前記電子部品には、前記接続端子と接合させるためのバンプが形成されているのが好ましい。
また、前記接続端子の少なくとも一部は、錫、銀及び銅を含む合金からなる半田で構成されるのが好ましい。
また、前記接続端子の周りに充填する前記絶縁性樹脂には、無機フィラーが含まれているのが好ましい。
また、第1の金属箔は銅箔であるのが好ましい。
また、前記被覆工程後の基板に貫通孔を設け、スルーホール導体及び該スルーホール導体に接続されるスルーホールランドを形成する工程をさらに有するようにしてもよい。
また、前記絶縁材上に層間絶縁材を介して上層導体パターンを形成する工程と、
前記接続端子と前記上層導体パターンとを電気的に接続する回路接続用バイアホールを形成する工程と、
前記スルーホールランドと前記上層導体パターンとを電気的に接続するスルーホールランド接続用バイアホールを形成する工程と、をさらに有するようにしてもよい。
前記接続端子と前記上層導体パターンとを電気的に接続する回路接続用バイアホールを形成する工程と、
前記スルーホールランドと前記上層導体パターンとを電気的に接続するスルーホールランド接続用バイアホールを形成する工程と、をさらに有するようにしてもよい。
本発明に係る電子部品内蔵配線板は、
アディティブ法により形成された接続端子と、
該接続端子と電気的に接続する電子部品と、
該電子部品を被覆する絶縁材と、
該絶縁材に埋設された導体パターンと、
前記絶縁材に設けられたスルーホール導体と、
該スルーホール導体に接続されたスルーホールランドと、を備え、
該スルーホールランドが、前記絶縁材の表面から突出している、ことを特徴とする。
アディティブ法により形成された接続端子と、
該接続端子と電気的に接続する電子部品と、
該電子部品を被覆する絶縁材と、
該絶縁材に埋設された導体パターンと、
前記絶縁材に設けられたスルーホール導体と、
該スルーホール導体に接続されたスルーホールランドと、を備え、
該スルーホールランドが、前記絶縁材の表面から突出している、ことを特徴とする。
前記スルーホールランドの厚みは、前記絶縁材に埋設された前記導体パターンの厚みよりも厚いことが好ましい。
前記絶縁材上に層間絶縁材を介して形成される上層導体パターンと、
前記接続端子又は前記導体パターンと前記上層導体パターンとを電気的に接続する回路接続用バイアホールと、
前記スルーホールランドと前記上層導体パターンとを電気的に接続するスルーホールランド接続用バイアホールと、を備え、
該スルーホールランド接続用バイアホールと前記スルーホールランドとの接続面の面積が、前記回路接続用バイアホールと前記接続端子又は前記導体パターンとの接続面の面積より大きくなる構成にしてもよい。
前記接続端子又は前記導体パターンと前記上層導体パターンとを電気的に接続する回路接続用バイアホールと、
前記スルーホールランドと前記上層導体パターンとを電気的に接続するスルーホールランド接続用バイアホールと、を備え、
該スルーホールランド接続用バイアホールと前記スルーホールランドとの接続面の面積が、前記回路接続用バイアホールと前記接続端子又は前記導体パターンとの接続面の面積より大きくなる構成にしてもよい。
本発明によれば、電子部品と接続する接続端子のファインピッチ化が図れ、さらに実装する電子部品との接続信頼性も確保できる電子部品内蔵配線板を提供できる。
1 電子部品内蔵配線板
2 電子部品
3 絶縁材
4 アンダーフィル材
5 充填樹脂
20 バンプ
40、50、60、70 導体パターン
80 接続端子
81 パッド
82 接合層
90 スルーホール導体
91、92、93、94 スルーホールランド
112 ソルダーレジスト層
2 電子部品
3 絶縁材
4 アンダーフィル材
5 充填樹脂
20 バンプ
40、50、60、70 導体パターン
80 接続端子
81 パッド
82 接合層
90 スルーホール導体
91、92、93、94 スルーホールランド
112 ソルダーレジスト層
以下、本発明の一実施形態に係る電子部品内蔵配線板について、図面を参照して説明する。
図4Fは、本実施形態に係る電子部品内蔵配線板1の概略断面図である。この電子部品内蔵配線板1は、例えば、多層プリント配線板のコア基板等として使用される。
電子部品内蔵配線板1は、電子部品2と、絶縁材3と、アンダーフィル材4と、充填樹脂5と、内層の導体パターン40、50と、ソルダーレジスト層112と、外層の導体パターン60、70と、接続端子80と、スルーホール導体90と、からなる。
絶縁材3は、ガラス繊維、アラミド繊維等の補強材にエポキシ樹脂、ポリエステル樹脂、ポリイミド樹脂、ビスマレイミド‐トリアジン樹脂(BT樹脂)、フェノール樹脂等の樹脂を含浸させてなる板材であり、本実施形態では、プリプレグで構成される。
アンダーフィル材4は、例えば、シリカやアルミナ等の無機フィラーを含む絶縁性樹脂であり、電子部品2の固定強度を確保すると共に、電子部品2と絶縁材(例えば、絶縁材3や充填樹脂5)との熱膨張率のギャップによって発生する歪みを吸収する役割を担う。アンダーフィル材4は、熱硬化性樹脂と40〜90wt%の無機フィラーからなることが好ましい。また、フィラーのサイズ(平均粒径)は0.1〜3.0μmであることが好ましい。
充填樹脂5は、熱硬化性樹脂と無機フィラーとからなることが好ましい。無機フィラーには、たとえば、Al2O3、MgO、BN、AlNまたはSiO2などを用いることができる。熱硬化性樹脂には、たとえば、耐熱性が高いエポキシ樹脂、フェノール樹脂またはシアネート樹脂が好ましく、この中でも、耐熱性が優れるエポキシ樹脂が特に好ましい。
アンダーフィル材4は、例えば、シリカやアルミナ等の無機フィラーを含む絶縁性樹脂であり、電子部品2の固定強度を確保すると共に、電子部品2と絶縁材(例えば、絶縁材3や充填樹脂5)との熱膨張率のギャップによって発生する歪みを吸収する役割を担う。アンダーフィル材4は、熱硬化性樹脂と40〜90wt%の無機フィラーからなることが好ましい。また、フィラーのサイズ(平均粒径)は0.1〜3.0μmであることが好ましい。
充填樹脂5は、熱硬化性樹脂と無機フィラーとからなることが好ましい。無機フィラーには、たとえば、Al2O3、MgO、BN、AlNまたはSiO2などを用いることができる。熱硬化性樹脂には、たとえば、耐熱性が高いエポキシ樹脂、フェノール樹脂またはシアネート樹脂が好ましく、この中でも、耐熱性が優れるエポキシ樹脂が特に好ましい。
銅等からなる導体パターン40は、電子部品内蔵配線板1の第1面側(電子部品2の回路形成面と対向する側)の内部(以下、第1の内層という。)に形成されている。導体パターン40の厚みは、約15μmであって、その一部が、接続端子80を構成するパッド81やスルーホール導体90に接続している第1の内層のスルーホールランド91となる。
銅等からなる導体パターン50は、電子部品内蔵配線板1の第2面(第1面と反対側の主面)の内側(以下、第2の内層という。)に形成され、その一部が、スルーホール導体90に接続している第2の内層のスルーホールランド92となる。その厚さは、約15μmである。第1の内層のスルーホールランド91と第2の内層のスルーホールランド92は、スルーホール導体90を介して電気的に接続している。
銅等からなる導体パターン60は、電子部品内蔵配線板1の第1面上(以下、第1の外層という。)に形成されていて、その一部が、スルーホール導体90に接続している第1の外層のスルーホールランド93となる。導体パターン60の厚さは、約20μmである。
銅等からなる導体パターン70は、電子部品内蔵配線板1の第2面上(以下、第2の外層という。)に形成されていて、その一部が、スルーホール導体90に接続している第2の外層のスルーホールランド94となる。導体パターン70の厚さは、約20μmである。
接続端子80は、電子部品2と電気的に接続するための端子であり、パッド81と、接合層82とから構成される。パッド81の厚さは約15μmである。
接合層82は、例えば、錫めっき、半田めっき、若しくは、錫−銀−銅めっきなどの合金めっき、又は、錫、銀及び銅を含む合金からなる半田で構成され、その厚さは、約15μmである。
接合層82は、例えば、錫めっき、半田めっき、若しくは、錫−銀−銅めっきなどの合金めっき、又は、錫、銀及び銅を含む合金からなる半田で構成され、その厚さは、約15μmである。
電子部品2には、バンプ20(例えば、厚さ約30μmの金スタッドバンプ)が設けられ、バンプ20と接続端子80は、電気的に接続している。
続いて、図1A〜図4Eを参照して、電子部品内蔵配線板1の製造方法を説明する。
(1)接続端子80の形成工程(図1A〜図1H)
先ず、図1Aに示す第1の基材100を準備する。第1の基材100は、銅箔101と、銅からなるキャリア102とを接着剤(剥離層)を使って剥離(分離)可能に接着した、いわゆるキャリア付き銅箔である。ここで、銅箔101の厚さは、約5μmであり、キャリア102の厚さは、約70μmである。なお、キャリア102として、銅に限らず、絶縁材なども採用できる。
先ず、図1Aに示す第1の基材100を準備する。第1の基材100は、銅箔101と、銅からなるキャリア102とを接着剤(剥離層)を使って剥離(分離)可能に接着した、いわゆるキャリア付き銅箔である。ここで、銅箔101の厚さは、約5μmであり、キャリア102の厚さは、約70μmである。なお、キャリア102として、銅に限らず、絶縁材なども採用できる。
次に、第1の基材100の銅箔101上に、電子部品2を実装するための接続端子80をアディティブ法を用いて形成する。
なお、接続端子80をアディティブ法で形成する前に、図1Bに示すように、第1の下地層110として、ニッケル等の金属を、無電解めっき、電解めっき、スパッタリング等の方法で第1の基材100の銅箔101上の全面に厚さが約1μmとなるように形成する。これによって、エッチングによる侵食を防止でき、ファインパターンを形成することができる。
また、本実施形態のように、ソルダーレジスト層112を形成する場合には、図1Bに示すように、第2の下地層111として、チタン等の金属を、無電解めっき、スパッタリング等の方法で第1の下地層上の全面に厚さが約0.1μmとなるように形成する。これによってソルダーレジスト層112との密着性が向上するという効果が得られる。
ここで、アディティブ法とは、めっきレジストパターンの非形成部分にめっきを成長させた後、めっきレジストを除去することにより導体パターンを形成する手法をいう。以下、具体的に説明する。
なお、接続端子80をアディティブ法で形成する前に、図1Bに示すように、第1の下地層110として、ニッケル等の金属を、無電解めっき、電解めっき、スパッタリング等の方法で第1の基材100の銅箔101上の全面に厚さが約1μmとなるように形成する。これによって、エッチングによる侵食を防止でき、ファインパターンを形成することができる。
また、本実施形態のように、ソルダーレジスト層112を形成する場合には、図1Bに示すように、第2の下地層111として、チタン等の金属を、無電解めっき、スパッタリング等の方法で第1の下地層上の全面に厚さが約0.1μmとなるように形成する。これによってソルダーレジスト層112との密着性が向上するという効果が得られる。
ここで、アディティブ法とは、めっきレジストパターンの非形成部分にめっきを成長させた後、めっきレジストを除去することにより導体パターンを形成する手法をいう。以下、具体的に説明する。
図1Bの基板の第2の下地層111上にドライフィルム状の感光性レジスト103をラミネートする(図1C参照)。そして、ラミネートした感光性レジスト103にマスクフィルムを密着させ、紫外線で露光し、アルカリ水溶液で現像する。その結果、導体パターン10に相当する部分のみが開口しためっきレジスト層104が形成される(図1D参照)。
続いて、図1Dの基板を水洗し、乾燥させた後、電解銅めっきを行い、厚さ約15μmの銅めっき層105を形成する(図1E参照)。
次いで、めっきレジスト層104を剥離した後、形成された導体パターン10及びパッド81の表面を黒化処理、化学エッチング処理(CZ処理)等の表面粗化法によって、粗化する(図1F参照)。
それから、図1Fの基板表面に、パッド81に相当する部分が開口したソルダーレジスト層112を形成し(図1G参照)、そして、接合層82を形成する(図1H参照)。ここで、接合層82は、例えば、錫めっき、半田めっき、又は、錫−銀−銅めっきなどの合金めっきにより形成される。あるいは、錫、銀及び銅を含む合金からなる半田ペーストを印刷し、リフローを行うことで形成してもよい。
以上のようにして、電子部品2のバンブ20と接合させるための接続端子80が得られる。
このように、アディティブ法では、エッチングの必要がないため、導体パターン10及び接続端子80をファインピッチで形成することができる。
次いで、めっきレジスト層104を剥離した後、形成された導体パターン10及びパッド81の表面を黒化処理、化学エッチング処理(CZ処理)等の表面粗化法によって、粗化する(図1F参照)。
それから、図1Fの基板表面に、パッド81に相当する部分が開口したソルダーレジスト層112を形成し(図1G参照)、そして、接合層82を形成する(図1H参照)。ここで、接合層82は、例えば、錫めっき、半田めっき、又は、錫−銀−銅めっきなどの合金めっきにより形成される。あるいは、錫、銀及び銅を含む合金からなる半田ペーストを印刷し、リフローを行うことで形成してもよい。
以上のようにして、電子部品2のバンブ20と接合させるための接続端子80が得られる。
このように、アディティブ法では、エッチングの必要がないため、導体パターン10及び接続端子80をファインピッチで形成することができる。
(2)電子部品2の実装工程(図2A、図2B)
続いて、電子部品2のバンプ20と、第1の基材100に設けられた接続端子80とをフリップチップ方式にて接合し、電子部品2を第1の基材100に実装する(図2A参照)。電子部品2の実装後、電子部品2と第1の基材100との間に生じる空隙に、アンダーフィル材4を充填する(図2B参照)。
アンダーフィル材4は、上述したように、例えば、シリカやアルミナ等の無機フィラーを含む絶縁性樹脂である。
続いて、電子部品2のバンプ20と、第1の基材100に設けられた接続端子80とをフリップチップ方式にて接合し、電子部品2を第1の基材100に実装する(図2A参照)。電子部品2の実装後、電子部品2と第1の基材100との間に生じる空隙に、アンダーフィル材4を充填する(図2B参照)。
アンダーフィル材4は、上述したように、例えば、シリカやアルミナ等の無機フィラーを含む絶縁性樹脂である。
(3)積層工程(図3A〜図3C)
続いて、絶縁材30aと、絶縁材30bとを第1の基材100の電子部品2の実装面上に載置する(図3A参照)。絶縁材30a、30bは、ガラス布等の補強材に樹脂を含浸させてなる板材(本実施形態では、プリプレグ)である。絶縁材30aは、電子部品2の形状に合わせてくり貫き加工が施されており、電子部品2をその実装面に対して平行な方向で囲むような態様で載置される。くり貫き加工には、打ち抜き加工法(パンチング)が好適である。尚、メカニカルドリルやレーザ等を用いてもよい。
一方、絶縁材30bは、くり貫き加工が施されておらずシート状であり、絶縁材30a上及び電子部品2のバンプ20形成面と反対面上に載置される。
続いて、絶縁材30aと、絶縁材30bとを第1の基材100の電子部品2の実装面上に載置する(図3A参照)。絶縁材30a、30bは、ガラス布等の補強材に樹脂を含浸させてなる板材(本実施形態では、プリプレグ)である。絶縁材30aは、電子部品2の形状に合わせてくり貫き加工が施されており、電子部品2をその実装面に対して平行な方向で囲むような態様で載置される。くり貫き加工には、打ち抜き加工法(パンチング)が好適である。尚、メカニカルドリルやレーザ等を用いてもよい。
一方、絶縁材30bは、くり貫き加工が施されておらずシート状であり、絶縁材30a上及び電子部品2のバンプ20形成面と反対面上に載置される。
絶縁材30a、30bの載置後、絶縁材30b上に、導体パターン50が形成された第2の基材500を、導体パターン50の形成面と絶縁材30bの上面とが密着するようにして積層する(図3B、図3C参照)。
第2の基材500は、第1の基材100と同様のキャリア付き銅箔であり、厚さ約5μmの銅箔501と、厚さ約70μmのキャリア502とを備える。導体パターン50は、導体パターン10の形成と同様、アディティブ法により形成される。即ち、先ず、第2の基材500の銅箔501上にドライフィルム状の感光性レジストをラミネートし、該感光性レジストにマスクフィルムを密着させ、露光・現像することで、導体パターン50に相当する部分のみが開口しためっきレジスト層を形成する。そして、めっきレジスト層を形成した第2の基材500を水洗し、乾燥させた後、電解銅めっきを行うことにより、導体パターン50が形成される。
第2の基材500の上記積層の前に、黒化処理、化学エッチング処理(CZ処理)などの表面粗化法によって導体パターン50の表面に粗化層が形成される。また、第2の基材500の上記積層には、例えば、オートクレーブ方式やハイドロプレス方式等を用いることができる。また、かかる方式等によって加圧されることで、絶縁材30aと、絶縁材30bとが融合し、絶縁材3が形成される(図3C参照)。さらに、その際、絶縁材30a、30bから樹脂成分が流出し、電子部品2と、絶縁材30a、30bとの間に生じる空隙部が、充填樹脂5で充填される。
(4)後工程(図4A〜図4E)
続いて、図3Cの基板からキャリア102と、キャリア502とを剥離(分離)し、図4Aの基板を得る。そして、メカニカルドリル等を用いた既知の穴あけ工法により、図4Aの基板に貫通孔106をあける(図4B参照)。貫通孔106の形成後、図4Bの基板に無電解銅めっきを施し、両主面上および貫通孔106の内壁に銅めっき層113を形成する(図4C参照)。
そして、図4Cの基板の両主面上に、ドライフィルム状の感光性レジストをラミネートし、該感光性レジストにマスクフィルムを密着させ、露光・現像を行う。そうすると、導体パターン60に相当する部分のみが開口しためっきレジスト層107と、導体パターン70に相当する部分のみが開口しためっきレジスト層108が形成される(図4D参照)。
続いて、図3Cの基板からキャリア102と、キャリア502とを剥離(分離)し、図4Aの基板を得る。そして、メカニカルドリル等を用いた既知の穴あけ工法により、図4Aの基板に貫通孔106をあける(図4B参照)。貫通孔106の形成後、図4Bの基板に無電解銅めっきを施し、両主面上および貫通孔106の内壁に銅めっき層113を形成する(図4C参照)。
そして、図4Cの基板の両主面上に、ドライフィルム状の感光性レジストをラミネートし、該感光性レジストにマスクフィルムを密着させ、露光・現像を行う。そうすると、導体パターン60に相当する部分のみが開口しためっきレジスト層107と、導体パターン70に相当する部分のみが開口しためっきレジスト層108が形成される(図4D参照)。
次に、図4Dの基板を水洗し、乾燥させた後、電解銅めっきを行い、めっきレジスト層108を除去する。すると、図4Eに示すように、銅めっき膜109と、スルーホール導体90が形成される。そして、図4Eの基板の両主面上の不要な銅めっき層113、銅箔101、第1の下地層110、第2の下地層111及び銅箔501をエッチングして除去すると、導体パターン60(第1の外層のスルーホールランド93)と、導体パターン70(第2の外層のスルーホールランド94)とが形成された図4Fに示す電子部品内蔵基板1が得られる。
ここでのエッチングは、レジスト金属を用いない(あるいは、錫等をレジスト金属としてわずかにめっきする)、いわゆるクイックエッチング法が採用できる。
以上のようにして製造された電子部品内蔵基板1は、以下のような優れた特徴を有する。
(1)電子部品2を収容(内蔵)しているため、表層の実装領域に他の電子部品等を実装することが可能となり、高機能化が可能となる。また、内蔵する電子部品をフリップチップ実装することで、薄型化(小型化)が図れる。
(2)また、(a)予め、第1の基材100上に電子部品実装用の接続端子80を形成しておくこと、(b)第1の基材100の厚みが大きい(約75μm)こと、(c)導体パターン40及び接続端子80をアディティブ法にて形成すること、等により、導体パターン40及び接続端子80をファインピッチ(例えば、50μm)で形成することが可能となる。また、第1の基材100のキャリア102は、剥離により容易に除去されるため、不要の金属層を除去する際、接続端子80に加わるおそれのあるダメージを極力低減できる。さらに、形成した接続端子80及び導体パターン40は、後工程においてエッチング等されないため、形成時のパターン形状が保持される。したがって、パターン精度の向上が図れる。
(3)また、収容される電子部品2は、アンダーフィル材4、絶縁材3により、被覆され、封止されているため、固定強度が高い。このため、電子部品内蔵基板1をコア基板としたビルトアップ等の多層化工程において、ハンドリングが容易となり、また、エッチング等が行われても、電子部品2に与える影響を極力防止できる。
(4)また、電子部品内蔵基板1は、絶縁材料(アンダーフィル材4及び絶縁材3)が、電子部品2をその実装面における下方向及び上方向で挟み込んだ態様の構造(対称構造)を有している。かかる対称構造にすると、ストレス(熱、振動衝撃、落下衝撃等)による応力が緩和でき、反りに対する耐性が確保できる。したがって、電子部品の接続信頼性が高まる。
(5)さらに、電子部品内蔵基板1は、内層の導体パターン40、50が絶縁材3に埋設されており、第1の外層のスルーホールランド93、第2の外層のスルーホールランド94が、絶縁材3よりも突出した構造となっている。そして、第1の内層のスルーホールランド91及び第1の外層のスルーホールランド93からなる第1面側のスルーホールランドの厚み(約35μm)が、導体パターン40の厚み(約15μm)よりも厚く、同様に、第2の内層のスルーホールランド92及び第2の外層のスルーホールランド94からなる第2面側のスルーホールランドの厚み(約35μm)が、導体パターン50の厚み(約15μm)よりも厚くなっている。
これにより、強固な金属柱が形成され、電子部品2周りの絶縁材(アンダーフィル材4及び絶縁材3)の変形を抑制できる。
これにより、強固な金属柱が形成され、電子部品2周りの絶縁材(アンダーフィル材4及び絶縁材3)の変形を抑制できる。
図5Fは、図4Fの電子部品内蔵基板1をコア基板として使用した多層配線板600の概略断面図である。
この多層配線板600において、第1の外層のスルーホールランド93と導体パターン607とを接続するバイア603と、接続端子80と導体パターン607とを接続するバイア604とを比較すると、図6に示すように、バイア603の方が、アスペクト比が小さく、接触面積が大きい。同様に、バイア605とバイア606とを比較すると、バイア605の方が、アスペクト比が小さく、接触面積が大きい。
したがって、一般に熱応力が集中しやすいスルーホール周りにおいてもバイア603(バイア605)底部の熱ストレスが軽減され、接続強度が保たれる。
この多層配線板600において、第1の外層のスルーホールランド93と導体パターン607とを接続するバイア603と、接続端子80と導体パターン607とを接続するバイア604とを比較すると、図6に示すように、バイア603の方が、アスペクト比が小さく、接触面積が大きい。同様に、バイア605とバイア606とを比較すると、バイア605の方が、アスペクト比が小さく、接触面積が大きい。
したがって、一般に熱応力が集中しやすいスルーホール周りにおいてもバイア603(バイア605)底部の熱ストレスが軽減され、接続強度が保たれる。
ここで、この多層配線板600の製造方法について、図5A〜図5Eを参照して簡単に説明する。
先ず、図4Fの電子部品内蔵基板1の両主面上(第1面及び第2面上)に、ガラス布等の補強材に樹脂を含浸させてなるシート状の板材(本実施形態では、プリプレグ)を載置し、さらに、その上に圧延銅箔あるいは電解銅箔を載置し、加熱圧着する。その結果、厚さ約40μmの絶縁層601、602と、厚さ約12μmの銅箔610、611が形成される(図5A参照)。
その際、第1の外層のスルーホールランド93及び第2の外層のスルーホールランド94によって押し退けられる樹脂量と、スルーホール導体90の内部(空洞)に入り込む樹脂量とが相殺される。したがって、絶縁層601及び602の表面は平坦化される。
先ず、図4Fの電子部品内蔵基板1の両主面上(第1面及び第2面上)に、ガラス布等の補強材に樹脂を含浸させてなるシート状の板材(本実施形態では、プリプレグ)を載置し、さらに、その上に圧延銅箔あるいは電解銅箔を載置し、加熱圧着する。その結果、厚さ約40μmの絶縁層601、602と、厚さ約12μmの銅箔610、611が形成される(図5A参照)。
その際、第1の外層のスルーホールランド93及び第2の外層のスルーホールランド94によって押し退けられる樹脂量と、スルーホール導体90の内部(空洞)に入り込む樹脂量とが相殺される。したがって、絶縁層601及び602の表面は平坦化される。
続いて、炭酸ガス(CO2)レーザやUV−YAGレーザ等により、図5Aの基板の両主面の所定箇所にレーザバイア(ブラインドホール)612、613を形成する(図5B参照)。
そして、図5Bの基板において、全面に無電解銅めっきを行って、両主面上並びにレーザバイア612及び613の内面に銅めっき層620を形成する(図5C参照)。
それから、めっきレジスト層621、622を形成した後(図5D参照)、電解銅めっきを行い、バイア603〜606と、銅めっき層614、615を形成する(図5E参照)。
そして、図5Eの基板において、めっきレジスト層621、622を除去し、両主面上の不要な銅箔610、611と、銅めっき層620をエッチングして除去すると、導体パターン607、608が形成された図5Fの多層配線板600が得られる。
そして、図5Bの基板において、全面に無電解銅めっきを行って、両主面上並びにレーザバイア612及び613の内面に銅めっき層620を形成する(図5C参照)。
それから、めっきレジスト層621、622を形成した後(図5D参照)、電解銅めっきを行い、バイア603〜606と、銅めっき層614、615を形成する(図5E参照)。
そして、図5Eの基板において、めっきレジスト層621、622を除去し、両主面上の不要な銅箔610、611と、銅めっき層620をエッチングして除去すると、導体パターン607、608が形成された図5Fの多層配線板600が得られる。
尚、本発明は、上記実施形態に限定されるものではなく、本発明の要旨を逸脱しない範囲で種々の変更が可能である。
例えば、内蔵する電子部品2の端子配列の形態が、ベリフェラル型等である場合では、図7、図8に示すように、全ての接続端子80が、それぞれ対応するスルーホール導体90に接続するように導体パターン40が形成されてもよい。このようにすると、電子部品2の回路部と他の回路部とを電気的に接続するための層数の増加が不要となり、薄型化が図れる。
あるいは、多層配線板600において、図9に示すように、一部の接続端子80が、スルーホール導体90に接続される構造にしてもよい。
また、上記実施形態の多層配線板600は、電子部品内蔵基板1の両主面に、絶縁層601、602と導体パターン607、608からなる層をそれぞれ1層ずつ積層しているが、かかる構成に限定されない。即ち、2層以上積層しても構わないし、両主面において、積層数が異なっていてもよい。さらには、片側の主面のみに積層してもよい。
本出願は、2008年3月27日にされた、米国仮特許出願61/040000に基づく。本明細書中に、その明細書、特許請求の範囲、図面全体を参照して取り込むものとする。
本発明に係る電子部品内蔵型配線板は、小型化、高機能化が図れ、さらには電子部品の接続信頼性を確保し得る。したがって、携帯電話に代表されるモバイル機器への適用が期待できる。
Claims (14)
- 支持体上に分離可能な状態で第1の金属箔が配置された第1の積層基材の前記第1の金属箔上に、電子部品を実装するための接続端子をアディティブ法により形成する接続端子形成工程と、
前記第1の積層基材上に、前記電子部品を該電子部品の回路形成面と前記接続端子の形成面とが向かい合うように配置し、前記電子部品と前記接続端子とを電気的に接続する実装工程と、
該実装工程後の前記電子部品を絶縁材で被覆する被覆工程と、
前記支持体と前記第1の金属箔とを分離する分離工程と、
露出している前記第1の金属箔を除去する除去工程と、を有する、
ことを特徴とする電子部品内蔵配線板の製造方法。 - 前記実装工程後、前記接続端子の周りに絶縁性樹脂を充填する工程をさらに有する、
ことを特徴とする請求項1に記載の電子部品内蔵配線板の製造方法。 - 前記支持体上に分離可能な状態で第2の金属箔が配置された第2の積層基材の前記第2の金属箔上に導体パターンを形成する工程と、
前記被覆工程後、前記第2の積層基材を前記導体パターンの形成面と前記絶縁材の表面とが密着するようにして積層する工程と、をさらに有する、
ことを特徴とする請求項1に記載の電子部品内蔵配線板の製造方法。 - 前記被覆工程には、前記電子部品を覆う態様で前記絶縁材を載置する工程が含まれる、
ことを特徴とする請求項1に記載の電子部品内蔵配線板の製造方法。 - 前記絶縁材は、プリプレグで構成され、少なくとも、前記電子部品の形状に合わせてくり貫き加工したものと、くり貫き加工していないシート状のものとを組み合わせてなる、
ことを特徴とする請求項4に記載の電子部品内蔵配線板の製造方法。 - 前記電子部品には、前記接続端子と接合させるためのバンプが形成されている、
ことを特徴とする請求項1に記載の電子部品内蔵配線板の製造方法。 - 前記接続端子の少なくとも一部は、錫、銀及び銅を含む合金からなる半田で構成される、
ことを特徴とする請求項1に記載の電子部品内蔵配線板の製造方法。 - 前記接続端子の周りに充填する前記絶縁性樹脂には、無機フィラーが含まれている、
ことを特徴とする請求項2に記載の電子部品内蔵配線板の製造方法。 - 前記第1の金属箔は銅箔である、
ことを特徴とする請求項1に記載の電子部品内蔵配線板の製造方法。 - 前記被覆工程後の基板に貫通孔を設け、スルーホール導体及び該スルーホール導体に接続されるスルーホールランドを形成する工程をさらに有する、
ことを特徴とする請求項1に記載の電子部品内蔵配線板の製造方法。 - 前記絶縁材上に層間絶縁材を介して上層導体パターンを形成する工程と、
前記接続端子と前記上層導体パターンとを電気的に接続する回路接続用バイアホールを形成する工程と、
前記スルーホールランドと前記上層導体パターンとを電気的に接続するスルーホールランド接続用バイアホールを形成する工程と、をさらに有する、
ことを特徴とする請求項10に記載の電子部品内蔵配線板の製造方法。 - アディティブ法により形成された接続端子と、
該接続端子と電気的に接続する電子部品と、
該電子部品を被覆する絶縁材と、
該絶縁材に埋設された導体パターンと、
前記絶縁材に設けられたスルーホール導体と、
該スルーホール導体に接続されたスルーホールランドと、を備え、
該スルーホールランドが、前記絶縁材の表面から突出している、
ことを特徴とする電子部品内蔵配線板。 - 前記スルーホールランドの厚みが、前記絶縁材に埋設された前記導体パターンの厚みよりも厚いことを特徴とする請求項12に記載の電子部品内蔵配線板。
- 前記絶縁材上に層間絶縁材を介して形成される上層導体パターンと、
前記接続端子又は前記導体パターンと前記上層導体パターンとを電気的に接続する回路接続用バイアホールと、
前記スルーホールランドと前記上層導体パターンとを電気的に接続するスルーホールランド接続用バイアホールと、を備え、
該スルーホールランド接続用バイアホールと前記スルーホールランドとの接続面の面積が、前記回路接続用バイアホールと前記接続端子又は前記導体パターンとの接続面の面積より大きい、
ことを特徴とする請求項12に記載の電子部品内蔵配線板。
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US4000008P | 2008-03-27 | 2008-03-27 | |
US61/040,000 | 2008-03-27 | ||
PCT/JP2008/065219 WO2009118925A1 (ja) | 2008-03-27 | 2008-08-26 | 電子部品内蔵配線板及びその製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPWO2009118925A1 true JPWO2009118925A1 (ja) | 2011-07-21 |
Family
ID=41113150
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2009539957A Pending JPWO2009118925A1 (ja) | 2008-03-27 | 2008-08-26 | 電子部品内蔵配線板及びその製造方法 |
Country Status (5)
Country | Link |
---|---|
US (1) | US8347493B2 (ja) |
EP (1) | EP2259666A4 (ja) |
JP (1) | JPWO2009118925A1 (ja) |
CN (2) | CN101683006B (ja) |
WO (1) | WO2009118925A1 (ja) |
Families Citing this family (13)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8106496B2 (en) * | 2007-06-04 | 2012-01-31 | Stats Chippac, Inc. | Semiconductor packaging system with stacking and method of manufacturing thereof |
US8365402B2 (en) * | 2008-09-30 | 2013-02-05 | Ibiden Co., Ltd. | Method for manufacturing printed wiring board |
DE102009060480A1 (de) * | 2009-12-18 | 2011-06-22 | Schweizer Electronic AG, 78713 | Leiterstrukturelement und Verfahren zum Herstellen eines Leiterstrukturelements |
KR101144610B1 (ko) * | 2011-08-02 | 2012-05-11 | 한국기계연구원 | 투명 전극의 전도성 메쉬 매설 방법 |
JP2016058472A (ja) * | 2014-09-08 | 2016-04-21 | イビデン株式会社 | 電子部品内蔵配線板及びその製造方法 |
CN106304611A (zh) * | 2015-06-10 | 2017-01-04 | 宏启胜精密电子(秦皇岛)有限公司 | 电路板及其制造方法、应用该电路板的电子装置 |
CN105704948B (zh) * | 2016-03-28 | 2018-05-29 | 上海美维电子有限公司 | 超薄印制电路板的制作方法及超薄印制电路板 |
US11605662B2 (en) * | 2017-01-11 | 2023-03-14 | Sony Semiconductor Solutions Corporation | Imaging element, imaging device, electronic device, and method of manufacturing imaging element |
TWI658547B (zh) * | 2018-02-01 | 2019-05-01 | 財團法人工業技術研究院 | 晶片封裝模組及包含其之電路板結構 |
CN108235597B (zh) * | 2018-02-08 | 2024-02-23 | 惠州奔达电子有限公司 | 一种pcb的制作方法及pcb |
JP2021097155A (ja) * | 2019-12-18 | 2021-06-24 | イビデン株式会社 | インダクタ内蔵基板 |
US11581233B2 (en) | 2021-05-04 | 2023-02-14 | STATS ChipPAC Pte. Ltd. | Semiconductor device and method of forming electrical circuit pattern within encapsulant of SIP module |
CN117156730B (zh) * | 2023-10-31 | 2024-01-26 | 江苏普诺威电子股份有限公司 | 嵌入式封装基板及其制作方法、堆叠封装结构 |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2005317901A (ja) * | 2004-03-31 | 2005-11-10 | Alps Electric Co Ltd | 回路部品モジュールおよびその製造方法 |
JP2006165175A (ja) * | 2004-12-06 | 2006-06-22 | Alps Electric Co Ltd | 回路部品モジュールおよび電子回路装置並びに回路部品モジュールの製造方法 |
JP2006186029A (ja) * | 2004-12-27 | 2006-07-13 | Cmk Corp | 多層プリント配線板及びその製造方法 |
JP2007214535A (ja) * | 2006-01-13 | 2007-08-23 | Cmk Corp | 半導体素子内蔵プリント配線板及びその製造方法 |
Family Cites Families (43)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4926239A (en) * | 1983-06-07 | 1990-05-15 | Sharp Kabushiki Kaisha | Plastic encapsulant for semiconductor |
US4941255A (en) * | 1989-11-15 | 1990-07-17 | Eastman Kodak Company | Method for precision multichip assembly |
US5027253A (en) * | 1990-04-09 | 1991-06-25 | Ibm Corporation | Printed circuit boards and cards having buried thin film capacitors and processing techniques for fabricating said boards and cards |
US5745984A (en) * | 1995-07-10 | 1998-05-05 | Martin Marietta Corporation | Method for making an electronic module |
JP3662260B2 (ja) * | 1996-09-24 | 2005-06-22 | 三菱電機株式会社 | 半導体装置およびその製造方法 |
JP3726985B2 (ja) * | 1996-12-09 | 2005-12-14 | ソニー株式会社 | 電子部品の製造方法 |
US5994166A (en) * | 1997-03-10 | 1999-11-30 | Micron Technology, Inc. | Method of constructing stacked packages |
JP3349058B2 (ja) * | 1997-03-21 | 2002-11-20 | ローム株式会社 | 複数のicチップを備えた半導体装置の構造 |
US6104093A (en) * | 1997-04-24 | 2000-08-15 | International Business Machines Corporation | Thermally enhanced and mechanically balanced flip chip package and method of forming |
US6525414B2 (en) * | 1997-09-16 | 2003-02-25 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device including a wiring board and semiconductor elements mounted thereon |
US6038133A (en) * | 1997-11-25 | 2000-03-14 | Matsushita Electric Industrial Co., Ltd. | Circuit component built-in module and method for producing the same |
US6338980B1 (en) * | 1999-08-13 | 2002-01-15 | Citizen Watch Co., Ltd. | Method for manufacturing chip-scale package and manufacturing IC chip |
KR100324333B1 (ko) * | 2000-01-04 | 2002-02-16 | 박종섭 | 적층형 패키지 및 그 제조 방법 |
DE10010820C1 (de) * | 2000-02-29 | 2001-09-13 | Infineon Technologies Ag | Verfahren zur Regenerierung von Halbleiterscheiben |
JP3597754B2 (ja) * | 2000-04-24 | 2004-12-08 | Necエレクトロニクス株式会社 | 半導体装置及びその製造方法 |
TWI242398B (en) * | 2000-06-14 | 2005-10-21 | Matsushita Electric Ind Co Ltd | Printed circuit board and method of manufacturing the same |
JP3420748B2 (ja) * | 2000-12-14 | 2003-06-30 | 松下電器産業株式会社 | 半導体装置及びその製造方法 |
TW511415B (en) * | 2001-01-19 | 2002-11-21 | Matsushita Electric Ind Co Ltd | Component built-in module and its manufacturing method |
US6429045B1 (en) * | 2001-02-07 | 2002-08-06 | International Business Machines Corporation | Structure and process for multi-chip chip attach with reduced risk of electrostatic discharge damage |
US6512182B2 (en) * | 2001-03-12 | 2003-01-28 | Ngk Spark Plug Co., Ltd. | Wiring circuit board and method for producing same |
US6794751B2 (en) * | 2001-06-29 | 2004-09-21 | Intel Corporation | Multi-purpose planarizing/back-grind/pre-underfill arrangements for bumped wafers and dies |
JP4856328B2 (ja) * | 2001-07-13 | 2012-01-18 | ローム株式会社 | 半導体装置の製造方法 |
US6555924B2 (en) * | 2001-08-18 | 2003-04-29 | Siliconware Precision Industries Co., Ltd. | Semiconductor package with flash preventing mechanism and fabrication method thereof |
US6861757B2 (en) * | 2001-09-03 | 2005-03-01 | Nec Corporation | Interconnecting substrate for carrying semiconductor device, method of producing thereof and package of semiconductor device |
JP3910045B2 (ja) * | 2001-11-05 | 2007-04-25 | シャープ株式会社 | 電子部品内装配線板の製造方法 |
TW200302685A (en) * | 2002-01-23 | 2003-08-01 | Matsushita Electric Ind Co Ltd | Circuit component built-in module and method of manufacturing the same |
JP3865639B2 (ja) * | 2002-01-28 | 2007-01-10 | 信越化学工業株式会社 | 半導体封止用シリコーン組成物および半導体装置 |
FI115285B (fi) | 2002-01-31 | 2005-03-31 | Imbera Electronics Oy | Menetelmä komponentin upottamiseksi alustaan ja kontaktin muodostamiseksi |
JP3789410B2 (ja) * | 2002-08-29 | 2006-06-21 | 富士通メディアデバイス株式会社 | 表面実装型電子部品モジュールおよびその製造方法 |
US7394663B2 (en) * | 2003-02-18 | 2008-07-01 | Matsushita Electric Industrial Co., Ltd. | Electronic component built-in module and method of manufacturing the same |
US7122404B2 (en) * | 2003-03-11 | 2006-10-17 | Micron Technology, Inc. | Techniques for packaging a multiple device component |
US7180169B2 (en) * | 2003-08-28 | 2007-02-20 | Matsushita Electric Industrial Co., Ltd. | Circuit component built-in module and method for manufacturing the same |
JP3982479B2 (ja) * | 2003-10-28 | 2007-09-26 | 松下電工株式会社 | 電気部品内蔵回路板及びその製造方法 |
TWI320583B (en) * | 2003-12-26 | 2010-02-11 | Advanced Semiconductor Eng | Process for backside grinding a bumped wafer |
US20050218491A1 (en) * | 2004-03-31 | 2005-10-06 | Alps Electric Co., Ltd. | Circuit component module and method of manufacturing the same |
JP4575071B2 (ja) * | 2004-08-02 | 2010-11-04 | 新光電気工業株式会社 | 電子部品内蔵基板の製造方法 |
US7365273B2 (en) * | 2004-12-03 | 2008-04-29 | Delphi Technologies, Inc. | Thermal management of surface-mount circuit devices |
JP4485975B2 (ja) | 2005-03-10 | 2010-06-23 | 日本メクトロン株式会社 | 多層フレキシブル回路配線基板の製造方法 |
KR100716826B1 (ko) * | 2005-05-10 | 2007-05-09 | 삼성전기주식회사 | 전자부품이 내장된 기판의 제조방법 |
US7388297B2 (en) * | 2005-08-26 | 2008-06-17 | Oki Electric Industry Co., Ltd. | Semiconductor device with reduced thickness of the semiconductor substrate |
KR100935139B1 (ko) * | 2005-09-20 | 2010-01-06 | 가부시키가이샤 무라타 세이사쿠쇼 | 부품 내장 모듈의 제조 방법 및 부품 내장 모듈 |
JP4535002B2 (ja) * | 2005-09-28 | 2010-09-01 | Tdk株式会社 | 半導体ic内蔵基板及びその製造方法 |
FI20060256L (fi) * | 2006-03-17 | 2006-03-20 | Imbera Electronics Oy | Piirilevyn valmistaminen ja komponentin sisältävä piirilevy |
-
2008
- 2008-08-26 JP JP2009539957A patent/JPWO2009118925A1/ja active Pending
- 2008-08-26 CN CN2008800154708A patent/CN101683006B/zh active Active
- 2008-08-26 WO PCT/JP2008/065219 patent/WO2009118925A1/ja active Application Filing
- 2008-08-26 CN CN201210039282.7A patent/CN102625579B/zh active Active
- 2008-08-26 EP EP08873563A patent/EP2259666A4/en not_active Withdrawn
-
2009
- 2009-02-11 US US12/369,115 patent/US8347493B2/en active Active
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2005317901A (ja) * | 2004-03-31 | 2005-11-10 | Alps Electric Co Ltd | 回路部品モジュールおよびその製造方法 |
JP2006165175A (ja) * | 2004-12-06 | 2006-06-22 | Alps Electric Co Ltd | 回路部品モジュールおよび電子回路装置並びに回路部品モジュールの製造方法 |
JP2006186029A (ja) * | 2004-12-27 | 2006-07-13 | Cmk Corp | 多層プリント配線板及びその製造方法 |
JP2007214535A (ja) * | 2006-01-13 | 2007-08-23 | Cmk Corp | 半導体素子内蔵プリント配線板及びその製造方法 |
Also Published As
Publication number | Publication date |
---|---|
US8347493B2 (en) | 2013-01-08 |
WO2009118925A1 (ja) | 2009-10-01 |
EP2259666A1 (en) | 2010-12-08 |
CN101683006A (zh) | 2010-03-24 |
CN102625579B (zh) | 2014-10-29 |
CN101683006B (zh) | 2012-04-18 |
CN102625579A (zh) | 2012-08-01 |
EP2259666A4 (en) | 2011-09-07 |
US20090242255A1 (en) | 2009-10-01 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
WO2009118925A1 (ja) | 電子部品内蔵配線板及びその製造方法 | |
WO2010052942A1 (ja) | 電子部品内蔵配線板及びその製造方法 | |
JP4361826B2 (ja) | 半導体装置 | |
JP6711509B2 (ja) | プリント回路基板、半導体パッケージ及びその製造方法 | |
WO2010038489A1 (ja) | 電子部品内蔵配線板及びその製造方法 | |
US9554462B2 (en) | Printed wiring board | |
JPWO2007126090A1 (ja) | 回路基板、電子デバイス装置及び回路基板の製造方法 | |
WO2004103039A1 (ja) | 両面配線基板および両面配線基板の製造方法並びに多層配線基板 | |
US20070069360A1 (en) | Semiconductor package substrate having different thicknesses between wire bonding pad and ball pad and method for fabricating the same | |
JP2016063130A (ja) | プリント配線板および半導体パッケージ | |
JP4982779B2 (ja) | パッケージ用基板の製造方法 | |
KR20160032985A (ko) | 패키지 기판, 패키지 기판의 제조 방법 및 이를 포함하는 적층형 패키지 | |
KR100990576B1 (ko) | 미세 최외층 회로패턴을 갖는 인쇄회로기판 및 그 제조방법 | |
KR100747022B1 (ko) | 임베디드 인쇄회로기판 및 그 제작방법 | |
JP2011060875A (ja) | 電子部品内蔵基板及びその製造方法とこれを用いた半導体装置 | |
JP2010226075A (ja) | 配線板及びその製造方法 | |
JP2001274324A (ja) | 積層型半導体装置用半導体搭載用基板、半導体装置及び積層型半導体装置 | |
KR101167429B1 (ko) | 반도체 패키지의 제조방법 | |
JP5176676B2 (ja) | 部品内蔵基板の製造方法 | |
KR100908986B1 (ko) | 코어리스 패키지 기판 및 제조 방법 | |
JP2008182039A (ja) | 多層配線板およびその製造方法 | |
JP2007115809A (ja) | 配線基板 | |
JP2008227538A (ja) | 配線基板の製造方法、及び配線基板 | |
KR100803960B1 (ko) | 패키지 온 패키지 기판 및 그 제조방법 | |
JP2008182071A (ja) | 電子部品内蔵配線板及びその製造方法、並びに電子機器 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20110809 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20111011 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20120508 |