WO2010038489A1 - 電子部品内蔵配線板及びその製造方法 - Google Patents

電子部品内蔵配線板及びその製造方法 Download PDF

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WO2010038489A1
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electronic component
conductor pattern
wiring board
built
hole
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俊輔 酒井
佐藤　健司
俊樹 古谷
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イビデン株式会社
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    • H05K2203/1469—Circuit made after mounting or encapsulation of the components
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H05K3/4602—Manufacturing multilayer circuits characterized by a special circuit board as base or central core whereon additional circuit layers are built or additional circuit boards are laminated
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02P—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN THE PRODUCTION OR PROCESSING OF GOODS
    • Y02P70/00—Climate change mitigation technologies in the production process for final industrial or consumer products
    • Y02P70/50—Manufacturing or production processes characterised by the final manufactured product

Definitions

  • the present invention relates to an electronic component built-in wiring board in which an electronic component such as a semiconductor element is accommodated.
  • Patent Document 1 For example, in Patent Document 1, (a) a step of attaching a sheet such as a UV tape to the bottom of a through hole formed in the core substrate, (b) a semiconductor element such as an IC chip on the sheet, and a terminal to which the sheet is bonded A step of placing the substrate in contact with the surface, (c) a step of filling the resin in the through hole, (d) a step of curing the filled resin, (e) a step of peeling the sheet, (f) an upper surface of the semiconductor element.
  • a method of manufacturing a multilayer printed wiring board having a step of forming a buildup layer is disclosed.
  • the terminals of the semiconductor element and the wiring of the build-up layer can be appropriately electrically connected, and a highly reliable multilayer printed wiring board with a built-in semiconductor element can be manufactured.
  • a sheet such as a UV tape needs to be affixed substantially horizontally to the bottom of the core substrate.
  • burrs or the like generated when the through holes are formed in the core substrate hinder horizontal sticking.
  • it is necessary to form a conductor pattern on both main surfaces of the core substrate When a sheet is attached in such a case, the conductor pattern portion and the vicinity of the through hole end are formed. As shown in FIG. 13A, there is a possibility that the sheet may be distorted due to the level difference generated therebetween.
  • the filled resin may enter the gap between the core substrate and the sheet.
  • the present invention has been made in view of the above-described conventional problems, and the electronic component built-in wiring board and the core substrate that are excellent in quality such as connection reliability are provided by accurately arranging the electronic component in the core substrate. It is an object of the present invention to provide a manufacturing method that facilitates accurate placement of electronic components on a substrate.
  • the electronic component built-in wiring board according to the present invention, A core substrate; Electronic components housed in through holes provided in the core substrate; A first conductor pattern formed on at least one main surface of the core substrate; A second conductor pattern formed on the same surface as the surface on which the first conductor pattern is formed; One or more interlayer insulation layers and conductor pattern layers formed on the core substrate, The second conductor pattern is formed on at least a part of the periphery of the end face of the through hole.
  • the terminal of the electronic component may be electrically connected to the conductor pattern layer formed on the interlayer insulating layer via a via conductor provided in any of the interlayer insulating layers.
  • the terminal of the electronic component may be electrically connected to the conductor pattern layer formed on any one of the interlayer insulating layers via a conductor bump or a conductive adhesive layer.
  • the pad of the electronic component is formed on one of the main surfaces of the core substrate via another conductor pattern and a wire different from the first conductor pattern and the second conductor pattern. It may be electrically connected.
  • the second conductor pattern may be formed in a portion of the periphery of the end face of the through hole that faces through the through hole.
  • the second conductor pattern may be formed in a frame shape on the periphery of the end face of the through hole.
  • the second conductor pattern may be continuously formed in a frame shape on the periphery of the end face of the through hole.
  • the second conductor pattern may be formed to include a discontinuous portion in a frame shape on the periphery of the end face of the through hole.
  • the side surface of the second conductor pattern may be substantially flush with the inner wall surface provided with the through hole of the core substrate.
  • a part of the second conductor pattern may protrude into the through hole.
  • the second conductor pattern may be formed at a predetermined distance from the contour of the end face of the through hole.
  • the maximum width of the second conductor pattern may be larger than the maximum width of the first conductor pattern.
  • the thickness of the second conductor pattern is substantially the same as the thickness of the first conductor pattern.
  • a resin material is filled in a gap between the electronic component and the inner wall of the core substrate in the through hole.
  • the electronic component is accommodated in the through hole so that a circuit non-formation surface of the electronic component faces a formation surface of the second conductor pattern on the core substrate.
  • the second conductor pattern may be formed on both main surfaces of the core substrate.
  • the manufacturing method of the electronic component built-in wiring board Providing a through hole for accommodating an electronic component in the core substrate; Forming a first conductor pattern and a second conductor pattern on the same main surface of at least one of the core substrates; A step of attaching an adhesive tape to the formation surface of the first conductor pattern and the second conductor pattern in the core substrate; Placing the electronic component on the adhesive surface of the adhesive tape at the bottom of the through hole; Filling a resin material in a gap between the placed electronic component and the inner wall of the core substrate, and fixing the electronic component; After fixing the electronic component, having the step of peeling the adhesive tape, The second conductor pattern is formed on at least a part of a peripheral edge of the end face of the through hole.
  • the method may further include forming a via conductor that electrically connects the terminal of the electronic component and the conductor pattern layer in the insulating layer.
  • the second conductor pattern may be formed in a portion of the periphery of the end face of the through hole that faces through the through hole.
  • the second conductor pattern may be formed in a frame shape on the periphery of the end face of the through hole.
  • the second conductor pattern may be continuously formed in a frame shape on the peripheral edge of the through hole.
  • the second conductor pattern may be formed on the periphery of the end face of the through hole so as to include a discontinuous portion in a frame shape.
  • the second conductor pattern may be formed such that its side surface is substantially flush with the inner wall surface of the core substrate in which the through hole is provided.
  • the second conductor pattern may be formed so that a part of the second conductor pattern protrudes into the through hole.
  • the second conductor pattern may be formed a predetermined distance away from the contour of the end face of the through hole.
  • the maximum width of the second conductor pattern may be larger than the maximum width of the first conductor pattern.
  • the adhesive tape is a UV tape whose adhesiveness is reduced by irradiation with ultraviolet rays.
  • the thickness of the second conductor pattern is preferably substantially the same as the thickness of the first conductor pattern.
  • FIG. 5 is a schematic cross-sectional view of the electronic component built-in wiring board 1 manufactured by the manufacturing method of the first embodiment.
  • the electronic component built-in wiring board 1 includes a core substrate 2, an electronic component 3 accommodated (inner layer) in the core substrate 2, conductor patterns 4 and 5 formed on both main surfaces of the core substrate 2, and interlayer insulation. Layers 6 and 7, conductor patterns 8 and 9 formed on interlayer insulating layers 6 and 7, respectively, and conductor pattern 10 formed on one main surface of core substrate 2.
  • the core substrate 2 is a substrate obtained by impregnating a reinforcing material (base material) with a resin, and the thickness thereof is about 110 ⁇ m.
  • a reinforcing material base material
  • the thickness thereof is about 110 ⁇ m.
  • the reinforcing material glass cloth (glass cloth), glass nonwoven fabric, aramid nonwoven fabric and the like can be suitably employed.
  • any insulating material having the same strength as these can be used.
  • epoxy resin epoxy resin, BT (bismaleimide triazine) resin, polyimide resin, etc. can be adopted.
  • the conductor patterns 4 and 5 are made of copper or the like, and the thickness thereof is about 20 ⁇ m.
  • the conductor pattern 4 is formed on one main surface (hereinafter referred to as a first surface) of the core substrate 2, and the conductor pattern 5 is on the other main surface (hereinafter referred to as a second surface) of the core substrate 2. Is formed.
  • the conductor pattern 4 and the conductor pattern 5 are electrically connected through the through-hole conductor 20.
  • the electronic component 3 is an IC chip and is accommodated in the through hole 21 of the core substrate 2 by a so-called face-up method.
  • the interlayer insulating layers 6 and 7 are plate materials obtained by impregnating a reinforcing material such as glass fiber or aramid fiber with a resin such as an epoxy resin, a polyester resin, a polyimide resin, a BT resin, or a phenol resin. Is also composed of prepreg.
  • the interlayer insulating layer 6 is formed on the first surface side of the core substrate 2 and the interlayer insulating layer 7 is formed on the second surface side, and the thickness thereof is about 60 ⁇ m.
  • the conductor patterns 8 and 9 are made of copper or the like, and the thickness thereof is about 20 ⁇ m.
  • the conductor pattern 8 is formed on the interlayer insulating layer 6 and is electrically connected to the conductor pattern 4 and the terminal 30 of the electronic component 3 via the via conductor 60.
  • the conductor pattern 9 is formed on the interlayer insulating layer 7 and is electrically connected to the conductor pattern 9 via the via conductor 70.
  • the conductor pattern 10 is formed on the second surface side of the core substrate 2, similarly to the conductor pattern 5.
  • the conductor pattern 10 is made of copper or the like and has a thickness of about 20 ⁇ m. Although the details will be described later, the conductor pattern 10 is used for accurately arranging the electronic component 3 and is not electrically connected to other conductor patterns.
  • a copper-clad laminate in which copper foils 101 and 102 having a thickness of about 12 ⁇ m are laminated on both main surfaces of a core substrate 2 having a thickness of about 110 ⁇ m is prepared.
  • through holes 103 are formed in the copper-clad laminate of FIG. 1A by a known drilling method using a drill or the like (see FIG. 1B).
  • the through hole 103 may be formed by a carbon dioxide (CO 2 ) laser, an Nd—YAG laser, an excimer laser, or the like.
  • a treatment for removing smear remaining on the inner surface of the through-hole 103 is performed, and then the copper-clad laminate of FIG. 1B is subjected to electroless copper plating and electrolytic copper plating. Then, as shown in FIG. 1C, copper plating films 104 and 105 are formed on both main surfaces of the copper-clad laminate of FIG. 1B, and through-hole conductors 20 are formed.
  • the conductor pattern 10a is a prototype of the conductor pattern 10 (before drilling), and is formed to be larger than the area of the mounting surface (that is, the circuit non-forming surface) of the electronic component 3 as shown in FIG. 4A.
  • the formation area of the conductor pattern 10a is equal to the area when the contour of the circuit non-formation surface (rectangular shape) of the electronic component 3 is expanded by a predetermined length L (about 50 ⁇ m).
  • the through-hole 21 for accommodating the electronic component 3 is formed by a known drilling method using a drill or the like (see FIG. 1E).
  • the through holes 21 may be formed by a carbon dioxide (CO 2 ) laser, an Nd—YAG laser, an excimer laser, or the like.
  • the conductor pattern 10 is formed by this drilling. 4B, the conductor pattern 10 is formed in a frame shape on the second surface of the core substrate 2 so as to surround the end surface on the second surface side of the through hole 21 without any gap.
  • the frame width of the through hole 21 is about 8.1 mm.
  • the conductor pattern 10 may be formed in advance before the through hole 21 is formed. In this case, the conductor pattern 10 is also formed in the process of forming the conductor patterns 4 and 5.
  • the tape 201 is attached to the second surface side of the substrate of FIG. 1E (see FIG. 2A).
  • UV tape for example, Adwill D series of Lintec Co., Ltd.
  • the tape 201 is affixed substantially horizontally without distortion by the presence of the conductor pattern 10 having the same thickness as the conductor pattern 5 and formed so as to surround the end surface on the second surface side of the through hole 21. Becomes easy.
  • the electronic component 3 is placed on the adhesive (adhesive) surface of the tape 201 by a so-called face-up method (see FIG. 2B).
  • the electronic component 3 can also be accurately arranged without being displaced in the vertical direction.
  • a film-shaped resin material (prepreg in the present embodiment) having a thickness of about 60 ⁇ m is laminated on the first surface of the substrate of FIG. 2B by a vacuum lamination method.
  • an interlayer insulating layer 6 is formed as shown in FIG. 3A.
  • the resin material flows into the through-hole conductor 20 and also flows into the gap between the electronic component 3 and the inner wall of the core substrate 2 in the through hole 21. Thereby, the gap between the electronic component 3 and the inner wall of the core substrate 2 is filled with the resin material.
  • the conductor pattern 10 surrounds the end surface on the second surface side of the through hole 21 without a gap, and is in close contact with the tape 201. For this reason, the resin material that has flowed into the gap between the electronic component 3 and the inner wall of the core substrate 2 does not flow out onto the second surface of the core substrate 2 with the conductor pattern 10 serving as a wall.
  • a film-like resin material (prepreg in the present embodiment) having a thickness of about 60 ⁇ m is laminated on the second surface of the substrate of FIG. 3B by a vacuum lamination method. Thereby, as shown in FIG. 3C, the interlayer insulating layer 7 is formed. During the lamination, the resin material flows into the through-hole conductor 20 so that the inside of the through-hole conductor 20 is filled with the resin material.
  • the electronic component 3 can be accommodated in a face-down manner.
  • via holes are formed at predetermined locations on the substrate of FIG. 3C using a carbon dioxide (CO 2 ) laser, UV-YAG laser, or the like, and conductor patterns 8 and 9 and via conductors 60 and 70 are formed by an additive method.
  • CO 2 carbon dioxide
  • UV-YAG laser UV-YAG laser
  • the conductor pattern 10 having the same thickness as the conductor pattern 5 is formed on the second surface of the core substrate 2, and the end surface on the second surface side of the through hole 21 is provided. It is formed in a frame shape so as to surround it. For this reason, it becomes easy to stick the tape 201 substantially horizontally without distortion.
  • the electronic component 3 can be placed at a predetermined position inside the through hole 21 in a substantially horizontal manner by the tape 201 attached substantially horizontally. Thereby, the flatness of the interlayer insulating layer 6 can be ensured. As a result, the conductor pattern 8 can be finely formed on the interlayer insulating layer 6, and the via conductor 60 can be formed with high accuracy. Therefore, the connection reliability between the terminal 30 of the electronic component 3 and the via conductor 60 is improved.
  • the conductor pattern 10 surrounds the end surface of the through hole 21 on the second surface side without a gap so as to create a wall, so that the resin material does not flow out onto the second surface of the core substrate 2 during lamination. . For this reason, the flatness of the upper surface (circuit formation surface) of the accommodated electronic component 3 can be further ensured.
  • FIG. 6 is an example of a build-up multilayer printed wiring board obtained by further multilayering the electronic component built-in wiring board 1 of FIG. The manufacturing process of this build-up multilayer printed wiring board will be briefly described below.
  • interlayer insulating layers 601 and 602 are formed on the first surface and the second surface of the electronic component built-in wiring board 1, respectively. Thereafter, openings reaching the conductor patterns 8 and 9 formed in the electronic component built-in wiring board 1 are provided in the interlayer insulating layers 601 and 602.
  • conductor patterns 603 and 604 are formed on the interlayer insulating layers 601 and 602, respectively.
  • via conductors 605 and 606 are formed in the openings of the interlayer insulating layers 601 and 602, respectively.
  • interlayer insulating layers 607 and 608, conductor patterns 609 and 610, and via conductors 611 and 612 are formed.
  • solder resist a liquid or dry film photosensitive resist (solder resist) is applied or laminated on both main surfaces of the substrate. Then, a mask film on which a predetermined pattern is formed is brought into close contact with the surface of the photosensitive resist, exposed to ultraviolet rays, and developed with an alkaline aqueous solution. As a result, the solder resist layers 613 and 614 provided with openings for exposing the portions to be the solder pads of the conductor patterns 609 and 610 are formed, and the build-up multilayer printed wiring board of FIG. 6 is obtained.
  • the conductor pattern 10 is formed to be substantially flush with the contour of the end surface on the second surface side of the through hole 21 as shown in FIG. 4B, but is not limited thereto.
  • the conductor pattern 10 is filled with a resin material up to the wall.
  • the distance from the contour in this case is preferably shorter than the line width (that is, the frame width) of the conductor pattern 10.
  • the conductor pattern 10 may be formed so as to slightly protrude inside the through hole 21 as shown in FIG. 9B. In order to form the conductor pattern 10 in this manner, a slightly complicated process is required as compared with the above embodiment, but the substantially horizontal application of the tape 201 is further facilitated.
  • the outline of the end face of the through hole 21 is rectangular, and the outline of the conductor pattern 10 is also rectangular.
  • both the end face shape of the through hole 21 and the shape of the conductor pattern 10 are both.
  • the present invention is not limited to the above embodiment.
  • the outline of the end face of the through hole 21 and the outline of the conductor pattern 10 may be elliptical.
  • the shape of the conductor pattern 10 may not be the same shape as the contour of the end face of the through hole 21 (see FIG. 9D). Furthermore, the line width of the conductor pattern 10 may not be uniform (see FIG. 9E).
  • the conductor pattern 10 is formed so that the end surface of the through-hole 21 may be surrounded without a space
  • a part of the resin material that has flowed into the gap between the electronic component 3 and the inner wall of the core substrate 2 during the formation of the interlayer insulating layer 6 causes the wall of the conductor pattern 10 to There is a risk that it may flow out onto the second surface of the core substrate 2.
  • the effect that the tape 201 can be easily applied substantially horizontally remains unchanged.
  • the gap between the conductor patterns 10 is filled with the resin material, an effect of improving the adhesion between the core substrate 2 and the interlayer insulating layer 6 is produced. Therefore, it can be said that the conventional problems can be sufficiently solved.
  • the conductor pattern 10 is not necessarily formed so as to surround the end face of the through hole 21.
  • the conductor pattern 10 may be formed in a manner as shown in FIGS. 9G to 9I.
  • the conductor pattern 10 only needs to be formed so that the tape 201 can be easily applied substantially horizontally.
  • the conductor pattern 10 may be formed not only on one main surface of the core substrate 2 but also on both main surfaces.
  • the conductor pattern 10 is formed on both main surfaces of the core substrate 2, and the copper plating film 700 that connects both is formed on the side surface of the through hole 21.
  • the conductor pattern 10 and the copper plating film 700 are formed as shown in FIG. 9J, in addition to the effects described above, a shielding effect can also be achieved.
  • the conductor pattern 10 has been described as being not electrically connected to another conductor pattern (that is, a dummy conductor pattern). However, it goes without saying that the conductor pattern 10 is electrically connected to other conductor patterns and functions as an electric circuit. Alternatively, the second conductor pattern may be used as a power supply conductor or a ground conductor.
  • the electronic component 3 accommodated in the core substrate 2 is not limited to a semiconductor element such as an IC chip.
  • the capacitor can be accommodated in the core substrate 2 by the same procedure (FIGS. 2B to 3B) as in the above embodiment.
  • the gap between the electronic component 3 and the inner wall of the core substrate 2 is filled with the resin material constituting the interlayer insulating layer 6.
  • the electronic component 3 may be fixed by other methods. For example, before forming the interlayer insulating layer 6 (that is, before laminating the resin material), an insulating resin (for example, made of a thermosetting resin and an inorganic filler) is applied between the electronic component 3 and the inner wall of the core substrate 2. The electronic component 3 may be fixed by filling the gap.
  • the terminal 30 of the electronic component 3 is connected with the conductor pattern 8 on the interlayer insulation layer 6 via the via conductor 60
  • the electronic component 3 may be mounted by wire bonding connection.
  • the electronic component 3 is placed on the adhesion (adhesion) surface of the tape 201 of the substrate of FIG.
  • the electronic component 3 is provided with pads (not shown) on the upper surface (circuit formation surface) instead of the connection terminals. Then, as shown in FIG.
  • the pads of the electronic component 3 and the pads on the core substrate 2 are connected by wires 111 (gold or aluminum thin wires).
  • wires 111 gold or aluminum thin wires.
  • the present invention can also be applied when the electronic component 3 is flip-chip mounted.
  • the base material 120 is laminated instead of the tape 201 on the second surface side of the substrate of FIG. 1E.
  • the base material 120 includes an insulating material 121 such as a prepreg, a pad 122 formed on the insulating material 121, and a solder bump 123 formed on the pad 122.
  • the electronic component 3 is mounted in a face-down manner. That is, the electronic component 3 provided with the bump 31 is placed in the through hole 21 of the substrate of FIG. 12A with the circuit forming surface facing down, and is placed on the base material 120, and the bump 31 of the electronic component 3 and the solder bump 123 is joined.
  • the underfill material 124 is filled into the gaps of the through holes 21 of the core substrate 2.
  • the underfill material 124 is, for example, an insulating resin containing an inorganic filler such as silica or alumina.
  • the underfill material 124 secures the fixing strength of the electronic component 3, and the thermal expansion coefficient gap between the electronic component 3 and the core substrate 2. It plays a role in absorbing the generated distortion.
  • the electronic component 3 can be placed at a predetermined position inside the through hole 21 in a substantially horizontal manner.
  • the conductive adhesive layer (not shown) formed on the pad 122 and the bumps 31 of the electronic component 3 may be electrically connected.
  • the conductive adhesive layer is made of, for example, tin plating, solder plating, or alloy plating such as tin-silver-copper plating.
  • the technology according to the present invention can be widely applied to wiring boards that house electronic components therein.

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Abstract

　この電子部品内蔵配線板（１）には、コア基板（２）に設けられた通孔（２１）に電子部品（３）が収容されている。コア基板（２）の一方の主面（第１面）上には、層間絶縁層（６）が形成され、コア基板（２）の他方の主面（第２面）上には、導体パターン（５）及び導体パターン（１０）と、層間絶縁層（７）が形成されている。さらに、層間絶縁層（６）及び層間絶縁層（７）上には、それぞれ導体パターン（８）及び導体パターン（９）が形成されている。また、電子部品（３）の端子（３０）は、層間絶縁層（６）に設けられたビア導体（６０）を介して、導体パターン（８）と電気的に接続されている。導体パターン（１０）は、導体パターン（５）と同一の厚みを有し、通孔（２１）の第２面側の端面の周縁に枠状に形成されている。

Description

電子部品内蔵配線板及びその製造方法
　本発明は、半導体素子等の電子部品を内部に収容した電子部品内蔵配線板に関する。
　近年、電子機器の高性能化、小型化が進展し、それと共に、電子機器の内部に実装される配線板の高機能化、高集積化の要請は益々高くなってきている。
　これに対し、ＩＣチップ等の電子部品を配線板内に収容する（内蔵する）技術が種々提案されている。
　例えば、特許文献１には、（ａ）コア基板に形成した通孔の底部にＵＶテープ等のシートを貼る工程、（ｂ）シート上に、ＩＣチップ等の半導体素子をその端子がシートの接着面に接するように載置する工程、（ｃ）通孔内に樹脂を充填する工程、（ｄ）充填した樹脂を硬化させる工程、（ｅ）シートを剥離する工程、（ｆ）半導体素子の上面にビルドアップ層を形成する工程、を有する多層プリント配線板の製造方法が開示されている。
特開２００２－２４６７５７号公報
　上記の製造方法によれば、半導体素子の端子とビルドアップ層の配線とを適切に電気接続させることができ、信頼性の高い半導体素子内蔵多層プリント配線板を製造することが可能となる。
　但し、その前提として、ＵＶテープ等のシートが、コア基板の底部に略水平に貼付される必要がある。しかしながら、従来の技術では、シートを略水平に貼付するのは決して容易とはいえない。例えば、コア基板に通孔を形成する際に生じたバリ等は、水平な貼付を阻害する。また、高密度化の観点から、コア基板の両主面上に導体パターンを形成する必要もあるところ、このような場合にシートを貼付すると、導体パターン部と、通孔端の近傍部との間に生じる段差によって、図１３Ａに示すように、シートが歪んでしまうおそれが多分にある。
　さらに、貼付されたシートが歪んでいると、底面側の密閉性が不完全となり、図１３Ｂに示すように、充填した樹脂が、コア基板とシートとの隙間に入り込んでしまうおそれもある。
　本発明は、上記従来の問題に鑑みてなされたものであり、コア基板内に電子部品が正確に配置されていることで、接続信頼性等の品質に優れる電子部品内蔵配線板及びコア基板内への電子部品の正確な配置を容易にする製造方法を提供することを目的とする。
　本発明に係る電子部品内蔵配線板は、
　コア基板と、
　該コア基板に設けられた通孔に収容される電子部品と、
　前記コア基板の少なくとも何れか一方の主面上に形成される第１の導体パターンと、
　該第１の導体パターンの形成面と同一面上に形成される第２の導体パターンと、
　前記コア基板上に形成される１又は複数の層間絶縁層及び導体パターン層と、を備え、
　前記第２の導体パターンは、前記通孔の端面の周縁の少なくとも一部に形成されている、ことを特徴とする。
　前記電子部品の端子が、何れかの前記層間絶縁層に設けられたビア導体を介して、当該層間絶縁層上に形成された前記導体パターン層と電気的に接続されていてもよい。
　あるいは、前記電子部品の端子が、導体バンプ、または、導電性接着層を介して、何れかの前記層間絶縁層上に形成された前記導体パターン層と電気的に接続されていてもよい。
　あるいは、前記電子部品のパッドが、前記コア基板の何れか一方の主面上に形成された、前記第１の導体パターン及び前記第２の導体パターンとは異なる他の導体パターンとワイヤを介して電気的に接続されていてもよい。
　前記第２の導体パターンは、前記通孔の端面の周縁の内、前記通孔を介して向かい合う部分に形成されていてもよい。
　前記第２の導体パターンは、前記通孔の端面の周縁に枠状に形成されていてもよい。
　前記第２の導体パターンは、前記通孔の端面の周縁に、枠状に連続して形成されていてもよい。
　あるいは、前記第２の導体パターンは、前記通孔の端面の周縁に、枠状に不連続部分を含んで形成されていてもよい。
　前記第２の導体パターンの側面は、前記コア基板の前記通孔が設けられた内壁面と略同一平面となっていてもよい。
　あるいは、前記第２の導体パターンの一部は、前記通孔内に突出していてもよい。
　あるいは、前記第２の導体パターンは、前記通孔の端面の輪郭から所定距離離間して形成されていてもよい。
　前記第２の導体パターンの最大幅を前記第１の導体パターンの最大幅より大きくしてもよい。
　前記第２の導体パターンの厚みは、前記第１の導体パターンの厚みと略同一であるのが好ましい。
　前記通孔内における前記電子部品と前記コア基板の内壁との隙間に、樹脂材料が充填されているのが好ましい。
　前記電子部品は、該電子部品の回路非形成面が、前記コア基板における前記第２の導体パターンの形成面と向かい合うようにして前記通孔内に収容されているのが好ましい。
　前記第２の導体パターンは、前記コア基板の両主面上に形成されてもよい。
　本発明に係る電子部品内蔵配線板の製造方法は、
　コア基板に電子部品を収容するための通孔を設ける工程と、
　前記コア基板の少なくとも何れか一方の同一主面上に、第１の導体パターン及び第２の導体パターンを形成する工程と、
　前記コア基板における前記第１の導体パターン及び前記第２の導体パターンの形成面に、粘着テープを貼り付ける工程と、
　前記電子部品を前記通孔の底部における前記粘着テープの粘着面上に載置する工程と、
　載置した前記電子部品と前記コア基板の内壁との隙間に樹脂材料を充填し、前記電子部品を固定する工程と、
　前記電子部品の固定後、前記粘着テープを剥離する工程と、を有し、
　前記第２の導体パターンは、前記通孔の端面の周縁の少なくとも一部に形成される、ことを特徴とする。
　前記電子部品と前記コア基板上に層間絶縁層と導体パターン層を形成する工程と、
　前記絶縁層に、前記電子部品の端子と前記導体パターン層とを電気的に接続するビア導体を形成する工程と、をさらに有してもよい。
　前記第２の導体パターンを、前記通孔の端面の周縁の内、前記通孔を介して向かい合う部分に形成してもよい。
　前記第２の導体パターンを、前記通孔の端面の周縁に枠状に形成してもよい。
　前記第２の導体パターンを、前記通孔の端面の周縁に、枠状に連続して形成してもよい。
　あるいは、前記第２の導体パターンを、前記通孔の端面の周縁に、枠状に不連続部分を含んで形成してもよい。
　前記第２の導体パターンを、その側面が前記コア基板の前記通孔が設けられた内壁面と略同一平面となるように形成してもよい。
　あるいは、前記第２の導体パターンを、その一部が前記通孔内に突出するように形成してもよい。
　あるいは、前記第２の導体パターンを、前記通孔の端面の輪郭から所定距離離間して形成してもよい。
　前記第２の導体パターンの最大幅を前記第１の導体パターンの最大幅より大きくしてもよい。
　また、好ましくは、前記粘着テープは、紫外線の照射により粘着性が低下するＵＶテープである。
　また、前記第２の導体パターンの厚みは、前記第１の導体パターンの厚みと略同一であるのが好ましい。
　本発明によれば、接続信頼性等の品質に優れる電子部品内蔵配線板及びコア基板内への電子部品の正確な配置を容易にする製造方法を提供できる。
本実施形態で使用する銅張積層板の断面図である。 図１Ａの基板にスルーホールが形成された様子を示す断面図である。 図１Ｂの基板に無電解銅めっき及び電解銅めっきを施した後の様子を示す断面図である。 コア基板上に導体パターンが形成された様子を示す断面図である。 コア基板に通孔が形成された様子を示す断面図である。 コア基板にテープが貼付された様子を示す断面図である。 電子部品が載置された様子を示す断面図である。 コア基板の第１面上に層間絶縁層が形成された様子を示す断面図である。 図３Ａの基板からテープを剥離した後の様子を示す断面図である。 コア基板の第２面上に層間絶縁層が形成された様子を示す断面図である。 図１Ｄの基板を第２面側から見た要部平面図である。 図１Ｅの基板を第２面側から見た要部平面図である。 本発明の一実施形態に係る電子部品内蔵配線板の断面図である。 図５の電子部品内蔵配線板を使用したビルドアップ多層プリント配線板の断面図である。 他の実施形態において、コア基板上に導体パターンが形成された様子を示す断面図である。 フェースダウン方式による電子部品の収容例を示す断面図である。 フェースダウン方式による電子部品の収容例を示す断面図である。 フェースダウン方式による電子部品の収容例を示す断面図である。 他の実施形態におけるダミーパターンの例を説明するための平面図である。 他の実施形態におけるダミーパターンの例を説明するための平面図である。 他の実施形態におけるダミーパターンの例を説明するための平面図である。 他の実施形態におけるダミーパターンの例を説明するための平面図である。 他の実施形態におけるダミーパターンの例を説明するための平面図である。 他の実施形態におけるダミーパターンの例を説明するための平面図である。 他の実施形態におけるダミーパターンの例を説明するための平面図である。 他の実施形態におけるダミーパターンの例を説明するための平面図である。 他の実施形態におけるダミーパターンの例を説明するための平面図である。 他の実施形態におけるダミーパターンの例を説明するための断面図である。 電子部品がコンデンサである場合の収容例を示す断面図である。 電子部品がコンデンサである場合の収容例を示す断面図である。 電子部品がコンデンサである場合の収容例を示す断面図である。 電子部品がワイヤボンディング実装される場合の例を示す断面図である。 電子部品がワイヤボンディング実装される場合の例を示す断面図である。 電子部品がフリップチップ実装される場合の例を示す断面図である。 電子部品がフリップチップ実装される場合の例を示す断面図である。 電子部品がフリップチップ実装される場合の例を示す断面図である。 従来技術の問題点を説明するための断面図である。 従来技術の問題点を説明するための断面図である。
符号の説明
　１　　電子部品内蔵配線板
　２　　コア基板
　３　　電子部品
　４、５、８～１０　導体パターン
　６、７　層間絶縁層
　２０　スルーホール導体
　２１　通孔
　３０　端子
　６０、７０　ビア導体
　以下、本発明の実施形態に係る電子部品内蔵配線板及びその製造方法について、図面を参照して説明する。
　図５は、実施形態１の製造方法により製造された電子部品内蔵配線板１の概略断面図である。電子部品内蔵配線板１は、コア基板２と、コア基板２に収容（内層）された電子部品３と、コア基板２の両主面上にそれぞれ形成された導体パターン４，５と、層間絶縁層６，７と、層間絶縁層６，７上にそれぞれ形成された導体パターン８，９と、コア基板２の一方の主面上に形成された導体パターン１０と、を有する。
　コア基板２は、補強材（基材）に樹脂を含浸させてなる基板であり、その厚さは、約１１０μｍである。補強材としては、ガラスクロス（ガラス布）、ガラス不織布、アラミド不織布などが好適に採用できる。なお、この他にも、これらと同等の強度を持つ絶縁性材料であれば採用可能である。
　また、補強材に含浸させる樹脂としては、エポキシ樹脂、ＢＴ（ビスマレイミドトリアジン）樹脂、ポリイミド樹脂などが採用できる。
　導体パターン４，５は、銅などからなり、その厚さは、共に約２０μｍである。導体パターン４は、コア基板２の一方の主面（以下、第１面という。）上に形成され、導体パターン５は、コア基板２の他方の主面（以下、第２面という。）上に形成されている。導体パターン４と導体パターン５は、スルーホール導体２０を介して電気的に接続している。
　電子部品３は、本実施形態では、ＩＣチップであり、コア基板２の通孔２１内に、いわゆるフェースアップ方式で収容されている。
　層間絶縁層６，７は、ガラス繊維、アラミド繊維等の補強材にエポキシ樹脂、ポリエステル樹脂、ポリイミド樹脂、ＢＴ樹脂、フェノール樹脂等の樹脂を含浸させてなる板材であり、本実施形態では、何れもプリプレグで構成される。層間絶縁層６は、コア基板２の第１面側に形成され、層間絶縁層７は第２面側に形成されており、その厚さは、共に約６０μｍである。
　導体パターン８，９は、銅などからなり、その厚さは、共に約２０μｍである。導体パターン８は、層間絶縁層６上に形成され、ビア導体６０を介して導体パターン４及び電子部品３の端子３０と電気的に接続している。一方、導体パターン９は、層間絶縁層７上に形成され、ビア導体７０を介して導体パターン９と電気的に接続している。
　導体パターン１０は、導体パターン５と同様、コア基板２の第２面側に形成されている。導体パターン１０は、銅などからなり、その厚さは、共に約２０μｍである。導体パターン１０は、詳細は、後述するが、電子部品３を正確に配置するために使用され、他の導体パターンと電気的な接続をとっていない。
　続いて、図１Ａ～図４Ｂを参照して、この電子部品内蔵配線板１の製造方法を説明する。
　先ず、図１Ａに示すような、厚さ約１１０μｍのコア基板２の両主面に厚さ約１２μｍの銅箔１０１，１０２がラミネートされた銅張積層板を準備する。
　続いて、図１Ａの銅張積層板にドリル等を用いた既知の穴あけ工法によって、スルーホール１０３を形成する（図１Ｂ参照）。なお、炭酸ガス（ＣＯ２）レーザ、Ｎｄ－ＹＡＧレーザやエキシマレーザ等により、スルーホール１０３を形成してもよい。
　続いて、スルーホール１０３の内面に残留するスミア等を除去する処理（デスミア処理）を行い、それから、図１Ｂの銅張積層板に、無電解銅めっき及び電解銅めっきを施す。すると、図１Ｃに示すように、図１Ｂの銅張積層板の両主面にそれぞれ、銅めっき膜１０４，１０５が形成され、また、スルーホール導体２０が形成される。
　そして、サブトラクティブ法により、不要部分の銅めっき膜１０４，１０５を溶解除去することで、導体パターン４，５，１０ａが形成される（図１Ｄ参照）。導体パターン１０ａは、導体パターン１０の原型（穴あけ前）であり、図４Ａに示すように、電子部品３の載置面（即ち、回路非形成面）の面積より大きくなるように形成される。本実施形態では、導体パターン１０ａの形成面積は、電子部品３の回路非形成面（矩形状）の輪郭を所定長Ｌ（約５０μｍ）広げた場合の面積と等しい。
　次に、ドリル等を用いた既知の穴あけ工法によって、電子部品３を収容するための通孔２１を形成する（図１Ｅ参照）。なお、炭酸ガス（ＣＯ２）レーザ、Ｎｄ－ＹＡＧレーザやエキシマレーザ等により、通孔２１を形成してもよい。この穴あけにより、導体パターン１０が形成される。導体パターン１０は、図４Ｂに示すように、通孔２１の第２面側の端面を隙間なく囲むようにして、コア基板２の第２面上に枠状に形成される。通孔２１の枠幅は、約８．１ｍｍである。
　なお、図７に示すように、通孔２１の形成前に、予め導体パターン１０を形成しておいてもよい。この場合、導体パターン４，５を形成する工程で導体パターン１０も形成する。
　続いて、図１Ｅの基板の第２面側にテープ２０１を貼付する（図２Ａ参照）。テープ２０１としては、ＵＶ（紫外線）照射により粘着性が低下し、容易に剥離可能となるＵＶテープ（例えば、リンテック株式会社のＡｄｗｉｌｌ　Ｄシリーズ等）が採用できる。なお、仮硬化の際の８０℃以上の高熱でも粘着性が低下しない種々の接着テープ、例えば、ポリイミドテープ等を用いてもよい。
　この際、導体パターン５と同一の厚みを有し、通孔２１の第２面側の端面を囲むようにして形成された導体パターン１０が存在することで、テープ２０１を歪みなく略水平に貼付することは容易となる。
　テープ２０１の貼付後、電子部品３をテープ２０１の接着（粘着）面上に、いわゆるフェースアップ方式にて載置する（図２Ｂ参照）。ここで、上述したように、テープ２０１が略水平に貼付されているため、電子部品３も上下方向に位置ずれすることなく正確に配置することができる。
　続いて、図２Ｂの基板の第１面上に、厚さ約６０μｍのフィルム状の樹脂材料（本実施形態ではプリプレグ）を真空ラミネーション法によりラミネートする。これにより図３Ａに示すように、層間絶縁層６が形成される。このラミネートの際、樹脂材料が、スルーホール導体２０の内部に流入し、また、通孔２１内における電子部品３とコア基板２の内壁との隙間に流入する。これにより、電子部品３とコア基板２の内壁との隙間は、樹脂材料で充填される。
　上述したように、導体パターン１０は、通孔２１の第２面側の端面を隙間なく囲んでおり、また、テープ２０１と密着している。このため、電子部品３とコア基板２の内壁との隙間に流入した樹脂材料は、導体パターン１０が壁となって、コア基板２の第２面上に流出することがない。
　続いて、ＵＶ照射を行って、テープ２０１を剥離する（図３Ｂ参照）。そして、図３Ｂの基板の第２面上に、厚さ約６０μｍのフィルム状の樹脂材料（本実施形態ではプリプレグ）を真空ラミネーション法によりラミネートする。これにより図３Ｃに示すように、層間絶縁層７が形成される。このラミネートの際、樹脂材料がスルーホール導体２０の内部に流入することで、スルーホール導体２０の内部は、樹脂材料で充填される。
　なお、図８Ａ～図８Ｃに示すように、電子部品３をフェースダウン方式で収容することも勿論可能である。
　次に、炭酸ガス（ＣＯ２）レーザやＵＶ－ＹＡＧレーザ等により、図３Ｃの基板の所定箇所にビアホールを形成し、アディティブ法により、導体パターン８，９とビア導体６０，７０を形成することで、図５に示す電子部品内蔵配線板１が得られる。
　以上のように、本実施形態の製造方法によれば、コア基板２の第２面上に、導体パターン５と同一の厚みを有する導体パターン１０を、通孔２１の第２面側の端面を囲むようにして枠状に形成する。このため、テープ２０１を歪みなく略水平に貼付することが容易となる。
　そして、略水平に貼付されたテープ２０１により、電子部品３を通孔２１の内部の所定位置に略水平な態様で載置することができる。これにより、層間絶縁層６の平坦性を確保することができる。その結果、層間絶縁層６上に導体パターン８をファインに形成することができ、また、ビア導体６０も精度良く形成することができる。したがって、電子部品３の端子３０とビア導体６０との接続信頼性が向上する。
　また、導体パターン１０により、通孔２１の第２面側の端面を隙間なく囲んで、壁を作ることで、ラミネートの際に樹脂材料がコア基板２の第２面上に流出することがない。このため、収容された電子部品３の上面（回路形成面）の平坦性をより一層確保できる。
　図６は、図５の電子部品内蔵配線板１をさらに多層化することで得られるビルドアップ多層プリント配線板の例である。このビルドアップ多層プリント配線板の製造工程を以下、簡単に説明する。
　先ず、電子部品内蔵配線板１の第１面及び第２面上に、それぞれ層間絶縁層６０１及び６０２を形成する。その後、電子部品内蔵配線板１に形成されている導体パターン８，９に到達する開口部を層間絶縁層６０１，６０２に設ける。
　続いて、層間絶縁層６０１及び６０２上に、それぞれ導体パターン６０３及び６０４を形成する。その際、同時に層間絶縁層６０１及び６０２の開口部に、それぞれビア導体６０５及び６０６を形成する。これにより、導体パターン６０３と導体パターン８が電気的に接続し、導体パターン６０４と導体パターン９が電気的に接続する。
　同様に、層間絶縁層６０７，６０８、導体パターン６０９，６１０、ビア導体６１１，６１２を形成する。
　続いて、基板の両主面に液状又はドライフィルム状の感光性レジスト（ソルダーレジスト）を塗布又はラミネートする。そして、所定のパターンが形成されたマスクフィルムを感光性レジストの表面に密着させ、紫外線で露光し、アルカリ水溶液で現像する。
　その結果、導体パターン６０９，６１０のはんだパッドとなる部分を露出させるための開口部が設けられたソルダーレジスト層６１３，６１４が形成され、図６のビルドアップ多層プリント配線板が得られる。
　なお、本発明は、上記実施形態に限定されるものではなく、本発明の要旨を逸脱しない範囲で種々の変更が可能である。
　例えば、上記実施形態では、導体パターン１０は、図４Ｂに示すように、通孔２１の第２面側の端面の輪郭と略面一で形成されるが、これに限定されることはない。例えば、図９Ａに示すように、輪郭から若干離間して形成されてもよい。このようにすると、層間絶縁層６の形成の際、層間絶縁層６を構成する樹脂材料の一部が、通孔２１から流出して、コア基板２の第２面上に入り込んでしまう可能性が高い。しかし、導体パターン１０にせき止められるため、結果として、導体パターン１０が壁となる部分まで樹脂材料で埋められることになる。これにより、コア基板２と層間絶縁層６との密着性が高まるという効果が生じる。但し、この場合の輪郭からの離間距離は、導体パターン１０のライン幅（即ち、枠幅）より短い方が望ましい。
　あるいは、導体パターン１０を、図９Ｂに示すように、通孔２１の内側に若干はみ出すように形成してもよい。導体パターン１０をこのように形成するためには、上記実施形態に比べ、やや複雑な工程を必要とするが、テープ２０１の略水平な貼付については、より一層容易になる。
　また、上記実施形態では、通孔２１の端面の輪郭が矩形状であり、導体パターン１０の外郭も矩形状であったが、通孔２１の端面の形状及び導体パターン１０の形状の何れについても上記実施形態に限定されない。例えば、図９Ｃに示すように、通孔２１の端面の輪郭及び導体パターン１０の外郭を楕円状にしてもよい。
　また、導体パターン１０の形状は、通孔２１の端面の輪郭と同一形状でなくても構わない（図９Ｄ参照）。さらに、導体パターン１０のライン幅は、均一でなくてもよい（図９Ｅ参照）。
　また、上記実施形態では、導体パターン１０は、通孔２１の端面を隙間なく囲むようにして形成されるが、これに限定されず、例えば、図９Ｆに示すように、微細な隙間が複数存在してもよい。このように、導体パターン１０に隙間があると、層間絶縁層６の形成の際、電子部品３とコア基板２の内壁との隙間に流入した樹脂材料の一部が、導体パターン１０の壁を越えて、コア基板２の第２面上に流出する危険性がある。しかしながら、テープ２０１を略水平に容易に貼付できるという効果に変わりはない。加えて、導体パターン１０の隙間が樹脂材料で埋まることで、コア基板２と層間絶縁層６との密着性が高まるという効果が生じる。したがって、従来の問題点を十分に解決し得るといえる。
　上記同様の観点から、導体パターン１０は、必ずしも、通孔２１の端面を囲むようにして形成される必要はない。例えば、導体パターン１０は、図９Ｇ～図９Ｉに示すような態様で形成されてもよい。要は、導体パターン１０は、テープ２０１が略水平に容易に貼付できるように形成されていればよい。
　また、導体パターン１０は、コア基板２の一方の主面上のみではなく、両主面上に形成されてもよい。図９Ｊの例では、コア基板２の両主面上に導体パターン１０が形成され、双方を接続する銅めっき膜７００が、通孔２１の側面に形成されている様子が示されている。図９Ｊに示すように導体パターン１０及び銅めっき膜７００を形成すると、上述した効果に加え、シールド効果も奏し得る。
　また、上記実施形態では、導体パターン１０は、他の導体パターンと電気的な接続をとっていないもの（即ち、ダミーの導体パターン）として説明した。しかしながら、導体パターン１０が、他の導体パターンと電気的に接続し、電気回路として機能しても勿論構わない。あるいは、第２の導体パターンは、電源導体やグランド導体として使用されてもよい。
　また、コア基板２に収容する電子部品３は、ＩＣチップ等の半導体素子に限定されることはない。例えば、図１０Ａ～図１０Ｃに示すように、上記実施形態と同様の手順（図２Ｂ～図３Ｂ）により、コンデンサをコア基板２に収容することができる。
　また、上記実施形態では、層間絶縁層６の形成の際、電子部品３とコア基板２の内壁との隙間が、層間絶縁層６を構成する樹脂材料で充填され、これにより、電子部品３が固定されるが、他の方法で電子部品３を固定してもよい。例えば、層間絶縁層６の形成の前（即ち、樹脂材料のラミネート前）に、絶縁性樹脂（例えば、熱硬化性樹脂と無機フィラーとからなる）を電子部品３とコア基板２の内壁との隙間に充填することで、電子部品３を固定してもよい。
　また、上記実施形態では、電子部品３の端子３０は、ビア導体６０を介して、層間絶縁層６上の導体パターン８と接続しているが、電子部品３の実装態様に限定はなく、例えば、ワイヤボンディング接続により、電子部品３を実装してもよい。
　この場合の工程では、図１１Ａに示すように、図２Ａの基板のテープ２０１の接着（粘着）面上に、フェースアップ方式で電子部品３を載置する。この電子部品３には、その上面（回路形成面）に、接続端子の代わりに、図示しないパッドが設けられている。
　そして、図１１Ｂに示すように、電子部品３のパッドとコア基板２上のパッド（ここでは、導体パターン４の一部）とを、ワイヤ１１１（金やアルミニウムの細線）で接続する。
　この場合も上記実施形態と同様、電子部品３の上面（回路形成面）の平坦性が確保されているため、ワイヤボンディング接続の精度が向上する。
　また、本発明は、電子部品３をフリップチップ実装する場合においても適用可能である。この場合の工程では、図１２Ａに示すように図１Ｅの基板の第２面側にテープ２０１ではなく、基材１２０を積層する。基材１２０は、プリプレグ等の絶縁材１２１と、絶縁材１２１上に形成されたパッド１２２と、パッド１２２上に形成されたはんだバンプ１２３と、を備える。
　そして、図１２Ｂに示すように、電子部品３をフェースダウン方式で実装する。即ち、バンプ３１が設けられた電子部品３を回路形成面を下に向けて、図１２Ａの基板の通孔２１に入れ、基材１２０上に載置し、電子部品３のバンプ３１とはんだバンプ１２３とを接合する。そして、図１２Ｃに示すように、コア基板２の通孔２１の空隙に、アンダーフィル材１２４を充填する。このアンダーフィル材１２４は、例えば、シリカやアルミナ等の無機フィラーを含む絶縁性樹脂であり、電子部品３の固定強度を確保すると共に、電子部品３とコア基板２との熱膨張率のギャップによって発生する歪みを吸収する役割を担う。
　以上のように、電子部品３をフリップチップ実装する場合においても、電子部品３を通孔２１の内部の所定位置に略水平な態様で載置することができる。
　尚、パッド１２２上に形成した導電性接着層（図示せず）と電子部品３のバンプ３１とを電気的に接続させるようにしてもよい。導電性接着層は、例えば、錫めっき、半田めっき、若しくは、錫－銀－銅めっきなどの合金めっきで構成される。
　本出願は、２００８年９月３０日にされた、米国仮特許出願６１／１０１２８６に基づく。本明細書中に、その明細書、特許請求の範囲、図面全体を参照して取り込むものとする。
　本発明に係る技術は、電子部品を内部に収容する配線板に広く適用可能である。

Claims (28)

  1. 　コア基板と、
    　該コア基板に設けられた通孔に収容される電子部品と、
    　前記コア基板の少なくとも何れか一方の主面上に形成される第１の導体パターンと、
    　該第１の導体パターンの形成面と同一面上に形成される第２の導体パターンと、
    　前記コア基板上に形成される１又は複数の層間絶縁層及び導体パターン層と、を備え、
    　前記第２の導体パターンは、前記通孔の端面の周縁の少なくとも一部に形成されている、
    　ことを特徴とする電子部品内蔵配線板。
  2. 　前記電子部品の端子が、何れかの前記層間絶縁層に設けられたビア導体を介して、当該前記層間絶縁層上に形成された前記導体パターン層と電気的に接続されている、
    　ことを特徴とする請求項１に記載の電子部品内蔵配線板。
  3. 　前記電子部品の端子が、導体バンプ、または、導電性接着層を介して、何れかの前記層間絶縁層上に形成された前記導体パターン層と電気的に接続されている、
    　ことを特徴とする請求項１に記載の電子部品内蔵配線板。
  4. 　前記電子部品のパッドが、前記コア基板の何れか一方の主面上に形成された、前記第１の導体パターン及び前記第２の導体パターンとは異なる他の導体パターンとワイヤーを介して電気的に接続されている、
    　ことを特徴とする請求項１に記載の電子部品内蔵配線板。
  5. 　前記第２の導体パターンは、前記通孔の端面の周縁の内、前記通孔を介して向かい合う部分に形成されている、
    　ことを特徴とする請求項１に記載の電子部品内蔵配線板。
  6. 　前記第２の導体パターンは、前記通孔の端面の周縁に枠状に形成されている、
    　ことを特徴とする請求項１に記載の電子部品内蔵配線板。
  7. 　前記第２の導体パターンは、前記通孔の端面の周縁に、枠状に連続して形成されている、
    　ことを特徴とする請求項１に記載の電子部品内蔵配線板。
  8. 　前記第２の導体パターンは、前記通孔の端面の周縁に、枠状に不連続部分を含んで形成されている、
    　ことを特徴とする請求項１に記載の電子部品内蔵配線板。
  9. 　前記第２の導体パターンの側面は、前記コア基板の前記通孔が設けられた内壁面と略同一平面となっている、
    　ことを特徴とする請求項１に記載の電子部品内蔵配線板。
  10. 　前記第２の導体パターンの一部は、前記通孔内に突出している、
    　ことを特徴とする請求項１に記載の電子部品内蔵配線板。
  11. 　前記第２の導体パターンは、前記通孔の端面の輪郭から所定距離離間して形成されている、
    　ことを特徴とする請求項１に記載の電子部品内蔵配線板。
  12. 　前記第２の導体パターンの最大幅が、前記第１の導体パターンの最大幅よりも大きい、
    　ことを特徴とする請求項１に記載の電子部品内蔵配線板。
  13. 　前記第２の導体パターンの厚みは、前記第１の導体パターンの厚みと略同一である、
    　ことを特徴とする請求項１に記載の電子部品内蔵配線板。
  14. 　前記通孔内における前記電子部品と前記コア基板の内壁との隙間に、樹脂材料が充填されている、
    　ことを特徴とする請求項１に記載の電子部品内蔵配線板。
  15. 　前記電子部品は、該電子部品の回路非形成面が、前記コア基板における前記第２の導体パターンの形成面と向かい合うようにして前記通孔内に収容されている、
    　ことを特徴とする請求項１に記載の電子部品内蔵配線板。
  16. 　前記第２の導体パターンは、前記コア基板の両主面上に形成される、
    　ことを特徴とする請求項１に記載の電子部品内蔵配線板。
  17. 　コア基板に電子部品を収容するための通孔を設ける工程と、
    　前記コア基板の少なくとも何れか一方の同一主面上に、第１の導体パターン及び第２の導体パターンを形成する工程と、
    　前記コア基板における前記第１の導体パターン及び前記第２の導体パターンの形成面に、粘着テープを貼り付ける工程と、
    　前記電子部品を前記通孔の底部における前記粘着テープの粘着面上に載置する工程と、
    　載置した前記電子部品と前記コア基板の内壁との隙間に樹脂材料を充填し、前記電子部品を固定する工程と、
    　前記電子部品の固定後、前記粘着テープを剥離する工程と、を有し、
    　前記第２の導体パターンは、前記通孔の端面の周縁の少なくとも一部に形成される、
    　ことを特徴とする電子部品内蔵配線板の製造方法。
  18. 　前記電子部品と前記コア基板上に層間絶縁層と導体パターン層を形成する工程と、
    　前記絶縁層に、前記電子部品の端子と前記導体パターン層とを電気的に接続するビア導体を形成する工程と、をさらに有する、
    　ことを特徴とする請求項１７に記載の電子部品内蔵配線板の製造方法。
  19. 　前記第２の導体パターンは、前記通孔の端面の周縁の内、前記通孔を介して向かい合う部分に形成される、
    　ことを特徴とする請求項１７に記載の電子部品内蔵配線板の製造方法。
  20. 　前記第２の導体パターンは、前記通孔の端面の周縁に枠状に形成される、
    　ことを特徴とする請求項１７に記載の電子部品内蔵配線板の製造方法。
  21. 　前記第２の導体パターンは、前記通孔の端面の周縁に、枠状に連続して形成される、
    　ことを特徴とする請求項１７に記載の電子部品内蔵配線板の製造方法。
  22. 　前記第２の導体パターンは、前記通孔の端面の周縁に、枠状に不連続部分を含んで形成される、
    　ことを特徴とする請求項１７に記載の電子部品内蔵配線板の製造方法。
  23. 　前記第２の導体パターンは、その側面が前記コア基板の前記通孔が設けられた内壁面と略同一平面となるように形成される、
    　ことを特徴とする請求項１７に記載の電子部品内蔵配線板の製造方法。
  24. 　前記第２の導体パターンは、その一部が前記通孔内に突出するように形成される、
    　ことを特徴とする請求項１７に記載の電子部品内蔵配線板の製造方法。
  25. 　前記第２の導体パターンは、前記通孔の端面の輪郭から所定距離離間して形成される、
    　ことを特徴とする請求項１７に記載の電子部品内蔵配線板の製造方法。
  26. 　前記第２の導体パターンの最大幅が、前記第１の導体パターンの最大幅よりも大きい、
    　ことを特徴とする請求項１７に記載の電子部品内蔵配線板の製造方法。
  27. 　前記粘着テープは、紫外線の照射により粘着性が低下するＵＶテープである、
    　ことを特徴とする請求項１７に記載の電子部品内蔵配線板の製造方法。
  28. 　前記第２の導体パターンの厚みは、前記第１の導体パターンの厚みと略同一である、
    　ことを特徴とする請求項１７に記載の電子部品内蔵配線板の製造方法。
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Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011249759A (ja) * 2010-05-28 2011-12-08 Samsung Electro-Mechanics Co Ltd 電子素子内蔵印刷回路基板及びその製造方法
JP2013055109A (ja) * 2011-09-01 2013-03-21 Fujikura Ltd 部品内蔵基板およびその製造方法
JP2013074178A (ja) * 2011-09-28 2013-04-22 Ngk Spark Plug Co Ltd 部品内蔵配線基板の製造方法
JP2015023282A (ja) * 2013-07-18 2015-02-02 サムソン エレクトロ−メカニックス カンパニーリミテッド． 印刷回路基板及びその製造方法
JP2015065400A (ja) * 2013-09-25 2015-04-09 サムソン エレクトロ−メカニックス カンパニーリミテッド． 素子内蔵型印刷回路基板及びその製造方法
TWI510156B (zh) * 2013-05-09 2015-11-21 Denso Corp Multilayer substrate and manufacturing method thereof
JP2018037541A (ja) * 2016-08-31 2018-03-08 大日本印刷株式会社 有孔基板の製造方法及び有孔基板
US10383231B2 (en) 2013-02-08 2019-08-13 Fujikura Ltd. Component-embedded board and method of manufacturing same

Families Citing this family (33)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP2357877B1 (en) * 2008-10-31 2018-06-27 Taiyo Yuden Co., Ltd. Method for manufacturing a printed wiring board
TW201110285A (en) * 2009-09-08 2011-03-16 Unimicron Technology Corp Package structure having embedded semiconductor element and method of forming the same
KR101095130B1 (ko) * 2009-12-01 2011-12-16 삼성전기주식회사 전자부품 내장형 인쇄회로기판 및 그 제조방법
JP5001395B2 (ja) * 2010-03-31 2012-08-15 イビデン株式会社 配線板及び配線板の製造方法
KR101898597B1 (ko) * 2010-09-15 2018-09-14 프랙스에어 테크놀로지, 인코포레이티드 이온 소스의 수명 연장 방법
US8546922B2 (en) 2010-09-30 2013-10-01 Ibiden Co., Ltd. Wiring board
US8642897B2 (en) 2010-10-12 2014-02-04 Ibiden Co., Ltd. Wiring board and method for manufacturing the same
US8698303B2 (en) 2010-11-23 2014-04-15 Ibiden Co., Ltd. Substrate for mounting semiconductor, semiconductor device and method for manufacturing semiconductor device
JP2012151372A (ja) * 2011-01-20 2012-08-09 Ibiden Co Ltd 配線板及びその製造方法
JP2012256675A (ja) * 2011-06-08 2012-12-27 Shinko Electric Ind Co Ltd 配線基板、半導体装置及びその製造方法
US9439289B2 (en) 2012-01-12 2016-09-06 Ibiden Co., Ltd. Wiring board and method for manufacturing the same
US9281260B2 (en) * 2012-03-08 2016-03-08 Infineon Technologies Ag Semiconductor packages and methods of forming the same
US20130256007A1 (en) * 2012-03-28 2013-10-03 Ibiden Co., Ltd. Wiring board with built-in electronic component and method for manufacturing the same
JP2013214578A (ja) * 2012-03-30 2013-10-17 Ibiden Co Ltd 配線板及びその製造方法
JP6007044B2 (ja) * 2012-09-27 2016-10-12 新光電気工業株式会社 配線基板
US9282642B2 (en) * 2012-09-28 2016-03-08 KYOCERA Circuit Solutions, Inc. Wiring board
US9113574B2 (en) * 2012-10-25 2015-08-18 Ibiden Co., Ltd. Wiring board with built-in electronic component and method for manufacturing the same
JP2015038912A (ja) * 2012-10-25 2015-02-26 イビデン株式会社 電子部品内蔵配線板およびその製造方法
JP5342704B1 (ja) * 2012-11-12 2013-11-13 太陽誘電株式会社 高周波回路モジュール
JP2014107431A (ja) * 2012-11-28 2014-06-09 Ibiden Co Ltd 電子部品内蔵配線板、及び、電子部品内蔵配線板の製造方法
KR101420537B1 (ko) * 2012-12-14 2014-07-16 삼성전기주식회사 전자부품 내장기판 및 전자부품 내장기판의 제조방법
JP6263859B2 (ja) * 2013-04-18 2018-01-24 大日本印刷株式会社 貫通電極基板の製造方法、貫通電極基板、および半導体装置
KR102080663B1 (ko) 2013-07-15 2020-02-24 삼성전기주식회사 전자소자 내장형 인쇄회로기판 및 그 제조방법
US9653322B2 (en) * 2014-06-23 2017-05-16 Infineon Technologies Austria Ag Method for fabricating a semiconductor package
US9426891B2 (en) * 2014-11-21 2016-08-23 Advanced Semiconductor Engineering, Inc. Circuit board with embedded passive component and manufacturing method thereof
TWI553792B (zh) * 2014-12-02 2016-10-11 旭德科技股份有限公司 封裝結構及其製作方法
JP6373219B2 (ja) * 2015-03-31 2018-08-15 太陽誘電株式会社 部品内蔵基板および半導体モジュール
KR101605172B1 (ko) * 2015-04-07 2016-03-22 삼성전자주식회사 패키지 기판 및 그 제조방법
US9986633B2 (en) 2016-06-16 2018-05-29 International Business Machines Corporation Embedding discrete components having variable dimensions in a substrate
CN111564414B (zh) * 2019-12-12 2021-09-24 奥特斯(中国)有限公司 部件承载件及制造部件承载件的方法
CN110996495B (zh) * 2019-12-20 2021-07-23 广州兴森快捷电路科技有限公司 埋置型pcb板及埋置型pcb板的制作方法
CN114267664A (zh) * 2020-09-16 2022-04-01 鹏鼎控股(深圳)股份有限公司 封装电路结构及其制作方法
JP2022146063A (ja) * 2021-03-22 2022-10-05 キヤノン株式会社 電子モジュール及び電子機器

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000174442A (ja) * 1998-12-03 2000-06-23 Sony Corp 電子部品の実装方法、及び半導体装置
JP2002100876A (ja) * 2000-07-21 2002-04-05 Ibiden Co Ltd プリント配線板及びプリント配線板の製造方法
JP2002204071A (ja) * 2000-01-31 2002-07-19 Ngk Spark Plug Co Ltd 配線基板の製造方法
JP2002237683A (ja) * 2001-02-08 2002-08-23 Ngk Spark Plug Co Ltd 配線基板の製造方法
JP2007288109A (ja) * 2006-04-20 2007-11-01 Cmk Corp 半導体装置及びその製造方法
JP2008047917A (ja) * 2006-08-17 2008-02-28 Samsung Electro Mech Co Ltd 電子部品内蔵型多層印刷配線基板及びその製造方法
JP2008131039A (ja) * 2006-11-21 2008-06-05 Samsung Electro-Mechanics Co Ltd 電子素子内蔵型印刷回路基板の製造方法

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4306925A (en) * 1977-01-11 1981-12-22 Pactel Corporation Method of manufacturing high density printed circuit
CH650373A5 (fr) * 1982-07-16 1985-07-15 Jean Paul Strobel Circuit imprime et procede de fabrication du circuit.
US5353195A (en) * 1993-07-09 1994-10-04 General Electric Company Integral power and ground structure for multi-chip modules
CN101232776B (zh) * 1999-09-02 2011-04-20 揖斐电株式会社 印刷布线板
JP4270769B2 (ja) 2000-12-15 2009-06-03 イビデン株式会社 多層プリント配線板の製造方法
JP4167001B2 (ja) * 2002-04-15 2008-10-15 日本特殊陶業株式会社 配線基板の製造方法
CN100452342C (zh) * 2002-07-31 2009-01-14 索尼株式会社 制造内置器件的基板的方法
KR100688857B1 (ko) 2004-12-17 2007-03-02 삼성전기주식회사 윈도우를 구비한 볼 그리드 어레이 기판 및 그 제조방법
US7348216B2 (en) * 2005-10-04 2008-03-25 International Business Machines Corporation Rework process for removing residual UV adhesive from C4 wafer surfaces
KR100773985B1 (ko) 2006-06-19 2007-11-08 삼성전기주식회사 전자 소자 내장형 인쇄회로기판의 제조방법
KR100820633B1 (ko) 2007-02-15 2008-04-11 삼성전기주식회사 전자소자 내장 인쇄회로기판 및 그 제조방법
JP2009158815A (ja) * 2007-12-27 2009-07-16 Fujitsu Ltd 多層配線基板の製造方法および多層配線基板構造

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000174442A (ja) * 1998-12-03 2000-06-23 Sony Corp 電子部品の実装方法、及び半導体装置
JP2002204071A (ja) * 2000-01-31 2002-07-19 Ngk Spark Plug Co Ltd 配線基板の製造方法
JP2002100876A (ja) * 2000-07-21 2002-04-05 Ibiden Co Ltd プリント配線板及びプリント配線板の製造方法
JP2002237683A (ja) * 2001-02-08 2002-08-23 Ngk Spark Plug Co Ltd 配線基板の製造方法
JP2007288109A (ja) * 2006-04-20 2007-11-01 Cmk Corp 半導体装置及びその製造方法
JP2008047917A (ja) * 2006-08-17 2008-02-28 Samsung Electro Mech Co Ltd 電子部品内蔵型多層印刷配線基板及びその製造方法
JP2008131039A (ja) * 2006-11-21 2008-06-05 Samsung Electro-Mechanics Co Ltd 電子素子内蔵型印刷回路基板の製造方法

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011249759A (ja) * 2010-05-28 2011-12-08 Samsung Electro-Mechanics Co Ltd 電子素子内蔵印刷回路基板及びその製造方法
JP2013055109A (ja) * 2011-09-01 2013-03-21 Fujikura Ltd 部品内蔵基板およびその製造方法
JP2013074178A (ja) * 2011-09-28 2013-04-22 Ngk Spark Plug Co Ltd 部品内蔵配線基板の製造方法
US9167702B2 (en) 2011-09-28 2015-10-20 Ngk Spark Plug Co., Ltd. Method of manufacturing wiring substrate having built-in component
US10383231B2 (en) 2013-02-08 2019-08-13 Fujikura Ltd. Component-embedded board and method of manufacturing same
TWI510156B (zh) * 2013-05-09 2015-11-21 Denso Corp Multilayer substrate and manufacturing method thereof
JP2015023282A (ja) * 2013-07-18 2015-02-02 サムソン エレクトロ−メカニックス カンパニーリミテッド． 印刷回路基板及びその製造方法
JP2015065400A (ja) * 2013-09-25 2015-04-09 サムソン エレクトロ−メカニックス カンパニーリミテッド． 素子内蔵型印刷回路基板及びその製造方法
JP2018037541A (ja) * 2016-08-31 2018-03-08 大日本印刷株式会社 有孔基板の製造方法及び有孔基板

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