WO2009101723A1 - 電子部品内蔵基板の製造方法 - Google Patents

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Takashi Kariya
Toshiki Furutani
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Ibiden Co., Ltd.
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Definitions

  • the present invention relates to a method of manufacturing an electronic component built-in substrate in which electronic components such as semiconductor elements are accommodated.
  • Patent Document 1 The electronic module manufacturing method disclosed in Patent Document 1 will be briefly described as follows. (1) A base material provided with a conductor layer made of copper or the like on the surface of a support plate such as aluminum is prepared, and a plurality of recesses are formed on the surface (conductor layer side) of the base material using a laser or the like. . These recesses are formed so as to correspond to the respective terminals of the electronic component to be mounted. (2) The electronic components are arranged on the base material so that the terminals are aligned with the corresponding concave portions, and are fixed via an adhesive layer. (3) An insulating layer and a conductor layer are laminated on a base material on which electronic components are arranged, and pressed. (4) A through-hole is provided in the substrate after pressing, and the conductor layers on both main surfaces of the substrate are made conductive by copper plating. (5) A conductor pattern is formed by a subtractive method.
  • the formation of the conductor pattern that is electrically connected to the electronic component is performed by the subtractive method.
  • the subtractive method is a method in which an etching resist is formed on a metal foil or a conductor layer, and a portion of the metal foil or conductor layer where the etching resist is not formed is removed by etching with an etching solution to form a conductor pattern. (See Printed Wiring Technology Reading Book: Nikkan Kogyo Shimbun)
  • a phenomenon occurs in which the metal foil or conductor layer under the etching resist is dissolved and removed in the horizontal direction.
  • Patent Document 1 it is difficult to incorporate an electronic component having a narrow pitch between adjacent terminals, that is, an electronic component having a narrow pitch terminal.
  • the pad diameter for connecting to the electronic component is not sufficiently secured, and there is a possibility that connection reliability is impaired.
  • the present invention has been made in view of the above circumstances, and an object of the present invention is to provide a method of manufacturing an electronic component built-in substrate that can form a fine pattern and can secure connection reliability with the built-in electronic component.
  • the method for manufacturing an electronic component built-in substrate includes: A step of forming a protective film made of metal on at least a part of the metal foil of the support substrate made of a support plate and metal foil; Forming a conductive pattern made of metal on the protective film by an additive method; Placing the electronic component on the substrate on which the conductor pattern is formed, such that the circuit formation surface of the electronic component and the formation surface of the conductor pattern face each other; Coating the electronic component with an insulating resin; Etching the metal foil using a first etchant; and Electrically connecting a terminal of the electronic component and a part of the conductor pattern,
  • the protective film does not dissolve in the first etching solution or has a slower etching rate than the metal foil.
  • the metal foil and the conductor pattern are made of copper
  • the protective film is preferably made of one or more metals selected from nickel, titanium, and tin.
  • the first etchant is preferably an alkali etchant.
  • the method further includes a step of forming an adhesive resin on the conductor pattern forming surface before the electronic component is arranged, and the electronic component and the substrate are bonded via the adhesive resin.
  • the adhesive resin preferably contains an inorganic filler.
  • the formation region of the adhesive resin is wider than the area of the circuit formation surface of the electronic component.
  • the conductor pattern may include a mark for positioning when the electronic component is arranged.
  • the protective film may be formed to match the pattern shape of the conductor pattern to be formed.
  • the protective film may be formed on the entire surface of the metal foil.
  • the method further includes a step of etching away the protective film in unnecessary portions using the second etching solution. It is preferable that the conductor pattern does not dissolve in the second etching solution or has a slower etching rate than the protective film.
  • an electronic component built-in substrate that can be finely patterned and can secure connection reliability with built-in electronic components.
  • FIG. 6 is a sectional view (No. 1) showing a stacking step of Embodiment 2.
  • FIG. 8 is a cross-sectional view (part 2) illustrating the stacking process of the second embodiment. It is sectional drawing which shows a mode after peeling a carrier from the board
  • FIG. 6D is a cross-sectional view illustrating a state in which a via hole and a through hole are formed in the substrate of FIG. 6D. It is sectional drawing which shows a mode after performing the electroless copper plating and the electrolytic copper plating to the board
  • FIG. 7A It is sectional drawing of the electronic component built-in board
  • FIG. It is sectional drawing which shows the support base material used at the manufacturing process of the electronic component built-in board
  • FIG. It is sectional drawing which shows a mode that the plating resist layer was formed on the support base material of FIG. 7A.
  • FIG. 7B It is sectional drawing which shows a mode that the copper plating layer was formed in the non-formation part of a plating resist layer in the board
  • FIG. 7K It is sectional drawing which shows a mode that the through-hole filler was filled inside the through-hole conductor of the board
  • FIG. 5 is a schematic cross-sectional view of the electronic component built-in substrate 1 manufactured by the manufacturing method of the first embodiment.
  • the electronic component built-in substrate 1 is used as, for example, a core substrate of a multilayer printed wiring board.
  • the electronic component built-in substrate 1 is laminated on the core material 3 so as to cover the electronic component 2, the core material 3 having a penetrating portion (opening) for embedding the electronic component 2, and the core material 3.
  • the covering material 4 the adhesive resin 5, the filling resin 6, the inner layer conductor patterns 10 and 50, the outer layer conductor patterns 60 and 70, and the through-hole conductor 80.
  • the core material 3 is made of, for example, a base material obtained by impregnating a glass cloth, an aramid nonwoven fabric or a glass nonwoven fabric with an epoxy resin, a BT (bismaleimide triazine) resin, a polyimide resin, or the like, and has a thickness of about 150 ⁇ m.
  • the coating material 4 may be a resin base material reinforced with glass fibers, or may be a resin base material made of an inorganic filler and a thermosetting resin.
  • the amount of the inorganic filler is preferably 30 wt% to 90 wt%.
  • the thickness of the covering material 4 is about 50 ⁇ m.
  • the core material 3 and the covering material 4 are base materials reinforced with glass fibers and may further contain 30 to 60 wt% of an inorganic filler.
  • the conductor pattern 10 is formed on the first surface side (side facing the circuit formation surface of the electronic component 2) of the electronic component built-in substrate 1 (hereinafter referred to as a first inner layer).
  • the conductor pattern 10 has a thickness of about 20 ⁇ m, and a part of the conductor pattern 10 becomes the first inner layer via land 11 and the first inner layer through hole land 13 connected to the through hole conductor 80.
  • the via land 11 of the first inner layer is electrically connected to the via conductor 12 that is electrically connected to the terminal 20 of the electronic component 2 such as an IC chip.
  • the adhesive resin 5 is, for example, an insulating resin containing an inorganic filler such as silica or alumina, and secures the fixing strength of the electronic component 2 and also the electronic component 2 and the insulating material (for example, the core material 3, the covering material 4, It plays a role of absorbing strain generated by the gap of the thermal expansion coefficient with the filling resin 6).
  • the adhesive resin 5 is preferably made of a thermosetting resin and 70 to 90 wt% inorganic filler.
  • the filling resin 6 is preferably made of a thermosetting resin and an inorganic filler.
  • the inorganic filler for example, Al 2 O 3 , MgO, BN, AlN, or SiO 2 can be used, and the amount of the inorganic filler in that case is preferably 30 to 60 wt%.
  • the thermosetting resin for example, an epoxy resin, a phenol resin or a cyanate resin having high heat resistance is preferable, and among them, an epoxy resin having excellent heat resistance is particularly preferable.
  • the conductor pattern 50 is formed on the inner side (hereinafter referred to as the second inner layer) of the second surface (the main surface opposite to the first surface) of the electronic component built-in substrate 1 and is connected to the through-hole conductor 80.
  • a second inner layer through-hole land 51 is provided. Its thickness is about 20 ⁇ m.
  • the first inner layer through-hole land 13 and the second inner layer through-hole land 51 are electrically connected through a through-hole conductor 80.
  • the conductor pattern 60 is formed on the first surface (hereinafter referred to as a first outer layer) of the electronic component built-in substrate 1, and is connected to the first outer layer via land 61 and the through-hole conductor 80. 1 through-hole land 81 of one outer layer.
  • the thickness of the conductor pattern 60 is about 20 ⁇ m.
  • the first outer via land 61 and the first inner via land 11 are electrically connected via a via conductor 12.
  • the via conductor 12 is a filled via in which a via hole is filled with copper plating or the like.
  • the conductor pattern 70 is formed on the second surface (hereinafter, referred to as a second outer layer) of the electronic component built-in substrate 1, and the second outer layer through-hole land 82 connected to the through-hole conductor 80. Including.
  • the thickness of the conductor pattern 70 is about 20 ⁇ m.
  • a protective film 105 is interposed between the first inner via land 11 and the first outer via land 61 and between the first inner through-hole land 13 and the first outer through-land land 81. is doing.
  • a protective film 505 is interposed between the second inner through-hole land 51 and the second outer through-hole land 82.
  • Step of forming conductor pattern 10 First, the support base material 100 shown in FIG. 1A is prepared.
  • the support substrate 100 is composed of a copper foil 101 having a thickness of about 3 ⁇ m and a carrier 102 having a thickness of about 75 ⁇ m.
  • the carrier (support plate) 102 is made of copper, and is bonded to the copper foil 101 so as to be peeled (separated) through an adhesive layer (peeling layer) (not shown).
  • a dry film-like photosensitive resist 103 is laminated on the surface (copper foil 101 side) of the support substrate 100 (see FIG. 1B). Then, a mask film having a predetermined pattern is brought into close contact with the laminated photosensitive resist 103, exposed to ultraviolet rays, and developed with an alkaline aqueous solution. As a result, the plating resist layer 104 having an opening corresponding to only the conductor pattern 10 is formed (see FIG. 1C).
  • the substrate of FIG. 1C is washed with water and dried, and then electrolytic nickel plating is performed to form a protective film 105 having a thickness of about 3 ⁇ m (see FIG. 1D). Then, further electrolytic copper plating is performed to form a copper plating layer 106 having a thickness of about 20 ⁇ m on the protective film 105 (see FIG. 1E). Then, when the plating resist layer 104 is removed, washed with water and dried, the substrate of FIG. 1F on which the conductor pattern 10 is formed is obtained.
  • the alignment mark 107 is formed simultaneously with the conductor pattern 10.
  • the alignment mark 107 is a mark for positioning when the electronic component 2 is placed (mounted).
  • the alignment mark 107 may be used as a positioning mark when forming a via hole reaching each terminal 20 of the electronic component 2 or when forming a through hole for the through-hole conductor 80.
  • the first inner via land 11 is formed simultaneously with the conductor pattern 10.
  • the conductor pattern 10 is formed by growing plating on a portion where the plating resist pattern is not formed (so-called additive method). For this reason, in the present embodiment, the shape of the conductor pattern 10 can be maintained and refinement can be achieved.
  • the additive method includes the full additive method and the semi-additive method. Since both processes are well-known (for example, refer to the printed wiring technology book reader: Nikkan Kogyo Shimbun), detailed explanation is omitted.
  • the adhesive resin 5 is applied on the conductor pattern 10 of the substrate of FIG. 1F (see FIG. 2A).
  • the adhesive resin 5 is an insulating resin containing an inorganic filler such as silica or alumina.
  • the filler refers to a dispersion material having an aspect ratio of 1 to 1.2 of the longest length / shortest length.
  • the adhesive resin 5 is applied to a predetermined region so as to cover at least the first inner via land 11. This coating region is preferably in a range wider than the area of the circuit forming surface of the electronic component 2.
  • the electronic component 2 After applying the adhesive resin 5, the electronic component 2 is placed on the substrate of FIG. 2A by a so-called face-down method. At that time, as shown in FIG. 2B, the terminals 20 of the electronic component 2 and the via lands 11 of the first inner layer are aligned. An alignment mark 107 is used to align the electronic component 2 and the first inner via land 11. As shown in FIG. 2C, the first inner via land 11 is, for example, a donut-shaped conductor pattern having an opening therein. FIG. 2C is a plan view of the first inner via land 11 viewed from the electronic component 2 side.
  • FIG. 3A On the substrate of FIG. 2B (on the placement surface of the electronic component 2), a core material 3 having an opening, a covering material 4, and a substrate 500 on which a conductor pattern 50 is formed Is placed and thermocompression bonded.
  • the substrate of FIG. 3B in which the core material 3, the covering material 4, and the substrate 500 are laminated on the substrate of FIG. 2B is obtained.
  • the core material 3 and the covering material 4 before the thermocompression bonding step are semi-cured base materials. Therefore, the resin component contained in the core material 3 and the covering material 4 flows into the opening of the core material 3 in the thermocompression bonding process. Thereby, the opening of the core material 3 is filled with the filling resin 6.
  • the substrate 500 is created by obtaining the same steps as the above-described method (the formation step of the conductor pattern 10) from the support base material 100 of FIG. 1A until the substrate of FIG. 1F is obtained. That is, first, a support base material (consisting of a copper foil 501 having a thickness of about 3 ⁇ m and a carrier (support plate) 502 having a thickness of about 75 ⁇ m) is prepared. Then, a dry film-like photosensitive resist is laminated on the supporting substrate. Then, a mask film on which a predetermined pattern is formed is brought into close contact with the laminated photosensitive resist, and exposure and development are performed, so that a plating resist layer in which only a portion corresponding to the conductor pattern 50 is opened is formed. Then, after washing and drying the substrate after the plating resist layer is formed, electrolytic nickel plating and electrolytic copper plating are performed, and the plating resist layer is removed to obtain the substrate 500 in which the conductor pattern 50 is formed on the protective film 505. .
  • the carrier 102 and the carrier 502 are peeled (separated) from the substrate of FIG. 3B to obtain the substrate of FIG. 4A.
  • the copper foil 101 and the copper foil 501 are removed from the substrate of FIG. 4A by etching to obtain the substrate of FIG. 4B.
  • an alkali etchant alkali ammoniacal aqueous solution
  • nickel does not dissolve, or at least the dissolution rate is significantly slower than copper. Therefore, the protective films 105 and 505 function as an etching resist, and the inner conductor patterns 10 and 50 are protected without being affected by the etching.
  • via holes 108 are formed at predetermined locations on the substrate of FIG. 4B by a carbon dioxide (CO 2 ) laser, a UV-YAG laser, or the like (see FIG. 4C). Specifically, as shown in FIG. 4C, the adhesive resin 5 in the region surrounded by the first inner via land 11 is scraped off until reaching the corresponding terminal 20 by the laser or the like.
  • CO 2 carbon dioxide
  • UV-YAG laser UV-YAG laser
  • a through hole 109 is formed in the substrate of FIG. 4C by a known drilling method using a mechanical drill or the like (see FIG. 4D).
  • a process for removing smear remaining on the bottom of the via hole 108 and the inner surface of the through hole 109 is performed.
  • the desmear treatment is performed using a permanganate method. Specifically, first, the substrate shown in FIG. 4D is subjected to a conditioner (resin swelling) treatment, followed by a desmear treatment solution of permanganate: 40 to 80 g / l and temperature: 50 to 80 ° C. for about 5 to 20 minutes. Immerse. It is then washed with water, dipped in a neutralized solution, washed with water and dried. As a result, smear is removed from the substrate of FIG. 4D, and a clean surface is exposed.
  • a conditioner resin swelling
  • the catalyst of FIG. 4D is immersed in a catalyzing solution containing a complex salt (or colloid) of tin-palladium, and a catalyst for initiating electroless copper plating is formed on both main surfaces of the substrate, the inner surfaces of the via holes 108, And adsorbed to the inner surface of the through hole 109. Then, when the substrate on which the catalyst is adsorbed is immersed in an electroless copper plating solution, electroless copper plating films are formed on both main surfaces of the substrate.
  • a catalyzing solution containing a complex salt (or colloid) of tin-palladium
  • a catalyst for initiating electroless copper plating is formed on both main surfaces of the substrate, the inner surfaces of the via holes 108, And adsorbed to the inner surface of the through hole 109.
  • an electrolytic copper plating film is formed thereon to form a copper plating film 115 composed of the electroless copper plating film and the electrolytic copper plating film.
  • the copper plating film 115 is also formed in the via hole 108 and the surface of the through hole 109 to form the via conductor 12 and the through hole conductor 80 (see FIG. 4E).
  • a through-hole filler 83 made of an inorganic filler and a thermosetting resin is filled in the through-hole conductor 80, dried and cured (see FIG. 4F).
  • a filling method in this case for example, a known method such as screen printing can be employed.
  • a dry film-like photosensitive resist is laminated on each of the main surfaces of the substrate in FIG. 4F. Then, a mask film on which a predetermined pattern is formed is brought into close contact with each photosensitive resist, exposed to ultraviolet rays, and developed with an alkaline aqueous solution. As a result, plating resist layers 116 and 506 in which only portions corresponding to the conductor patterns 60 and 70 are opened are formed (see FIG. 4G).
  • the substrate of FIG. 4G is washed with water and dried, and then electroless copper plating and electrolytic copper plating are performed.
  • a copper plating layer 117 having a thickness of about 20 ⁇ m is formed in the openings of the plating resist layers 116 and 506 (see FIG. 4H).
  • the plating resist layers 116 and 506 are removed, and the substrate is washed and dried to obtain the substrate shown in FIG. 4I.
  • the conductive patterns 60 and 70 are formed by etching and removing the copper plating films 115 on both main surfaces of the substrate of FIG. 4I (see FIG. 4J).
  • a through-hole covering film 118 covering the through-hole filler 83 is formed.
  • the conductor pattern is formed by a so-called semi-additive method. In this case, an alkaline etchant is also used as the etching solution.
  • the protective films 105 and 505 function as an etching resist, and the inner conductor patterns 10 and 50 are protected without being affected by the etching.
  • the electronic component built-in substrate 1 shown in FIG. 5 is obtained.
  • an etching solution in which nickel is dissolved and copper is not dissolved, or an etching solution having a large nickel dissolution rate / copper dissolution rate ratio is used.
  • it is an etching solution of a mixed solution of perwater, nitric acid, phosphoric acid and the like.
  • the first inner layer conductor pattern 10a (the portion of the first inner layer conductor pattern 10 excluding the first inner layer via land 11 and the first inner layer through-hole land 13) and the second inner layer are patterned.
  • the inner-layer conductor pattern 50a (the portion of the second inner-layer conductor pattern 50 excluding the second inner-layer through-hole land 51) has a concave shape with respect to the surface of the core substrate.
  • the first inner layer conductor pattern 10a does not include the alignment mark.
  • the second inner layer conductor pattern 50a does not include the alignment mark.
  • the electronic component built-in substrate 1 manufactured as described above has the following excellent features.
  • the conductor pattern 10 electrically connected to the terminal 20 of the electronic component 2 is formed by the additive method, the conductor pattern 10 can be easily made into a fine pattern.
  • the first inner conductor pattern 10a and the first inner via land 11 are finely formed, so that it is easy to incorporate electronic components having terminals with a narrow pitch.
  • the via land diameter of the inner layer can be increased by making the first inner layer conductive pattern 10a fine. This facilitates the alignment between the electronic component and the inner via land, and also increases the connection reliability between the terminal of the electronic component and the inner via land.
  • the protective film 105 functions as an etching resist and protects the conductor pattern 10, so that the pattern shape of the conductor pattern 10 is hardly damaged. Therefore, a fine pattern can be maintained. Further, since the shape of the first inner via land 11 and the via conductor 12 connected thereto are also protected by the protective film 105, the connection reliability with the electronic component 2 can be ensured.
  • Embodiment 2 Next, a method for manufacturing the electronic component built-in substrate according to Embodiment 2 will be described with reference to FIGS. 6A to 6J.
  • symbol is attached
  • the substrate of FIG. 3A in the process of FIG. 3A, the substrate of FIG. A substrate 500 on which the pattern 50 was formed was laminated.
  • a board electronic circuit board 2
  • Stage single-sided copper-clad laminate, insulating material 602 is the same material as coating material 4).
  • thermosetting resin or the thermosetting resin and the inorganic filler flow into the through hole (opening) of the core material 3 from the insulating material 602 of the core material 3 or the covering material 600.
  • the opening of the core material 3 is filled with the filling resin 6.
  • the carrier (support plate) 102 was peeled off. Then, only the copper foil 101 on the first surface side was removed by etching from the substrate of FIG. 6C (see FIG. 6D).
  • the etching solution used is the same as the etching solution used in the process of FIG.
  • the copper foil 601 on the second surface side was protected with a resist.
  • FIG. 6E through holes 603 were formed in the via hole 108 and the first inner through-hole land 13 using the alignment mark 107.
  • electroless copper plating and electrolytic copper plating were performed on the entire substrate to form via conductors 12 and through-hole conductors 604.
  • FIG. 6G a through-hole filler 605 made of an inorganic filler and a thermosetting resin was filled into the through-hole conductor 604.
  • an electroless copper plating film and an electrolytic copper plating film were formed on both main surfaces of the substrate of FIG. 6G (see FIG. 6H).
  • FIG. 6I the unnecessary portion of the copper plating film was dissolved and removed to form a conductor pattern 606.
  • the conductor pattern 606 is formed by a subtractive method. As in the first embodiment, the conductor pattern may be formed by a semi-additive method. At the time of forming the conductor pattern 606, a through-hole covering film 607 was formed on the through-hole filler 605 at the same time.
  • the conductor pattern is not formed inside the insulating material 602 (that is, the insulating resin for incorporating the electronic component) on the second surface side.
  • the insulating material 602 that is, the insulating resin for incorporating the electronic component
  • Embodiment 3 Next, a method for manufacturing the electronic component built-in substrate according to Embodiment 3 will be described with reference to FIGS. 7A to 7P.
  • symbol is attached
  • the support base material 100 comprised from the copper foil 101 and the carrier 102 was prepared. Then, as shown in FIG. 7A, a nickel layer 701 having a thickness of about 3 ⁇ m was formed on the surface of the support base 100 (copper foil 101 side). At this time, the nickel layer 701 was formed on the entire surface of the copper foil 101. Subsequently, a plating resist was formed on the surface of the support substrate 100 (copper foil 101 side), and the plating resist was patterned by a photographic method (formation of the plating resist layer 104) (see FIG. 7B). Then, as shown in FIG. 7C, an electrolytic copper plating film (copper plating layer 106) was formed on a portion where the plating resist layer 104 was not formed. Next, as shown in FIG. 7D, the plating resist layer 104 was removed. Next, the electronic component 2 was mounted (see FIGS. 7E and 7F) in the same process as in the first embodiment (see FIGS. 2A and 2B).
  • covering material 600 were laminated
  • the carrier (support plate) 102 was peeled off.
  • the copper foil 101 was selectively etched away using the same etching solution as in the first and second embodiments, and the unnecessary portion of the nickel layer 701 was selectively etched away. Thereby, the protective film 702 was formed (see FIG. 7J).
  • etching solution at this time NP-1865 manufactured by MEC was used.
  • a through hole 703 was formed in the substrate of FIG. 7J.
  • the via hole 704 reaching the terminal 20 of the electronic component 2 was formed using the protective film 702 as a conformal mask (see FIG. 7K).
  • the subsequent steps are the same as those in the second embodiment (FIGS. 6F to 6J).
  • the conductor patterns on both main surfaces may be formed using a semi-additive method.
  • FIG. 8 is an example of a build-up multilayer printed wiring board using the electronic component built-in substrate of FIG. 7P as a core substrate.
  • a manufacturing process of the build-up multilayer printed wiring board of FIG. 8 will be briefly described.
  • interlayer resin insulation layers 801 and 802 are formed on the first surface and the second surface of the core substrate (that is, the electronic component built-in substrate in FIG. 7P), respectively.
  • openings reaching the conductor patterns 10 and 606 formed on the core substrate are provided in the interlayer resin insulating layers 801 and 802. At this time, it is also possible to form an opening reaching the through-hole covering film or the via conductor.
  • conductor patterns 803 and 804 are formed on the interlayer resin insulation layers 801 and 802, respectively.
  • via conductors 805 and 806 are formed in the openings of the interlayer resin insulation layers 801 and 802, respectively.
  • the manufacturing method of the build-up multilayer printed wiring board has been described by taking the core substrate of Embodiment 3 as an example.
  • a buildup layer is formed on the core substrate of Embodiment 1 (see FIG. 5) or the core substrate of Embodiment 2 (see FIG. 6J) to manufacture a buildup multilayer printed wiring board.
  • a buildup layer is formed on the core substrate of Embodiment 1 (see FIG. 5) or the core substrate of Embodiment 2 (see FIG. 6J) to manufacture a buildup multilayer printed wiring board.
  • the surface of the conductor pattern 10a on the first surface side of the core substrate is recessed with respect to the first surface of the core substrate.
  • the surface of the conductor pattern 10a on the first surface side of the core substrate is located substantially on the same surface as the first surface of the core substrate. Therefore, in the manufacture of the build-up multilayer printed wiring board, the depth of the opening for forming the via conductor can be made shallower by using the core substrate of the third embodiment than the core substrates of the first and second embodiments. . As a result, it can be said that the connection reliability between the conductor pattern on the core substrate and the conductor pattern on the interlayer resin insulation layer tends to be high.
  • the protective films 105 and 702 may employ titanium, tin, or the like in addition to nickel.
  • the electronic component built-in substrate according to the present invention can be miniaturized and enhanced in function, and can further ensure the connection reliability of the electronic component. Therefore, application to mobile devices typified by mobile phones can be expected.

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Abstract

　キャリアと、銅箔とからなる支持基材を準備し、銅箔上の少なくとも一部にニッケルからなる保護膜（１０５）を形成する。そして、保護膜（１０５）上に銅からなる導体パターン（１０）をアディティブ法により形成する。続いて、導体パターン（１０）が形成された基板上に、電子部品（２）をその回路形成面と導体パターン（１０）の形成面とが向かい合うように配置し、配置した電子部品（２）を半硬化状態のコア材（３）と被覆材（４）で被覆する。それから、キャリアを剥離し、アルカリエッチャントを用いて、銅箔をエッチング除去する。そして、電子部品（２）の端子（２０）と導体パターン（１０）の一部とを電気的に接続すると、電子部品内蔵基板（１）が得られる。

Description

電子部品内蔵基板の製造方法
　本発明は、半導体素子等の電子部品を内部に収容した電子部品内蔵基板の製造方法に関する。
　近年、電子機器の小型化、高機能化が進展し、それと共に、電子機器の内部に実装される配線板の小型化、高密度化の要請は益々高くなってきている。
　これに対し、電子部品を配線板内に収容する（内蔵する）ことで、配線板の小型化、高密度化を図る技術が種々提案されている（例えば、特許文献１で開示される技術など）。
　特許文献１で開示される電子モジュールの製造方法を簡単に説明すると以下の通りとなる。
（１）アルミニウム等の支持板の表面に、銅等からなる導体層が設けられた基材を準備し、この基材の表面（導体層側）にレーザ等を用いて複数の凹部を形成する。これらの凹部は、実装する電子部品の各端子に対応するように形成される。
（２）各端子をそれぞれ対応する各凹部に合わせるようにして、当該電子部品を基材上に配置し、接着層を介して固定する。
（３）電子部品を配置した基材上に、絶縁層と、導体層とを積層し、プレスする。
（４）プレス後の基板に貫通孔を設け、銅めっきにより、基板両主面の導体層を導通させる。
（５）サブトラクティブ法によって導体パターンを形成する。
国際特許出願公開ＷＯ ２００５／１２５２９８
　上記の製造方法では、電子部品と電気的に接続する導体パターンの形成が、サブトラクティブ法にて行われている。ここで、サブトラクティブ法は、金属箔上や導体層上にエッチングレジストを形成し、エッチングレジストが形成されていない部分の金属箔や導体層をエッチング液でエッチング除去して導体パターンを形成する方法である（プリント配線技術読本 発行所：日刊工業新聞社 参照）。サブトラクティブ法では、エッチングレジスト下の金属箔や導体層が水平方向に溶解除去される現象が起こる。
　したがって、形成する導体パターンのファイン化が困難であるという課題がある。そのため、特許文献１で開示される技術では、隣接する端子間のピッチが狭い電子部品、即ち、狭ピッチな端子を有する電子部品を内蔵することが難しくなる。また、電子部品と接続するためのパッド径が十分に確保されず、接続信頼性を損なうおそれもある。
　本発明は上記実情に鑑みてなされたもので、ファインパターンを形成でき、さらに内蔵する電子部品との接続信頼性も確保し得る電子部品内蔵基板の製造方法を提供することを目的とする。
　本発明に係る電子部品内蔵基板の製造方法は、
　支持板と、金属箔とからなる支持基材の前記金属箔上の少なくとも一部に、金属からなる保護膜を形成する工程と、
　前記保護膜上に金属からなる導体パターンをアディティブ法により形成する工程と、
　前記導体パターンが形成された基板上に、電子部品を該電子部品の回路形成面と前記導体パターンの形成面とが向かい合うように配置する工程と、
　前記電子部品を絶縁性樹脂で被覆する工程と、
　第１のエッチング液を用いて、前記金属箔をエッチング除去する工程と、
　前記電子部品の端子と前記導体パターンの一部とを電気的に接続する工程と、を有し、
　前記保護膜は、前記第１のエッチング液に対して、溶解しない、あるいは、前記金属箔に比べてエッチング速度が遅い、ことを特徴とする。
　前記金属箔及び前記導体パターンが銅からなり、
　前記保護膜が、ニッケル、チタン、錫の内の一種以上の金属からなることが好ましい。
　上記の場合、前記第１のエッチング液がアルカリエッチャントであることが好ましい。
　前記電子部品の配置前に、前記導体パターン形成面上に接着樹脂を形成する工程をさらに有し、前記電子部品と前記基板は、前記接着樹脂を介して接着されることが好ましい。
　上記の場合、前記接着樹脂には、無機フィラーが含まれることが好ましい。
　また、前記接着樹脂の形成領域は、前記電子部品の回路形成面の面積より広い範囲であることが好ましい。
　前記導体パターンには、前記電子部品を配置する際の位置決めのためのマークが含まれていてもよい。
　前記保護膜は、形成する前記導体パターンのパターン形状に合致するように形成されてもよい。
　あるいは、前記保護膜は、前記金属箔上の全面に形成されてもよい。
　上記の場合、第２のエッチング液を用いて、不要な部分の前記保護膜をエッチング除去する工程をさらに有し、
　前記導体パターンは、前記第２のエッチング液に対して、溶解しない、あるいは、前記保護膜に比べてエッチング速度が遅いようにすることが好ましい。
　本発明によれば、ファインパターン化が図れ、さらに内蔵する電子部品との接続信頼性も確保できる電子部品内蔵基板を提供できる。
導体パターンの形成工程で使用する支持基材を示す断面図である。 図１Ａの支持基材上に感光性レジストが形成された様子を示す断面図である。 図１Ａの支持基材上にめっきレジスト層が形成された様子を示す断面図である。 図１Ａの支持基材上の一部に保護膜が形成された様子を示す断面図である。 図１Ｄの保護膜上に銅めっき層が形成された様子を示す断面図である。 図１Ａの支持基材上に導体パターンが形成された様子を示す断面図である。 図１Ｆの基板上の一部に接着樹脂が塗布された様子を示す断面図である。 図２Ａの基板に電子部品が実装された様子を示す断面図である。 第１の内層のビアランドを電子部品側から見た平面図である。 積層工程を示す断面図（その１）である。 積層工程を示す断面図（その２）である。 図３Ｂの基板からキャリアを剥離した後の様子を示す断面図である。 図４Ａの基板から銅箔を除去した後の様子を示す断面図である。 図４Ｂの基板にビアホールが形成された様子を示す断面図である。 図４Ｃの基板に貫通孔が形成された様子を示す断面図である。 図４Ｄの基板に無電解銅めっき及び電解銅めっきを施した後の様子を示す断面図である。 図４Ｅの基板のスルーホール導体内部に、スルーホール充填材が充填された様子を示す断面図である。 図４Ｆの基板上にめっきレジスト層が形成された様子を示す断面図である。 図４Ｆの基板のめっきレジスト層の開口部に、銅めっき層が形成された様子を示す断面図である。 図４Ｈの基板からめっきレジスト層を除去した後の様子を示す断面図である。 図４Ｉの基板から銅めっき膜を除去した後の様子を示す断面図である。 本発明の実施形態１に係る電子部品内蔵基板の断面図である。 実施形態２の積層工程を示す断面図（その１）である。 実施形態２の積層工程を示す断面図（その２）である。 図６Ｂの基板からキャリアを剥離した後の様子を示す断面図である。 図６Ｃの基板から銅箔を除去した後の様子を示す断面図である。 図６Ｄの基板にビアホール及び貫通孔が形成された様子を示す断面図である。 図６Ｅの基板に無電解銅めっき及び電解銅めっきを施した後の様子を示す断面図である。 図６Ｆの基板のスルーホール導体内部に、スルーホール充填材が充填された様子を示す断面図である。 図６Ｇの基板に無電解銅めっき及び電解銅めっきを施した後の様子を示す断面図である。 図６Ｈの基板から銅めっき膜を除去した後の様子を示す断面図である。 実施形態２に係る電子部品内蔵基板の断面図である。 実施形態３に係る電子部品内蔵基板の製造工程で使用する支持基材を示す断面図である。 図７Ａの支持基材上にめっきレジスト層が形成された様子を示す断面図である。 図７Ｂの基板において、めっきレジスト層の非形成部分に銅めっき層が形成された様子を示す断面図である。 図７Ａの支持基材上に導体パターンが形成された様子を示す断面図である。 図７Ｄの基板上の一部に接着樹脂が塗布された様子を示す断面図である。 図７Ｅの基板に電子部品が実装された様子を示す断面図である。 実施形態３の積層工程を示す断面図（その１）である。 実施形態３の積層工程を示す断面図（その２）である。 図７Ｈの基板からキャリアを剥離した後の様子を示す断面図である。 図７Ｉの基板から銅箔及び不要部分のニッケル層を除去した後の様子を示す断面図である。 図７Ｊの基板にビアホール及び貫通孔が形成された様子を示す断面図である。 図７Ｋの基板に無電解銅めっき及び電解銅めっきを施した後の様子を示す断面図である。 図７Ｌの基板のスルーホール導体内部に、スルーホール充填材が充填された様子を示す断面図である。 図７Ｍの基板に無電解銅めっき及び電解銅めっきを施した後の様子を示す断面図である。 図７Ｎの基板から銅めっき膜を除去した後の様子を示す断面図である。 実施形態３に係る電子部品内蔵基板の断面図である。 実施形態３に係る電子部品内蔵基板を使用したビルドアップ多層プリント配線板の断面図である。
符号の説明
　１　　電子部品内蔵基板
　２　　電子部品
　３　　コア材
　４　　被覆材
　５　　接着樹脂
　６　　充填樹脂
　１０、５０、６０、７０　導体パターン
　１１　第１の内層のビアランド
　１２　ビア導体
　１３　第１の内層のスルーホールランド
　２０　端子
　５１　第２の内層のスルーホールランド
　６１　第１の外層のビアランド
　８０　スルーホール導体
　８１　第１の外層のスルーホールランド
　８２　第２の外層のスルーホールランド
　１０５、５０５　保護膜
　以下、本発明の実施形態に係る電子部品内蔵基板の製造方法について、図面を参照して説明する。
［実施形態１］
　図５は、実施形態１の製造方法により製造された電子部品内蔵基板１の概略断面図である。この電子部品内蔵基板１は、例えば、多層プリント配線板のコア基板等として使用される。
　電子部品内蔵基板１は、電子部品２と、電子部品２を内蔵するための貫通部（開口部）を有するコア材３と、コア材３の貫通部を被覆するようにしてコア材３に積層される被覆材４と、接着樹脂５と、充填樹脂６と、内層の導体パターン１０、５０と、外層の導体パターン６０、７０と、スルーホール導体８０とからなる。
　コア材３は、例えば、ガラスクロス、アラミド不織布やガラス不織布にエポキシ樹脂、ＢＴ（ビスマレイミドトリアジン）樹脂、ポリイミド樹脂等を含浸させた基材から構成され、その厚さは約１５０μｍである。
　被覆材４は、コア材３と同様に、ガラス繊維で強化された樹脂基材であってもよいし、無機フィラーと熱硬化性樹脂からなる樹脂基材であってもよい。無機フィラーの量は３０ｗｔ％から９０ｗｔ％であるのが好ましい。被覆材４の厚さは、約５０μｍである。
　また、コア材３、被覆材４は、ガラス繊維で強化された基材であって、さらに、無機フィラーを３０～６０ｗｔ％含んでいても良い。
　導体パターン１０は、電子部品内蔵基板１の第１面側（電子部品２の回路形成面と対向する側）の内部（以下、第１の内層という。）に形成されている。導体パターン１０の厚みは、約２０μｍであって、その一部が、第１の内層のビアランド１１やスルーホール導体８０に接続している第１の内層のスルーホールランド１３となる。第１の内層のビアランド１１は、ＩＣチップ等の電子部品２の端子２０と電気的に接続しているビア導体１２と電気的に接続している。
　接着樹脂５は、例えば、シリカやアルミナ等の無機フィラーを含む絶縁性樹脂であり、電子部品２の固定強度を確保すると共に、電子部品２と絶縁材（例えば、コア材３、被覆材４や充填樹脂６）との熱膨張率のギャップによって発生する歪みを吸収する役割を担う。接着樹脂５は、熱硬化性樹脂と７０～９０ｗｔ％の無機フィラーからなることが好ましい。
　充填樹脂６は、熱硬化性樹脂と無機フィラーとからなることが好ましい。無機フィラーには、たとえば、Ａｌ２Ｏ３、ＭｇＯ、ＢＮ、ＡｌＮまたはＳｉＯ２などを用いることができ、その場合の無機フィラー量は、３０～６０ｗｔ％であることが好ましい。熱硬化性樹脂には、たとえば、耐熱性が高いエポキシ樹脂、フェノール樹脂またはシアネート樹脂が好ましく、この中でも、耐熱性が優れるエポキシ樹脂が特に好ましい。
　導体パターン５０は、電子部品内蔵基板１の第２面（第１面と反対側の主面）の内側（以下、第２の内層という。）に形成され、スルーホール導体８０に接続している第２の内層のスルーホールランド５１を有している。その厚さは、約２０μｍである。第１の内層のスルーホールランド１３と第２の内層のスルーホールランド５１は、スルーホール導体８０を介して電気的に接続している。
　導体パターン６０は、電子部品内蔵基板１の第１面上（以下、第１の外層という。）に形成されていて、第１の外層のビアランド６１と、スルーホール導体８０に接続している第１の外層のスルーホールランド８１とを含む。導体パターン６０の厚さは、約２０μｍである。第１の外層のビアランド６１と第１の内層のビアランド１１は、ビア導体１２を介して電気的に接続している。ビア導体１２は、ビアホールが銅めっき等で充填されたフィルドビアである。
　導体パターン７０は、電子部品内蔵基板１の第２面上（以下、第２の外層という。）に形成されていて、スルーホール導体８０に接続している第２の外層のスルーホールランド８２を含む。導体パターン７０の厚さは、約２０μｍである。
　第１の内層のビアランド１１と第１の外層のビアランド６１との間と、第１の内層のスルーホールランド１３と第１の外層のスルーホールランド８１との間には、保護膜１０５が介在している。
　また、第２の内層のスルーホールランド５１と第２の外層のスルーホールランド８２との間には、保護膜５０５が介在している。
　続いて、図１Ａ～図４Ｊを参照して、電子部品内蔵基板１の製造方法を説明する。
（１）導体パターン１０の形成工程（図１Ａ～図１Ｆ）
　先ず、図１Ａに示す支持基材１００を準備する。支持基材１００は、厚さ約３μｍの銅箔１０１と、厚さ約７５μｍのキャリア１０２とから構成される。キャリア（支持板）１０２は、銅からなり、図示しない接着層（剥離層）を介して、銅箔１０１と剥離（分離）可能に接着している。
　この支持基材１００の表面（銅箔１０１側）にドライフィルム状の感光性レジスト１０３をラミネートする（図１Ｂ参照）。
　そして、ラミネートした感光性レジスト１０３に、所定のパターンが形成されたマスクフィルムを密着させ、紫外線で露光し、アルカリ水溶液で現像する。
　その結果、導体パターン１０に相当する部分のみが開口しためっきレジスト層１０４が形成される（図１Ｃ参照）。
　続いて、図１Ｃの基板を水洗し、乾燥させた後、電解ニッケルめっきを行い、厚さ約３μｍの保護膜１０５を形成する（図１Ｄ参照）。
　それから、さらに電解銅めっきを行い、保護膜１０５上に、厚さ約２０μｍの銅めっき層１０６を形成する（図１Ｅ参照）。
　そして、めっきレジスト層１０４を除去し、水洗乾燥すると、導体パターン１０が形成された図１Ｆの基板が得られる。
　図１Ｆに示すように、アライメントマーク１０７が導体パターン１０と同時に形成される。アライメントマーク１０７は、電子部品２を配置（実装）する際の位置決めのためのマークである。アライメントマーク１０７は、電子部品２の各端子２０に到達するビアホールを形成するときやスルーホール導体８０用の貫通孔を形成するときの位置決め用のマークとして用いられてもよい。
　また、第１の内層のビアランド１１も導体パターン１０と同時に形成される。
　以上の工程では、めっきレジストパターンの非形成部分にめっきを成長させて、導体パターン１０を形成している（いわゆる、アディティブ法）。そのため、本実施形態では、導体パターン１０の形状を保持することができ、ファイン化が図れる。
　アディテブ法はフルアディティブ法とセミアディティブ法を含む。両者の工程は、周知（例えば、プリント配線技術読本 発行所：日刊工業新聞社 参照）なので、詳しい説明は省略する。
（２）電子部品２の実装工程（図２Ａ～図２Ｃ）
　続いて、図１Ｆの基板の導体パターン１０上に接着樹脂５を塗布する（図２Ａ参照）。接着樹脂５は、上述したように、例えば、シリカやアルミナ等の無機フィラーを含む絶縁性樹脂である。ここで、フィラーとは、最長長／最短長のアスペクト比が１～１．２である分散材をいう。接着樹脂５は、少なくとも第１の内層のビアランド１１を覆うよう、所定領域に塗布される。この塗布領域は、電子部品２の回路形成面の面積より広い範囲であるのが好ましい。
　接着樹脂５の塗布後、電子部品２をいわゆるフェースダウン方式にて、図２Ａの基板上に配置する。その際、図２Ｂに示すように、電子部品２の各端子２０と第１の内層の各ビアランド１１は位置合わせされている。電子部品２と第１の内層のビアランド１１の位置合わせのために、アライメントマーク１０７が利用される。
　第１の内層のビアランド１１は、図２Ｃに示すように、内部に開口部を有する、例えば、ドーナツ状の導体パターンである。図２Ｃは、第１の内層のビアランド１１を電子部品２側から見た平面図である。
（３）積層工程（図３Ａ、図３Ｂ）
　続いて、図３Ａに示すように、図２Ｂの基板上（電子部品２の配置面上）に、開口部を有するコア材３と、被覆材４と、導体パターン５０が形成された基板５００とを載置し、加熱圧着する。
　これにより、図２Ｂの基板に、コア材３と、被覆材４と、基板５００とが積層された図３Ｂの基板が得られる。
　ここで、加熱圧着工程前のコア材３と被覆材４は半硬化状態の基材である。したがって、加熱圧着工程で、コア材３と被覆材４に含まれる樹脂成分がコア材３の開口部に流出する。これにより、コア材３の開口部は充填樹脂６で充填される。
　基板５００は、上述した図１Ａの支持基材１００から図１Ｆの基板を得るまでの方法（導体パターン１０の形成工程）と同様の工程を得て作成される。
　即ち、先ず、支持基材１００と同様の構成の支持基材（厚さ約３μｍの銅箔５０１と、厚さ約７５μｍのキャリア（支持板）５０２とから構成される。）を準備する。そして、かかる支持基材上にドライフィルム状の感光性レジストをラミネートする。それから、ラミネートした感光性レジストに所定のパターンが形成されたマスクフィルムを密着させ、露光・現像することで、導体パターン５０に相当する部分のみが開口しためっきレジスト層が形成される。
　そして、めっきレジスト層形成後の基板を水洗乾燥した後、電解ニッケルめっきと、電解銅めっきを行い、めっきレジスト層を除去すると、保護膜５０５上に導体パターン５０が形成された基板５００が得られる。
（４）後工程（図４Ａ～図４Ｊ）
　続いて、図３Ｂの基板からキャリア１０２と、キャリア５０２とを剥離（分離）し、図４Ａの基板を得る。
　そして、図４Ａの基板から銅箔１０１と、銅箔５０１とをエッチングにより除去し、図４Ｂの基板を得る。
　本実施形態では、この際のエッチング液（エッチャント）としてアルカリエッチャント（アルカリアンモニア性の水溶液）を使用する。かかるアルカリエッチャントでは、ニッケルは溶けない、あるいは、少なくとも銅より溶解速度が著しく遅くなる。したがって、保護膜１０５、５０５がエッチングレジストとして機能し、内層の導体パターン１０、５０は、エッチングの影響を受けず保護されることになる。
　続いて、炭酸ガス（ＣＯ２）レーザやＵＶ－ＹＡＧレーザ等により、図４Ｂの基板の所定箇所にビアホール１０８を形成する（図４Ｃ参照）。具体的には、図４Ｃに示すように、第１の内層のビアランド１１によって囲まれる領域の接着樹脂５が、上記レーザ等により、対応する端子２０に達するまで削り取られる。
　ビアホール１０８の形成後、メカニカルドリル等を用いた既知の穴あけ工法により、図４Ｃの基板に貫通孔１０９をあける（図４Ｄ参照）。
　続いて、ビアホール１０８の底部や貫通孔１０９の内面に残留するスミア等を除去する処理（デスミア処理）を行う。デスミア処理は、過マンガン酸塩法を用いて行う。具体的には、先ず、図４Ｄの基板にコンディショナー（樹脂膨潤）処理を施した後、過マンガン酸塩：４０～８０ｇ／ｌ、温度：５０～８０℃のデスミア処理液に５～２０分程度浸せきする。それから、水洗いし、中和溶液に浸せきし、水洗乾燥させる。その結果、図４Ｄの基板からスミアが除去され、清浄な面が露出する。
　デスミア処理後、図４Ｄの基板を錫－パラジウムの錯塩（またはコロイド）を含む触媒化液に浸せきして、無電解銅めっきを開始させる触媒を当該基板の両主面と、ビアホール１０８の内面と、貫通孔１０９の内面とに吸着させる。
　そして、この触媒が吸着した基板を無電解銅めっき液に浸せきすると、基板の両主面に無電解銅めっき膜が形成される。続いて、形成された無電解銅めっき膜をシード層として、この上に電解銅めっき膜を形成し、無電解銅めっき膜と電解銅めっき膜とからなる銅めっき膜１１５を形成する。この時、同時に、ビアホール１０８内や貫通孔１０９の表面にも銅めっき膜１１５が形成され、ビア導体１２、スルーホール導体８０が形成される（図４Ｅ参照）。
　次に、スルーホール導体８０の内部に無機フィラーと熱硬化性樹脂とからなるスルーホール充填材８３を充填し、乾燥させ、硬化させる（図４Ｆ参照）。この場合の充填法としては、例えば、スクリーン印刷等の既知の工法が採用できる。
　スルーホール充填材８３の充填後、図４Ｆの基板の両主面にそれぞれドライフィルム状の感光性レジストをラミネートする。そして、各感光性レジストに、それぞれ所定のパターンが形成されたマスクフィルムを密着させ、紫外線で露光し、アルカリ水溶液で現像する。
　その結果、導体パターン６０、７０に相当する部分のみが開口しためっきレジスト層１１６、５０６が形成される（図４Ｇ参照）。
　続いて、図４Ｇの基板を水洗し、乾燥させた後、無電解銅めっき、電解銅めっきを行う。これにより、めっきレジスト層１１６、５０６の開口部に厚さ約２０μｍの銅めっき層１１７が形成される（図４Ｈ参照）。
　それから、めっきレジスト層１１６、５０６を除去し、水洗乾燥することで、図４Ｉの基板が得られる。
　そして、図４Ｉの基板の両主面上の銅めっき膜１１５をエッチングして除去することで、導体パターン６０、７０が形成される（図４Ｊ参照）。また、同時に、スルーホール充填材８３を覆うスルーホールカバーリング膜１１８が形成される。
　導体パターンは、所謂、セミアディティブ法で形成されている。この際のエッチング液も上記同様、アルカリエッチャントを使用する。これにより、保護膜１０５、５０５がエッチングレジストとして機能し、内層の導体パターン１０、５０は、エッチングの影響を受けず保護される。
　次に、露出した保護膜１０５、５０５を選択的にエッチングすると図５に示す電子部品内蔵基板１が得られる。この際のエッチング液は、ニッケルを溶解し銅を溶解しないエッチング液、あるいは、ニッケルの溶解速度／銅の溶解速度比が大きなエッチング液を用いる。例えば、過水、硝酸、燐酸等の混合液のエッチング液である。この工程により、第１の内層の導体パターン１０a（第１の内層の導体パターン１０の内、第１の内層のビアランド１１及び第１の内層のスルーホールランド１３を除いた部分）と第２の内層の導体パターン５０a（第２の内層の導体パターン５０の内、第２の内層のスルーホールランド５１を除いた部分）は、コア基板の表面に対し凹形状となる。
　なお、電子部品内蔵基板の第１面側に形成されている内層の導体パターンがアライメントマークを含む場合、第１の内層の導体パターン１０aは、アライメントマークを含まない。同様に、電子部品内蔵基板の第２面側に形成されている内層の導体パターンがアライメントマークを含む場合、第２の内層の導体パターン５０aは、アライメントマークを含まない。
　以上のようにして製造された電子部品内蔵基板１は、以下のような優れた特徴を有する。
　（１）電子部品２の端子２０と電気的に接続する導体パターン１０がアディティブ法にて形成されるので、導体パターン１０のファインパターン化が容易となる。これにより、第１の内層の導体パターン１０aや第１の内層のビアランド１１がファインに形成されるので、狭ピッチな端子を有する電子部品を内蔵しやすくなる。また、第１の内層の導体パターン１０aのファイン化により、内層のビアランド径を大きくできる。そのため、電子部品と内層のビアランドとの位置合わせが容易となり、さらに、電子部品の端子と内層のビアランドとの接続信頼性も高くなる。
　（２）また、製造過程において、保護膜１０５が、エッチングレジストとして機能し、導体パターン１０を保護するため、導体パターン１０のパターン形状が損なわれ難い。そのため、ファインパターンが維持できる。また、第１の内層のビアランド１１及びこれに接続するビア導体１２の形状も保護膜１０５によって保護されるため、電子部品２との接続信頼性も確保できる。
［実施形態２］
　続いて、実施形態２に係る電子部品内蔵基板の製造方法について、図６Ａ～図６Ｊを用いて説明する。なお、実施形態１と共通する部分については、同一符号を付し、説明を省略する。
　実施形態１では、図３Ａの工程において、電子部品２を搭載した図２Ｂの基板と、コア材３（Ｂ－ｓｔａｇｅの基材）と、被覆材４（Ｂ－ｓｔａｇｅの基材）と、導体パターン５０が形成された基板５００とを積層した。
　その代わり、実施形態２では、図６Ａに示すように、電子部品２を搭載した基板（図２Ｂの基板）と、コア材３と被覆材６００（銅箔６０１と絶縁材６０２とからなるＢ－ｓｔａｇｅの片面銅張積層板。絶縁材６０２は、被覆材４と同様の材質である。）を積層した。
　次に、図６Ｂに示すように、図６Ａで積層した各基材を加熱加圧することで、一体化した。この工程で、実施形態１と同様に、コア材３や被覆材６００の絶縁材６０２から熱硬化性樹脂もしくは熱硬化性樹脂と無機フィラーがコア材３の貫通孔部（開口部）に流れ込むことで、コア材３の開口部は充填樹脂６で充填される。
　次に、図６Ｃに示すように、キャリア（支持板）１０２を剥離した。
　そして、図６Ｃの基板から、第１面側の銅箔１０１のみをエッチング除去した（図６Ｄ参照）。使用したエッチング液は実施形態１の図４Ｂの工程で用いたエッチング液と同様である。なお、第２面側の銅箔６０１はレジストで保護した。
　次に、図６Ｅに示すように、アライメントマーク１０７を利用して、ビアホール１０８や第１の内層のスルーホールランド１３の部分に貫通孔６０３を形成した。
　そして、図６Ｆに示すように、基板全体に無電解銅めっき、電解銅めっきを行って、ビア導体１２、スルーホール導体６０４を形成した。
　次に、図６Ｇに示すように、スルーホール導体６０４の内部に無機フィラーと熱硬化性樹脂とからなるスルーホール充填材６０５を充填した。
　そして、図６Ｇの基板の両主面上に、無電解銅めっき膜と電解銅めっき膜を形成した（図６Ｈ参照）。
　次に、図６Ｉに示すように、不要部分の銅めっき膜を溶解除去して導体パターン６０６を形成した。本実施形態では、サブトラクティブ法により、導体パターン６０６を形成した。なお、実施形態１と同様に、セミアディティブ法により導体パターンを形成してもよい。
　導体パターン６０６の形成の際、同時に、スルーホール充填材６０５上にスルーホールカバーリング膜６０７を形成した。
　そして、第１面側の保護膜１０５を除去することで、図６Ｊに示す電子部品内蔵基板が得られた。
　実施形態２の電子部品内蔵基板は、第２面側において、絶縁材６０２（即ち、電子部品内蔵用の絶縁性樹脂）の内部に導体パターンが形成されていない。このように、電子部品内蔵用の絶縁性樹脂に導体パターンが埋設されていないと、電子部品内蔵基板の第２面上において、内蔵する電子部品の直上部に導体パターンを形成しやすくなる。なぜなら、電子部品と導体パターン間の絶縁ギャップを十分とれるようになるからである。
［実施形態３］
　続いて、実施形態３に係る電子部品内蔵基板の製造方法について、図７Ａ～図７Ｐを用いて説明する。なお、実施形態１、２と共通する部分については、同一符号を付し、説明を省略する。
　先ず、銅箔１０１と、キャリア１０２とから構成される支持基材１００を準備した。そして、図７Ａに示すように、この支持基材１００の表面（銅箔１０１側）に厚さ約３μｍのニッケル層７０１を形成した。このときニッケルは層７０１は、銅箔１０１の全面に形成した。
　続いて、この支持基材１００の表面（銅箔１０１側）にめっきレジストを形成し、写真法により、めっきレジストをパターン化した（めっきレジスト層１０４の形成）（図７Ｂ参照）。
　そして、図７Ｃに示すように、めっきレジスト層１０４の非形成部分に、電解銅めっき膜（銅めっき層１０６）を形成した。
　次に、図７Ｄに示すように、めっきレジスト層１０４を除去した。
　次に、実施形態１と同様の工程で（図２Ａ、図２Ｂ参照）、電子部品２を実装した（図７Ｅ、図７Ｆ参照）。
　そして、実施形態２と同様の工程で（図６Ａ、図６Ｂ参照）、電子部品２を搭載した基板と、コア材３と被覆材６００を積層した（図７Ｇ、図７Ｈ参照）。
　次に、図７Ｉに示すように、キャリア（支持板）１０２を剥離した。
　次に、実施形態１、２と同様のエッチング液を用いて、銅箔１０１を選択的にエッチング除去し、そして、不要部分のニッケル層７０１を選択的にエッチング除去した。これにより、保護膜７０２が形成された（図７Ｊ参照）。この際のエッチング液は、メック社製のＮＰ－１８６５を用いた。
　次に、図７Ｊの基板に貫通孔７０３を形成した。また、実施形態１、２と同様に、保護膜７０２をコンフォーマルマスクとして、電子部品２の端子２０に到達するビアホール７０４を形成した（図７Ｋ参照）。
　以降の工程（図７Ｌから図７Ｐ）は、実施形態２と同様（図６Ｆから図６Ｊ）である。
　なお、図７Ｐの電子部品内蔵基板において、両主面上の導体パターンは、セミアディティブ法を使用して、形成されてもよい。
　図８は、図７Ｐの電子部品内蔵基板をコア基板として使用したビルドアップ多層プリント配線板の例である。図８のビルドアップ多層プリント配線板の製造工程を簡単に説明する。
　先ず、コア基板（即ち、図７Ｐの電子部品内蔵基板）の第１面及び第２面上に、それぞれ層間樹脂絶縁層８０１及び８０２を形成する。その後、コア基板に形成されている導体パターン１０、６０６に到達する開口部を層間樹脂絶縁層８０１、８０２に設ける。この時、スルーホールカバーリング膜やビア導体に到達する開口部を形成することも可能である。続いて、層間樹脂絶縁層８０１及び８０２上に、それぞれ導体パターン８０３及び８０４を形成する。その際、同時に層間樹脂絶縁層８０１及び８０２の開口部に、それぞれビア導体８０５及び８０６を形成する。これにより、導体パターン１０と導体パターン８０３が接続し、導体パターン６０６と導体パターン８０４が接続する。
　ここでは、実施形態３のコア基板を例にとって、ビルドアップ多層プリント配線板の製造方法などを説明した。同様な方法により、実施形態１のコア基板（図５参照）上や実施形態２のコア基板（図６Ｊ参照）上に、ビルドアップ層を形成して、ビルドアップ多層プリント配線板を製造することも勿論可能である。
　実施形態１、２では、コア基板の第１面側の導体パターン１０ａの表面は、コア基板の第１面に対して凹んでいる。それに対し、実施形態３では、コア基板の第１面側の導体パターン１０ａの表面は、コア基板の第１面とほぼ同一面に位置している。そのため、ビルドアップ多層プリント配線板の製造においては、実施形態１、２のコア基板よりも、実施形態３のコア基板を使用する方が、ビア導体を形成するための開口の深さを浅くできる。その結果、コア基板の導体パターンと層間樹脂絶縁層上の導体パターンとの接続信頼性が高くなりやすいといえる。
　以上の各実施形態で、本発明に係る電子部品内蔵基板の製造方法を説明したが、本発明は、上記各実施形態に限定されるものではなく、本発明の要旨を逸脱しない範囲で種々の変更が可能である。
　例えば、保護膜１０５、７０２には、ニッケル以外にもチタンや錫等を採用することができる。
　本出願は、２００８年２月１１日にされた、米国仮特許出願６１／０２７６６０に基づく。本明細書中に、その明細書、特許請求の範囲、図面全体を参照して取り込むものとする。
　本発明に係る電子部品内蔵基板は、小型化、高機能化が図れ、さらには電子部品の接続信頼性を確保し得る。したがって、携帯電話に代表されるモバイル機器への適用が期待できる。

Claims (10)

  1. 　支持板と、金属箔とからなる支持基材の前記金属箔上の少なくとも一部に、金属からなる保護膜を形成する工程と、
    　前記保護膜上に金属からなる導体パターンをアディティブ法により形成する工程と、
    　前記導体パターンが形成された基板上に、電子部品を該電子部品の回路形成面と前記導体パターンの形成面とが向かい合うように配置する工程と、
    　前記電子部品を絶縁性樹脂で被覆する工程と、
    　第１のエッチング液を用いて、前記金属箔をエッチング除去する工程と、
    　前記電子部品の端子と前記導体パターンの一部とを電気的に接続する工程と、を有し、
    　前記保護膜は、前記第１のエッチング液に対して、溶解しない、あるいは、前記金属箔に比べてエッチング速度が遅い、
    　ことを特徴とする電子部品内蔵基板の製造方法。
  2. 　前記金属箔及び前記導体パターンが銅からなり、
    　前記保護膜が、ニッケル、チタン、錫の内の一種以上の金属からなる、
    　ことを特徴とする請求項１に記載の電子部品内蔵基板の製造方法。
  3. 　前記第１のエッチング液がアルカリエッチャントである、
    　ことを特徴とする請求項２に記載の電子部品内蔵基板の製造方法。
  4. 　前記電子部品の配置前に、前記導体パターン形成面上に接着樹脂を形成する工程をさらに有し、
    　前記電子部品と前記基板は、前記接着樹脂を介して接着されている、
    　ことを特徴とする請求項１に記載の電子部品内蔵基板の製造方法。
  5. 　前記接着樹脂には、無機フィラーが含まれる、
    　ことを特徴とする請求項４に記載の電子部品内蔵基板の製造方法。
  6. 　前記導体パターンには、前記電子部品を配置する際の位置決めのためのマークが含まれる、
    　ことを特徴とする請求項１に記載の電子部品内蔵基板の製造方法。
  7. 　前記保護膜は、形成する前記導体パターンのパターン形状に合致するようにして形成される、
    　ことを特徴とする請求項１に記載の電子部品内蔵基板の製造方法。
  8. 　前記保護膜は、前記金属箔上の全面に形成される、
    　ことを特徴とする請求項１に記載の電子部品内蔵基板の製造方法。
  9. 　第２のエッチング液を用いて、不要な部分の前記保護膜をエッチング除去する工程をさらに有し、
    　前記導体パターンは、前記第２のエッチング液に対して、溶解しない、あるいは、前記保護膜に比べてエッチング速度が遅い、
    　ことを特徴とする請求項８に記載の電子部品内蔵基板の製造方法。
  10. 　前記接着樹脂の形成領域は、前記電子部品の回路形成面の面積より広い範囲である、
    　ことを特徴とする請求項４に記載の電子部品内蔵基板の製造方法。
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