KR101085288B1 - 전자 부품 내장 기판의 제조 방법 - Google Patents

전자 부품 내장 기판의 제조 방법 Download PDF

Info

Publication number
KR101085288B1
KR101085288B1 KR1020107018422A KR20107018422A KR101085288B1 KR 101085288 B1 KR101085288 B1 KR 101085288B1 KR 1020107018422 A KR1020107018422 A KR 1020107018422A KR 20107018422 A KR20107018422 A KR 20107018422A KR 101085288 B1 KR101085288 B1 KR 101085288B1
Authority
KR
South Korea
Prior art keywords
electronic component
substrate
conductor pattern
protective film
manufacturing
Prior art date
Application number
KR1020107018422A
Other languages
English (en)
Other versions
KR20100102229A (ko
Inventor
다까시 가리야
도시끼 후루따니
Original Assignee
이비덴 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 이비덴 가부시키가이샤 filed Critical 이비덴 가부시키가이샤
Publication of KR20100102229A publication Critical patent/KR20100102229A/ko
Application granted granted Critical
Publication of KR101085288B1 publication Critical patent/KR101085288B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/568—Temporary substrate used as encapsulation process aid
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3135—Double encapsulation or coating and encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5389—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/19—Manufacturing methods of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/18—Printed circuits structurally associated with non-printed electric components
    • H05K1/182—Printed circuits structurally associated with non-printed electric components associated with components mounted in the printed circuit board, e.g. insert mounted components [IMC]
    • H05K1/185—Components encapsulated in the insulating substrate of the printed circuit or incorporated in internal layers of a multilayer circuit
    • H05K1/186—Components encapsulated in the insulating substrate of the printed circuit or incorporated in internal layers of a multilayer circuit manufactured by mounting on or connecting to patterned circuits before or during embedding
    • H05K1/187—Components encapsulated in the insulating substrate of the printed circuit or incorporated in internal layers of a multilayer circuit manufactured by mounting on or connecting to patterned circuits before or during embedding the patterned circuits being prefabricated circuits, which are not yet attached to a permanent insulating substrate, e.g. on a temporary carrier
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/10—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern
    • H05K3/20—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern by affixing prefabricated conductor pattern
    • H05K3/205—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern by affixing prefabricated conductor pattern using a pattern electroplated or electroformed on a metallic carrier
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/40—Forming printed elements for providing electric connections to or between printed circuits
    • H05K3/42—Plated through-holes or plated via connections
    • H05K3/425—Plated through-holes or plated via connections characterised by the sequence of steps for plating the through-holes or via connections in relation to the conductive pattern
    • H05K3/428—Plated through-holes or plated via connections characterised by the sequence of steps for plating the through-holes or via connections in relation to the conductive pattern initial plating of through-holes in substrates having a metal pattern
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04105—Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05568—Disposition the whole external layer protruding from the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05573—Single external layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/12105—Bump connectors formed on an encapsulation of the semiconductor or solid-state body, e.g. bumps on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/2612—Auxiliary members for layer connectors, e.g. spacers
    • H01L2224/26152—Auxiliary members for layer connectors, e.g. spacers being formed on an item to be connected not being a semiconductor or solid-state body
    • H01L2224/26175—Flow barriers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8312—Aligning
    • H01L2224/83121—Active alignment, i.e. by apparatus steering, e.g. optical alignment using marks or sensors
    • H01L2224/83132—Active alignment, i.e. by apparatus steering, e.g. optical alignment using marks or sensors using marks formed outside the semiconductor or solid-state body, i.e. "off-chip"
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8319—Arrangement of the layer connectors prior to mounting
    • H01L2224/83192—Arrangement of the layer connectors prior to mounting wherein the layer connectors are disposed only on another item or body to be connected to the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01004—Beryllium [Be]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01015—Phosphorus [P]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01019—Potassium [K]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01027—Cobalt [Co]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01046—Palladium [Pd]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01093—Neptunium [Np]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/03—Conductive materials
    • H05K2201/0332—Structure of the conductor
    • H05K2201/0335—Layered conductors or foils
    • H05K2201/0341—Intermediate metal, e.g. before reinforcing of conductors by plating
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/03—Conductive materials
    • H05K2201/0332—Structure of the conductor
    • H05K2201/0335—Layered conductors or foils
    • H05K2201/0347—Overplating, e.g. for reinforcing conductors or bumps; Plating over filled vias
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/03—Conductive materials
    • H05K2201/0332—Structure of the conductor
    • H05K2201/0335—Layered conductors or foils
    • H05K2201/0355—Metal foils
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09209—Shape and layout details of conductors
    • H05K2201/095—Conductive through-holes or vias
    • H05K2201/0959—Plated through-holes or plated blind vias filled with insulating material
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09209—Shape and layout details of conductors
    • H05K2201/09654—Shape and layout details of conductors covering at least two types of conductors provided for in H05K2201/09218 - H05K2201/095
    • H05K2201/0969—Apertured conductors
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09818—Shape or layout details not covered by a single group of H05K2201/09009 - H05K2201/09809
    • H05K2201/09918—Optically detected marks used for aligning tool relative to the PCB, e.g. for mounting of components
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10613—Details of electrical connections of non-printed components, e.g. special leads
    • H05K2201/10621—Components characterised by their electrical contacts
    • H05K2201/10674—Flip chip
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/03—Metal processing
    • H05K2203/0361—Stripping a part of an upper metal layer to expose a lower metal layer, e.g. by etching or using a laser
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/06—Lamination
    • H05K2203/063—Lamination of preperforated insulating layer
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/22—Secondary treatment of printed circuits
    • H05K3/24—Reinforcing the conductive pattern
    • H05K3/243—Reinforcing the conductive pattern characterised by selective plating, e.g. for finish plating of pads
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/40—Forming printed elements for providing electric connections to or between printed circuits
    • H05K3/42—Plated through-holes or plated via connections
    • H05K3/425—Plated through-holes or plated via connections characterised by the sequence of steps for plating the through-holes or via connections in relation to the conductive pattern
    • H05K3/427—Plated through-holes or plated via connections characterised by the sequence of steps for plating the through-holes or via connections in relation to the conductive pattern initial plating of through-holes in metal-clad substrates
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H05K3/4602—Manufacturing multilayer circuits characterized by a special circuit board as base or central core whereon additional circuit layers are built or additional circuit boards are laminated
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H05K3/4611—Manufacturing multilayer circuits by laminating two or more circuit boards
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49117—Conductor or circuit manufacturing
    • Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
    • Y10T29/4913—Assembling to base an electrical component, e.g., capacitor, etc.
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49117—Conductor or circuit manufacturing
    • Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
    • Y10T29/4913—Assembling to base an electrical component, e.g., capacitor, etc.
    • Y10T29/49131—Assembling to base an electrical component, e.g., capacitor, etc. by utilizing optical sighting device
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49117—Conductor or circuit manufacturing
    • Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
    • Y10T29/4913—Assembling to base an electrical component, e.g., capacitor, etc.
    • Y10T29/49144—Assembling to base an electrical component, e.g., capacitor, etc. by metal fusion
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49117—Conductor or circuit manufacturing
    • Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
    • Y10T29/49155—Manufacturing circuit on or in base
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49117—Conductor or circuit manufacturing
    • Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
    • Y10T29/49155—Manufacturing circuit on or in base
    • Y10T29/49165—Manufacturing circuit on or in base by forming conductive walled aperture in base

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Electric Connection Of Electric Components To Printed Circuits (AREA)

Abstract

캐리어와, 구리박으로 이루어지는 지지 기재를 준비하고, 구리박 상의 적어도 일부에 니켈로 이루어지는 보호막(105)을 형성한다. 그리고, 보호막(105) 상에 구리로 이루어지는 도체 패턴(10)을 애디티브법에 의해 형성한다. 계속해서, 도체 패턴(10)이 형성된 기판 상에, 전자 부품(2)을 그 회로 형성면과 도체 패턴(10)의 형성면이 마주 보도록 배치하고, 배치한 전자 부품(2)을 반경화 상태의 코어재(3)와 피복재(4)로 피복한다. 그리고 나서, 캐리어를 박리하고, 알칼리 에천트를 이용하여, 구리박을 에칭 제거한다. 그리고, 전자 부품(2)의 단자(20)와 도체 패턴(10)의 일부를 전기적으로 접속하면, 전자 부품 내장 기판(1)이 얻어진다.

Description

전자 부품 내장 기판의 제조 방법{METHOD FOR MANUFACTURING SUBSTRATE WITH BUILT-IN ELECTRONIC COMPONENT}
본 발명은, 반도체 소자 등의 전자 부품을 내부에 수용한 전자 부품 내장 기판의 제조 방법에 관한 것이다.
최근, 전자 기기의 소형화, 고기능화가 진전되고, 그와 더불어, 전자 기기의 내부에 실장되는 배선판의 소형화, 고밀도화의 요청은 점점 높아지고 있다.
이에 대해, 전자 부품을 배선판 내에 수용함(내장함)으로써, 배선판의 소형화, 고밀도화를 도모하는 기술이 여러 가지 제안되어 있다(예를 들면, 특허 문헌 1에서 개시되는 기술 등).
특허 문헌 1에서 개시되는 전자 모듈의 제조 방법을 간단히 설명하면 이하와 같게 된다.
(1) 알루미늄 등의 지지판의 표면에, 구리 등으로 이루어지는 도체층이 형성된 기재를 준비하고, 이 기재의 표면(도체층측)에 레이저 등을 이용하여 복수의 오목부를 형성한다. 이들의 오목부는, 실장하는 전자 부품의 각 단자에 대응하도록 형성된다.
(2) 각 단자를 각각 대응하는 각 오목부에 맞추도록 하여, 해당 전자 부품을 기재 상에 배치하고, 접착층을 개재하여 고정한다.
(3) 전자 부품을 배치한 기재 상에, 절연층과, 도체층을 적층하여, 프레스한다.
(4) 프레스 후의 기판에 관통 구멍을 형성하고, 구리 도금에 의해, 기판 양쪽 주면의 도체층을 도통시킨다.
(5) 서브트랙티브법(subtractive method)에 의해 도체 패턴을 형성한다.
특허 문헌 1 : 국제 특허 출원 공개 WO 2005/125298
상기의 제조 방법에서는, 전자 부품과 전기적으로 접속하는 도체 패턴의 형성이, 서브트랙티브법으로 행해지고 있다. 여기서, 서브트랙티브법은, 금속박 상이나 도체층 상에 에칭 레지스트를 형성하고, 에칭 레지스트가 형성되어 있지 않은 부분의 금속박이나 도체층을 에칭액으로 에칭 제거하여 도체 패턴을 형성하는 방법이다(프린트 배선 기술 독본 발행소 : 일간 공업 신문사 참조). 서브트랙티브법에서는, 에칭 레지스트 하의 금속박이나 도체층이 수평 방향으로 용해 제거되는 현상이 일어난다.
따라서, 형성하는 도체 패턴의 파인화가 곤란하다고 하는 과제가 있다. 그 때문에, 특허 문헌 1에서 개시되는 기술에서는, 인접하는 단자간의 피치가 좁은 전자 부품, 즉, 협피치한 단자를 갖는 전자 부품을 내장하는 것이 어렵게 된다. 또한, 전자 부품과 접속하기 위한 패드 직경이 충분히 확보되지 않아, 접속 신뢰성을 손상시킬 우려도 있다.
본 발명은 상기 실정을 감안하여 이루어진 것으로, 파인 패턴(fine pattern)을 형성할 수 있고, 또한 내장하는 전자 부품과의 접속 신뢰성도 확보할 수 있는 전자 부품 내장 기판의 제조 방법을 제공하는 것을 목적으로 한다.
본 발명에 따른 전자 부품 내장 기판의 제조 방법은,
지지판과, 금속박으로 이루어지는 지지 기재의 상기 금속박 상의 적어도 일부에, 금속으로 이루어지는 보호막을 형성하는 공정과,
상기 보호막 상에 금속으로 이루어지는 도체 패턴을 애디티브법에 의해 형성하는 공정과,
상기 도체 패턴이 형성된 기판 상에, 전자 부품을 그 전자 부품의 회로 형성면과 상기 도체 패턴의 형성면이 마주 보도록 배치하는 공정과,
상기 전자 부품을 절연성 수지로 피복하는 공정과,
제1 에칭액을 이용하여, 상기 금속박을 에칭 제거하는 공정과,
상기 전자 부품의 단자와 상기 도체 패턴의 일부를 전기적으로 접속하는 공정을 갖고,
상기 보호막은, 상기 제1 에칭액에 대해, 용해되지 않거나, 혹은, 상기 금속박에 비해 에칭 속도가 느린 것을 특징으로 한다.
상기 금속박 및 상기 도체 패턴이 구리로 이루어지고,
상기 보호막이, 니켈, 티탄, 주석 중의 1종 이상의 금속으로 이루어지는 것이 바람직하다.
상기의 경우, 상기 제1 에칭액이 알칼리 에천트인 것이 바람직하다.
상기 전자 부품의 배치 전에, 상기 도체 패턴 형성면 상에 접착 수지를 형성하는 공정을 더 갖고, 상기 전자 부품과 상기 기판은, 상기 접착 수지를 통하여 접착되는 것이 바람직하다.
상기의 경우, 상기 접착 수지에는, 무기 필러가 포함되는 것이 바람직하다.
또한, 상기 접착 수지의 형성 영역은, 상기 전자 부품의 회로 형성면의 면적보다 넓은 범위인 것이 바람직하다.
상기 도체 패턴에는, 상기 전자 부품을 배치할 때의 위치 결정을 위한 마크가 포함되어 있어도 된다.
상기 보호막은, 형성하는 상기 도체 패턴의 패턴 형상에 합치하도록 형성되어도 된다.
혹은, 상기 보호막은, 상기 금속박 상의 전체면에 형성되어도 된다.
상기의 경우, 제2 에칭액을 이용하여, 불필요한 부분의 상기 보호막을 에칭 제거하는 공정을 더 갖고,
상기 도체 패턴은, 상기 제2 에칭액에 대해, 용해되지 않거나, 혹은, 상기 보호막에 비해 에칭 속도가 느리도록 하는 것이 바람직하다.
본 발명에 따르면, 파인 패턴화를 도모할 수 있고, 또한 내장하는 전자 부품과의 접속 신뢰성도 확보할 수 있는 전자 부품 내장 기판을 제공할 수 있다.
도 1a는 도체 패턴의 형성 공정에서 사용하는 지지 기재를 도시하는 단면도.
도 1b는 도 1a의 지지 기재 상에 감광성 레지스트가 형성된 모습을 도시하는 단면도.
도 1c는 도 1a의 지지 기재 상에 도금 레지스트층이 형성된 모습을 도시하는 단면도.
도 1d는 도 1a의 지지 기재 상의 일부에 보호막이 형성된 모습을 도시하는 단면도.
도 1e는 도 1d의 보호막 상에 구리 도금층이 형성된 모습을 도시하는 단면도.
도 1f는 도 1a의 지지 기재 상에 도체 패턴이 형성된 모습을 도시하는 단면도.
도 2a는 도 1f의 기판 상의 일부에 접착 수지가 도포된 모습을 도시하는 단면도.
도 2b는 도 2a의 기판에 전자 부품이 실장된 모습을 도시하는 단면도.
도 2c는 제1 내층의 비아 랜드를 전자 부품측에서 본 평면도.
도 3a는 적층 공정을 도시하는 단면도(그 1).
도 3b는 적층 공정을 도시하는 단면도(그 2).
도 4a는 도 3b의 기판으로부터 캐리어를 박리한 후의 모습을 도시하는 단면도.
도 4b는 도 4a의 기판으로부터 구리박을 제거한 후의 모습을 도시하는 단면도.
도 4c는 도 4b의 기판에 비어홀이 형성된 모습을 도시하는 단면도.
도 4d는 도 4c의 기판에 관통 구멍이 형성된 모습을 도시하는 단면도.
도 4e는 도 4d의 기판에 무전해 구리 도금 및 전해 구리 도금을 실시한 후의 모습을 도시하는 단면도.
도 4f는 도 4e의 기판의 스루홀 도체 내부에, 스루홀 충전재가 충전된 모습을 도시하는 단면도.
도 4g는 도 4f의 기판 상에 도금 레지스트층이 형성된 모습을 도시하는 단면도.
도 4h는 도 4f의 기판의 도금 레지스트층의 개구부에, 구리 도금층이 형성된 모습을 도시하는 단면도.
도 4i는 도 4h의 기판으로부터 도금 레지스트층을 제거한 후의 모습을 도시하는 단면도.
도 4j는 도 4i의 기판으로부터 구리 도금막을 제거한 후의 모습을 도시하는 단면도.
도 5는 본 발명의 실시 형태 1에 따른 전자 부품 내장 기판의 단면도.
도 6a는 실시 형태 2의 적층 공정을 도시하는 단면도(그 1).
도 6b는 실시 형태 2의 적층 공정을 도시하는 단면도(그 2).
도 6c는 도 6b의 기판으로부터 캐리어를 박리한 후의 모습을 도시하는 단면도.
도 6d는 도 6c의 기판으로부터 구리박을 제거한 후의 모습을 도시하는 단면도.
도 6e는 도 6d의 기판에 비어홀 및 관통 구멍이 형성된 모습을 도시하는 단면도.
도 6f는 도 6e의 기판에 무전해 구리 도금 및 전해 구리 도금을 실시한 후의 모습을 도시하는 단면도.
도 6g는 도 6f의 기판의 스루홀 도체 내부에, 스루홀 충전재가 충전된 모습을 도시하는 단면도.
도 6h는 도 6g의 기판에 무전해 구리 도금 및 전해 구리 도금을 실시한 후의 모습을 도시하는 단면도.
도 6i는 도 6h의 기판으로부터 구리 도금막을 제거한 후의 모습을 도시하는 단면도.
도 6j는 실시 형태 2에 따른 전자 부품 내장 기판의 단면도.
도 7a는 실시 형태 3에 따른 전자 부품 내장 기판의 제조 공정에서 사용하는 지지 기재를 도시하는 단면도.
도 7b는 도 7a의 지지 기재 상에 도금 레지스트층이 형성된 모습을 도시하는 단면도.
도 7c는 도 7b의 기판에서, 도금 레지스트층의 비형성 부분에 구리 도금층이 형성된 모습을 도시하는 단면도.
도 7d는 도 7a의 지지 기재 상에 도체 패턴이 형성된 모습을 도시하는 단면도.
도 7e는 도 7d의 기판 상의 일부에 접착 수지가 도포된 모습을 도시하는 단면도.
도 7f는 도 7e의 기판에 전자 부품이 실장된 모습을 도시하는 단면도.
도 7g는 실시 형태 3의 적층 공정을 도시하는 단면도(그 1).
도 7h는 실시 형태 3의 적층 공정을 도시하는 단면도(그 2).
도 7i는 도 7h의 기판으로부터 캐리어를 박리한 후의 모습을 도시하는 단면도.
도 7j는 도 7i의 기판으로부터 구리박 및 불필요 부분의 니켈층을 제거한 후의 모습을 도시하는 단면도.
도 7k는 도 7j의 기판에 비어홀 및 관통 구멍이 형성된 모습을 도시하는 단면도.
도 7l은 도 7k의 기판에 무전해 구리 도금 및 전해 구리 도금을 실시한 후의 모습을 도시하는 단면도.
도 7m은 도 7l의 기판의 스루홀 도체 내부에, 스루홀 충전재가 충전된 모습을 도시하는 단면도.
도 7n은 도 7m의 기판에 무전해 구리 도금 및 전해 구리 도금을 실시한 후의 모습을 도시하는 단면도.
도 7o은 도 7n의 기판으로부터 구리 도금막을 제거한 후의 모습을 도시하는 단면도.
도 7p는 실시 형태 3에 따른 전자 부품 내장 기판의 단면도.
도 8은 실시 형태 3에 따른 전자 부품 내장 기판을 사용한 빌드 업 다층 프린트 배선판의 단면도.
이하, 본 발명의 실시 형태에 따른 전자 부품 내장 기판의 제조 방법에 대해서, 도면을 참조하여 설명한다.
<실시 형태 1>
도 5는, 실시 형태 1의 제조 방법에 의해 제조된 전자 부품 내장 기판(1)의 개략 단면도이다. 이 전자 부품 내장 기판(1)은, 예를 들면, 다층 프린트 배선판의 코어 기판 등으로서 사용된다.
전자 부품 내장 기판(1)은, 전자 부품(2)과, 전자 부품(2)을 내장하기 위한 관통부(개구부)를 갖는 코어재(3)와, 코어재(3)의 관통부를 피복하도록 하여 코어재(3)에 적층되는 피복재(4)와, 접착 수지(5)와, 충전 수지(6)와, 내층의 도체 패턴(10, 50)과, 외층의 도체 패턴(60, 70)과, 스루홀 도체(80)로 이루어진다.
코어재(3)는, 예를 들면, 글래스 클로스, 아라미드 부직포나 글래스 부직포에 에폭시 수지, BT(비스말레이미드트리아진) 수지, 폴리이미드 수지 등을 함침시킨 기재로 구성되고, 그 두께는 약 150㎛이다.
피복재(4)는, 코어재(3)와 마찬가지로, 글래스 섬유로 강화된 수지 기재이어도 되고, 무기 필러와 열 경화성 수지로 이루어지는 수지 기재이어도 된다. 무기 필러의 양은 30wt％ 내지 90wt％인 것이 바람직하다. 피복재(4)의 두께는, 약 50㎛이다.
또한, 코어재(3), 피복재(4)는, 글래스 섬유로 강화된 기재이며, 또한, 무기 필러를 30∼60wt％ 포함하고 있어도 된다.
도체 패턴(10)은, 전자 부품 내장 기판(1)의 제1면측(전자 부품(2)의 회로 형성면과 대향하는 쪽)의 내부(이하, 제1 내층이라고 함)에 형성되어 있다. 도체 패턴(10)의 두께는, 약 20㎛이며, 그 일부가, 제1 내층의 비아 랜드(11)나 스루홀 도체(80)에 접속되어 있는 제1 내층의 스루홀 랜드(13)로 된다. 제1 내층의 비아 랜드(11)는, IC 칩 등의 전자 부품(2)의 단자(20)와 전기적으로 접속되어 있는 비아 도체(12)와 전기적으로 접속되어 있다.
접착 수지(5)는, 예를 들면, 실리카나 알루미나 등의 무기 필러를 포함하는 절연성 수지이며, 전자 부품(2)의 고정 강도를 확보함과 함께, 전자 부품(2)과 절연재(예를 들면, 코어재(3), 피복재(4)나 충전 수지(6))와의 열 팽창율의 갭에 의해 발생하는 변형을 흡수하는 역할을 담당한다. 접착 수지(5)는, 열 경화성 수지와 70∼90wt％의 무기 필러로 이루어지는 것이 바람직하다.
충전 수지(6)는, 열 경화성 수지와 무기 필러로 이루어지는 것이 바람직하다. 무기 필러에는, 예를 들면, Al2O3, MgO, BN, AlN 또는 SiO2 등을 이용할 수 있고, 그 경우의 무기 필러량은, 30∼60wt％인 것이 바람직하다. 열 경화성 수지에는, 예를 들면, 내열성이 높은 에폭시 수지, 페놀 수지 또는 시아네이트 수지가 바람직하고, 이 중에서도, 내열성이 우수한 에폭시 수지가 특히 바람직하다.
도체 패턴(50)은, 전자 부품 내장 기판(1)의 제2면(제1면과 반대측의 주면)의 내측(이하, 제2 내층이라고 함)에 형성되고, 스루홀 도체(80)에 접속되어 있는 제2 내층의 스루홀 랜드(51)를 갖고 있다. 그 두께는, 약 20㎛이다. 제1 내층의 스루홀 랜드(13)와 제2 내층의 스루홀 랜드(51)는, 스루홀 도체(80)를 통하여 전기적으로 접속되어 있다.
도체 패턴(60)은, 전자 부품 내장 기판(1)의 제1면 상(이하, 제1 외층이라고 함)에 형성되어 있어, 제1 외층의 비아 랜드(61)와, 스루홀 도체(80)에 접속되어 있는 제1 외층의 스루홀 랜드(81)를 포함한다. 도체 패턴(60)의 두께는, 약 20㎛이다. 제1 외층의 비아 랜드(61)와 제1 내층의 비아 랜드(11)는, 비아 도체(12)를 통하여 전기적으로 접속되어 있다. 비아 도체(12)는, 비어홀이 구리 도금 등으로 충전된 필드 비아이다.
도체 패턴(70)은, 전자 부품 내장 기판(1)의 제2면 상(이하, 제2 외층이라고 함)에 형성되어 있어, 스루홀 도체(80)에 접속되어 있는 제2 외층의 스루홀 랜드(82)를 포함한다. 도체 패턴(70)의 두께는, 약 20㎛이다.
제1 내층의 비아 랜드(11)와 제1 외층의 비아 랜드(61)와의 사이와, 제1 내층의 스루홀 랜드(13)와 제1 외층의 스루홀 랜드(81)와의 사이에는, 보호막(105)이 개재되어 있다.
또한, 제2 내층의 스루홀 랜드(51)와 제2 외층의 스루홀 랜드(82)와의 사이에는, 보호막(505)이 개재되어 있다.
계속해서, 도 1a∼도 4j를 참조하여, 전자 부품 내장 기판(1)의 제조 방법을 설명한다.
(1) 도체 패턴(10)의 형성 공정(도 1a∼도 1f)
우선, 도 1a에 도시한 지지 기재(100)를 준비한다. 지지 기재(100)는, 두께 약 3㎛의 구리박(101)과, 두께 약 75㎛의 캐리어(102)로 구성된다. 캐리어(지지판)(102)는, 구리로 이루어지고, 도시하지 않은 접착층(박리층)을 통하여, 구리박(101)과 박리(분리) 가능하게 접착하고 있다.
이 지지 기재(100)의 표면(구리박(101)측)에 드라이 필름 형상의 감광성 레지스트(103)를 라미네이트한다(도 1b 참조).
그리고, 라미네이트한 감광성 레지스트(103)에, 소정의 패턴이 형성된 마스크 필름을 밀착시키고, 자외선으로 노광하여, 알칼리 수용액으로 현상한다.
그 결과, 도체 패턴(10)에 상당하는 부분만이 개구된 도금 레지스트층(104)이 형성된다(도 1c 참조).
계속해서, 도 1c의 기판을 수세하고, 건조시킨 후, 전해 니켈 도금을 행하여, 두께 약 3㎛의 보호막(105)을 형성한다(도 1d 참조).
그리고 나서, 또한 전해 구리 도금을 행하여, 보호막(105) 상에, 두께 약 20㎛의 구리 도금층(106)을 형성한다(도 1e 참조).
그리고, 도금 레지스트층(104)을 제거하여, 수세 건조하면, 도체 패턴(10)이 형성된 도 1f의 기판이 얻어진다.
도 1f에 도시한 바와 같이, 얼라인먼트 마크(107)가 도체 패턴(10)과 동시에 형성된다. 얼라인먼트 마크(107)는, 전자 부품(2)을 배치(실장)할 때의 위치 결정을 위한 마크이다. 얼라인먼트 마크(107)는, 전자 부품(2)의 각 단자(20)에 도달하는 비어홀을 형성할 때나 스루홀 도체(80)용의 관통 구멍을 형성할 때의 위치 결정용의 마크로서 이용되어도 된다.
또한, 제1 내층의 비아 랜드(11)도 도체 패턴(10)과 동시에 형성된다.
이상의 공정에서는, 도금 레지스트 패턴의 비형성 부분에 도금을 성장시켜서, 도체 패턴(10)을 형성하고 있다(소위, 애디티브법). 그 때문에, 본 실시 형태에서는, 도체 패턴(10)의 형상을 유지할 수 있어, 파인화가 도모된다.
액티브법은 풀 애디티브법과 세미 애디티브법을 포함한다. 양자의 공정은, 주지(예를 들면, 프린트 배선 기술 독본 발행소 : 일간 공업 신문사 참조)이므로, 상세한 설명은 생략한다.
(2) 전자 부품(2)의 실장 공정(도 2a∼도 2c)
계속해서, 도 1f의 기판의 도체 패턴(10) 상에 접착 수지(5)를 도포한다(도 2a 참조). 접착 수지(5)는, 상술한 바와 같이, 예를 들면, 실리카나 알루미나 등의 무기 필러를 포함하는 절연성 수지이다. 여기서, 필러라 함은, 최장 길이/최단 길이의 어스펙트비가 1∼1.2인 분산재를 말한다. 접착 수지(5)는, 적어도 제1 내층의 비아 랜드(11)를 덮도록, 소정 영역에 도포된다. 이 도포 영역은, 전자 부품(2)의 회로 형성면의 면적보다 넓은 범위인 것이 바람직하다.
접착 수지(5)의 도포 후, 전자 부품(2)을 소위 페이스 다운 방식으로, 도 2a의 기판 상에 배치한다. 그 때, 도 2b에 도시한 바와 같이, 전자 부품(2)의 각 단자(20)와 제1 내층의 각 비아 랜드(11)는 위치 정합되어 있다. 전자 부품(2)과 제1 내층의 비아 랜드(11)의 위치 정합을 위해, 얼라인먼트 마크(107)가 이용된다.
제1 내층의 비아 랜드(11)는, 도 2c에 도시한 바와 같이, 내부에 개구부를 갖고, 예를 들면, 도넛 형상의 도체 패턴이다. 도 2c는, 제1 내층의 비아 랜드(11)를 전자 부품(2)측에서 본 평면도이다.
(3) 적층 공정(도 3a, 도 3b)
계속해서, 도 3a에 도시한 바와 같이, 도 2b의 기판 상(전자 부품(2)의 배치면 상)에, 개구부를 갖는 코어재(3)와, 피복재(4)와, 도체 패턴(50)이 형성된 기판(500)을 재치하여, 가열 압착한다.
이에 의해, 도 2b의 기판에, 코어재(3)와, 피복재(4)와, 기판(500)이 적층된 도 3b의 기판이 얻어진다.
여기서, 가열 압착 공정 전의 코어재(3)와 피복재(4)는 반경화 상태의 기재이다. 따라서, 가열 압착 공정에서, 코어재(3)와 피복재(4)에 포함되는 수지 성분이 코어재(3)의 개구부에 유출된다. 이에 의해, 코어재(3)의 개구부는 충전 수지(6)로 충전된다.
기판(500)은, 상술한 도 1a의 지지 기재(100)로부터 도 1f의 기판을 얻기까지의 방법(도체 패턴(10)의 형성 공정)과 마찬가지의 공정을 얻어서 작성된다.
즉, 우선, 지지 기재(100)와 마찬가지의 구성의 지지 기재(두께 약 3㎛의 구리박(501)과, 두께 약 75㎛의 캐리어(지지판)(502)로 구성됨)를 준비한다. 그리고, 이러한 지지 기재 상에 드라이 필름 형상의 감광성 레지스트를 라미네이트한다. 그리고 나서, 라미네이트한 감광성 레지스트에 소정의 패턴이 형성된 마스크 필름을 밀착시켜, 노광ㆍ현상함으로써, 도체 패턴(50)에 상당하는 부분만이 개구된 도금 레지스트층이 형성된다.
그리고, 도금 레지스트층 형성 후의 기판을 수세 건조한 후, 전해 니켈 도금과, 전해 구리 도금을 행하여, 도금 레지스트층을 제거하면, 보호막(505) 상에 도체 패턴(50)이 형성된 기판(500)이 얻어진다.
(4) 후공정(도 4a∼도 4j)
계속해서, 도 3b의 기판으로부터 캐리어(102)와, 캐리어(502)를 박리(분리)하고, 도 4a의 기판을 얻는다.
그리고, 도 4a의 기판으로부터 구리박(101)과, 구리박(501)을 에칭에 의해 제거하여, 도 4b의 기판을 얻는다.
본 실시 형태에서는, 이 때의 에칭액(에천트)으로서 알칼리 에천트(알칼리 암모니아성의 수용액)를 사용한다. 이러한 알칼리 에천트에서는, 니켈은 녹지 않거나, 혹은, 적어도 구리로부터 용해 속도가 현저하게 늦어진다. 따라서, 보호막(105, 505)이 에칭 레지스트로서 기능하고, 내층의 도체 패턴(10, 50)은, 에칭의 영향을 받지 않고 보호되게 된다.
계속해서, 탄산 가스(CO2) 레이저나 UV-YAG 레이저 등에 의해, 도 4b의 기판의 소정 개소에 비어홀(108)을 형성한다(도 4c 참조). 구체적으로는, 도 4c에 도시한 바와 같이, 제1 내층의 비아 랜드(11)에 의해 둘러싸여지는 영역의 접착 수지(5)가, 상기 레이저 등에 의해, 대응하는 단자(20)에 도달할 때까지 깎아내어진다.
비어홀(108)의 형성 후, 메카니컬 드릴 등을 이용한 기지의 구멍 뚫기 공법에 의해, 도 4c의 기판에 관통 구멍(109)을 뚫는다(도 4d 참조).
계속해서, 비어홀(108)의 저부나 관통 구멍(109)의 내면에 잔류되는 스미어 등을 제거하는 처리(디스미어 처리)를 행한다. 디스미어 처리는, 과망간산염법을 이용하여 행한다. 구체적으로는, 우선, 도 4d의 기판에 컨디셔너(수지 팽윤) 처리를 실시한 후, 과망간산염 : 40∼80g/l, 온도 : 50∼80℃의 디스미어 처리액에 5∼20분 정도 침지시킨다. 그리고 나서, 수세하고, 중화 용액에 침지시켜, 수세 건조시킨다. 그 결과, 도 4d의 기판으로부터 스미어가 제거되어, 청정한 면이 노출된다.
디스미어 처리 후, 도 4d의 기판을 주석-팔라듐의 착염(또는 콜로이드)을 포함하는 촉매화액에 침지시켜, 무전해 구리 도금을 개시시키는 촉매를 그 기판의 양쪽 주면과, 비어홀(108)의 내면과, 관통 구멍(109)의 내면에 흡착시킨다.
그리고, 이 촉매가 흡착된 기판을 무전해 구리 도금액에 침지시키면, 기판의 양쪽 주면에 무전해 구리 도금막이 형성된다. 계속해서, 형성된 무전해 구리 도금막을 시드층으로서, 이 위에 전해 구리 도금막을 형성하여, 무전해 구리 도금막과 전해 구리 도금막으로 이루어지는 구리 도금막(115)을 형성한다. 이 때, 동시에, 비어홀(108) 내나 관통 구멍(109)의 표면에도 구리 도금막(115)이 형성되고, 비아 도체(12), 스루홀 도체(80)가 형성된다(도 4e 참조).
다음으로, 스루홀 도체(80)의 내부에 무기 필러와 열 경화성 수지로 이루어지는 스루홀 충전재(83)를 충전하고, 건조시켜, 경화시킨다(도 4f 참조). 이 경우의 충전법으로서는, 예를 들면, 스크린 인쇄 등의 기지의 공법을 채용할 수 있다.
스루홀 충전재(83)의 충전 후, 도 4f의 기판의 양쪽 주면에 각각 드라이 필름 형상의 감광성 레지스트를 라미네이트한다. 그리고, 각 감광성 레지스트에, 각각 소정의 패턴이 형성된 마스크 필름을 밀착시키고, 자외선으로 노광하여, 알칼리 수용액으로 현상한다.
그 결과, 도체 패턴(60, 70)에 상당하는 부분만이 개구된 도금 레지스트층(116, 506)이 형성된다(도 4g 참조).
계속해서, 도 4g의 기판을 수세하고, 건조시킨 후, 무전해 구리 도금, 전해 구리 도금을 행한다. 이에 의해, 도금 레지스트층(116, 506)의 개구부에 두께 약 20㎛의 구리 도금층(117)이 형성된다(도 4h 참조).
그리고 나서, 도금 레지스트층(116, 506)을 제거하여, 수세 건조함으로써, 도 4i의 기판이 얻어진다.
그리고, 도 4i의 기판의 양쪽 주면 상의 구리 도금막(115)을 에칭하여 제거함으로써, 도체 패턴(60, 70)이 형성된다(도 4j 참조). 또한, 동시에, 스루홀 충전재(83)를 덮는 스루홀 커버링막(118)이 형성된다.
도체 패턴은, 소위, 세미 애디티브법으로 형성되어 있다. 이 때의 에칭액도 상기와 마찬가지로, 알칼리 에천트를 사용한다. 이에 의해, 보호막(105, 505)이 에칭 레지스트로서 기능하고, 내층의 도체 패턴(10, 50)은, 에칭의 영향을 받지 않고 보호된다.
다음으로, 노출된 보호막(105, 505)을 선택적으로 에칭하면 도 5에 도시한 전자 부품 내장 기판(1)이 얻어진다. 이 때의 에칭액은, 니켈을 용해하여 구리를 용해되지 않는 에칭액, 혹은, 니켈의 용해 속도/구리의 용해 속도비가 큰 에칭액을 이용한다. 예를 들면, 과수, 질산, 인산 등의 혼합액의 에칭액이다. 이 공정에 의해, 제1 내층의 도체 패턴(10a)(제1 내층의 도체 패턴(10)의 내, 제1 내층의 비아 랜드(11) 및 제1 내층의 스루홀 랜드(13)를 제외한 부분)과 제2 내층의 도체 패턴(50a)(제2 내층의 도체 패턴(50)의 내, 제2 내층의 스루홀 랜드(51)를 제외한 부분)은, 코어 기판의 표면에 대하여 오목 형상으로 된다.
또한, 전자 부품 내장 기판의 제1면측에 형성되어 있는 내층의 도체 패턴이 얼라인먼트 마크를 포함하는 경우, 제1 내층의 도체 패턴(10a)은, 얼라인먼트 마크를 포함하지 않는다. 마찬가지로, 전자 부품 내장 기판의 제2면측에 형성되어 있는 내층의 도체 패턴이 얼라인먼트 마크를 포함하는 경우, 제2 내층의 도체 패턴(50a)은, 얼라인먼트 마크를 포함하지 않는다.
이상과 같이 하여 제조된 전자 부품 내장 기판(1)은, 이하와 같은 우수한 특징을 갖는다.
(1) 전자 부품(2)의 단자(20)와 전기적으로 접속하는 도체 패턴(10)이 애디티브법으로 형성되므로, 도체 패턴(10)의 파인 패턴화가 용이해진다. 이에 의해, 제1 내층의 도체 패턴(10a)이나 제1 내층의 비아 랜드(11)가 파인으로 형성되므로, 협피치한 단자를 갖는 전자 부품을 내장하기 쉬워진다. 또한, 제1 내층의 도체 패턴(10a)의 파인화에 의해, 내층의 비아 랜드 직경을 크게 할 수 있다. 그로 인해, 전자 부품과 내층의 비아 랜드와의 위치 정합이 용이해지고, 또한, 전자 부품의 단자와 내층의 비아 랜드와의 접속 신뢰성도 높아진다.
(2) 또한, 제조 과정에서, 보호막(105)이, 에칭 레지스트로서 기능하고, 도체 패턴(10)을 보호하기 때문에, 도체 패턴(10)의 패턴 형상이 손상되기 어렵다. 그로 인해, 파인 패턴을 유지할 수 있다. 또한, 제1 내층의 비아 랜드(11) 및 이에 접속하는 비아 도체(12)의 형상도 보호막(105)에 의해 보호되므로, 전자 부품(2)과의 접속 신뢰성도 확보할 수 있다.
<실시 형태 2>
계속해서, 실시 형태 2에 따른 전자 부품 내장 기판의 제조 방법에 대해서, 도 6a∼도 6j를 이용하여 설명한다. 또한, 실시 형태 1과 공통되는 부분에 대해서는, 동일 부호를 붙이고, 설명을 생략한다.
실시 형태 1에서는, 도 3a의 공정에서, 전자 부품(2)을 탑재한 도 2b의 기판과, 코어재(3)(B-stage의 기재)와, 피복재(4)(B-stage의 기재)와, 도체 패턴(50)이 형성된 기판(500)을 적층하였다.
그 대신에, 실시 형태 2에서는, 도 6a에 도시한 바와 같이, 전자 부품(2)을 탑재한 기판(도 2b의 기판)과, 코어재(3)와 피복재(600)(구리박(601)과 절연재(602)로 이루어지는 B-stage의 한쪽 면 동장(銅張; copper-clad) 적층판이고, 절연재(602)는, 피복재(4)와 마찬가지의 재질임)를 적층하였다.
다음으로, 도 6b에 도시한 바와 같이, 도 6a에서 적층한 각 기재를 가열 가압함으로써, 일체화하였다. 이 공정에서, 실시 형태 1과 마찬가지로, 코어재(3)나 피복재(600)의 절연재(602)로부터 열 경화성 수지 혹은 열 경화성 수지와 무기 필러가 코어재(3)의 관통 구멍부(개구부)에 유입됨으로써, 코어재(3)의 개구부는 충전 수지(6)로 충전된다.
다음으로, 도 6c에 도시한 바와 같이, 캐리어(지지판)(102)를 박리하였다.
그리고, 도 6c의 기판으로부터, 제1면측의 구리박(101)만을 에칭 제거하였다(도 6d 참조). 사용한 에칭액은 실시 형태 1의 도 4b의 공정에서 이용한 에칭액과 마찬가지이다. 또한, 제2면측의 구리박(601)은 레지스트로 보호하였다.
다음으로, 도 6e에 도시한 바와 같이, 얼라인먼트 마크(107)를 이용하여, 비어홀(108)이나 제1 내층의 스루홀 랜드(13)의 부분에 관통 구멍(603)을 형성하였다.
그리고, 도 6f에 도시한 바와 같이, 기판 전체에 무전해 구리 도금, 전해 구리 도금을 행하여, 비아 도체(12), 스루홀 도체(604)를 형성하였다.
다음으로, 도 6g에 도시한 바와 같이, 스루홀 도체(604)의 내부에 무기 필러와 열 경화성 수지로 이루어지는 스루홀 충전재(605)를 충전하였다.
그리고, 도 6g의 기판의 양쪽 주면 상에, 무전해 구리 도금막과 전해 구리 도금막을 형성하였다(도 6h 참조).
다음으로, 도 6i에 도시한 바와 같이, 불필요 부분의 구리 도금막을 용해 제거하여 도체 패턴(606)을 형성하였다. 본 실시 형태에서는, 서브트랙티브법에 의해, 도체 패턴(606)을 형성하였다. 또한, 실시 형태 1과 마찬가지로, 세미 애디티브법에 의해 도체 패턴을 형성하여도 된다.
도체 패턴(606)의 형성 시, 동시에, 스루홀 충전재(605) 상에 스루홀 커버링막(607)을 형성하였다.
그리고, 제1면측의 보호막(105)을 제거함으로써, 도 6j에 도시한 전자 부품 내장 기판이 얻어졌다.
실시 형태 2의 전자 부품 내장 기판은, 제2면측에서, 절연재(602)(즉, 전자 부품 내장용의 절연성 수지)의 내부에 도체 패턴이 형성되어 있지 않다. 이와 같이, 전자 부품 내장용의 절연성 수지에 도체 패턴이 매설되어 있지 않으면, 전자 부품 내장 기판의 제2면 상에서, 내장하는 전자 부품의 바로 위 상부에 도체 패턴을 형성하기 쉬워진다. 왜냐하면, 전자 부품과 도체 패턴간의 절연 갭을 충분히 취하도록 되기 때문이다.
<실시 형태 3>
계속해서, 실시 형태 3에 따른 전자 부품 내장 기판의 제조 방법에 대해서, 도 7a∼도 7p를 이용하여 설명한다. 또한, 실시 형태 1, 2와 공통되는 부분에 대해서는, 동일 부호를 붙이고, 설명을 생략한다.
우선, 구리박(101)과, 캐리어(102)로 구성되는 지지 기재(100)를 준비하였다. 그리고, 도 7a에 도시한 바와 같이, 이 지지 기재(100)의 표면(구리박(101)측)에 두께 약 3㎛의 니켈층(701)을 형성하였다. 이 때 니켈층(701)은, 구리박(101)의 전체면에 형성하였다.
계속해서, 이 지지 기재(100)의 표면(구리박(101)측)에 도금 레지스트를 형성하고, 사진법에 의해, 도금 레지스트를 패턴화하였다(도금 레지스트층(104)의 형성)(도 7b 참조).
그리고, 도 7c에 도시한 바와 같이, 도금 레지스트층(104)의 비형성 부분에, 전해 구리 도금막(구리 도금층(106))을 형성하였다.
다음으로, 도 7d에 도시한 바와 같이, 도금 레지스트층(104)을 제거하였다.
다음으로, 실시 형태 1과 마찬가지의 공정으로(도 2a, 도 2b 참조), 전자 부품(2)을 실장하였다(도 7e, 도 7f 참조).
그리고, 실시 형태 2와 마찬가지의 공정으로(도 6a, 도 6b 참조), 전자 부품(2)을 탑재한 기판과, 코어재(3)와 피복재(600)를 적층하였다(도 7g, 도 7h 참조).
다음으로, 도 7i에 도시한 바와 같이, 캐리어(지지판)(102)를 박리하였다.
다음으로, 실시 형태 1, 2와 마찬가지의 에칭액을 이용하여, 구리박(101)을 선택적으로 에칭 제거하고, 그리고, 불필요 부분의 니켈층(701)을 선택적으로 에칭 제거하였다. 이에 의해, 보호막(702)이 형성되었다(도 7j 참조). 이 때의 에칭액은, 맥크사제의 NP-1865를 이용하였다.
다음으로, 도 7j의 기판에 관통 구멍(703)을 형성하였다. 또한, 실시 형태 1, 2와 마찬가지로, 보호막(702)을 콘포멀 마스크로 하여, 전자 부품(2)의 단자(20)에 도달하는 비어홀(704)을 형성하였다(도 7k 참조).
이후의 공정(도 7l 내지 도 7p)은, 실시 형태 2와 마찬가지(도 6f 내지 도 6j)이다.
또한, 도 7p의 전자 부품 내장 기판에서, 양쪽 주면 상의 도체 패턴은, 세미 애디티브법을 사용하여, 형성되어도 된다.
도 8은, 도 7p의 전자 부품 내장 기판을 코어 기판으로서 사용한 빌드 업 다층 프린트 배선판의 예이다. 도 8의 빌드 업 다층 프린트 배선판의 제조 공정을 간단히 설명한다.
우선, 코어 기판(즉, 도 7p의 전자 부품 내장 기판)의 제1면 및 제2면 상에, 각각 층간 수지 절연층(801, 802)을 형성한다. 그 후, 코어 기판에 형성되어 있는 도체 패턴(10, 606)에 도달하는 개구부를 층간 수지 절연층(801, 802)에 형성한다. 이 때, 스루홀 커버링막이나 비아 도체에 도달하는 개구부를 형성하는 것도 가능하다. 계속해서, 층간 수지 절연층(801, 802) 상에, 각각 도체 패턴(803, 804)을 형성한다. 그 때, 동시에 층간 수지 절연층(801, 802)의 개구부에, 각각 비아 도체(805, 806)를 형성한다. 이에 의해, 도체 패턴(10)과 도체 패턴(803)이 접속되고, 도체 패턴(606)과 도체 패턴(804)이 접속된다.
여기서는, 실시 형태 3의 코어 기판을 예로 들어, 빌드 업 다층 프린트 배선판의 제조 방법 등을 설명하였다. 마찬가지의 방법에 의해, 실시 형태 1의 코어 기판(도 5 참조) 상이나 실시 형태 2의 코어 기판(도 6j 참조) 상에, 빌드 업층을 형성하여, 빌드 업 다층 프린트 배선판을 제조하는 것도 물론 가능하다.
실시 형태 1, 2에서는, 코어 기판의 제1면측의 도체 패턴(10a)의 표면은, 코어 기판의 제1면에 대해 오목하다. 그에 대해, 실시 형태 3에서는, 코어 기판의 제1면측의 도체 패턴(10a)의 표면은, 코어 기판의 제1면과 거의 동일면에 위치하고 있다. 그 때문에, 빌드 업 다층 프린트 배선판의 제조에서는, 실시 형태 1, 2의 코어 기판보다도, 실시 형태 3의 코어 기판을 사용하는 쪽이, 비아 도체를 형성하기 위한 개구의 깊이를 얕게 할 수 있다. 그 결과, 코어 기판의 도체 패턴과 층간 수지 절연층 상의 도체 패턴과의 접속 신뢰성이 높아지기 쉽다고 말할 수 있다.
이상의 각 실시 형태에서, 본 발명에 따른 전자 부품 내장 기판의 제조 방법을 설명하였지만, 본 발명은, 상기 각 실시 형태에 한정되는 것이 아니라, 본 발명의 요지를 일탈하지 않는 범위에서 다양한 변경이 가능하다.
예를 들면, 보호막(105, 702)에는, 니켈 이외에도 티탄이나 주석 등을 채용할 수 있다.
본 출원은, 2008년 2월 11일에 출원된, 미국 가특허 출원 61/027660에 기초한다. 본 명세서에, 그 명세서, 특허 청구 범위, 도면 전체를 참조하여 포함하는 것으로 한다.
본 발명에 따른 전자 부품 내장 기판은, 소형화, 고기능화가 도모되고, 나아가서는 전자 부품의 접속 신뢰성을 확보할 수 있다. 따라서, 휴대 전화로 대표되는 모바일 기기에의 적용을 기대할 수 있다.
1 : 전자 부품 내장 기판
2 : 전자 부품
3 : 코어재
4 : 피복재
5 : 접착 수지
6 : 충전 수지
10, 50, 60, 70 : 도체 패턴
11 : 제1 내층의 비아 랜드
12 : 비아 도체
13 : 제1 내층의 스루홀 랜드
20 : 단자
51 : 제2 내층의 스루홀 랜드
61 : 제1 외층의 비아 랜드
80 : 스루홀 도체
81 : 제1 외층의 스루홀 랜드
82 : 제2 외층의 스루홀 랜드
105, 505 : 보호막

Claims (10)

  1. 지지판과, 금속박으로 이루어지는 지지 기재의 상기 금속박 상의 적어도 일부에, 금속으로 이루어지는 보호막을 형성하는 공정과,
    상기 보호막 상에 금속으로 이루어지는 도체 패턴을 애디티브법(additive method)에 의해 형성하는 공정과,
    상기 도체 패턴이 형성된 기판 상에, 전자 부품을 그 전자 부품의 회로 형성면과 상기 도체 패턴의 형성면이 마주 보도록 배치하는 공정과,
    상기 전자 부품을 절연성 수지로 피복하는 공정과,
    제1 에칭액을 이용하여, 상기 금속박을 에칭 제거하는 공정과,
    상기 전자 부품의 단자와 상기 도체 패턴의 일부를 전기적으로 접속하는 공정을 갖고,
    상기 보호막은, 상기 제1 에칭액에 대해, 용해되지 않거나, 혹은, 상기 금속박에 비해 에칭 속도가 느린
    것을 특징으로 하는 전자 부품 내장 기판의 제조 방법.
  2. 제1항에 있어서,
    상기 금속박 및 상기 도체 패턴이 구리로 이루어지고,
    상기 보호막이, 니켈, 티탄, 주석 중의 1종 이상의 금속으로 이루어지는 것을 특징으로 하는 전자 부품 내장 기판의 제조 방법.
  3. 제2항에 있어서,
    상기 제1 에칭액이 알칼리 에천트인 것을 특징으로 하는 전자 부품 내장 기판의 제조 방법.
  4. 제1항에 있어서,
    상기 전자 부품의 배치 전에, 상기 도체 패턴 형성면 상에 접착 수지를 형성하는 공정을 더 갖고,
    상기 전자 부품과 상기 기판은, 상기 접착 수지를 통하여 접착되어 있는 것을 특징으로 하는 전자 부품 내장 기판의 제조 방법.
  5. 제4항에 있어서,
    상기 접착 수지에는, 무기 필러가 포함되는 것을 특징으로 하는 전자 부품 내장 기판의 제조 방법.
  6. 제1항에 있어서,
    상기 도체 패턴에는, 상기 전자 부품을 배치할 때의 위치 결정을 위한 마크가 포함되는 것을 특징으로 하는 전자 부품 내장 기판의 제조 방법.
  7. 제1항에 있어서,
    상기 보호막은, 형성하는 상기 도체 패턴의 패턴 형상에 합치하도록 하여 형성되는 것을 특징으로 하는 전자 부품 내장 기판의 제조 방법.
  8. 제1항에 있어서,
    상기 보호막은, 상기 금속박 상의 전체면에 형성되는 것을 특징으로 하는 전자 부품 내장 기판의 제조 방법.
  9. 제8항에 있어서,
    제2 에칭액을 이용하여, 불필요한 부분의 상기 보호막을 에칭 제거하는 공정을 더 갖고,
    상기 도체 패턴은, 상기 제2 에칭액에 대해, 용해되지 않거나, 혹은, 상기 보호막에 비해 에칭 속도가 느린 것을 특징으로 하는 전자 부품 내장 기판의 제조 방법.
  10. 제4항에 있어서,
    상기 접착 수지의 형성 영역은, 상기 전자 부품의 회로 형성면의 면적보다 넓은 범위인 것을 특징으로 하는 전자 부품 내장 기판의 제조 방법.
KR1020107018422A 2008-02-11 2008-09-25 전자 부품 내장 기판의 제조 방법 KR101085288B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US2766008P 2008-02-11 2008-02-11
US61/027,660 2008-02-11
PCT/JP2008/067280 WO2009101723A1 (ja) 2008-02-11 2008-09-25 電子部品内蔵基板の製造方法

Publications (2)

Publication Number Publication Date
KR20100102229A KR20100102229A (ko) 2010-09-20
KR101085288B1 true KR101085288B1 (ko) 2011-11-22

Family

ID=40937644

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020107018422A KR101085288B1 (ko) 2008-02-11 2008-09-25 전자 부품 내장 기판의 제조 방법

Country Status (6)

Country Link
US (1) US8225503B2 (ko)
JP (1) JPWO2009101723A1 (ko)
KR (1) KR101085288B1 (ko)
CN (1) CN101946568B (ko)
TW (1) TWI373287B (ko)
WO (1) WO2009101723A1 (ko)

Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8365402B2 (en) * 2008-09-30 2013-02-05 Ibiden Co., Ltd. Method for manufacturing printed wiring board
TWI577260B (zh) * 2010-03-16 2017-04-01 Unitech Printed Circuit Board Corp A multi - layer circuit board manufacturing method for embedded electronic components
US8895440B2 (en) 2010-08-06 2014-11-25 Stats Chippac, Ltd. Semiconductor die and method of forming Fo-WLCSP vertical interconnect using TSV and TMV
KR101701380B1 (ko) * 2010-08-17 2017-02-01 해성디에스 주식회사 소자 내장형 연성회로기판 및 이의 제조방법
AT12737U1 (de) 2010-09-17 2012-10-15 Austria Tech & System Tech Verfahren zum herstellen einer aus mehreren leiterplattenbereichen bestehenden leiterplatte sowie leiterplatte
WO2012042668A1 (ja) * 2010-10-01 2012-04-05 株式会社メイコー 部品内蔵基板及び部品内蔵基板の製造方法
JP2012204831A (ja) * 2011-03-23 2012-10-22 Ibiden Co Ltd 電子部品内蔵配線板及びその製造方法
CN104025728A (zh) * 2011-10-31 2014-09-03 名幸电子有限公司 元器件内置基板的制造方法及使用该方法制造的元器件内置基板
JP6033872B2 (ja) * 2012-09-11 2016-11-30 株式会社メイコー 部品内蔵基板の製造方法
CN103687308B (zh) * 2012-09-14 2016-12-21 北大方正集团有限公司 盲孔压接多层印刷电路板及其制作方法
EP2903399A4 (en) * 2012-09-26 2016-07-27 Meiko Electronics Co Ltd METHOD FOR MANUFACTURING INTEGRATED COMPONENT SUBSTRATE AND INTEGRATED COMPONENT SUBSTRATE MADE USING THE SAME
JP6303443B2 (ja) * 2013-11-27 2018-04-04 Tdk株式会社 Ｉｃ内蔵基板の製造方法
JP2015226013A (ja) * 2014-05-29 2015-12-14 イビデン株式会社 プリント配線板およびその製造方法
JP6500572B2 (ja) * 2015-04-14 2019-04-17 オムロン株式会社 回路構造体
JP2017212356A (ja) * 2016-05-26 2017-11-30 京セラ株式会社 積層型基板およびその製造方法
JP6671256B2 (ja) * 2016-07-08 2020-03-25 新光電気工業株式会社 配線基板及びその製造方法
KR102534940B1 (ko) * 2016-07-28 2023-05-22 삼성전기주식회사 인쇄회로기판
CN106879188B (zh) * 2017-03-16 2018-11-30 维沃移动通信有限公司 一种元器件内置型电路板的制作方法及电路板
US20180350708A1 (en) * 2017-06-06 2018-12-06 Powertech Technology Inc. Package structure and manufacturing method thereof
TWI711346B (zh) * 2019-07-11 2020-11-21 欣興電子股份有限公司 線路板結構及其製造方法
EP4017226A4 (en) * 2020-07-07 2023-07-19 Shennan Circuits Co., Ltd. INTEGRATED CIRCUIT CARD AND METHOD OF MANUFACTURING FOR INTEGRATED CIRCUIT CARD
CN112996265A (zh) * 2021-02-09 2021-06-18 盐城维信电子有限公司 一种无需补偿的精细线路板制作方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007088009A (ja) 2005-09-20 2007-04-05 Cmk Corp 電子部品の埋め込み方法及び電子部品内蔵プリント配線板

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4606787A (en) * 1982-03-04 1986-08-19 Etd Technology, Inc. Method and apparatus for manufacturing multi layer printed circuit boards
JPS6182497A (ja) * 1984-09-28 1986-04-26 日立化成工業株式会社 印刷配線板の製造法
US6933594B2 (en) * 1998-06-10 2005-08-23 Asat Ltd. Leadless plastic chip carrier with etch back pad singulation
DE10031204A1 (de) * 2000-06-27 2002-01-17 Infineon Technologies Ag Systemträger für Halbleiterchips und elektronische Bauteile sowie Herstellungsverfahren für einen Systemträger und für elektronische Bauteile
TW511405B (en) * 2000-12-27 2002-11-21 Matsushita Electric Ind Co Ltd Device built-in module and manufacturing method thereof
TW200302685A (en) * 2002-01-23 2003-08-01 Matsushita Electric Ind Co Ltd Circuit component built-in module and method of manufacturing the same
JP4056854B2 (ja) * 2002-11-05 2008-03-05 新光電気工業株式会社 半導体装置の製造方法
JP4204989B2 (ja) 2004-01-30 2009-01-07 新光電気工業株式会社 半導体装置及びその製造方法
FI117814B (fi) 2004-06-15 2007-02-28 Imbera Electronics Oy Menetelmä elektroniikkamoduulin valmistamiseksi
JP2006165175A (ja) 2004-12-06 2006-06-22 Alps Electric Co Ltd 回路部品モジュールおよび電子回路装置並びに回路部品モジュールの製造方法
US7640655B2 (en) * 2005-09-13 2010-01-05 Shinko Electric Industries Co., Ltd. Electronic component embedded board and its manufacturing method
JP4535002B2 (ja) 2005-09-28 2010-09-01 Ｔｄｋ株式会社 半導体ｉｃ内蔵基板及びその製造方法

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007088009A (ja) 2005-09-20 2007-04-05 Cmk Corp 電子部品の埋め込み方法及び電子部品内蔵プリント配線板

Also Published As

Publication number Publication date
US20090199399A1 (en) 2009-08-13
KR20100102229A (ko) 2010-09-20
CN101946568A (zh) 2011-01-12
WO2009101723A1 (ja) 2009-08-20
CN101946568B (zh) 2012-07-25
TW200935992A (en) 2009-08-16
US8225503B2 (en) 2012-07-24
TWI373287B (en) 2012-09-21
JPWO2009101723A1 (ja) 2011-06-02

Similar Documents

Publication Publication Date Title
KR101085288B1 (ko) 전자 부품 내장 기판의 제조 방법
US8710374B2 (en) Printed wiring board with reinforced insulation layer and manufacturing method thereof
KR101283821B1 (ko) 인쇄회로기판의 제조 방법
JP6711509B2 (ja) プリント回路基板、半導体パッケージ及びその製造方法
JP4192657B2 (ja) チップ部品内蔵ビルドアップ多層配線板の製造方法
KR20150092881A (ko) 인쇄회로기판, 패키지 기판 및 이의 제조 방법
KR20090130727A (ko) 전자부품 내장형 인쇄회로기판 및 그 제조방법
US20100108371A1 (en) Wiring board with built-in electronic component and method for manufacturing the same
KR101109344B1 (ko) 인쇄회로기판 및 그 제조방법
JP2006196785A (ja) 電子部品内蔵プリント配線板及びその製造方法
TWI549579B (zh) 印刷電路板
US9433085B2 (en) Electronic component, method for manufacturing the same and method for manufacturing multilayer printed wiring board
JP2009231818A (ja) 多層プリント配線板及びその製造方法
JP5148334B2 (ja) 多層配線基板の製造方法
KR101231286B1 (ko) 부품 내장형 인쇄회로기판 및 그 제조 방법
JP6669330B2 (ja) 電子部品内蔵型印刷回路基板及びその製造方法
KR100722599B1 (ko) 필 도금을 이용한 전층 이너비아홀 인쇄회로기판 및 그제조방법
KR101109287B1 (ko) 전자부품 내장형 인쇄회로기판 및 그 제조방법
KR100722605B1 (ko) 필 도금을 이용한 전층 이너비아홀 인쇄회로기판 제조방법
JP4632514B2 (ja) 配線基板およびその製造方法
JP4451238B2 (ja) 部品内蔵基板の製造方法及び部品内蔵基板
KR101212526B1 (ko) 보드온칩 패키지, 이를 위한 인쇄회로기판 및 제조 방법
JP2008181920A (ja) 電子部品内蔵基板とこれを用いた電子機器、およびその製造方法
KR101119306B1 (ko) 회로기판의 제조방법
KR20170079542A (ko) 인쇄회로기판

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20141021

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20151016

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20161019

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20171018

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20181018

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20191016

Year of fee payment: 9