KR101231286B1 - 부품 내장형 인쇄회로기판 및 그 제조 방법 - Google Patents
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Abstract
본 발명의 실시 예에 따른 부품 내장형 인쇄회로기판은 접착 페이스트 위에 부착된 전자 소자; 상기 전자 소자를 매립하여 수용하는 제 1 절연층; 상기 제 1 절연층의 상면 또는 하면에 형성된 제 1 회로 패턴; 상기 제 1 회로 패턴을 매립하여 수용하는 제 2 절연층; 상기 제 2 절연층의 상면 또는 하면에 형성되며, 상기 전자 소자와 전기적으로 연결되는 제 2 회로 패턴; 및 상기 전자 소자와 제 2 회로 패턴 사이에 형성되어, 상기 전자 소자와 제 2 회로 패턴을 전기적으로 연결하는 연결부를 포함하여 구성된다.
Description
본 발명은 인쇄회로기판에 관한 것으로, 특히 부품 내장형 인쇄회로기판 및 그 제조 방법에 관한 것이다.
반도체 패키지에서 프로파일 감소와 다양한 기능을 요구하는 경향의 시장에 있어서 인쇄회로기판을 구현하기 위한 다양한 기술이 요구된다.
예를 들어, FCBGA(Flip Chip Ball Grid Array) 패키지의 제조에 있어서, IC 부품의 전기적 도전성 단자 또는 랜드는 리플로우 가능한 솔더 범프 또는 볼을 사용하여 기판의 표면상에 다이 본드 영역의 대응 랜드에 직접 솔더링된다. 이때, 전자 부품 또는 부품들은 기판 트레이스를 포함하는 전기적 도전성 경로의 계층을 통해 전자 시스템의 다른 소자에 기능적으로 접속되고, 기판 트레이스는 일반적으로 시스템의 IC 등의 전자 부품 사이에서 전송되는 신호를 운반한다. FCBGA의 경우 기판 상단의 IC와 하단의 커패시터(Capacitor)가 각각 표면 실장될 수 있는데, 이 경우 기판의 두께만큼 IC와 커패시터를 연결하는 회로의 경로(Path), 즉 연결 회로의 길이가 늘어나, 임피던스 값이 증가하여 전기적 성능에 좋지 않은 영향을 미친다. 또한, 하단 면의 일정 면적을 칩 실장을 위해 사용할 수밖에 없기 때문에, 예를 들어, 하단의 모든 면에 볼 어레이를 원하는 사용자의 경우에는 요구를 만족시킬 수 없는 등, 설계자유도가 제한된다.
이에 대한 해결 방안으로서 부품을 기판 안에 삽입하여 회로의 경로를 줄이는 부품 내장 기술이 대두되고 있다
도 1a 내지 1g는 종래기술의 일 실시형태에 따른 부품 내장형 인쇄회로기판의 제조 공정 흐름을 개략적으로 도시한 도면이다.
도 1a 내지 1g를 참조하면, 종래 기술에 따른 인쇄회로기판(100)은 우선 통상의 회로 형성방법에 따라 수지 기판(11)의 양면에 내층용 회로 패턴(12)과, 층간 도통을 위한 관통홀(13)이 형성되어 있으며, IC 칩을 삽입할 부위에 관통부(14)가 가공된 베이스 기판(10)을 준비한다(1 2a 참조).
이어서, 테이프와 같은 접착/지지부재(15)를 기판(10)의 일 표면에 부착한다(도 1b 참조).
다음, 상기 관통부(14)에 IC 칩(16)의 접속 단자(17)가 접착제의 반대 면을 향하도록 IC 칩(16)을 삽입하고 테이프(15)에 부착시켜 정렬한 후(도 1c), 수지 절연층(18)을 테이프(15)가 부착된 반대면에 적층하여 IC 칩(16)을 기판(10)에 고정, 부착시킨다(도 1d 참조).
이어서, 테이프(15)를 제거한 후(도 1e 참조), 테이프(15)가 제거된 기판(10) 상에 수지 절연층(19)을 적층하고(도 1f 참조), 통상의 회로 형성방법에 따라 IC 칩(16)과 층간 전기적 접속을 위한 블라인드 비아(21)를 포함하는 외층용 회로 패턴(20)을 형성한다(도 1g 참조).
그러나, 이와 같은 종래기술에 따른 내장 공법을 적용하는 경우에는 테이프와 같은 접착/지지부재 및 별도의 캐리어 보드 등을 활용하여 부품을 실장하게 됨으로써, 구조에 따라 절연층을 캐비티 가공하거나 ,캐리어 보드 사용으로 인한 제조 비용이 증가되며, 가공된 캐비티와 부품간의 정렬 문제로 인해 부품의 파손이 발생하는 문제점이 있다.
본 발명에 따른 실시 예에서는 새로운 구조의 인쇄회로기판 및 그의 제조 방법을 제공한다.
본 발명에서 이루고자 하는 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 제안되는 실시 예가 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
본 발명의 실시 예에 따른 부품 내장형 인쇄회로기판은 접착 페이스트 위에 부착된 전자 소자; 상기 전자 소자를 매립하여 수용하는 제 1 절연층; 상기 제 1 절연층의 상면 또는 하면에 형성된 제 1 회로 패턴; 상기 제 1 회로 패턴을 매립하여 수용하는 제 2 절연층; 상기 제 2 절연층의 상면 또는 하면에 형성되며, 상기 전자 소자와 전기적으로 연결되는 제 2 회로 패턴; 및 상기 전자소자와 제 2 회로 패턴 사이에 형성되어, 상기 전자 소자와 제 2 회로 패턴을 전기적으로 연결하는 연결부를 포함하여 구성된다.
또한, 상기 접착 페이스트는 상기 제 1 절연층에 형성된 제 1 회로 패턴과 동일 평면상에 형성되며, 상기 제 2 절연층의 제 1 면에 형성된 삽입 홈을 매립하여 형성된다.
또한, 상기 전자 소자는 칩 연결 단자를 구비하며, 상기 연결부는 상기 전자 소자에 구비된 연결단자와 직접 접촉한다.
또한, 상기 접착 페이스트는 구리, 은, 금, 알루미늄, 탄소나노튜브 및 이들의 조합으로 이루어진 군에서 선택된 적어도 하나의 전도성 물질에 의해 형성된다.
또한, 상기 전자 소자는 수동 소자 및 능동 소자 중 적어도 하나를 포함하며, 상기 제 1 및 2 절연층은 각각 열경화성 수지, 열가소성 수지, 기재 보강된 열경화성 수지, 기재 보강된 열가소성 수지 또는 이들의 조합으로 이루어진다.
또한, 본 발명의 실시 예에 따른 부품 내장형 인쇄회로기판의 제조 방법은 양면에 제 1 회로 패턴이 형성된 제 1 기판을 제공하는 단계; 상기 제 1 기판의 제 1면에 제 2 기판을 부착하는 단계; 상기 제 2 기판이 부착된 제 1 기판을 가공하여 전자 부품을 수용하는 삽입 홈을 형성하는 단계; 상기 형성된 삽입 홈에 접착 페이스트를 도포하는 단계; 및 상기 도포된 접착 페이스트 위에 전자 부품을 부착하는 단계를 포함한다.
또한, 상기 삽입 홈을 형성하는 단계는 상기 제 1 기판의 제 1 면 및 상기 제 1 면과 대향하는 제 2 면을 관통하는 삽입 홈을 형성하는 단계를 포함한다.
또한, 상기 형성된 삽입 홈은 상기 제 1 기판의 제 1 면에 접촉하는 제 2 기판의 제 1면에 형성된 삽입 홀을 더 포함하며, 상기 접착 페이스트는 상기 제 2 기판의 제 1 면에 형성된 삽입 홀을 매립하여 도포된다.
또한, 상기 접착 페이스트를 도포하는 단계는 구리, 은, 금, 알루미늄 및 탄소나노튜브 중 적어도 하나의 전도성 물질을 도포하는 단계를 포함한다.
또한, 상기 제 2 기판에 상기 전자 소자에 구비된 연결단자와 직접 접촉하는 연결부를 형성하는 단계가 더 포함된다.
또한, 상기 제 2 기판의 제 2 면에 상기 연결부에 의해 상기 전자 소자에 구비된 연결단자와 전기적으로 연결되는 제 2 회로패턴을 형성하는 단계가 더 포함된다.
또한, 상기 삽입 홈에 형성된 스미어를 제거하는 디스미어 공정을 수행하는 단계가 더 포함된다.
본 발명에 따른 실시 예에 의하면, 패턴을 형성한 절연 기판에 단면 적층을 실시하고, 이에 Depth-controlled Drill을 이용하여 부품 실장 위치에 부품 수용 공간을 형성한 후, 페이스트를 인쇄하여 부품을 실장함으로써, 우수한 절연 기판과 부품 간의 정렬 상태를 유지할 수 있으며, 프리프레그 가공 및 캐리어 보드 사용 등으로 인한 추가 비용이 발생하지 않는 효과가 있다.
도 1a 내지 1g는 종래기술의 일 실시형태에 따른 부품 내장형 인쇄회로기판의 제조 공정 흐름을 개략적으로 도시한 도면이다.
도 2는 본 발명의 실시 예에 따른 인쇄회로기판을 나타낸 단면도이다.
도 3 내지 11은 도 2에 도시된 인쇄회로기판의 제조 방법을 공정 순으로 나타낸 단면도이다.
도 2는 본 발명의 실시 예에 따른 인쇄회로기판을 나타낸 단면도이다.
도 3 내지 11은 도 2에 도시된 인쇄회로기판의 제조 방법을 공정 순으로 나타낸 단면도이다.
첨부한 도면을 참고로 하여 본 발명의 실시 예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시 예에 한정되지 않는다.
명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하고, 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었으며, 명세서 전체를 통하여 유사한 부분에 대해서는 유사한 도면 부호를 붙였다.
층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다.
이하, 도 2 내지 11을 참조하여, 본 발명의 실시 예에 따른 인쇄회로기판 및 그의 제조 방법을 설명하기로 한다.
도 2는 본 발명의 실시 예에 따른 인쇄회로기판을 나타낸 단면도이다.
도 2를 참조하면, 제 1 절연층(210), 상기 제 1 절연층(210)의 양면에 형성되어 있는 제 1 회로 패턴(225), 상기 제 1 절연층(210)의 제1면에 형성된 제 1 회로 패턴(225)과, 제 2 면에 형성된 제 1 회로 패턴(225)을 전기적으로 연결하는 제 1 연결부(235)와, 상기 제 1 절연층(210) 내에 매립되어 있는 전자소자 칩(280), 상기 전자소자 칩(280)을 고정하기 위한 접착 페이스트(270), 상기 제 1 절연층(210)의 제 1면에 부착되어, 상기 제 1 절연층(210)의 제1면에 형성된 제 1 회로 패턴(225)을 매립하는 제 2 절연층(240), 상기 제 1 절연층(210)의 제 2면에 부착되어, 상기 제 1 절연층(210)의 제2면에 형성된 제 1 회로 패턴(225)을 매립하는 제 3 절연층(270), 상기 제 2 절연층(240)의 제 1면에 형성된 제 2 회로 패턴(255), 상기 접착 페이스트(270)에 의해 고정된 전자 소자 칩(280)과 상기 제 2 회로 패턴(255)을 전기적으로 연결하기 위해 상기 제 2 절연층(240) 내에 형성된 제 2 연결부(310), 상기 제 3 절연층(270)의 제 1면에 형성된 제 3 회로 패턴(305), 상기 고정된 전자 소자 칩(280)과 상기 제 3 회로 패턴(305)을 전기적으로 연결하는 제 2 연결부(310)와, 상기 제 2 회로 패턴(255) 및 제 3 회로 패턴(305)을 덮으며 형성되어, 상기 제 2 및 3 회로 패턴의 표면을 보호하는 보호층(320)을 포함한다.
상기 제 1 절연층(210), 제 2 절연층(240) 및 제 3 절연층(290)은 열경화성 또는 열가소성 고분자 기판, 세라믹 기판, 유-무기 복합 소재 기판, 또는 글라스 섬유 함침 기판일 수 있으며, 고분자 수지를 포함하는 경우, 에폭시계 절연 수지를 포함할 수 있으며, 이와 달리 폴리이미드계 수지를 포함할 수 있다.
이때, 상기 제 1 절연층(210), 제 2 절연층(240) 및 제 3 절연층(290)은 모두 동일한 재질로 형성될 수 있으나, 상기 인쇄회로기판(200)에 전달되는 스트레스를 최소화하기 위해 서로 다른 탄성도를 가지며 형성될 수 있다.
또한, 상기 제 1 절연층(210), 제 2 절연층(240) 및 제 3 절연층(290)은 바람직하게 다수의 층으로 적층되는 구조로 형성될 수 있다.
예를 들어, 상기 제 1 절연층(210)은 상기 전자 소자 칩(280)의 주변부를 둘러싸는 구조의 적어도 1 이상의 절연 적층군과, 상기 절연 적층군의 상부를 덮는 상부 절연 적층군을 포함할 수 있다.
상기 제 1 절연층(210)은 상부에 금속층(도시하지 않음)을 적층하여 가열 및 가열함으로써, 형성될 수 있다. 이 경우, 상기 절연 적층군과 상기 상부 절연 적층군은 반경화 상태(B-stage)로 적층하는 공정을 구현하여 형성될 수 있다.
또한, 하나의 층으로 형성하는 것도 가능하지만, 각각 여러 개의 층으로 형성되어 상술한 구조로 형성될 수 있으며, 에폭시, 페놀수지, 프리프레그, 폴리이미드 필름, ABF 필름 등이 적용되어 동일한 재질로 형성될 수도 있다.
상기 제 1 절연층(210) 내에는 전자 소자 칩(280)이 매립되어 있다. 이때, 상기 제 1 절연층(210)은 상기 매립되는 전자 소자 칩(280)의 두께와 동일한 두께를 가질 수 있다.
상기 전자 소자 칩(280)은 상부 및 하부 면에 칩 연결단자(285)를 구비하고 있다.
바람직하게는, 상기 전자 소자 칩(280)은 하부 면에 칩 연결 단자를 구비한 능동 소자(도시하지 않음) 및 칩 연결 단자(285)가 상기 전자 소자 칩(280)의 측면을 둘러싸는 구조로 형성되는 수동 소자를 포함할 수 있다.
상기 전자 소자 칩(280)은 접착 페이스트(270)에 의해 상기 제 1 절연층(210)에 형성된 수용 홈(260) 내에 부착될 수 있다.
이때, 상기 접착 페이스트(270)는 전도성 페이스트라고도 할 수 있으며, 구리, 은, 금, 알루미늄, 탄소나노튜브 및 이들의 조합으로 이루어진 군에서 선택된 적어도 어느 하나의 전도성 물질에 의해 형성될 수 있다.
이때, 상기 수용 홈(260)은 상기 제 1 절연층(210)의 제 1면 및 2면을 관통하도록 형성될 수 있으며, 상기 제 1면의 일부를 남기며 형성될 수도 있다.
상기 수용 홈(260)은 상기 제 1 절연층(210)과 제 2 절연층(240)을 서로 부착한 상태에서 Depth-controlled Drill 가공을 수행함으로써 형성될 수 있다. 상기 Depth-controlled Drill은 깊이 조절이 가능한 드릴 공법으로, 원하는 깊이와 사이즈로 가공이 가능하다.
또한, 상기 수용 홈(260)은 상기 드릴 가공 공정 시, 깊이 조절로 인해 상기 제 1 절연층(210)을 관통하는 제 1 수용 홈(262)과, 상기 제 2 절연층(240)의 일부에 형성된 제 2 수용 홈(264)을 포함할 수 있다. 이는, 상기 제 1 절연층(210)에 제 2 절연층(240)을 적층하고, 상기 적층된 제 1 및 2 절연층에 수용 홈을 형성함으로써 수용될 수 있다. 다시 말해, 상기 제 2 절연층(240)은 상기 제 1 절연층(210)의 제 1 면을 보호함과 동시에 상기 제 1 절연층(210)에 수용 홈을 형성하기 위한 캐리어 보드의 역할도 수행하게 된다.
이때, 상기 전자 소자 칩(280)은 별도의 패드 없이 상기 접착 페이스트(270)에 의해 실장되기 때문에, 상기 전자 소자 칩(280)은 추후 기재되는 제 2 연결부(310)에 의해 제 2 회로 패턴(255)과 제 3 회로 패턴(305)과 직접적으로 접촉하게 된다. 바람직하게는, 상기 전자 소자 칩(280)에 구비된 칩 연결단자(285)는 상기 제 2 연결부(310)에 의해 상기 제 2 회로 패턴(255)과 제 3 회로 패턴(305)과 직접 접촉하여 전기적으로 연결된다.
상기 접착 페이스트(270)는 상기 형성된 수용 홈(260)에 형성되는데, 보다 바람직하게는, 상기 제 2 절연층(240)에 형성된 제 2 수용 홈(264)에 형성될 수 있다. 상기 접착 페이스트(270)가 제 2 수용 홈(264)에 형성되면, 상기 제 1 절연층(210)의 제 1 면에 형성된 제 1 회로 패턴(225)과 상기 접착 페이스트(270)는 동일 평면상에 존재하게 된다.
제 1 절연층(210)의 하면에는 제 2 절연층(240)이 형성되며, 상면에는 제 3 절연층(290)이 형성된다. 상기 제 1 절연층(210)의 내부에는 상/하면에 형성된 제 1 회로 패턴(225)을 서로 전기적으로 연결하는 제 1 연결부(235)가 매립되어 있다.
상기 제 1 회로 패턴(225)은 구리를 포함하는 합금으로 형성될 수 있다.
상기 제 1 연결부(235)는 우선 상기 제 1 절연층(210) 및 제 1 금속층(220)을 선택적으로 제거하여 비아 홀(via hole)을 형성하고, 그 이후에 필 도금 방법을 통해 상기 형성된 비아 홀(via hole)을 매립함으로써 형성된다. 상기 제 1 연결부(235)는 상기 제 1 절연층(210)의 상면에 형성된 회로 패턴과 하면에 형성된 회로 패턴이 서로 전기적으로 연결되도록 한다. 상기 제 1 연결부(235)는 상기 제 1 회로 패턴(225)과 동일하게 구리를 포함하는 합금으로 형성될 수 있다.
상기 제 2 절연층(240)의 제 1면에는 제 2 회로 패턴(255)이 형성되고, 상기 제 3 절연층(290)의 제 1면에는 제 3 회로 패턴(305)이 형성된다. 상기 제 2 회로 패턴(255) 및 제 3 회로 패턴(305)도 구리를 포함하는 합금으로 형성될 수 있다.
상기 제 2 절연층(240) 및 제 3 절연층(290) 내에는 제 2 연결부(310)가 매립되어 있다. 상기 제 2 연결부(310)는 상기 제 1 연결부(235)와 동일한 방법으로 형성될 수 있다. 상기 제 2 연결부(310)는 상기 전자 소자 칩(280)과, 제 2 회로 패턴(255) 또는 제 3 회로 패턴(305)을 전기적으로 연결한다.
이때, 상기 제 2 회로 패턴(255) 및 제 3 회로 패턴(305)은 인쇄회로기판(200)의 최 외각에 위치한 회로 패턴일 수 있다.
상기 제 2 회로 패턴(255) 및 제 3 회로 패턴(305)의 표면은 보호층(320)에 의해 보호될 수 있다.
상기 보호층(320)은 상기 제 2 회로 패턴(255) 및 제 3 회로 패턴(305)의 전면을 덮으며 형성될 수 있으며, 이와 달리 상기 제 2 회로 패턴(255) 및 제 3 회로 패턴(305)의 일부만을 덮으며, 상기 회로 패턴의 일부 상면을 노출하도록 할 수 있다.
상기 보호층(320)은 SR(Solder Resist), 산화물 및 Au 중 어느 하나 이상을 이용하여 하나 이상의 층으로 구성될 수 있다.
상기와 같은 본 발명의 실시 예에 의하면, 별도의 추가 재료 없이 절연 기판에 수용 홈을 용이하게 형성시킬 수 있으며, 이에 따라 부품의 실장 정도 및 정렬 정도가 우수한 인쇄회로기판을 제조할 수 있게 된다.
즉, 기존에는 절연 기판에 별도의 캐리어 보드를 이용하여 수용 홈을 형성하고, 상기 수용 홈이 형성된 절연 기판에 별도의 본딩 시트를 부착하여 부품을 실장하게 되며, 이에 따라 인쇄회로기판을 제조하기 위해 별도의 캐리어 보드 및 본딩 시트와 같은 재료가 필요하다.
그러나, 상기와 같은 본 발명에 따른 실시 예에 의하면, 패턴을 형성한 절연 기판에 단면 적층을 실시하고, 이에 Depth-controlled Drill을 이용하여 부품 실장 위치에 부품 수용 공간을 형성한 후, 페이스트를 인쇄하여 부품을 실장함으로써, 우수한 절연 기판과 부품 간의 정렬 상태를 유지할 수 있으며, 프리프레그 가공 및 캐리어 보드 사용 등의 추가 비용 없이 용이하게 인쇄회로기판을 제조할 수 있다.
도 3 내지 11은 도 2에 도시된 인쇄회로기판의 제조 방법을 공정 순으로 나타낸 단면도이다.
우선, 도 3을 참조하면 인쇄회로기판(200) 제조에 기초가 되는 제 1 절연 기판(210)을 준비한다.
상기 제 1 절연 기판(210)은 인쇄회로기판(200)의 내부에 존재하는 회로 패턴을 형성하기 위한 기초 자재이며, 추후 전자 소자 칩(280)을 매립시키기 위한 기판 역할을 한다.
상기 제 1 절연 기판(210)은 열경화성 또는 열가소성 고분자 기판, 세라믹 기판, 유-무기 복합 소재 기판, 또는 유리 섬유 함침 기판일 수 있으며, 고분자 수지를 포함하는 경우, 에폭시계 절연 수지를 포함할 수 있으며, 이와 달리 폴리 이미드계 수지를 포함할 수도 있다.
상기 제 1 절연 기판(110)의 적어도 일면에는 제 1 금속층(220)이 형성된다. 상기 제 1 금속층(220)은 제 1 회로 패턴(225)을 형성하기 위해 사용된다.
상기 제 1 금속층(220)은 상기 제 1 절연 기판(210)에 비전해 도금을 하여 형성할 수 있으며, 이와 달리 CCL(copper clad laminate)를 사용할 수 있다
이때, 상기 제 1 금속층(220)을 비전해 도금하여 형성하는 경우, 상기 제 1 절연 기판(210)의 상면에 조도를 부여하여 도금이 원활이 수행되도록 할 수 있다.
상기 제 1 금속층(220)은 구리(Cu), 철(Fe) 및 이들의 합금 등의 전도성이 있는 금속 재질로 형성될 수 있다.
이후, 도 4를 참조하면 상기 준비된 제 1 절연 기판(210)의 상면 및 하면에 형성된 제 1 금속층(220)을 식각하여 제 1 회로 패턴(225)을 형성하고, 그에 따라 상기 제 1 절연 기판(210)에 비아 홀(230)을 형성하여, 상기 상/하면에 각각 형성된 제 1 회로 패턴(225)를 상호 전기적으로 연결시키기 위한 제 1 연결부(235)를 형성한다.
상기 제 1 회로 패턴(225)은 상기 제 1 금속층(220)의 상면 및 하면에 포토 레지스트를 도포한 후, 이를 패터닝하고, 노광 및 현상하여 포토 레지스트 패턴을 형성함으로써 수행할 수 있다.
상기 제 1 연결부(235)는 1층 회로 패턴과 2층 회로 패턴의 적어도 1 이상의 영역을 도통시키기 위해 형성된다. 상기 제 1 연결부(235)를 형성시키기 위한 비아 홀(230)은 레이저가공 등의 공정을 통해 형성될 수 있으며, 상기 형성된 비아 홀(230) 내부를 금속 물질로 충진하는 공정을 통해 형성될 수 있다. 이때, 상기 금속 물질은 Cu, Ag, Sn, Au, Ni 및 Pd 중 선택되는 어느 하나의 물질일 수 있으며, 상기 금속 물질 충진은 무전해 도금, 전해 도금, 스크린 인쇄(Screen Printing), 스퍼터링(Sputtering), 증발법(Ecaporation), 잉크젯팅 및 디스펜싱 중 어느 하나 똔느 이들의 조합된 방식을 이용할 수 있다.
이때, 상기 제 1 회로 패턴(225)과 제 1 연결부(235)의 형성 순서는 크게 중요하지 않지만, 보다 효율적인 비아 홀 가공을 위해 상기 제 1 연결부(235)를 우선적으로 가공하여 제 1 연결부(235)를 형성시킨 후 상기 제 1 회로 패턴(225)을 형성시킨다.
이후, 도 5를 참조하면 상기 제 1 절연 기판(210)의 제 1 면에 형성된 제 1 회로 패턴(225)을 매립하는 제 2 절연 기판(240)을 부착한다. 상기 제 2 절연 기판(240)은 하나의 층으로 형성하는 것도 가능하지만, 각각 여러 개의 층으로 형성되어 다수의 층으로 적층되는 구조로 형성될 수 있다. 이때, 상기 제 2 절연 기판(240)은 에폭시, 페놀 수지, 프리프레그, 폴리이미드 필름, ABF 필름 등이 적용되어 복수의 층이 동일한 재질로 이루어져 형성될 수 있다.
상기 제 2 절연 기판(240)의 일면에는 제 2 금속층(250)이 형성될 수 있다. 상기 제 2 금속층(250)은 추후 상기 제 2 절연 기판(240)에 제 2 회로 패턴(255)을 형성시키기 위해 존재할 수 있다.
또한, 제 2 금속층(250)은 열, 압력에 의한 프레스 공정 시, 레진(Resin)의 흐름과 퍼짐성을 용이하게 하는 역할을 한다.
이후, 도 6을 참조하면, 상기 제 1 절연기판(210)에 제 2 절연 기판(240)이 부착되면, 상기 제 2 절연 기판(240)이 하측에 위치하도록, 제 1 절연 기판(210)이 상측에 위치하도록 한다. 이는, 상기 제 1 절연 기판(210) 내에 전자 소자 칩(280)을 매립시키기 위한 수용 홈(260)을 용이하게 형성시키기 위함이다.
상기 제 1 절연 기판(210)과 제 2 절연 기판(240)을 뒤집은 이후에는 상기 제 1 절연 기판(210)에 전자 소자 칩(280)을 수용할 수 있는 수용 홈(260)을 형성한다.
상기 수용 홈(260)은 Depth-Controlled Drill 공법을 이용하여 형성될 수 있으며, 상기 제 1 절연 기판(210)에 원하는 깊이와 사이즈로 형성될 수 있다.
바람직하게, 상기 수용 홈(260)은 상기 제 1 절연 기판(210)의 제 1 면과 상기 제 1면에 대향되는 제 2 면을 관통하며 형성될 수 있다.
보다 바람직하게, 상기 수용 홈(260)은 상기 제 1 절연 기판(210)의 제 1면과 제 2 면을 관통하는 제 1 수용 홈(262)과, 상기 제 2 절연 기판(210) 제 1 면의 일부에 형성된 제 2 수용 홈(264)을 포함할 수 있다.
이때, 상기 제 1 수용 홈(262)은 전자 소자 칩(280)의 높이에 대응되는 두께를 갖도록 형성될 수 있다. 이에 따라, 상기 제 1 절연 기판(210)은 상기 전자 소자 칩(280)의 높이에 대응되는 두께를 가질 수 있다.
또한, 상기 제 2 수용 홈(264)은 상기 전자 소자 칩(280)을 실장하기 위해 형성되는 접착 페이스트(270)의 도포 높이에 대응되는 높이를 가지며 형성될 수 있다. 다시 말해서, 상기 제 1 수용 홈(262)은 상기 전자 소자 칩(280)이 수용될 수 있는 수용 공간을 제공하기 위해 형성되며, 상기 제 2 수용 홈(262)은 상기 전자 소자 칩(280)의 안착을 위한 접착 페이스트(270)의 형성 공간을 제공하기 위해 형성된다.
또한, 상기 제 1 절연 기판(210)의 제 1면에 형성된 제 1 회로 패턴(225)은 상기 수용 홈(260)의 형성 영역 부분에는 형성되지 않으며, 이에 따라 상기 제 2 수용 홈(262)은 상기 제 1 절연 기판(210)의 제 1 면, 다시 말해서, 상기 제 1 회로 패턴(225)이 형성된 위치에 대응되게 형성될 수 있다. 즉, 상기 제 1 절연 기판(210)의 제 1 면에 형성된 제 1 회로 패턴(225)과 상기 제 2 수용 홈(264)은 동일 평면상에 형성되며, 동일한 높이나 두께를 가지며 형성될 수 있다.
상기 수용 홈(260)의 높이나 사이즈는 상기 드릴 공정 수행시, 상기 전자 소자 칩(280)의 높이를 고려하여 결정하는 것이 바람직하다.
또한, 상기 삽입 홈(260)이 형성되면, 상기 삽입 홈(260) 형성 시 생기는 스미어를 제거하는 디스미어 공정을 더 수행할 수도 있다.
다음으로, 도 7을 참조하면 상기 형성된 수용 홈(260)에 접착 페이스트(270)를 도포한다.
바람직하게는, 상기 형성된 수용 홈(260) 중 제 2 수용 홈(264)에만 선택적으로 상기 접착 페이스트(270)를 도포한다.
이때, 상기 도포 되는 접착 페이스트(270)는 전기 도통을 위한 전도성 물질로 이루어질 수 있으며, 바람직하게는 구리, 은, 금, 알루미늄, 탄소나노튜브 및 이들의 조합으로 이루어진 군에서 선택된 전도성 물질로 이루어질 수 있다.
다음으로, 도 8을 참조하면, 상기 도포된 접착 페이스트(270) 위에 전자소자 칩(280)을 안착시킴으로써, 상기 형성된 수용 홈(260)에 상기 전자 소자 칩(280)을 실장시킨다.
상기 전자 소자 칩(280)은 능동 소자 또는 수동 소자를 포함하는 개념이며, 도시된 도면에는 칩 연결 단자(285)가 전자 소자의 측면을 둘러싸는 구조의 수동 소자가 개시되어 있지만, 칩 연결 단자가 전자 소자의 하부 면에만 선택적으로 형성된 능동 소자를 포함하는 것도 가능할 것이다.
또한, 상기 접착 페이스트(270)는 상기 전자 소자 칩(280)이 안착됨에 따라 상기 전자 소자 칩(280)의 칩 연결 단자(285)와 직접 접촉하여, 상기 전자 소자 칩(280)이 수용 홈(260) 내에 고정되도록 한다.
다음으로, 도 9를 참조하면 상기 전자 소자 칩(280)이 실장된 제 1 절연 기판(210) 위에 제 3 절연 기판(290)을 증착한다. 이때, 상기 제 3 절연 기판은 절연층과 금속층으로 이루어진 CCL로 구성될 수 있다.
바람직하게, 상기 제 3 절연 기판(290)은 다수의 층으로 적층되는 구조로 형성될 수 있으며, 구체적으로는 상기 전자 소자 칩(280)의 주변부를 둘러싸는 구조의 적어도 1 이상의 제 1 절연군과, 상기 제 1 절연군의 상부를 덮는 다른 제 2 절연군을 어라인하고, 상부에 제 3 금속층(300)을 적층하여 가열 및 가압함으로써 형성될 수 있다.
이 경우, 상기 제 1 절연군과 제 2 절연군은 반경화 상태(B-stage)로 적층하는 공정으로 구현할 수 있다.
또한, 하나의 층으로 형성하는 것도 가능하지만, 각각 여러 개의 층으로 형성되어 상술한 구조로 형성될 수 있으며, 에폭시, 페놀 수지, 프리 프레그, 폴리이미드 필름 및 ABF 필름 등이 적용되어 동일한 재질로 형성될 수 있다.
이때, 상기 제 3 절연 기판(290) 위에 형성된 제 3 금속층(300)은 열, 압력에 의한 프레스 공정 시, 레진(Resin)의 흐름과 퍼짐성을 용이하게 하는 역할도 한다.
다음으로, 도 10을 참조하면 상기 제 2 절연 기판(240) 및 제 3 절연 기판(290)에 서로 다른 두 층의 회로 패턴을 전기적으로 연결하기 위한 제 2 연결부(310)를 형성하고, 상기 제 2 연결부(310)에 의해 상기 제 1 절연 기판(210) 내부에 매립된 전자 소자 칩(280)과 전기적으로 연결되는 제 2 회로 패턴(255) 및 제 3 회로 패턴(305)을 형성한다.
이때, 상기 제 2 연결부(310)는 1층 회로 패턴과 2층 회로 패턴의 적어도 1 이상의 영역을 도통시키기 위해 형성된다. 상기 제 2 연결부(310)는 레이저 가공 등의 공정을 통해 홀 가공 후, 금속 물질을 충진하는 공정으로 상기 비아홀 내부를 충진할 수 있다. 상기 금속 물질은 Cu, Ag, Sn, Au, Ni, Pd 중 선택되는 어느 하나의 물질을 충진할 수 있으며, 상기 금속물질의 충진 방법은 구체적으로는 무전해 도금, 전해 도금, 스크린 인쇄(Screen printing), 스퍼터링(sputtering), 증발법(ecaporation), 잉크젯팅, 디스펜싱 중 어느 하나 또는 이들의 조합된 방식을 이용할 수 있다.
상기 제 2 연결부(310)가 형성되면, 상기 제 2 절연 기판(240) 및 제 3 절연 기판(290)에 제 2 회로 패턴(240)과 제 3 회로 패턴(295)을 각각 형성한다.
이때, 상기 회로 패턴은 상기 제 2 금속층(250)과 제 3 금속층(300)을 이용하여 형성할 수 있으며, 이와 다르게 별도의 금속층을 도금하여 형성할 수도 있다.
즉, 상기 제 2 절연 기판(240) 및 제 3 절연 기판(290)이 형성되면, 상기 제 2 금속층(250)과 제 3 금속층(300)을 에칭하여 제거하고, 그에 따라 여기에 도금 씨드층을 비전해 도금으로 형성할 수 있다. 그리고, 이후 상기 도금 씨드층을 씨드층으로 구리를 포함하는 합금을 전해도금하여, 상기 도금 씨드층 위에 구리 도금층을 형성한다. 또한, 상기 구리 도금층 위에 드라이 필름을 올리고, 상기 드라이 필름이 형성되면, 상기 도금 씨드층과 구리 도금층을 식각하여, 상기 제 2 회로 패턴(255)과 제 3 회로 패턴(305)을 형성할 수 있다.
마지막으로, 도 11에 도시된 바와 같이 상기 제 2 및 3 회로 패턴(255, 305) 상에 표면 회로를 보호하는 보호층(320)을 형성한다.
여기서, 상기 보호층(320)은 SR(Solder Resist), 산화물, Au 중 하나 이상을 이용하여 하나 이상의 층으로 구성될 수도 있다.
이와 같은, 본 발명에 따른 실시 예에 의하면, 패턴을 형성한 절연 기판에 단면 적층을 실시하고, 이에 Depth-controlled Drill을 이용하여 부품 실장 위치에 부품 수용 공간을 형성한 후, 페이스트를 인쇄하여 부품을 실장함으로써, 우수한 절연 기판과 부품 간의 정렬 상태를 유지할 수 있으며, 프리프레그 가공 및 캐리어 보드 사용 등으로 인한 추가 비용이 발생하지 않는다.
이상의 설명은 본 발명의 기술 사상을 예시적으로 설명한 것에 불과한 것으로서, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 다양한 수정 및 변형이 가능할 것이다. 따라서, 본 발명에 개시된 실시 예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시 예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리 범위에 포함되는 것으로 해석되어야 할 것이다.
200: 인쇄회로기판
210, 240, 290: 절연층
225, 255, 305: 회로패턴
235: 제 1 연결부
310: 제 2 연결부
270: 접착 페이스트
280: 전자 소자 칩
320: 보호층
210, 240, 290: 절연층
225, 255, 305: 회로패턴
235: 제 1 연결부
310: 제 2 연결부
270: 접착 페이스트
280: 전자 소자 칩
320: 보호층
Claims (15)
- 접착 페이스트 위에 부착된 전자 소자;
상기 전자 소자를 매립하여 수용하는 제 1 절연층;
상기 제 1 절연층의 상면 또는 하면에 형성된 제 1 회로 패턴;
상기 제 1 회로 패턴을 매립하여 수용하는 제 2 절연층;
상기 제 2 절연층의 상면 또는 하면에 형성되며, 상기 전자 소자와 전기적으로 연결되는 제 2 회로 패턴; 및
상기 전자 소자와 제 2 회로 패턴 사이에 형성되어, 상기 전자 소자와 제 2 회로 패턴을 전기적으로 연결하는 연결부를 포함하여 구성되며,
상기 접착 페이스트는 상기 제 2 절연층의 제 1 면에 형성된 삽입 홈을 매립하여 형성되는 부품 내장형 인쇄회로기판. - 제 1항에 있어서,
상기 접착 페이스트는 상기 제 1 절연층에 형성된 제 1 회로 패턴과 동일 평면상에 형성되는 부품 내장형 인쇄회로기판. - 삭제
- 제 1항에 있어서,
상기 전자 소자는 칩 연결 단자를 구비하는 부품 내장형 인쇄회로기판. - 제 4항에 있어서,
상기 연결부는 상기 전자 소자에 구비된 연결단자와 직접 접촉하는 부품 내장형 인쇄회로기판. - 제 1항에 있어서,
상기 접착 페이스트는 구리, 은, 금, 알루미늄, 탄소나노튜브 및 이들의 조합으로 이루어진 군에서 선택된 적어도 하나의 전도성 물질에 의해 형성되는 부품 내장형 인쇄회로기판. - 제 1항에 있어서,
상기 전자 소자는 수동 소자 및 능동 소자 중 적어도 하나를 포함하는 부품 내장형 인쇄회로기판. - 제 1항에 있어서,
상기 제 1 및 2 절연층은 각각 열경화성 수지, 열가소성 수지, 기재 보강된 열경화성 수지, 기재 보강된 열가소성 수지 또는 이들의 조합으로 이루어진 부품 내장형 인쇄회로기판. - 양면에 제 1 회로 패턴이 형성된 제 1 기판을 제공하는 단계;
상기 제 1 기판의 제 1면에 제 2 기판을 부착하는 단계;
상기 제 2 기판이 부착된 제 1 기판의 제 1 면 및 상기 제 1 면과 대향하는 제 2면을 관통하는 삽입 홈을 형성하는 단계;
상기 형성된 삽입 홈에 접착 페이스트를 도포하는 단계; 및
상기 도포된 접착 페이스트 위에 전자 부품을 부착하는 단계를 포함하며,
상기 삽입 홈은, 상기 제 1 기판의 제 1면에 접촉하는 제 2 기판의 제 1면에 형성된 삽입 홀을 더 포함하며,
상기 접착 페이스트는, 상기 제 2 기판의 제 1면에 형성된 삽입 홀을 매립하여 도포되는 부품 내장형 인쇄회로기판의 제조 방법. - 삭제
- 삭제
- 제 9항에 있어서,
상기 접착 페이스트를 도포하는 단계는
구리, 은, 금, 알루미늄 및 탄소나노튜브 중 적어도 하나의 전도성 물질을 도포하는 단계를 포함하는 부품 내장형 인쇄회로기판의 제조 방법. - 제 9항에 있어서,
상기 제 2 기판에 상기 전자 소자에 구비된 연결단자와 직접 접촉하는 연결부를 형성하는 단계가 더 포함되는 부품 내장형 인쇄회로기판의 제조 방법. - 제 13항에 있어서,
상기 제 2 기판의 제 2 면에 상기 연결부에 의해 상기 전자 소자에 구비된 연결단자와 전기적으로 연결되는 제 2 회로패턴을 형성하는 단계가 더 포함되는 부품 내장형 인쇄회로기판의 제조 방법. - 제 9항에 있어서,
상기 삽입 홈에 형성된 스미어를 제거하는 디스미어 공정을 수행하는 단계가 더 포함되는 부품 내장형 인쇄회로기판의 제조 방법.
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