KR102333084B1 - 임베디드 인쇄회로기판 및 그 제조 방법 - Google Patents

임베디드 인쇄회로기판 및 그 제조 방법 Download PDF

Info

Publication number
KR102333084B1
KR102333084B1 KR1020140177745A KR20140177745A KR102333084B1 KR 102333084 B1 KR102333084 B1 KR 102333084B1 KR 1020140177745 A KR1020140177745 A KR 1020140177745A KR 20140177745 A KR20140177745 A KR 20140177745A KR 102333084 B1 KR102333084 B1 KR 102333084B1
Authority
KR
South Korea
Prior art keywords
insulating layer
circuit board
printed circuit
circuit pattern
embedded printed
Prior art date
Application number
KR1020140177745A
Other languages
English (en)
Other versions
KR20160070588A (ko
Inventor
이창보
김도완
Original Assignee
삼성전기주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전기주식회사 filed Critical 삼성전기주식회사
Priority to KR1020140177745A priority Critical patent/KR102333084B1/ko
Priority to US14/948,845 priority patent/US20160174381A1/en
Publication of KR20160070588A publication Critical patent/KR20160070588A/ko
Application granted granted Critical
Publication of KR102333084B1 publication Critical patent/KR102333084B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H05K3/4644—Manufacturing multilayer circuits by building the multilayer layer by layer, i.e. build-up multilayer circuits
    • H05K3/4682—Manufacture of core-less build-up multilayer circuits on a temporary carrier or on a metal foil
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/18—Printed circuits structurally associated with non-printed electric components
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/18—Printed circuits structurally associated with non-printed electric components
    • H05K1/182—Printed circuits structurally associated with non-printed electric components associated with components mounted in the printed circuit board, e.g. insert mounted components [IMC]
    • H05K1/185—Components encapsulated in the insulating substrate of the printed circuit or incorporated in internal layers of a multilayer circuit
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H05K3/4602—Manufacturing multilayer circuits characterized by a special circuit board as base or central core whereon additional circuit layers are built or additional circuit boards are laminated
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04105—Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/25—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of a plurality of high density interconnect connectors
    • H01L2224/251—Disposition
    • H01L2224/2518—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73267—Layer and HDI connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/921—Connecting a surface with connectors of different types
    • H01L2224/9212—Sequential connecting processes
    • H01L2224/92142—Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92144—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a build-up interconnect
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1515—Shape
    • H01L2924/15153—Shape the die mounting substrate comprising a recess for hosting the device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress
    • H01L2924/3511—Warping
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/11—Printed elements for providing electric connections to or between printed circuits
    • H05K1/115—Via connections; Lands around holes or via connections
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09209—Shape and layout details of conductors
    • H05K2201/095—Conductive through-holes or vias
    • H05K2201/096—Vertically aligned vias, holes or stacked vias
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/15—Position of the PCB during processing
    • H05K2203/1536—Temporarily stacked PCBs
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/0097—Processing two or more printed circuits simultaneously, e.g. made from a common substrate, or temporarily stacked circuit boards
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H05K3/4688—Composite multilayer circuits, i.e. comprising insulating layers having different properties
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H05K3/4697—Manufacturing multilayer circuits having cavities, e.g. for mounting components

Abstract

본 발명의 실시예에 의한 임베디드 인쇄회로기판은, 제1 비아 및 캐비티가 형성되고 감광성 물질로 형성된 제1 절연층; 적어도 일부분이 상기 캐비티에 삽입된 전자 소자; 및 상기 제1 비아와 연결된 제2 비아를 포함하고 상기 전자 소자가 매립되도록 상기 제1 절연층에 적층된 제2 절연층을 포함하여, 인쇄회로기판의 다기능화 및 박막화가 가능하고, 제1 절연층과 제2 절연층을 관통하는 하나의 도금 관통홀(PTH)을 형성할 필요가 없어, 하나의 관통홀 형성시 관통홀과 블라인드 비아 간의 깊이 차이에 따른 관통홀 내부 보이드 발생을 방지할 수 있으며, 회로 패턴과 접착제 간의 보이드 발생을 방지할 수 있고, 절연층들을 다양한 재료 조합으로 구현할 수 있기 때문에, PCB의 전기적 특성 및 와피지(warpage) 특성을 효율적으로 향상시킬 수 있다.

Description

임베디드 인쇄회로기판 및 그 제조 방법{Embedded printed circuit board and method of manufacturing the same}
본 발명은 임베디드 인쇄회로기판 및 그 제조 방법에 관한 것이다.
최근 반도체용 인쇄회로기판(PCB: Printed Circuit Board)의 기술 경향은 미세화, 박막화 및 다기능화이다. 첫 번째로, 미세화는 반도체의 미세화 경향에 맞춰 미세 선폭, 패드 간격, 정렬 강화 등이 지속적으로 요구되는 것을 의미한다. 두 번째로, 박막화는 전자기기의 슬림화 경향에 따라가기 위하여 PCB의 두께를 얇게 하는 경향을 의미한다. 마지막으로, 다기능화는 PCB가 반도체와 메인보드 간의 전기적인 연결 역할 뿐만 아니라 PCB에 능동 소자나 수동 소자 등이 내장되어 있어 여러 역할을 수행하도록 하는 것을 의미한다.
이 모든 요구 사항을 충족시키기 위하여 다양한 PCB 구조나 다양한 공법이 개발되고 있다.
대표적인 예로서, 코어리스(coreless) PCB를 예로 들 수 있다. 코어리스 PCB는 기존의 표준적인 코어 PCB에서 코어를 없앤 PCB로서 코어 PCB 대비 비슷한 전기적인 성능을 가지면서도 두께를 얇게 할 수 있는 장점을 가지고 있다. 또한 코어리스 공법의 특성상 상대적으로 미세 회로를 구현하는 것이 용이하다.
또 다른 예로서, 능동 소자 또는 수동 소자 내장형 PCB를 생각해보면, PCB의 전기적인 연결 역할 뿐만 아니라, 파워 서플라이, 커패시터, 인덕터 등과 같은 역할을 동시에 요구하는 것을 알 수 있다.
최근 코어리스 PCB와 전자 소자 내장형 PCB 공법을 동시에 적용하여 두 공법의 장점을 동시에 살린 구조인 내장 트레이스 기판(ETS: Embedded Trace Substrate) 구조 및 내장 패시브 기판(EPS: Embedded Passive Substrate) 구조를 함께 사용하는 구조가 각광을 받고 있다.
일반적인 ETS+EPS 공법은 패턴이 형성된 기판 위에 접착제를 도포하고 접착제 위에 전자 소자를 배치하며, 전자 소자 크기 정도의 캐비티가 형성된 프리프레그를 따로 준비한 다음, 이를 상기 전자 소자가 배치된 기판 위에 적층하는 공정을 포함한다.
하지만, 이러한 공법은 다음과 같은 단점들을 가지고 있다.
(1) 전자 소자 크기 정도의 캐비티가 형성된 프리프레그를 전자 소자가 배치된 기판 위에 적층할 때, 캐비티와 전자 소자의 정렬이 다른 공정의 일반적인 정렬보다 어렵다.
(2) 상하층을 연결하기 위하여 도금 관통홀(PTH: Plated Through Hole)을 드릴링하고 블라인드 비아홀(BVH: Blind Via Hole)과 함께 도금을 해야 하는데, 이 때 PTH와 BVH 간의 깊이 차이에 따라 PTH 내부에 보이드(void) 발생이 심각할 수 있다.
(3) 접착제 도포시 동 패턴의 밀집도와 접착제의 유동성에 기인하여 보이드가 생길 가능성이 있다. 보이드는 추후 신뢰성 평가시 크랙의 원인이 된다.
(4) 프리프레그 적층시, 수지 흐름의 불확실성 때문에 다양한 내층 재료를 사용할 수 없고, 결국 와피지(warpage) 제어 요소가 한정되어 와피지 개선에 불리하다.
(5) 전자 소자의 수평 방향의 층에는 따로 동 패턴이 형성될 수 없는 공법이다.
하기의 선행기술문헌에 기재된 특허문헌은, 캐비티가 형성된 코어층, 칩을 고정하기 위한 접착층이 상부에 도포된 동박층, 접착층이 도포된 동박층 상부에 배치된 코어층의 캐비티에 실장된 칩, 캐비티와 칩 사이 및 코어층의 상부에 형성된 절연층, 절연층 상에 형성된 회로층을 포함하며, 코어층은 감광성 조성물로 형성되고, 코어 재료로 감광성 필름을 적용하여 노광, 현상 공정으로 캐비티를 형성하기 때문에, 레이저를 이용하여 캐비티를 가공하는 방법에 비해 공정 시간 및 공정 비용을 감소시킬 수 있는 임베디드 인쇄회로기판 및 이의 제조 방법을 개시하고 있다.
KR 10-1167787 B1
본 발명의 일 실시예가 해결하고자 하는 과제는, 사전에 캐비티가 형성된 프리프레그를 준비할 필요가 없고, 도금 관통홀을 형성하지 않기 때문에 도금 관통홀과 블라인드 비아 간의 깊이 차이에 따른 도금 관통홀 내부에 보이드가 발생하는 문제를 해결할 수 있으며, 접착제 도포시 회로 패턴과 접착제 간에 보이드가 발생하는 것을 방지할 수 있고, 전자 소자의 수평 방향으로 내장된 회로 패턴을 형성할 수 있으며, 절연층으로서 다양한 재료를 사용할 수 있고, PCB의 전기적 특성 및 와피지 특성을 향상시킬 수 있는 임베디드 인쇄회로기판을 제공하는 것이다.
본 발명의 일 실시예가 해결하고자 하는 다른 과제는, 사전에 캐비티가 형성된 프리프레그를 준비할 필요가 없고, 도금 관통홀을 형성하지 않기 때문에 도금 관통홀과 블라인드 비아 간의 깊이 차이에 따른 도금 관통홀 내부에 보이드가 발생하는 문제를 해결할 수 있으며, 접착제 도포시 회로 패턴과 접착제 간에 보이드가 발생하는 것을 방지할 수 있고, 전자 소자의 수평 방향으로 내장된 회로 패턴을 형성할 수 있으며, 절연층으로서 다양한 재료를 사용할 수 있고, PCB의 전기적 특성 및 와피지 특성을 향상시킬 수 있는 임베디드 인쇄회로기판의 제조 방법을 제공하는 것이다.
상기 과제를 해결하기 위한 본 발명의 일 실시예에 의한 임베디드 인쇄회로기판은, 제1 비아 및 캐비티가 형성되고 감광성 물질로 형성된 제1 절연층; 적어도 일부분이 상기 캐비티에 삽입된 전자 소자; 및 상기 제1 비아와 연결된 제2 비아를 포함하고 상기 전자 소자가 매립되도록 상기 제1 절연층에 적층된 제2 절연층을 포함한다.
상기 전자 소자는 접착제에 의해 상기 캐비티에 고정되고, 상기 접착제는 상기 제1 절연층과 상기 제2 절연층에 의해 둘러싸여 있다.
본 발명의 일 실시예에 의한 임베디드 인쇄회로기판은, 상기 제1 절연층과 상기 제2 절연층 사이에 위치하며 상기 전자 소자의 수평 방향으로 상기 제2 절연층의 하부에 형성된 내장된 회로 패턴을 더 포함한다.
또한, 본 발명의 일 실시예에 의한 임베디드 인쇄회로기판은, 상기 제1 절연층의 하부에 형성된 내장된 회로 패턴, 상기 제1 절연층의 하부에 형성된 돌출된 회로 패턴, 상기 제2 절연층의 상부에 형성된 회로 패턴, 상기 전자 소자에 연결되고 상기 제2 절연층에 형성된 제3 비아, 및 상기 전자 소자에 연결되고 상기 제1 절연층에 형성된 제4 비아를 더 포함한다.
본 발명의 일 실시예에 의한 임베디드 인쇄회로기판에 있어서, 상기 제1 비아와 상기 제2 비아는 한쪽 방향으로 테이퍼(tapered)되어 있고, 상기 제3 비아와 상기 제4 비아는 서로 다른 방향으로 테이퍼(tapered)되어 있다.
본 발명의 일 실시예에 의한 임베디드 인쇄회로기판에 있어서, 상기 캐비티는 상기 제1 절연층의 하부에 형성된 제1 회로 패턴으로부터 소정 간격 이격되어 형성되고, 상기 제1 절연층은 감광성 에폭시로 형성되고, 상기 제2 절연층은 감광성 에폭시, 프리프레그 및 ABF(Ajinomoto Build-up Film)를 포함하는 군 중에서 선택된 하나로 형성된다.
본 발명의 일 실시예에 의한 임베디드 인쇄회로기판에 의하면, 제1 절연층과 제2 절연층을 포함하는 2개의 절연층을 이용하여 전자 소자를 절연층들에 내장시키고, 전자 소자의 수평 방향으로 내장된 회로 패턴을 형성할 수 있기 때문에, 인쇄회로기판의 다기능화 및 박막화가 가능하다.
또한, 본 발명의 일 실시예에 의한 임베디드 인쇄회로기판에 의하면, 제1 절연층을 관통하는 제1 비아와 제2 절연층을 관통하는 제2 비아에 의해 제1 절연층의 회로 패턴과 제2 절연층의 회로 패턴이 연결되기 때문에, 제1 절연층과 제2 절연층을 관통하는 하나의 도금 관통홀(PTH)을 형성할 필요가 없어, 관통홀과 블라인드 비아 형성시 깊이 차이에 따라 관통홀 내부에 보이드가 발생하는 것을 방지할 수 있다.
또한, 본 발명의 일 실시예에 의한 임베디드 인쇄회로기판에 의하면, 접착제를 회로 패턴에 직접 도포하는 것이 아니라 회로 패턴으로부터 이격되어 제1 절연층에 형성된 캐비티에 접착제를 도포하기 때문에, 회로 패턴의 밀집도와 접착제의 유동성에 기인한 회로 패턴과 접착제 간의 보이드 발생을 방지할 수 있다.
또한, 본 발명의 일 실시예에 의한 임베디드 인쇄회로기판에 의하면, 절연층들을 다양한 재료 조합으로 구현할 수 있기 때문에, PCB의 전기적 특성 및 와피지(warpage) 특성을 효율적으로 향상시킬 수 있다.
본 발명의 특징 및 이점들은 첨부도면에 의거한 다음의 상세한 설명으로 더욱 명백해질 것이다.
이에 앞서, 본 명세서 및 청구범위에 사용된 용어나 단어는 통상적이고 사전적인 의미로 해석되어서는 아니되며, 발명자가 그 자신의 발명을 가장 최선의 방법으로 설명하기 위해 용어의 개념을 적절하게 정의할 수 있다는 원칙에 입각하여 본 발명의 기술적 사상에 부합되는 의미와 개념으로 해석되어야만 한다.
도 1 내지 도 15는 본 발명의 일 실시예에 의한 임베디드 인쇄회로기판의 제조 방법을 도시한 공정 단면도.
도 16 내지 도 18은 본 발명의 다른 실시예에 의한 임베디드 인쇄회로기판의 제조 방법을 도시한 공정 단면도.
도 19 내지 도 22는 본 발명의 실시예들에 의한 임베디드 인쇄회로기판을 도시한 단면도.
본 발명의 목적, 특정한 장점들 및 신규한 특징들은 첨부된 도면들과 연관되어지는 이하의 상세한 설명과 바람직한 실시예들로부터 더욱 명백해질 것이다.
이에 앞서 본 명세서 및 청구범위에 사용된 용어나 단어는 통상적이고 사전적인 의미로 해석되어서는 아니되며, 발명자가 그 자신의 발명을 가장 최선의 방법으로 설명하기 위해 용어의 개념을 적절하게 정의할 수 있는 원칙에 입각하여 본 발명의 기술적 사상에 부합되는 의미와 개념으로 해석되어야 한다.
본 명세서에서 각 도면의 구성요소들에 참조번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다.
또한, "제1", "제2", "일 면". "타 면" 등의 용어는, 하나의 구성요소를 다른 구성요소로부터 구별하기 위해 사용되는 것으로, 구성요소가 상기 용어들에 의해 제한되는 것은 아니다.
이하, 본 발명을 설명함에 있어서, 본 발명의 요지를 불필요하게 흐릴 수 있는 관련된 공지 기술에 대한 상세한 설명은 생략한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시형태를 상세히 설명하기로 한다.
임베디드 인쇄회로기판의 제조 방법
도 1 내지 도 15는 본 발명의 일 실시예에 의한 임베디드 인쇄회로기판의 제조 방법을 도시한 공정 단면도이다.
도 1에 도시된 바와 같이, 절연층(100)의 양면에 분리가능한 도금 시드층(102a, 102b)이 형성된 캐리어 기판(101)을 준비한다.
다음, 도 2에 도시된 바와 같이, 회로 형성 공정을 통해, 도금 시드층(102a, 102b)에 제1 회로 패턴(104a, 104b)을 형성한다.
다음, 도 3에 도시된 바와 같이, 제1 회로 패턴(104a, 104b)이 형성된 캐리어 기판(101)에 제1 절연층(106a, 106b)을 적층한다. 본 발명의 실시예에서, 상기 제1 절연층(106a, 106b)은 유리 직물(glass fabric)이 없는 감광성 에폭시와 같은 감광성 물질로 형성되어 있다.
다음, 도 4에 도시된 바와 같이, 노광 및 현상 공정을 통해, 상기 제1 절연층(106a, 106b)에 캐비티(110a, 110b) 및 상기 제1 절연층(106a, 106b)을 관통하는 제1 비아(112a, 112b, 도 5 참조)용 홀(108a, 108b)을 형성한다.
상기 캐비티(110a)는 상기 제1 절연층(106a)에 형성된 제1 회로 패턴(104a)으로부터 소정 간격 이격되어 형성되어 있고, 상기 캐비티(110b)는 상기 제1 절연층(106b)에 형성된 제1 회로 패턴(104b)으로부터 소정 간격 이격되어 형성되어 있다.
상기 캐비티(110a, 110b)는 추후 전자 소자(116a, 116b, 도 7 내지 도 9 참조)의 일부분이 삽입되는 공간이다. 본 발명의 일 실시예에서는 노광 및 현상 공정을 통해, 제1 절연층(106a, 106b)에 캐비티(110a, 110b)를 형성함으로써, 종래와 같이 전자 소자 크기 정도의 캐비티가 형성된 절연층을 사전에 준비하는 것을 없애고, 추후 제2 절연층(118a, 118b, 도 10 참조)의 적층시 돌출된 전자 소자(116a, 116b)의 높이를 낮춤으로써 전자 소자(116a, 116b)가 깨지는 것을 방지할 수 있다.
감광성 에폭시로 형성되어 있는 제1 절연층(106a, 106b)에 캐비티(110a, 110b) 및 상기 제1 절연층(106a, 106b)을 관통하는 제1 비아홀(108a, 108b)을 형성하면, 2단으로 현상된 구조를 얻을 수 있는데, 이는 플랫 플러그(flat plug) 현상 기술을 이용하면 구현 가능하다.
현상 약품으로서 보통 Na2CO3 1wt.%(중량 퍼센트) 수용액을 많이 쓰게 되는데, Na2CO3 함량을 높여 2wt.%, 5wt.%, 10wt.% 등을 쓰거나 용해 반응을 억제하는 Mg2+와 같은 2가 양이온을 쓰게 되면, 현상되는 속도를 느리게 하면서 공간적으로 더욱 균일한 현상이 되도록 할 수 있다.
따라서, 감광성 에폭시에 대해 노광과 현상을 반복하면, 도 4와 같이 다단으로 현상된 구조를 획득할 수 있다.
다음, 도 5에 도시된 바와 같이, 회로 형성 공정을 통해, 상기 제1 절연층(106a, 106b)에 제1 비아(112a, 112b) 및 제2 회로 패턴(113a, 113b)을 형성한다.
추후 공정에서, 상기 제2 회로 패턴(113a, 113b)의 상부에는 제2 절연층(118a, 118b)이 적층되기 때문에, 상기 제2 회로 패턴(113a, 113b)은 전자 소자(116a, 116b)의 수평 방향으로 내장된 회로 패턴이 된다.
다음, 도 6에 도시된 바와 같이, 상기 캐비티(110a)에 접착제(114a)를 도포한다.
다음, 도 7에 도시된 바와 같이, 전자 소자(116a)의 일부분을 상기 캐비티(114a)에 삽입하고, 접착제(114a)를 경화시켜, 상기 전자 소자(116a)를 상기 제1 절연층(106a)에 고정시킨다.
다음, 도 8에 도시된 바와 같이, 상기 캐비티(110b)에 접착제(114b)를 도포한다.
다음, 도 9에 도시된 바와 같이, 전자 소자(116b)의 일부분을 상기 캐비티(110b)에 삽입하고, 접착제(114b)를 경화시켜, 상기 전자 소자(116b)를 상기 제1 절연층(106b)에 고정시킨다.
본 발명의 실시예에서는 캐비티(110a, 110b)에 접착제(114a, 114b)를 도포하고, 전자 소자(116a, 116b)를 접착제(114a, 114b)를 사용하여 제1 절연층(106a, 106b)에 고정시키지만, 캐비티(110a, 110b)의 크기를 전자 소자(116a, 116b)가 삽입될 수 있을 정도로 형성하되 전자 소자(116a, 116b)의 크기와 유사하게 형성하면, 접착제를 사용하지 않고도 전자 소자(116a, 116b)를 캐비티(110a, 110b)에 고정시킬 수 있다. 이와 같이, 캐비티(110a, 110b)의 모양을 구조적으로 변경하여 형성하면, 접착제를 사용하지 않고도 전자 소자(116a, 116b)를 캐비티(110a, 110b)에 고정시킬 수 있다.
다음, 도 10에 도시된 바와 같이, 상기 전자 소자(116a, 116b)가 매립되도록 동박(120a, 120b)이 일면에 형성된 제2 절연층(118a, 118b)을 상기 제1 절연층(106a, 106b)에 적층한다.
본 발명의 실시예에서는 동박(120a, 120b)이 일면에 형성된 제2 절연층(118a, 118b)을 상기 제1 절연층(106a, 106b)에 적층하였지만, 동박(120a, 120b)이 일면에 형성되어 있지 않은 제2 절연층(118a, 118b)을 사용해도 무방하다.
상기 제2 절연층(118a, 118b)은 감광성 에폭시, 프리프레그 및 ABF(Ajinomoto Build-up Film)를 포함하는 군 중에서 선택된 하나로 형성될 수 있다.
다음, 도 11에 도시된 바와 같이, 상기 제1 절연층(106a)과 제2 절연층(118a)의 적층물(121a) 및 상기 제1 절연층(106b)과 제2 절연층(118b)의 적층물(121b)을 상기 캐리어 기판(101)의 절연층(100)으로부터 분리한다.
다음, 도 12에 도시된 바와 같이, 상기 제2 절연층(118a)을 관통하고 상기 제1 비아(112a)에 연결될 제2 비아(126a, 도 13 참조)용 홀(122a) 및 상기 전자 소자(116a)에 연결될 제3 비아(128a, 도 13 참조)용 홀(124a)을 제2 절연층(118a)에 형성하고, 상기 전자 소자(116a)에 연결될 제4 비아(130a, 도 13 참조)용 홀(125a)을 제1 절연층(106a)에 형성한다.
다음, 도 13에 도시된 바와 같이, 회로 형성 공정을 통해, 제2 블라인드 비아(126a)용 홀(122a), 제3 블라인드 비아(128a)용 홀(124a), 및 제4 블라인드 비아(130a)용 홀(125a)을 도체로 충진하고 제3 회로 패턴(미도시)을 패터닝함으로써, 상기 제2 절연층(118a)에 제2 비아(126a), 제3 비아(128a) 및 제3 회로 패턴(127)을 형성하고, 제1 절연층(106a)에 제4 비아(130a) 및 제4 회로 패턴(131a)를 형성한다.
다음, 도 14에 도시된 바와 같이, 도금 시드층(102a) 및 동박(120a)을 에칭하여 제거한다.
도 14에 도시된 임베디드 인쇄회로기판(140)에서, 제1 회로 패턴(104a)은 제1 절연층(106a)의 하부에 형성된 내장된 회로 패턴이고, 제2 회로 패턴(113a)은 제1 절연층(106a)과 제2 절연층(118a) 사이에 위치하며 제2 절연층(118a)의 하부에 형성된 내장된 회로 패턴이며, 제3 회로 패턴(127)은 제2 절연층(118a)의 상부에 형성된 회로 패턴이고, 제4 회로 패턴(131a)은 제1 절연층(106a)의 하부에 형성된 돌출된 회로 패턴이다.
다음, 도 15에 도시된 바와 같이, 상기 제1 절연층(106a), 제4 비아(128a) 및 제1 회로 패턴(104a)을 덮도록 솔더 레지스트(136)를 코팅하고, 상기 제2 절연층(118a), 제2 비아(126a), 제3 비아(128a) 및 제3 회로 패턴(미도시)을 덮도록 솔더 레지스트(134)를 코팅하여, 임베디드 인쇄회로기판(140)을 형성한다.
도 15에 도시된 임베디드 인쇄회로기판(140)에 있어서, 상기 제1 비아(112a)와 상기 제2 비아(126a)는 한쪽 방향으로 테이퍼(tapered)되어 있고, 상기 제3 비아(128a)와 상기 제4 비아(130a)는 서로 다른 방향으로 테이퍼(tapered)되어 있다. 상기에서 테이퍼된다는 의미는 직경이 점점 가늘어지는 것을 의미한다.
즉, 도 15에 도시된 임베디드 인쇄회로기판(140)에 있어서, 상기 제1 비아(112a)와 상기 제2 비아(126a)는 모두 아래쪽 방향으로 테이퍼(tapered)되어 있다.
또한, 상기 제3 비아(128a)는 아래쪽 방향으로 테이퍼되어 있고 상기 제4 비아(130a)는 위쪽 방향으로 테이퍼되어 있기 때문에, 상기 제3 비아(128a)와 상기 제4 비아(130a)는 서로 다른 방향으로 테이퍼(tapered)되어 있다.
도 16 내지 도 18은 본 발명의 다른 실시예에 의한 임베디드 인쇄회로기판의 제조 방법을 도시한 공정 단면도이다.
도 16 내지 도 18은 각각 도 13 내지 도 15의 공정단면도에 대응하는 다른 실시예를 도시한 것이다. 도 16 이전의 단계들은 도 1 내지 도 12의 단계와 동일하므로, 도면 및 관련된 설명을 생략하기로 한다.
도 12 및 도 16을 참조하면, 본 발명의 다른 실시예에 의한 임베디드 인쇄회로기판의 제조 방법에서는, 회로 형성 공정을 통해, 제2 비아(126a)용 홀(122a)과 제3 비아(128a)용 홀(124a)을 도체로 충진하고 제3 회로 패턴(미도시)을 패터닝함으로써, 상기 제2 절연층(118a)에 제2 비아(126a), 제3 비아(128a) 및 제3 회로 패턴(미도시)을 형성한다.
즉, 본 발명의 다른 실시예에 의한 임베디드 인쇄회로기판의 제조 방법에서는, 최외층 패터닝시 한쪽 층만을 도금하고 다른 층은 도금하지 않음으로써, 도금하지 않는 층, 즉 제1 절연층(106a)에는 전기 소자(116a)에 연결되는 비아를 형성하지 않는다. 따라서, 제1 절연층(106a)에는 내장된 제1 회로 패턴(104a)과 제1 비아(112a)가 존재하고, 도 15에 도시된 제4 비아(130a)는 존재하지 않는다.
다음, 도 17에 도시된 바와 같이, 도금 시드층(102a) 및 동박(120a)을 에칭하여 제거한다.
다음, 도 18에 도시된 바와 같이, 상기 제1 절연층(106a), 제4 비아(128a) 및 제1 회로 패턴(104a)을 덮도록 솔더 레지스트(144)를 코팅하고, 상기 제2 절연층(118a), 제2 비아(126a), 제3 비아(128a) 및 제3 회로 패턴(미도시)을 덮도록 솔더 레지스트(142)를 코팅하여, 임베디드 인쇄회로기판(150)을 형성한다.
임베디드 인쇄회로기판
도 19 내지 도 22는 본 발명의 실시예들에 의한 임베디드 인쇄회로기판을 도시한 단면도이다.
도 19에 도시된 본 발명의 일 실시예에 의한 임베디드 인쇄회로기판(230)은, 제1 비아(208) 및 캐비티(203)가 형성되고 감광성 물질로 형성된 제1 절연층(200), 일부분이 상기 캐비티(203)에 삽입되어 접착제(206)에 의해 고정된 전자 소자(204), 및 상기 제1 비아(208)와 연결된 제2 비아(210)를 포함하고 상기 전자 소자(204)가 매립되도록 상기 제1 절연층(200)에 적층된 제2 절연층(202)을 포함한다.
상기 접착제(206)는 상기 제1 절연층(200)과 상기 제2 절연층(202)에 의해 둘러싸여 있다.
또한, 본 발명의 일 실시예에 의한 임베디드 인쇄회로기판(230)은, 상기 제1 절연층(200)의 하부에 내장된 제1 회로 패턴(205), 상기 제2 절연층(202)의 상부에 형성된 회로 패턴(미도시), 및 상기 제1 절연층(200)과 상기 제2 절연층(202) 사이에 위치하며 상기 전자 소자(204)의 수평 방향으로 상기 제2 절연층(202)의 하부에 내장된 제2 회로 패턴(213)을 더 포함한다.
또한, 본 발명의 일 실시예에 의한 임베디드 인쇄회로기판(230)은, 상기 전자 소자(204)에 연결되고 상기 제2 절연층(202)에 형성된 제3 비아(212), 상기 전자 소자(204)에 연결되고 상기 제1 절연층(200)에 형성된 제4 비아(214), 회로 패턴(215), 및 솔더 레지스트(216, 218)를 더 포함한다.
도 19에 도시된 본 발명의 일 실시예에 의한 임베디드 인쇄회로기판(230)에 있어서, 상기 제1 비아(208)와 상기 제2 비아(210)는 한쪽 방향으로 테이퍼(tapered)되어 있고, 상기 제3 비아(212)와 상기 제4 비아(214)는 서로 다른 방향으로 테이퍼(tapered)되어 있다. 상기에서 테이퍼된다는 의미는 직경이 점점 가늘어지는 것을 의미한다.
즉, 도 19에 도시된 임베디드 인쇄회로기판(230)에 있어서, 상기 제1 비아(208)와 상기 제2 비아(210)는 아래쪽 방향으로 테이퍼(tapered)되어 있다.
또한, 상기 제3 비아(212)는 아래쪽 방향으로 테이퍼되어 있고 상기 제4 비아(214)는 위쪽 방향으로 테이퍼되어 있기 때문에, 상기 제3 비아(212)와 상기 제4 비아(214)는 서로 다른 방향으로 테이퍼(tapered)되어 있다.
또한, 상기 캐비티(203)는 상기 제1 절연층(200)의 하부에 내장된 제1 회로 패턴(205)으로부터 소정 간격 이격되어 형성되어 있다.
또한, 상기 제1 절연층(200)은 감광성 에폭시와 같은 감광성 물질로 형성되어 있고, 상기 제2 절연층(202)은 프리프레그 또는 ABF(Ajinomoto Build-up Film)로 이루어져 있다.
본 발명의 일 실시예에 의한 임베디드 인쇄회로기판(230)에 의하면, 제1 절연층(200)과 제2 절연층(202)을 포함하는 2개의 절연층을 이용하여 전자 소자(204)가 절연층들(200, 202)에 내장되고, 전자 소자(204)의 수평 방향으로 회로 패턴(213)이 내장되어 있기 때문에, 임베디드 인쇄회로기판의 다기능화 및 박막화가 가능하다.
또한, 본 발명의 일 실시예에 의한 임베디드 인쇄회로기판(230)에 의하면, 제1 절연층(200)을 관통하는 제1 비아(208)와 제2 절연층(202)을 관통하는 제2 비아(210)에 의해 제1 절연층(200)의 제1 회로 패턴(205)과 제2 절연층(202)의 회로 패턴(미도시)이 연결되기 때문에, 제1 절연층(200)과 제2 절연층(202)을 관통하는 하나의 도금 관통홀(PTH)을 형성할 필요가 없어, 하나의 관통홀 형성시 깊이 차이에 따른 관통홀 내부 보이드 발생을 방지할 수 있다.
또한, 본 발명의 일 실시예에 의한 임베디드 인쇄회로기판(230)에 의하면, 접착제(206)를 회로 패턴(205)에 직접 도포하는 것이 아니라 회로 패턴(205)과 이격되어 제1 절연층(200)에 형성된 캐비티(203)에 접착제(206)를 도포하기 때문에, 회로 패턴(205)의 밀집도와 접착제(206)의 유동성에 기인한 회로 패턴(205)과 접착제(206) 간의 보이드 발생을 방지할 수 있다.
또한, 본 발명의 일 실시예에 의한 임베디드 인쇄회로기판(230)에 의하면, 절연층들을 다양한 재료 조합으로 구현할 수 있기 때문에, PCB의 전기적 특성 및 와피지(warpage) 특성을 향상시킬 수 있다.
도 20에 도시된 본 발명의 다른 실시예에 의한 임베디드 인쇄회로기판(240)은, 도 19에 도시된 임베디드 인쇄회로기판(230)과 유사하지만, 도 19에 도시된 임베디드 인쇄회로기판(230)과는 달리, 제1 절연층(200)에는 전기 소자(204)에 연결되는 비아가 존재하지 않는다. 따라서, 제1 절연층(200)에는 내장된 제1 회로 패턴(205)과 제1 비아(208)가 존재하고, 도 19에 도시된 제4 비아(214)는 존재하지 않는다.
도 21에 도시된 본 발명의 또 다른 실시예에 의한 임베디드 인쇄회로기판(250)은, 도 19에 도시된 임베디드 인쇄회로기판(230)과 유사하지만, 도 19에 도시된 임베디드 인쇄회로기판(230)과는 달리, 제2 절연층(207)이 제1 절연층(200)의 재질과 동일한 재질인 감광성 에폭시와 같은 감광성 물질로 형성되어 있다.
도 22에 도시된 본 발명의 다른 실시예에 의한 임베디드 인쇄회로기판(260)은, 도 20에 도시된 임베디드 인쇄회로기판(240)과 유사하지만, 도 20에 도시된 임베디드 인쇄회로기판(240)과는 달리, 제2 절연층(207)이 제1 절연층(200)의 재질과 동일한 재질인 감광성 에폭시와 같은 감광성 물질로 형성되어 있다.
이상 본 발명을 구체적인 실시예를 통하여 상세하게 설명하였으나, 이는 본 발명을 구체적으로 설명하기 위한 것으로, 본 발명은 이에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당 분야의 통상의 지식을 가진 자에 의해 그 변형이나 개량이 가능함은 명백하다고 할 것이다.
본 발명의 단순한 변형 내지 변경은 모두 본 발명의 영역에 속하는 것으로, 본 발명의 구체적인 보호 범위는 첨부된 특허청구범위에 의하여 명확해질 것이다.
100 : 절연층 101 : 캐리어 기판
102a, 102b : 도금 시드층 104a, 104b, 205 : 제1 회로 패턴
106a, 106b, 200 : 제1 절연층 108a, 108b : 제1 비아용 홀
110a, 110b, 203 : 캐비티 112a, 112b, 208 : 제1 비아
113a, 113b, 213 : 제2 회로 패턴 114a, 114b, 206 : 접착제
116a, 116b, 204 : 전자 소자 118a, 118b, 202, 207 : 제2 절연층
120a, 120b : 동박
121a, 121b : 제1 절연층과 제2 절연층의 적층물
122a : 제2 비아용 홀 124a : 제3 비아용 홀
125a, 220 : 제4 비아용 홀 126a, 210 : 제2 비아
127 : 제3 회로 패턴 128a, 212 : 제3 비아
130a, 214 : 제4 비아 131a : 제4 회로 패턴
140, 150, 230, 240, 250, 260 : 임베디드 인쇄회로기판
134, 136, 142, 144, 216, 218 : 솔더 레지스트

Claims (19)

  1. 감광성 물질을 포함하는 제1 절연층;
    상기 제1 절연층에 매립된 제1 회로패턴;
    상기 제1 절연층 내부의, 상기 제1 회로패턴 상에 형성된 캐비티;
    적어도 일부분이 상기 캐비티에 삽입되며, 적층 방향에서 상기 제1 회로패턴의 적어도 일부와 중첩되는 전자 소자; 및
    상기 전자 소자가 매립되도록 상기 제1 절연층에 적층된 제2 절연층; 을 포함하는 임베디드 인쇄회로기판.
  2. 청구항 1에 있어서,
    상기 전자 소자는 접착제에 의해 상기 캐비티에 고정되는 임베디드 인쇄회로기판.
  3. 청구항 2에 있어서,
    상기 접착제는 상기 제1 절연층과 상기 제2 절연층에 의해 둘러싸여 있는 임베디드 인쇄회로기판.
  4. 청구항 1에 있어서,
    상기 제1 절연층과 상기 제2 절연층 사이에 위치하며 상기 제2 절연층의 하부에 형성되는 내장된 회로 패턴을 더 포함하는 임베디드 인쇄회로기판.
  5. 청구항 1에 있어서,
    상기 제1 절연층에 형성된 제1 비아; 및
    상기 제1 비아와 연결되며, 상기 제2 절연층에 형성된 제2 비아; 를 더 포함하는 임베디드 인쇄회로기판.
  6. 청구항 5에 있어서,
    상기 제1 절연층의 하부에 형성된 돌출된 회로 패턴을 더 포함하는 임베디드 인쇄회로기판.
  7. 청구항 6에 있어서,
    상기 제2 절연층의 상부에 형성된 회로 패턴을 더 포함하는 임베디드 인쇄회로기판.
  8. 청구항 5에 있어서,
    상기 전자 소자에 연결되고 상기 제2 절연층에 형성된 제3 비아; 및
    상기 전자 소자에 연결되고 상기 제1 절연층에 형성된 제4 비아를 더 포함하는 임베디드 인쇄회로기판.
  9. 청구항 8에 있어서,
    상기 제1 비아와 상기 제2 비아는 한쪽 방향으로 테이퍼(tapered)되어 있고,
    상기 제3 비아와 상기 제4 비아는 서로 다른 방향으로 테이퍼(tapered)되어 있는 임베디드 인쇄회로기판.
  10. 청구항 1에 있어서,
    상기 캐비티는 상기 제1 절연층에 매립된 제1 회로 패턴으로부터 적층 방향을 따라 소정 간격 이격되어 형성된 임베디드 인쇄회로기판.
  11. 청구항 1에 있어서,
    상기 제1 절연층은 감광성 에폭시로 형성되고, 상기 제2 절연층은 감광성 에폭시, 프리프레그 및 ABF(Ajinomoto Build-up Film)를 포함하는 군 중에서 선택된 하나로 형성된 임베디드 인쇄회로기판.
  12. (A) 감광성 물질로 형성되며, 하부에 회로 패턴이 내장된 제1 절연층에 캐비티를 형성하는 단계;
    (B) 상기 제1 절연층을 관통하는 제1 비아를 형성하는 단계;
    (C) 적층 방향에서 상기 제1 회로패턴의 적어도 일부와 중첩되도록, 전자 소자의 적어도 일부분을 상기 캐비티에 삽입하는 단계;
    (D) 상기 전자 소자가 매립되도록 상기 제1 절연층에 제2 절연층을 적층하는 단계; 및
    (E) 상기 제1 비아와 연결되며 상기 제2 절연층을 관통하는 제2 비아를 형성하는 단계를 포함하며,
    상기 캐비티는 상기 제1 절연층의 상기 회로 패턴 상부에 형성되는 임베디드 인쇄회로기판의 제조 방법.
  13. 청구항 12에 있어서,
    상기 캐비티는 노광 및 현상 공정을 통해 형성되는 임베디드 인쇄회로기판의 제조 방법.
  14. 청구항 13에 있어서,
    상기 단계 (B)는, 상기 제1 절연층의 상부에 회로 패턴을 형성하는 단계를 더 포함하는 임베디드 인쇄회로기판의 제조 방법.
  15. 청구항 14에 있어서,
    상기 단계 (E) 이후에, 상기 제1 절연층의 하부에 돌출된 회로 패턴을 형성하고, 상기 제2 절연층의 상부에 회로 패턴을 형성하는 단계를 더 포함하는 임베디드 인쇄회로기판의 제조 방법.
  16. 청구항 12에 있어서,
    상기 단계 (E)는, 상기 전자 소자에 연결되는 제3 비아를 상기 제2 절연층에 형성하고, 상기 전자 소자에 연결되는 제4 비아를 상기 제1 절연층에 형성하는 단계를 더 포함하는 임베디드 인쇄회로기판의 제조 방법.
  17. 청구항 16에 있어서,
    상기 제1 비아와 상기 제2 비아는 한쪽 방향으로 테이퍼(tapered)되어 있고,
    상기 제3 비아와 상기 제4 비아는 서로 다른 방향으로 테이퍼(tapered)되어 있는 임베디드 인쇄회로기판의 제조 방법.
  18. 청구항 12에 있어서,
    상기 제1 절연층은 감광성 에폭시로 형성되고, 상기 제2 절연층은 감광성 에폭시, 프리프레그 및 ABF(Ajinomoto Build-up Film)를 포함하는 군 중에서 선택된 하나로 형성된 임베디드 인쇄회로기판의 제조 방법.
  19. (A) 일면 또는 양면에 제1 회로 패턴이 형성된 캐리어 기판에, 감광성 물질로 형성되며 상기 제1 회로 패턴을 매립하는 제1 절연층을 적층하는 단계;
    (B) 상기 제1 절연층에 캐비티, 제1 비아 및 제2 회로 패턴을 형성하는 단계;
    (C) 적층 방향에서 상기 제1 회로패턴의 적어도 일부와 중첩되도록, 전자 소자의 적어도 일부분을 상기 캐비티에 삽입하는 단계;
    (D) 상기 전자 소자가 매립되도록 상기 제1 절연층에 제2 절연층을 적층하는 단계;
    (E) 상기 제1 절연층 및 제2 절연층을 포함하는 적층물을 상기 캐리어 기판으로부터 분리하는 단계;
    (F) 상기 제2 절연층에 상기 제1 비아에 연결될 제2 비아 및 상기 전자 소자에 연결될 제3 비아를 형성하는 단계; 및
    (G) 상기 제1 절연층에 상기 전자 소자의 적어도 일부를 노출시키는 제4 비아용 홀을 형성하는 단계; 를 포함하는 임베디드 인쇄회로기판의 제조 방법.
KR1020140177745A 2014-12-10 2014-12-10 임베디드 인쇄회로기판 및 그 제조 방법 KR102333084B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020140177745A KR102333084B1 (ko) 2014-12-10 2014-12-10 임베디드 인쇄회로기판 및 그 제조 방법
US14/948,845 US20160174381A1 (en) 2014-12-10 2015-11-23 Embedded printed circuit board and method of manufacturing the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020140177745A KR102333084B1 (ko) 2014-12-10 2014-12-10 임베디드 인쇄회로기판 및 그 제조 방법

Publications (2)

Publication Number Publication Date
KR20160070588A KR20160070588A (ko) 2016-06-20
KR102333084B1 true KR102333084B1 (ko) 2021-12-01

Family

ID=56112560

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020140177745A KR102333084B1 (ko) 2014-12-10 2014-12-10 임베디드 인쇄회로기판 및 그 제조 방법

Country Status (2)

Country Link
US (1) US20160174381A1 (ko)
KR (1) KR102333084B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102447478B1 (ko) 2022-08-08 2022-09-26 와이엠티 주식회사 임베디드 트레이스 기판 공법용 전기동 도금 첨가제 및 그 제조방법

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI411073B (zh) * 2010-08-13 2013-10-01 Unimicron Technology Corp 嵌埋被動元件之封裝基板及其製法
DE102015104641A1 (de) * 2015-03-26 2016-09-29 At & S Austria Technologie & Systemtechnik Ag Träger mit passiver Kühlfunktion für ein Halbleiterbauelement
KR102425754B1 (ko) * 2017-05-24 2022-07-28 삼성전기주식회사 전자부품 내장 인쇄회로기판
US10206286B2 (en) * 2017-06-26 2019-02-12 Infineon Technologies Austria Ag Embedding into printed circuit board with drilling
US10636742B2 (en) 2017-09-28 2020-04-28 Dialog Semiconductor (US) Limited Very thin embedded trace substrate-system in package (SIP)
CN109637981B (zh) * 2018-11-20 2021-10-12 奥特斯科技(重庆)有限公司 制造部件承载件的方法、部件承载件以及半制成产品
US10629507B1 (en) 2018-11-23 2020-04-21 Dialog Semiconductor (Uk) Limited System in package (SIP)
US11075167B2 (en) 2019-02-01 2021-07-27 Dialog Semiconductor (Uk) Limited Pillared cavity down MIS-SIP
CN112201652A (zh) * 2019-07-07 2021-01-08 深南电路股份有限公司 线路板及其制作方法
US11251132B1 (en) 2019-08-08 2022-02-15 Dialog Semiconductor (Uk) Limited Integrated type MIS substrate for thin double side SIP package
EP4181636A4 (en) 2020-07-07 2024-02-28 Shennan Circuits Co Ltd PRINTED CIRCUIT BOARD AND METHOD FOR MANUFACTURING SAME
US11437247B2 (en) * 2020-07-20 2022-09-06 Advanced Semiconductor Engineering, Inc. Semiconductor package structure and method for manufacturing the same
KR20220013703A (ko) * 2020-07-27 2022-02-04 삼성전기주식회사 전자부품 내장기판
KR20220033234A (ko) * 2020-09-09 2022-03-16 삼성전기주식회사 인쇄회로기판 및 전자부품 내장기판
KR20220086924A (ko) * 2020-12-17 2022-06-24 삼성전기주식회사 인쇄회로기판
US11621218B1 (en) 2021-04-30 2023-04-04 Dialog Semiconductor (Uk) Limited Single side modular 3D stack up SiP with mold cavity

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009200189A (ja) * 2008-02-21 2009-09-03 Canon Inc 電子部品搭載型半導体チップ

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8901724B2 (en) * 2009-12-29 2014-12-02 Intel Corporation Semiconductor package with embedded die and its methods of fabrication
KR101167787B1 (ko) 2010-09-14 2012-07-25 삼성전기주식회사 임베디드 인쇄회로기판 및 이의 제조 방법
KR101231286B1 (ko) * 2011-06-01 2013-02-07 엘지이노텍 주식회사 부품 내장형 인쇄회로기판 및 그 제조 방법

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009200189A (ja) * 2008-02-21 2009-09-03 Canon Inc 電子部品搭載型半導体チップ

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102447478B1 (ko) 2022-08-08 2022-09-26 와이엠티 주식회사 임베디드 트레이스 기판 공법용 전기동 도금 첨가제 및 그 제조방법

Also Published As

Publication number Publication date
US20160174381A1 (en) 2016-06-16
KR20160070588A (ko) 2016-06-20

Similar Documents

Publication Publication Date Title
KR102333084B1 (ko) 임베디드 인쇄회로기판 및 그 제조 방법
JP6711509B2 (ja) プリント回路基板、半導体パッケージ及びその製造方法
US20140251656A1 (en) Wiring board and method for manufacturing the same
US9723728B2 (en) Wiring board with built-in electronic component and method for manufacturing the same
JP5908003B2 (ja) 印刷回路基板及び印刷回路基板の製造方法
KR20150146287A (ko) 인쇄회로기판 및 인쇄회로기판의 제조 방법
KR20150093032A (ko) 임베디드 기판, 인쇄회로기판 및 그 제조 방법
KR20150102504A (ko) 임베디드 기판 및 임베디드 기판의 제조 방법
KR20150006686A (ko) 반도체 패키지 및 그 제조 방법
KR20130032529A (ko) 인쇄회로기판 및 그 제조방법
KR20160080526A (ko) 인쇄회로기판 및 그 제조방법
KR102356809B1 (ko) 인쇄회로기판 및 그 제조방법
KR102211741B1 (ko) 인쇄회로기판 및 인쇄회로기판의 제조 방법
KR20180013017A (ko) 인쇄회로기판
KR101987378B1 (ko) 인쇄회로기판의 제조 방법
KR102281458B1 (ko) 소자 내장형 인쇄회로기판, 반도체 패키지 및 그 제조방법
KR101397303B1 (ko) 인쇄회로기판 및 인쇄회로기판 제조 방법
KR100894180B1 (ko) 인쇄회로기판 제조방법
KR101171100B1 (ko) 회로기판 제조방법
JP2014072311A (ja) 多層配線基板及びその製造方法
KR101009118B1 (ko) 랜드리스 인쇄회로기판의 제조방법
KR20170087765A (ko) 인쇄회로기판
KR102268385B1 (ko) 인쇄회로기판 및 인쇄회로기판의 제조 방법
KR101770895B1 (ko) 미세 비아를 구현한 회로기판의 제조방법
US20120298412A1 (en) Printed circuit board and method of manufacturing the same

Legal Events

Date Code Title Description
E902 Notification of reason for refusal
E90F Notification of reason for final refusal
E701 Decision to grant or registration of patent right