KR102268385B1 - 인쇄회로기판 및 인쇄회로기판의 제조 방법 - Google Patents

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Abstract

본 발명은 인쇄회로기판 및 인쇄회로기판의 제조 방법에 관한 것이다. 본 발명의 실시 예에 따른 인쇄회로기판은 비아홀이 형성된 절연층, 비아홀 내부에 형성된 비아, 절연층의 하부에 형성되어 비아와 전기적으로 연결되는 제1 회로 패턴 및 절연층의 상부에 형성되어 비아와 접합되는 제2 회로 패턴을 포함하며, 비아는 비아홀보다 작은 직경을 갖도록 형성된다.

Description

인쇄회로기판 및 인쇄회로기판의 제조 방법{PRINTED CIRCUIT BOARD AND METHOD OF MANUFACTURING THE SAME}
본 발명은 인쇄회로기판 및 인쇄회로기판의 제조 방법에 관한 것이다.
일반적으로, 인쇄회로기판은 각종 열경화성 합성수지로 이루어진 보드의 일면 또는 양면에 동박으로 배선한 후 보드 상에 IC 또는 전자부품들을 배치 고정하고 이들 간의 전기적 배선을 구현하여 절연체로 코팅한 것이다. 최근, 전자산업의 발달에 전자 부품의 고기능화, 경박단소화에 대한 요구가 급증하고 있고, 이러한 전자부품을 탑재하는 인쇄회로기판 또한 고밀도 배선화 및 박판이 요구되고 있다. 또한, 최근 전자 제품의 경박 단소화되는 추세가 가속화됨에 따라, 다층 인쇄회로기판(Multi-layer printed circuit board)에서 구현한 전층홀(Plated through hole) 가공 방식이 아닌 필요한 회로층만 연결하여 최소의 회로층간 접합을 구현하는 빌드업(build-up) 방식을 적용한 인쇄회로기판의 생산이 증가하고 있다. 빌드업 방식을 적용한 인쇄회로기판에 형성되는 비아는 스태거형 비아(Staggered type via), O-링형 비아(O-ring type via) 및 스택형 비아(Stack type via) 등이 있다.
미국 등록특허 제7485411호
본 발명의 일 측면은 높은 밀집도의 회로 형성이 가능한 인쇄회로기판 및 인쇄회로기판의 제조 방법을 제공하는 데 있다.
본 발명의 일 실시 예에 따르면, 비아홀이 형성된 절연층, 비아홀 내부에 형성된 비아, 절연층의 하부에 형성되어 비아와 전기적으로 연결되는 제1 회로 패턴 및 절연층의 상부에 형성되어 비아와 접합되는 제2 회로 패턴을 포함하며, 비아는 비아홀보다 작은 직경을 갖도록 형성된 인쇄회로기판이 제공된다.
제2 회로 패턴은 비아홀보다 작은 직경을 갖도록 형성된다.
제1 회로 패턴은 비아홀보다 작은 직경을 갖도록 형성된다.
비아홀 내부에 다수개의 비아가 서로 이격되도록 형성된다.
본 발명의 다른 실시 예에 따르면, 비아 랜드가 형성된 제1 절연층 상부에 제2 절연층을 형성하는 단계, 제2 절연층에 비아 랜드를 노출하는 비아홀을 형성하는 단계, 제2 절연층 상부에 비아홀의 일부와 회로 패턴이 형성될 영역을 노출하는 개구부가 패터닝된 도금 레지스트를 형성하는 단계 및 도금 레지스트의 개구부에 도금을 수행하여 비아홀 내부에 비아를 형성하고 제2 절연층의 상부에 회로 패턴을 형성하는 단계를 포함하는 인쇄회로기판의 제조 방법이 제공된다.
도금 레지스트를 형성하는 단계에서,
도금 레지스트는 개구부가 비아홀보다 작은 직경을 갖도록 패터닝된다.
본 발명의 또 다른 실시 예에 따르면, 절연층에 비아홀을 형성하는 단계, 절연층의 상부 및 하부에 비아홀의 일부와 회로 패턴이 형성될 영역을 노출하는 개구부가 패터닝된 도금 레지스트를 형성하는 단계 및 도금 레지스트의 개구부에 도금을 수행하여 비아홀 내부에 비아를 형성하고 절연층의 상부 및 하부에 회로 패턴을 형성하는 단계를 포함하는 인쇄회로기판의 제조 방법이 제공된다.
도금 레지스트를 형성하는 단계에서, 도금 레지스트는 개구부가 비아홀보다 작은 직경을 갖도록 패터닝된다.
본 발명의 특징 및 이점들은 첨부도면에 의거한 다음의 상세한 설명으로 더욱 명백해질 것이다.
이에 앞서 본 명세서 및 청구범위에 사용된 용어나 단어는 통상적이고 사전적인 의미로 해석되어서는 아니되며, 발명자가 그 자신의 발명을 가장 최선의 방법으로 설명하기 위해 용어의 개념을 적절하게 정의할 수 있다는 원칙에 입각하여 본 발명의 기술적 사상에 부합되는 의미와 개념으로 해석되어야만 한다.
도 1은 본 발명의 제1 실시 예에 따른 인쇄회로기판을 나타낸 예시도이다.
도 2 내지 도 10은 본 발명의 제1 실시 예에 따른 인쇄회로기판의 제조 방법을 나타낸 예시도이다.
도 11은 본 발명의 제2 실시 예에 따른 인쇄회로기판을 나타낸 예시도이다.
도 12 내지 도 18은 본 발명의 제2 실시 예에 따른 인쇄회로기판의 제조 방법을 나타낸 예시도이다
본 발명의 목적, 특정한 장점들 및 신규한 특징들은 첨부된 도면들과 연관되는 이하의 상세한 설명과 바람직한 실시 예들로부터 더욱 명백해질 것이다. 본 명세서에서 각 도면의 구성요소들에 참고번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다. 또한, "제1", "제2", "일면", "타면" 등의 용어는 하나의 구성요소를 다른 구성요소로부터 구별하기 위해 사용되는 것으로, 구성요소가 상기 용어들에 의해 제한되는 것은 아니다. 이하, 본 발명을 설명함에 있어서, 본 발명의 요지를 불필요하게 흐릴 수 있는 관련된 공지 기술에 대한 상세한 설명은 생략한다.
이하, 첨부된 도면을 참고하여 본 발명의 바람직한 실시형태를 상세히 설명하기로 한다.
도 1은 본 발명의 제1 실시 예에 따른 인쇄회로기판을 나타낸 예시도이다.
도 1을 참조하면, 제1 실시 예에 따른 인쇄회로기판(100)은 절연층, 비아 랜드(121), 비아(122), 제1 회로 패턴(131) 및 제2 회로 패턴(132)을 포함한다.
본 발명의 실시 예에 따른 절연층은 제1 절연층(111)과 제2 절연층(112)으로 구분된다.
본 발명의 실시 예에 따르면, 제1 절연층(111)과 제2 절연층(112)은 통상적으로 층간 절연소재로 사용되는 복합 고분자 수지로 형성된다. 예를 들어, 제1 절연층(111)과 제2 절연층(112)은 프리프레그, ABF(Ajinomoto Build up Film) 및 FR-4, BT(Bismaleimide Triazine) 등의 에폭시계 수지로 형성될 수 있다.
본 발명의 실시 예에 따르면, 제2 절연층(112)에는 비아홀(115)이 형성된다. 본 발명의 실시 예에 따른 비아홀(115)은 제2 절연층(112)을 관통하도록 형성된다.
도 1에는 미도시 되었지만, 제1 절연층(111)은 한 층 이상의 회로 패턴과 비아가 더 형성되는 것도 가능하다.
본 발명의 실시 예에 따르면, 비아 랜드(121)는 제1 절연층(111) 상부에 형성된다. 또한, 비아 랜드(121)는 비아홀(115) 하부에 위치하도록 형성된다. 본 발명의 실시 예에 따르면, 비아 랜드(121)는 회로 기판 분야에서 사용되는 전도성 물질로 형성된다. 예를 들어, 비아 랜드(121)는 구리로 형성된다.
도 1에 도시된 바에 따르면, 비아 랜드(121)는 제1 회로 패턴(131)과 접합된다. 본 발명의 실시 예에 따른 제1 회로 패턴(131)은 제1 절연층(111)의 상부에 형성된다. 또한, 제1 회로 패턴(131)은 비아 랜드(121)의 측면과 접합되어 서로 전기적으로 연결된다. 본 발명의 실시 예에 따른 제1 회로 패턴(131)은 회로 기판 분야에서 사용되는 전도성 금속으로 형성된다. 예를 들어, 제1 회로 패턴(131)은 구리로 형성된다. 본 발명의 실시 예에서, 비아 랜드(121)와 접합된 제1 회로 패턴(131)을 예시로 설명하였으나 본 발명의 인쇄회로기판(100)의 구조가 이에 한정되는 것은 아니다. 즉, 비아 랜드(121)와 접합되는 제1 회로 패턴(131)이 반드시 형성되어야 하는 것은 아니다. 제1 회로 패턴(131)의 형성 여부, 형성되는 위치, 구조 등은 당업자의 선택에 따라 선택 및 변경 가능하다.
본 발명의 실시 예에 따르면, 비아(122)는 제2 절연층(112)에 형성된 비아홀(115)에 형성된다.
본 발명의 실시 예에 따르면, 비아(122)는 비아홀(115)보다 작은 직경을 갖도록 형성된다. 또한, 비아(122)의 일측면은 제2 절연층(112)과 접촉되며, 타측면은 제2 절연층(112)과 미접촉되도록 형성된다.
이와 같이 형성된 비아(122)는 제2 절연층(112)을 관통하여, 하면은 비아 랜드(121)와 접합되며 상면은 제2 회로 패턴(132)과 접합된다. 따라서, 비아(122)에 의해서 비아 랜드(121)와 제2 회로 패턴(132)이 서로 전기적으로 연결된다.
본 발명의 실시 예에 따르면, 비아(122)는 회로 기판 분야에서 사용되는 전도성 물질로 형성된다. 예를 들어, 비아(122)는 구리로 형성된다.
본 발명의 실시 예에 따르면, 제2 회로 패턴(132)은 제2 절연층(112) 상부에 형성된다. 또한, 제2 회로 패턴(132)의 일단은 비아(122)와 접합된다. 이와 같은 제2 회로 패턴(132)은 비아홀(115)보다 작은 직경을 갖도록 형성된다.
도 1에 도시된 바에 따르면, 제2 회로 패턴(132)은 비아(122)와 동일한 직경을 갖도록 형성된다. 그러나 이와 같은 구조는 예시일 뿐, 본 발명의 인쇄회로기판(100)의 구조가 이에 한정되는 것은 아니다. 즉, 제2 회로 패턴(132)과 비아(122)는 서로 상이한 직경을 갖도록 형성되는 것도 가능하다.
본 발명의 실시 예에 따르면, 제2 회로 패턴(132)은 회로 기판 분야에서 사용되는 전도성 물질로 형성된다. 예를 들어, 제2 회로 패턴(132)은 구리로 형성된다.
본 발명의 실시 예에 따른 인쇄회로기판(100)은 비아(122)와 제2 회로 패턴(132)이 비아홀(115)보다 작은 직경을 갖도록 형성된다. 따라서, 본 발명의 실시 예에 따른 인쇄회로기판(100)은 제2 회로 패턴(132)과 비아(122)가 다수개인 경우에도 제2 회로 패턴(132)이 높은 밀집도를 갖도록 형성하는 것이 가능하다.
도 2 내지 도 10은 본 발명의 제1 실시 예에 따른 인쇄회로기판의 제조 방법을 나타낸 예시도이다.
도 2를 참조하면, 우선 제1 절연층(111)에 비아 랜드(121)가 형성된다.
본 발명의 실시 예에 따르면, 제1 절연층(111)은 통상적으로 층간 절연소재로 사용되는 복합 고분자 수지로 형성된다. 예를 들어, 제1 절연층(111)은 프리프레그, ABF(Ajinomoto Build up Film) 및 FR-4, BT(Bismaleimide Triazine) 등의 에폭시계 수지로 형성될 수 있다. 또한, 도 2에는 미도시 되었지만, 제1 절연층(111) 내부에는 한 층 이상의 회로 패턴과 비아가 더 형성되는 것도 가능하다.
본 발명의 실시 예에 따르면, 제1 절연층(111)의 상부에 비아 랜드(121)가 형성된다. 본 발명의 실시 예에 따른 비아 랜드(121)는 회로 기판 분야에서 사용되는 비아 랜드를 형성하는 어떠한 방법으로도 형성될 수 있다. 또한, 비아 랜드(121)는 회로 기판 분야에서 사용되는 전도성 물질로 형성된다. 예를 들어, 비아 랜드(121)는 구리로 형성된다.
본 발명의 실시 예에 따르면, 제1 절연층(111)의 상부에는 제1 회로 패턴(131)이 형성될 수 있다. 도 2에 도시된 바와 같이 제1 회로 패턴(131)은 비아 랜드(121)의 측면에 접합되어 전기적으로 연결된다. 제1 회로 패턴(131)은 회로 기판 분야에서 사용되는 회로 패턴을 형성하는 어떠한 방법으로도 형성될 수 있다. 또한, 제1 회로 패턴(131)은 회로 기판 분야에서 사용되는 전도성 물질로 형성된다. 예를 들어, 제1 회로 패턴(131)은 구리로 형성된다.
본 발명의 실시 예에서, 제1 절연층(111)의 상부에 비아 랜드(121)와 제1 회로 패턴(131)이 모두 형성되는 것을 예시로 설명하였으나, 이에 한정되는 것은 아니다. 즉, 제1 회로 패턴(131)은 당업자의 선택에 따라 생략되는 것도 가능하다. 또한, 본 발명의 실시 예에서 비아 랜드(121)와 제1 회로 패턴(131)이 접합되도록 형성되지만, 이 역시 당업자의 선택에 따라 서로 분리되도록 형성되는 것도 가능하다.
도 3을 참조하면, 제2 절연층(112)이 형성된다.
본 발명의 실시 예에 따르면, 제1 절연층(111) 상부에 제2 절연층(112)이 형성된다.
본 발명의 실시 예에 따르면, 제2 절연층(112)은 통상적으로 층간 절연소재로 사용되는 복합 고분자 수지로 형성된다. 예를 들어, 제2 절연층(112)은 프리프레그, ABF(Ajinomoto Build up Film) 및 FR-4, BT(Bismaleimide Triazine) 등의 에폭시계 수지로 형성될 수 있다.
본 발명의 실시 예에 따른 제2 절연층(112)은 필름 타입으로 제1 절연층(111) 상부에 적층 및 가압하는 방법으로 형성될 수 있다. 또는 제2 절연층(112)은 액상 타입으로 제1 절연층(111) 상부에 도포하는 방법으로 형성될 수 있다. 이와 같이 제2 절연층(112)을 형성하는 방법은 회로 기판 분야에 공지된 어떠한 방법도 가능하다.
이와 같이 형성된 제2 절연층(112)은 비아 랜드(121)와 제1 회로 패턴(131)을 매립한다.
도 4를 참조하면, 비아홀(115)이 형성된다.
본 발명의 실시 예에 따르면, 제2 절연층(112)을 관통하는 비아홀(115)이 형성된다. 본 발명의 실시 예에 따르면, 비아홀(115)은 회로 기판 분야에서 공지된 비아홀을 형성하는 어떠한 방법으로도 형성된다. 이와 같이 형성된 비아홀(115)은 비아 랜드(121) 상부에 형성된다. 따라서, 비아 랜드(121)는 비아홀(115)에 의해서 외부로 노출된다.
도 5를 참조하면, 시드층(141)이 형성된다.
본 발명의 실시 예에 따르면, 시드층(141)은 제2 절연층(112) 상부에 형성된다. 또한, 시드층(141)은 제2 절연층(112) 표면을 따라 형성되므로, 비아홀(115) 내부에도 형성되며 비아 랜드(121)의 상부에도 형성된다.
본 발명의 실시 예에 따르면, 시드층(141)은 무전해 도금 방법으로 형성된다. 본 발명의 실시 예에 따른 시드층(141)은 회로 기판 분야에서 사용되는 전도성 물질로 형성된다. 예를 들어, 시드층(141)은 구리로 형성된다.
도 6을 참조하면, 도금 레지스트(310)가 형성된다.
본 발명의 실시 예에 따르면, 도금 레지스트(310)는 시드층(141) 상부에 형성된다. 본 발명의 실시 예에 따른 도금 레지스트(310)는 감광성 재질로 형성된다.
도 7을 참조하면, 도금 레지스트(310)에 패터닝이 수행된다.
본 발명의 실시 예에 따르면, 도금 레지스트(310)에 노광 및 현상 공정을 수행하여 개구부(311)가 형성된다. 본 발명의 실시 예에 따르면, 개구부(311)는 추후 형성될 회로 패턴(미도시)과 비아(미도시)가 형성될 영역을 외부로 노출하도록 형성한다. 즉, 도금 레지스트(310)의 개구부(311)는 비아홀(115)의 일부와 제2 절연층(112) 상부에 형성된 시드층(141)의 일부를 연속적으로 노출하도록 형성된다.
도 8을 참조하면, 전해도금이 수행된다.
본 발명의 실시 예에 따르면, 도금 레지스트(310)의 개구부(311)에 전해 도금이 수행된다. 전해 도금이 수행되면, 비아홀(115) 중 개구부(311)에 의해 노출된 부분과 시드층(141)에 도금층(151)이 형성된다. 이때, 비아홀(115)과 시드층(141)에 형성된 도금층(151)은 서로 연속되는 구조로 형성된다.
본 발명의 실시 예에 따르면, 도금층(151)은 회로 기판 분야에서 사용되는 전도성 물질로 형성된다. 예를 들어, 도금층(151)은 구리로 형성된다.
도 9를 참조하면, 도금 레지스트(도 8의 310)가 제거된다.
도 10을 참조하면, 비아(122) 및 제2 회로 패턴(132)이 형성된다.
본 발명의 실시 예에 따르면, 도금 레지스트(도 8의 310)가 제거되어 외부로 노출된 시드층(141)이 제거된다. 본 발명의 실시 예에 따르면, 시드층(141)은 회로 기판 분야에서 공지된 시드층을 제거하는 어떠한 방법으로도 제거되는 것이 가능하다.
이와 같이, 외부로 노출된 시드층(141)이 제거되어 비아(122)와 제2 회로 패턴(132)이 형성된다. 본 발명의 실시 예에 따르면, 비아(122)는 비아홀(115)의 내부에 형성된 시드층(141)과 도금층(151)을 포함한다. 또한, 제2 회로 패턴(132)은 비아홀(115)의 상부와 제2 절연층(112)의 상부에 형성된 시드층(141)과 도금층(151)을 포함한다. 따라서, 비아(122)와 제2 회로 패턴(132)이 서로 접합되어 연속되는 구조로 형성된다.
본 발명의 실시 예에 따르면, 비아(122)가 비아홀(115)의 일부에 형성되기 때문에 비아(122)가 비아홀(115)보다 작은 직경을 갖도록 형성된다. 또한, 제2 회로 패턴(132)도 비아홀(115)보다 작은 직경을 갖도록 형성된다. 따라서, 다수개의 비아(122)와 제2 회로 패턴(132)이 높은 밀집도를 갖도록 형성하는 것이 가능하다.
도 11은 본 발명의 제2 실시 예에 따른 인쇄회로기판을 나타낸 예시도이다.
도 11을 참조하면, 제2 실시 예에 따른 인쇄회로기판(200)은 절연층(110), 비아 랜드(121), 비아(125), 제1 회로 패턴(135) 및 제2 회로 패턴(136)을 포함한다.
본 발명의 실시 예에 따르면, 절연층(110)은 통상적으로 층간 절연소재로 사용되는 복합 고분자 수지로 형성된다. 예를 들어, 절연층(110)은 프리프레그, ABF(Ajinomoto Build up Film) 및 FR-4, BT(Bismaleimide Triazine) 등의 에폭시계 수지로 형성될 수 있다. 또한, 도 11에는 미도시 되었지만, 절연층(110)의 하부에 한 층 이상의 절연층과 회로 패턴을 포함하는 빌드업층이 더 형성되는 것도 가능하다.
본 발명의 실시 예에 따르면, 절연층(110)에는 비아홀(116)이 형성된다. 본 발명의 실시 예에 따르면, 비아홀(116)은 절연층(110)을 관통하도록 형성된다. 도 11에서는 비아홀(116)이 사각형으로 형성되는 것으로 도시되었지만, 비아홀(116)의 구조가 이에 한정되는 것은 아니다.
본 발명의 실시 예에 따르면, 다수개의 제1 회로 패턴(135)은 절연층(110)의 하부에 형성된다. 본 발명의 실시 예에 따르면, 제1 회로 패턴(135)은 회로 기판 분야에서 사용되는 전도성 금속으로 형성된다. 예를 들어, 제1 회로 패턴(135)은 구리로 형성된다.
본 발명의 실시 예에 따르면, 다수개의 제2 회로 패턴(136)은 절연층(110)의 상부에 형성된다. 본 발명의 실시 예에 따르면, 제2 회로 패턴(136)은 회로 기판 분야에서 사용되는 전도성 금속으로 형성된다. 예를 들어, 제2 회로 패턴(136)은 구리로 형성된다.
본 발명의 실시 예에 따르면, 비아(125)는 제2 절연층(112)의 비아홀(116)에 형성되어. 제2 절연층(112)을 관통하도록 형성된다. 또한, 비아(125)는 다수개가 형성된다. 이때, 본 발명의 실시 예에 따른 인쇄회로기판(200)은 하나의 비아홀(116)에 다수개의 비아(125)가 형성되는 구조를 갖는다. 또한, 비아홀(116) 내부에 위치한 비아(125)의 일 측면은 절연층(110)과 접촉되며, 타 측면은 절연층(110)과 미 접촉되도록 형성된다.
본 발명의 실시 예에 따르면, 비아(125)는 회로 기판 분야에서 사용되는 전도성 물질로 형성된다. 예를 들어, 비아(125)는 구리로 형성된다.
본 발명의 실시 예에 따르면, 비아(125)의 하부 측면은 제1 회로 패턴(135)과 접합된다. 또한, 비아(125)의 상부 측면은 제2 회로 패턴(136)과 접합된다. 즉, 비아(125)에 의해서 서로 다른 층에 형성된 제1 회로 패턴(135)과 제2 회로 패턴(136)이 서로 전기적으로 연결된다.
본 발명의 실시 예에 따르면, 제1 회로 패턴(135), 제2 회로 패턴(136) 및 비아(125)는 비아홀(116)보다 작은 직경을 갖는다. 특히, 비아홀(116) 내부에 형성된 다수개의 비아(125)의 직경의 합은 비아홀(116)의 직경보다 작다. 따라서, 비아홀(116) 내부에 다수개의 비아(125)가 형성되어도 비아(125)들 간의 접촉 없이 절연이 가능하게 된다. 또한, 다수개의 제1 회로 패턴(135)의 직경의 합은 비아홀(116) 직경보다 작다. 또한, 다수개의 제2 회로 패턴(136)의 직경의 합은 비아홀(116)의 직경보다 작다. 따라서, 제1 회로 패턴(135)과 제2 회로 패턴(136)이 다수개의 비아(125)에 각각 접합되어도 이웃하는 패턴들과의 절연이 유지되는 것이 가능하다.
또한, 본 발명의 실시 예에 따르면, 제2 회로 패턴(136)은 비아(125)와 상이한 직경을 갖도록 형성된다. 도 11에 도시된 바에 따르면, 제2 회로 패턴(136)은 비아(125)와 제1 회로 패턴(135)보다 작은 직경을 갖도록 형성된다.
본 발명의 실시 예에 따른 인쇄회로기판(200)은 다수개의 비아(125), 제1 회로 패턴(135) 및 제2 회로 패턴(136)이 비아홀(116)보다 작은 직경을 갖도록 형성된다. 따라서, 본 발명의 실시 예에 따른 인쇄회로기판(200)은 제1 회로 패턴(135), 제2 회로 패턴(136) 및 비아(125)가 다수개인 경우에도 이들이 높은 밀집도를 갖도록 형성되는 것이 가능하다.
본 발명의 실시 예에서는 미도시 되었지만, 절연층(110)의 상부 또는 하부에 한 층이상의 절연층과 회로층이 더 형성되는 것도 가능하다.
도 12 내지 도 18은 본 발명의 제2 실시 예에 따른 인쇄회로기판의 제조 방법을 나타낸 예시도이다
도 12를 참조하면, 절연층(110)에 비아홀(116)이 형성된다.
본 발명의 실시 예에 따르면, 절연층(110)은 통상적으로 층간 절연소재로 사용되는 복합 고분자 수지로 형성된다. 예를 들어, 절연층(110)은 프리프레그, ABF(Ajinomoto Build up Film) 및 FR-4, BT(Bismaleimide Triazine) 등의 에폭시계 수지로 형성될 수 있다.
본 발명의 실시 예에서, 절연층(110)에 비아홀(116)이 형성됨을 예시로 설명하였으나, 이에 한정되는 것은 아니다. 예를 들어, 비아홀(116)은 절연층(110)의 양면에 금속층이 적층된 동박 적층판(CCL)에 형성되는 것도 가능하다.
본 발명의 실시 예에 따르면, 비아홀(116)은 드릴 비트(Drill Bit) 또는 펀치(Punch) 기계를 이용하여 형성될 수 있다. 그러나 비아홀(116)이 형성되는 방법에 이에 한정되는 것은 아니다. 비아홀(116)은 회로 기판 분야에서 공지된 비아홀 형성 방법 중 어떠한 방법으로도 형성될 수 있다.
도 13을 참조하면, 시드층(142)이 형성된다.
본 발명의 실시 예에 따르면, 시드층(142)은 절연층(110)의 상부 및 하부에 형성된다. 또한, 시드층(142)은 비아홀(116)의 내부 측면에도 형성된다.
본 발명의 실시 예에 따르면, 시드층(142)은 무전해 도금 방법으로 형성된다. 본 발명의 실시 예에 따른 시드층(142)은 회로 기판 분야에서 사용되는 전도성 물질로 형성된다. 예를 들어, 시드층(142)은 구리로 형성된다.
도 14를 참조하면, 제1 도금 레지스트(320)와 제2 도금 레지스트(330)가 형성된다.
본 발명의 실시 예에 따르면, 제1 도금 레지스트(320)는 절연층(110)의 하부에 형성된 시드층(142) 상부에 형성된다. 또한, 제2 도금 레지스트(330)는 절연층(110)의 상부에 형성된 시드층(142) 상부에 형성된다. 여기서, 시드층(142)의 상부는 절연층(110)과 접촉되는 면의 방대 방향이다.
본 발명의 실시 예에 따른 도금 레지스트(310)는 감광성 재질로 형성된다.
도 15를 참조하면, 제1 도금 레지스트(320)와 제2 도금 레지스트(330)에 패터닝이 수행된다.
본 발명의 실시 예에 따르면, 제1 도금 레지스트(320)와 제2 도금 레지스트(330)에 노광 및 현상 공정을 수행하여 다수개의 제1 개구부(321)와 제2 개구부(331)가 형성된다.
본 발명의 실시 예에 따르면, 제1 개구부(321)는 제1 도금 레지스트(320)에 형성된다. 제1 개구부(321)는 추후 형성될 제1 회로 패턴(미도시)과 비아(미도시)가 형성될 영역을 외부로 노출하도록 형성한다. 따라서, 제1 도금 레지스트(320)의 제1 개구부(321)는 비아홀(116)의 일부와 절연층(110) 하부에 형성된 시드층(142)의 일부를 노출하도록 형성된다. 여기서, 제1 개구부(321)는 비아홀(116)의 일부에 이어서 시드층(142)의 일부가 연속적으로 노출되도록 형성된다. 또한, 다수개의 제1 개구부(321)의 일단은 비아홀(116)의 하부에 위치하게 된다. 이때, 다수개의 제1 개구부(321)의 직경의 합은 비아홀(116)의 직경보다 작도록 형성된다.
본 발명의 실시 예에 따르면, 제2 개구부(331)는 제2 도금 레지스트(330)에 형성된다. 제2 개구부(331)는 추후 형성될 제2 회로 패턴(미도시)과 비아(미도시)가 형성될 영역을 외부로 노출하도록 형성한다. 따라서, 제2 도금 레지스트(330)의 제2 개구부(331)는 비아홀(116)의 일부와 절연층(110) 상부에 형성된 시드층(142)의 일부를 노출하도록 형성된다. 여기서, 제2 개구부(331)는 비아홀(116)의 일부에 이어서 시드층(142)의 일부가 연속적으로 노출되도록 형성된다. 또한, 다수개의 제2 개구부(331)의 일단은 비아홀(116)의 하부에 위치하게 된다. 이때, 다수개의 제2 개구부(331)의 직경의 합은 비아홀(116)의 직경보다 작도록 형성된다.
도 16을 참조하면, 전해 도금이 수행된다.
본 발명의 실시 예에 따르면, 제1 도금 레지스트(320)의 제1 개구부(321)와 제2 도금 레지스트(330)의 제2 개구부(331)에 전해 도금이 수행된다. 전해 도금이 수행되면, 제1 개구부(321)와 제2 개구부(331)에 의해 외부로 노출된 시드층(142)에 도금층(152)이 형성된다.
본 발명의 실시 예에 따르면, 도금층(152)은 회로 기판 분야에서 사용되는 전도성 물질로 형성된다. 예를 들어, 도금층(152)은 구리로 형성된다.
도 17을 참조하면, 제1 도금 레지스트(도 16의 320)와 제2 도금 레지스트(도 16의 330)가 제거된다.
도 18을 참조하면, 비아(125), 제1 회로 패턴(135) 및 제2 회로 패턴(136)이 형성된다.
본 발명의 실시 예에 따르면, 우선, 제1 도금 레지스트(도 14의)와 제2 도금 레지스트(도 14의)가 제거되어 외부로 노출된 시드층(142)이 제거된다. 본 발명의 실시 예에 따르면, 시드층(142)은 회로 기판 분야에서 공지된 시드층을 제거하는 어떠한 방법으로도 제거되는 것이 가능하다.
이와 같이, 외부로 노출된 시드층(142)이 제거되면 절연층(110)의 하부에는 시드층(142)과 도금층(152)을 포함한 다수개의 제1 회로 패턴(135)이 형성된다. 또한, 절연층(110)의 상부에는 시드층(142)과 도금층(152)을 포함한 다수개의 제2 회로 패턴(136)이 형성된다. 또한, 비아홀(116) 내부에도 시드층(142)과 도금층(152)을 포함한 다수개의 비아(125)가 형성된다. 이와 같이 형성된 비아(125)에 의해서 다수개의 제1 회로 패턴(135)과 제2 회로 패턴(136)이 각각 전기적으로 연결된다.
이와 같은 방법을 통해서 형성된 인쇄회로기판(200)은 다수개의 비아(125), 제1 회로 패턴(135) 및 제2 회로 패턴(136)이 비아홀(116)보다 작은 직경을 갖도록 형성된다. 따라서, 제1 회로 패턴(135), 제2 회로 패턴(136)과 비아(125)가 다수개인 경우에도 이들이 높은 밀집도를 갖도록 형성되는 것이 가능하다.
본 발명의 실시 예에서는 미도시 되었지만, 절연층(110)의 상부 또는 하부에 한 층이상의 절연층과 회로층이 더 형성되는 것도 가능하다.
이상 본 발명을 구체적인 실시 예를 통하여 상세히 설명하였으나, 이는 본 발명을 구체적으로 설명하기 위한 것으로, 본 발명은 이에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당 분야의 통상의 지식을 가진 자에 의해 그 변형이나 개량이 가능함이 명백하다.
본 발명의 단순한 변형 내지 변경은 모두 본 발명의 영역에 속하는 것으로 본 발명의 구체적인 보호 범위는 첨부된 특허청구범위에 의하여 명확해질 것이다.
100, 200: 인쇄회로기판
110: 절연층
111: 제1 절연층
112: 제2 절연층
115, 116: 비아홀
121: 비아 랜드
122, 125: 비아
131, 135: 제1 회로 패턴
132, 136: 제2 회로 패턴
141, 142: 시드층
151, 152: 도금층
310: 도금 레지스트
311: 개구부
320: 제1 도금 레지스트
321: 제1 개구부
330: 제2 도금 레지스트
331: 제2 개구부

Claims (20)

  1. 비아홀이 형성된 절연층;
    상기 비아홀 내부에 형성된 비아;
    상기 절연층의 하부에 형성되어 상기 비아의 하면과 접합되는 비아 랜드;
    상기 절연층의 하부에 형성되어 상기 비아 랜드를 통해 상기 비아와 전기적으로 연결되는 제1 회로 패턴; 및
    상기 절연층의 상부에 형성되어 상기 비아와 접합되는 제2 회로 패턴;
    을 포함하며,
    상기 비아 랜드의 적어도 일부는 상기 비아홀을 통해 노출된 인쇄회로기판.
  2. 청구항 1에 있어서,
    상기 비아의 일측면은 상기 절연층과 접촉되며, 타측면은 상기 절연층과 미접촉되는 인쇄회로기판.
  3. 청구항 1에 있어서,
    상기 제2 회로 패턴은 상기 비아홀보다 작은 직경을 갖도록 형성된 인쇄회로기판.
  4. 청구항 1에 있어서,
    상기 제1 회로 패턴은 상기 비아홀보다 작은 직경을 갖도록 형성된 인쇄회로기판.
  5. 청구항 1에 있어서,
    상기 제2 회로 패턴은 상기 비아와 상이한 직경을 갖도록 형성된 인쇄회로기판.
  6. 청구항 1에 있어서,
    상기 비아홀 내부에 다수개의 비아가 서로 이격되도록 형성된 인쇄회로기판.
  7. 삭제
  8. 청구항 1에 있어서,
    상기 제1 회로 패턴은 상기 비아 랜드와 접합되는 인쇄회로기판.
  9. 비아 랜드가 형성된 제1 절연층 상부에 제2 절연층을 형성하는 단계;
    상기 제2 절연층에 상기 비아 랜드를 노출하는 비아홀을 형성하는 단계;
    상기 제2 절연층 상부에 상기 비아홀의 일부와 회로 패턴이 형성될 영역을 노출하는 개구부가 패터닝된 도금 레지스트를 형성하는 단계; 및
    상기 도금 레지스트의 개구부에 도금을 수행하여 상기 비아홀 내부에 비아를 형성하고 상기 제2 절연층의 상부에 회로 패턴을 형성하는 단계;
    를 포함하며,
    상기 도금 레지스트를 형성하는 단계에서, 상기 도금 레지스트는 상기 비아홀의 일부를 덮도록 형성되는 인쇄회로기판의 제조 방법.
  10. 청구항 9에 있어서,
    상기 비아 및 회로 패턴을 형성하는 단계 이후에,
    상기 도금 레지스트를 제거하는 단계를 더 포함하는 인쇄회로기판의 제조 방법.
  11. 청구항 9에 있어서,
    상기 비아홀을 형성하는 단계 이후에,
    상기 제2 절연층의 상부 및 상기 비아홀의 벽면에 무전해 도금 방법으로 시드층을 형성하는 단계를 더 포함하는 인쇄회로기판의 제조 방법.
  12. 청구항 11에 있어서,
    상기 비아 및 회로 패턴을 형성하는 단계 이후에,
    상기 도금 레지스트를 제거하는 단계; 및
    상기 도금 레지스트의 제거로 외부로 노출된 시드층을 제거하는 단계;
    를 더 포함하는 인쇄회로기판의 제조 방법.
  13. 청구항 9에 있어서,
    상기 도금 레지스트를 형성하는 단계에서,
    상기 도금 레지스트는 상기 개구부가 상기 비아홀보다 작은 직경을 갖도록 패터닝된 인쇄회로기판의 제조 방법.
  14. 절연층에 비아홀을 형성하는 단계;
    상기 절연층의 상부 및 하부에 비아홀의 일부와 회로 패턴이 형성될 영역을 노출하는 개구부가 패터닝된 도금 레지스트를 형성하는 단계; 및
    상기 도금 레지스트의 개구부에 도금을 수행하여 상기 비아홀 내부에 비아를 형성하고 상기 절연층의 상부 및 하부에 회로 패턴을 형성하는 단계;
    를 포함하며,
    상기 도금 레지스트를 형성하는 단계에서, 상기 도금 레지스트는 상기 비아홀의 일부를 덮도록 형성되는 인쇄회로기판의 제조 방법.
  15. 청구항 14에 있어서,
    상기 비아 및 회로 패턴을 형성하는 단계 이후에,
    상기 도금 레지스트를 제거하는 단계를 더 포함하는 인쇄회로기판의 제조 방법.
  16. 청구항 14에 있어서,
    상기 도금 레지스트를 형성하는 단계 이전에,
    상기 절연층 상부 및 하부와 상기 비아홀의 벽면에 무전해 도금 방법으로 시드층을 형성하는 단계를 더 포함하는 인쇄회로기판의 제조 방법.
  17. 청구항 16에 있어서,
    상기 비아 및 회로 패턴을 형성하는 단계 이후에,
    상기 도금 레지스트를 제거하는 단계; 및
    상기 도금 레지스트의 제거로 외부로 노출된 시드층을 제거하는 단계;
    를 더 포함하는 인쇄회로기판의 제조 방법.
  18. 청구항 14에 있어서,
    상기 도금 레지스트를 형성하는 단계에서,
    상기 도금 레지스트는 상기 개구부가 상기 비아홀보다 작은 직경을 갖도록 패터닝된 인쇄회로기판의 제조 방법.
  19. 청구항 14에 있어서,
    상기 도금 레지스트를 형성하는 단계에서,
    상기 개구부는 다수개가 형성되며,
    상기 한 개의 비아홀 상부 및 하부에 상기 다수개의 개구부가 위치하도록 패터닝된 인쇄회로기판의 제조 방법.
  20. 삭제
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Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2008093531A1 (ja) * 2007-01-29 2008-08-07 Nec Corporation 半導体装置及びその製造方法

Family Cites Families (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4543715A (en) * 1983-02-28 1985-10-01 Allied Corporation Method of forming vertical traces on printed circuit board
US5406034A (en) * 1992-12-21 1995-04-11 Motorola, Inc. Circuit board having stepped vias
JP2502902B2 (ja) * 1992-12-28 1996-05-29 インターナショナル・ビジネス・マシーンズ・コーポレイション プリント配線板およびその製造方法
JP3453318B2 (ja) * 1998-12-24 2003-10-06 新光電気工業株式会社 半導体装置用基板の製造方法
US6039889A (en) * 1999-01-12 2000-03-21 Fujitsu Limited Process flows for formation of fine structure layer pairs on flexible films
US6137064A (en) * 1999-06-11 2000-10-24 Teradyne, Inc. Split via surface mount connector and related techniques
US6388208B1 (en) * 1999-06-11 2002-05-14 Teradyne, Inc. Multi-connection via with electrically isolated segments
TW512653B (en) * 1999-11-26 2002-12-01 Ibiden Co Ltd Multilayer circuit board and semiconductor device
JP2001320171A (ja) * 2000-05-08 2001-11-16 Shinko Electric Ind Co Ltd 多層配線基板及び半導体装置
TWI242398B (en) * 2000-06-14 2005-10-21 Matsushita Electric Ind Co Ltd Printed circuit board and method of manufacturing the same
JP2002026515A (ja) * 2000-07-07 2002-01-25 Toshiba Corp プリント配線板およびその製造方法
JP2002141248A (ja) * 2000-11-02 2002-05-17 Murata Mfg Co Ltd セラミック電子部品およびその製造方法
TW511415B (en) * 2001-01-19 2002-11-21 Matsushita Electric Ind Co Ltd Component built-in module and its manufacturing method
JP2002252446A (ja) * 2001-02-23 2002-09-06 Sony Chem Corp フレキシブル配線基板の製造方法
US6740222B2 (en) * 2001-06-07 2004-05-25 Agere Systems Inc. Method of manufacturing a printed wiring board having a discontinuous plating layer
JP3998996B2 (ja) * 2002-03-01 2007-10-31 凌和電子株式会社 高周波伝送線路接続システムおよびその方法
JP3964263B2 (ja) * 2002-05-17 2007-08-22 株式会社デンソー ブラインドビアホール充填方法及び貫通電極形成方法
US6818469B2 (en) * 2002-05-27 2004-11-16 Nec Corporation Thin film capacitor, method for manufacturing the same and printed circuit board incorporating the same
US20060213685A1 (en) * 2002-06-27 2006-09-28 Wang Alan E Single or multi-layer printed circuit board with improved edge via design
US6891272B1 (en) * 2002-07-31 2005-05-10 Silicon Pipe, Inc. Multi-path via interconnection structures and methods for manufacturing the same
US20040251047A1 (en) * 2003-06-12 2004-12-16 International Business Machines Corporation Via structure for increased wiring on printed wiring boards
TWI298993B (en) * 2004-06-17 2008-07-11 Advanced Semiconductor Eng A printed circuit board and its fabrication method
KR100598275B1 (ko) * 2004-09-15 2006-07-10 삼성전기주식회사 수동소자 내장형 인쇄회로기판 및 그 제조 방법
KR100691621B1 (ko) 2006-02-01 2007-03-12 삼성전기주식회사 박막 커패시터 내장된 인쇄회로기판 제조방법
US8156645B2 (en) * 2007-06-06 2012-04-17 Ddi Global Corp. Method of manufacturing a multilayer printed wiring board with copper wrap plated hole
JP2008311584A (ja) * 2007-06-18 2008-12-25 Elpida Memory Inc 半導体パッケージの実装構造
KR100969439B1 (ko) * 2008-05-07 2010-07-14 삼성전기주식회사 랜드리스 비아를 갖는 인쇄회로기판의 제조방법
JP5754239B2 (ja) * 2011-05-24 2015-07-29 ソニー株式会社 半導体装置
US9035197B2 (en) * 2011-11-04 2015-05-19 International Business Machines Corporation Circuit boards with vias exhibiting reduced via capacitance
US8918991B2 (en) * 2011-11-04 2014-12-30 Lenovo Enterprise Solutions (Singapore) Pte. Ltd. Process for providing electrical connections with reduced via capacitance on circuit boards
KR20140016150A (ko) * 2012-07-30 2014-02-07 삼성전기주식회사 인쇄회로기판 및 그 제조방법
KR101482404B1 (ko) * 2013-05-27 2015-01-13 삼성전기주식회사 리지드 플렉시블 인쇄회로기판 및 그 제조방법

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2008093531A1 (ja) * 2007-01-29 2008-08-07 Nec Corporation 半導体装置及びその製造方法

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