KR100691621B1 - 박막 커패시터 내장된 인쇄회로기판 제조방법 - Google Patents

Abstract

박막 커패시터 내장된 인쇄회로기판 제조방법이 제공된다.

본 발명은, 고분자 기재상에 마스크를 이용하여 전도성 금속을 스퍼터링함으로써 커패시터용 하부전극을 형성하는 공정; 상기 하부전극에 마스크를 이용하여 유전체재료를 스퍼터링함으로써, 상기 형성된 하부전극의 일부와 그 일측단부를 둘러싸는 유전체층을 형성하는 공정; 상기 형성된 유전체층상과 그 유전체층이 접하는 기재상에 마스크를 이용하여 전도성 금속을 스퍼터링함으로써 커패시터용 상부전극을 형성하는 공정; 상기 상부전극이 형성된 적층체상에 절연층을 적층한후, 그 절연층 표면과 상기 하부전극 사이, 그리고 그 절연층 표면과 상기 기재상에 형성된 상부전극 사이에 비아홀을 형성하는 공정; 및 상기 비아홀이 형성된 적층체를 무전체 및 전해동도금하는 공정;을 포함하는 박막 커패시터 내장된 인쇄회로기판 제조방법에 관한 것이다.

박막 커패시터, 스퍼터링, 유전체층, 인쇄회로기판

Description

박막 커패시터 내장된 인쇄회로기판 제조방법{Method for manufacturing thih film capacitor embedded printed circuit board}

도 1은 본 발명의 일실시예에 따른 박막 커패시터 내장된 인쇄회로기판의 제조공정도이다.

도 2(a-h)는 본 발명의 다른 실시예에 따른 박막 커패시터 내장된 인쇄회로기판의 제조공정도이다.

도 3은 본 발명의 제조방법으로 제조된 커패시터의 주파수에 따른 커패시터 용량과 손실값을 나타내는 그래프이다.

도 4는 본 발명의 제조방법으로 제조된 커패시터의 온도변화에 따른 커패시터 용량 변화를 나타내는 그래프이다.

본 발명은 박막 커패시터 내장된 인쇄회로기판 제조방법에 관한 것으로, 보다 상세하게는, sputtering공정을 이용하여 커패시터용 금속전극과 유전체막을 형성할 수 있는 박막 커패시터 내장된 인쇄회로기판 제조방법에 관한 것이다.

전자 제품의 소형화 및 고기능화, 고주파화에 따라 최근 PCB에 실장되는 수동 소자를 PCB 내로 삽입하는 기술(Embedded Passive Device Technology)이 도입되고 있다. 이러한 기술은 기판 표면적의 50%이상을 차지하는 수동소자(이중 50%이상이 커패시터임)를 Embedding함으로써 제품의 소형화, Design 자유도의 증대, 및 solder joint의 감소등을 통하여 제품의 신뢰성 향상과 noise 감소를 도모할 수 있으며, 아울러, 연결 경로가 짧아짐에 따라 inductance 감소 효과등을 얻을 수 있다.

특히 decoupling capacitor의 경우, IC부근에 배치하여 전원공급 및 Switching에 의한 노이즈를 제거를 위해 사용되어 지고 있으며, 점차 IC chip의 고속화로 인해 더욱 높은 capacitance와 낮은 ESL(Equivalent series Inductance)를 요구하고 있다. SMD(Surface Mount Devices)의 경우 Inductance를 감소시킨 LICC(Low Inductance Chip Capacitor)등의 개발을 통해 ~300pH 정도로 인덕턴스를 낮추고 있다. 그러나 기본적으로 IC 칩의 경로가 길고 솔더 죠인트, 비아홀등에 의한 인덕턴스의 증가로 인해 상대적으로 큰 ESL을 갖게 된다.

내장형 커패시터의 경우, 일반적으로 내장형 디커플링 커패시터는 2개의 Cu호일(전도층)과 그 사이의 프리플래그 형태의 절연층으로 구성된다. 이 경우, 커패시터의 정전용량(capacitance density)은 0.77nF/cm²(~20nF/in²) 정도로 낮기 때문에 그 사용에 제약이 있다(레진형). 한편 절연층 수지내에 필러를 분산시키고 두께 를 감소시킴으로 정전용량을 향상시키는 재료들이 개발중이며, 일반적으로 ~3.1nF/cm²(~20nF/in²) 정도의 값을 가진다(복합재형). 그러나 아직까지 디커플링용으로서는 면적 대비 정전용량이 낮아 사용상 제약이 있어 왔다.

이러한 내장형 커패시터의 종래기술의 일예로, 미국특허 US5,261,153호, US6,541,137호등에 제시된 발명을 들 수 있다. 구체적으로, 상기 미국특허 US5,261,153호에는 전도성 호일 사이에 경화되지 않은 유전 시트를 넣고 적층공정을 통하여 커패시터 내장형 인쇄회로기판 제조하는 것을 제시하고 있다. 또한 상기 미국특허 US6,541,137호에는 강유전체를 이용한 고온 박막 내장형 커패시터를 제시하고 있으며, 구체적으로 고온 열처리(400~800℃)로 인한 전도층의 산화를 방지하기 위해 베리어층을 형성함을 제시하고 있다.

그러나 이러한 종래의 내장형 커패시터의 경우, RCC 형태로 전극상에 박막을 형성하고 열처리를 통해 결정화함으로써 유전율을 발현시킨 자재를 제조한후, PCB공정에 넣는 것이 일반적이었다. 그러나 이와 같은 자재들은 400~800℃ 정도의 고온에서 열처리함으로 인해 레진을 포함한 PCB상에 구현할 수 없을 뿐만 아니라, 전극부분의 산화, 수축/팽창으로 인한 정렬도 문제, 별도 제조에 의한 관리 및 작업성등의 문제점을 안고 있다.

따라서 충분한 유전특성을 갖는 박막커패시터 내장된 인쇄회로기판을 통상의 PCB 공정상에 직접 적용할 수 있는 공정 개발이 요구되고 있다. 즉, 이러한 PCB공 정에서는 PCB내의 유기재료가 가지는 온도제약 때문에 200℃이하의 저온에서 박막 커패시터을 제조할 수 있어야 하며, 또한 통상적으로 사용된 사진식각공정 이나 에칭공정에 의한 내화학성등을 고려할 수 있는 공정개발이 요구되고 있다.

그러므로 최근 상온에서 유전박막을 이용하여 PCB공정에서 직접 박막 커패시터를 제조하는 기술들이 시도되고 있으나, 저온에서 유전특성을 갖는 유전재료의 개발, 유전체 패터닝방법, 이종재료간 접합문제등 많은 기술적 문제를 안고 있다.

따라서 본 발명은 상술한 종래기술의 문제점을 해결하기 위한 것으로, In-line 공정에서 이종재료간의 접합문제를 해결할 수 있으며, 또한 공정중 유전체층의 손상을 최소화할 수 있는 박막 커패시터 내장된 인쇄회로기판 제조방법을 제공함을 그 목적으로 한다.

상기 목적을 달성하기 위한 본 발명은,

고분자 기재상에 마스크를 이용하여 전도성 금속을 스퍼터링함으로써 커패시터용 하부전극을 형성하는 공정;

상기 하부전극에 마스크를 이용하여 유전체재료를 스퍼터링함으로써, 상기 형성된 하부전극의 일부와 그 일측단부를 둘러싸는 유전체층을 형성하는 공정;

상기 형성된 유전체층상과 그 유전체층이 접하는 기재상에 마스크를 이용하여 전도성 금속을 스퍼터링함으로써 커패시터용 상부전극을 형성하는 공정;

상기 상부전극이 형성된 적층체상에 절연층을 적층한후, 그 절연층 표면과 상기 하부전극 사이, 그리고 그 절연층 표면과 상기 기재상에 형성된 상부전극 사이에 비아홀을 형성하는 공정;

상기 비아홀이 형성된 적층체를 무전체 및 전해동도금하는 공정;을 포함하는 박막 커패시터 내장된 인쇄회로기판 제조방법에 관한 것이다.

또한 본 발명은,

CCL(copper clad laminate)의 소정의 위치에 관통홀을 형성한후, 상기 관통홀을 도금하는 공정;

상기 도금된 관통홀을 갖는 CCL의 적어도 일측면에 절연층을 적층하고, 이어 그 절연층 소정의 위치에 비아홀을 형성한 후 이를 도금하는 공정;

상기 도금된 비아홀을 갖는 절연층상에 마스크를 이용하여 전도성 금속을 스퍼터링함으로써 커패시터용 하부전극을 형성하는 공정;

상기 하부전극상에 마스크를 이용하여 유전체재료를 스퍼터링함으로써, 상기 형성된 하부전극의 일부와 그 일측단부를 둘러싸는 유전체층을 형성하는 공정;

상기 형성된 유전체층상과 그 유전체층이 접하는 기재상에 마스크를 이용하여 전도성 금속을 스퍼터링함으로써 커패시터용 상부전극을 형성하는 공정;

상기 상부전극이 형성된 적층체상에 절연층을 적층한후, 그 절연층 표면과 상기 하부전극 사이, 그리고 그 절연층 표면과 상기 기재상에 형성된 상부전극 사이에 비아홀을 형성하는 공정;

상기 비아홀이 형성된 적층체를 무전체 및 전해동도금하는 공정;을 포함하는 박막 커패시터 내장된 인쇄회로기판 제조방법에 관한 것이다.

이하, 첨부도면을 참조하여 본 발명을 상세히 설명한다.

도 1은 도 1은 본 발명의 일실시예에 따른 박막 커패시터 내장된 인쇄회로기판의 제조공정도이다.

도 1(a)에 나타난 바와 같이, 본 발명에서는 먼저, 고분자 기재(110)상에 커패시터용 하부전극(120)을 형성한다. 이때, 본 발명에서는 상기 하부전극을 마스크를 이용하여 전도성 금속을 200℃이하에서 스퍼터링함으로써 형성한다.

본 발명에서 상기 하부전극을 형성함에 이용되는 전도성 금속의 구체적인 종류에 제한되는 것은 아니나, 바람직하게는 Cu, Ni, Al, Pt, Pd, Ta, Au, Ag중 선택된 1종을 이용하는 것이다.

보다 바람직하게는 상기 하부전극(120)의 두께를 100~500nm로 제한하는 것이다.

이어, 본 발명에서는 도 1(b)와 같이, 상기 하부전극(120)상에 마스크를 이용하여 유전체재료를 200℃이하에서 스퍼터링함으로써, 상기 형성된 하부전극의 일부와 그 일측단부를 둘러싸는 유전체층(130)을 형성한다. 즉, 본 발명에서는 커패시터용 유전체층을 형성함에 있어서, 상기 하부전극(120)의 표면 일부와 그 일측 단부를 덮을 수 있도록 마스크를 이용하여 유전체재료를 스퍼터링 한다. 이와 같이, 하부전극(12)의 표면 일부에 대해서 유전체층을 증착 형성하지 않는 이유는, 후속하는 공정에서 상기 하부전극(120)과 도시되지 않은 다른 외부 전도층을 도통시키는 비아홀의 형성을 용이하게 하기 위함이다. 또한 본 발명에서는 상기 하부전극(120)의 일측 단부를 덮을 수 있도록 상기 유전체층(130)을 증착 형성하는데, 이는 후속하는 상부전극 형성시 야기될 수 있는 상,하부전극간의 단락을 방지하기 위함이다.

한편 본 발명에서 상기 유전체층(130)은 200℃이하의 저온에서 유전율을 갖는 상유전막일 것이 요망된다. 바람직하게는 상기 유전체층(130)은 저온에서 유전율을 갖는 BiZnNb(Bi₂O₃-ZnO-Nb₂O₅)계 비정질 금속산화물로 조성되는 것이다. 보다 바람직하게는, 1.3<x<2.0, 0.8<y<1.5, 및 1.4<z<1.6을 만족하는 Bi_xZn_yNb_zO₇ 금속산화물로 조성되는 것이다.

또한 상기 유전체층(130)은 TiO₂, Bi₂O₃, ZnO, Nb₂O₅, PbO, CuO, Ta₂O₅등으로 조성될 수도 있다. 그리고 상기 유전체층(130)의 두께를 50nm~1㎛로 함이 바람직하다.

그리고 본 발명에서는 도 1(c)와 같이, 상기 유전체층(130)상과 그 유전체층이 접하는 기재(110)상에 마스크를 이용하여 전도성 금속을 스퍼터링함으로써 커패시터용 상부전극(150)을 형성한다. 즉, 본 발명에서는 상기 상부전극(150)을 상기 유전체층(130)의 상부 뿐만 아니라 그 유전체층(130)에 인접하는 기재(110)의 상부에도 형성하는데, 이는 후속하는 공정에서 상기 상부전극(150)과 신호층의 전도층 패턴간을 도통시키는 비아홀의 형성을 용이하게 하기 위함이다. 이때, 전도성 금속의 종류, 그 전극두께등은 상기 하부전극의 경우와 동일하다.

후속하여, 도 1(d)와 같이, 상기 상부전극(150)이 형성된 적층체상에 ABF 필름등과 같은 절연층(170)을 적층한후, 그 절연층 표면과 상기 하부전극(120) 사이, 그리고 그 절연층 표면과 상기 기재(110)상에 형성된 상부전극(150) 사이에 비아홀(180)을 형성한다. 상기 비아홀(180)은 기계적으로 가공할 수도 있으며, CO₂ 레이저를 이용하여 가공할 수도 있다.

이어, 본 발명에서는 도 1(e)와 같이, 상기 절연층(170)내 비아홀(180)이 형성된 적층체를 무전해동도금, 건식필름 부착후 패턴형성, 전해동도금 및 Flash etching공정을 통하여 상기 절연층(170)상에 금속전도층 패턴(19a, 19b)를 형성함으로 박막 커패시터 내장된 인쇄회로기판(100)을 제조할 수 있는 것이다. 한편 상기 비아홀(180은 이러한 무전해 및 전해동도금으로 도통되며, 이를 통하여 상기 하부전극(120)는 신호층의 금속전도층 패턴(190b)와, 상기 상부전극(150)은 금속전도층 패턴(190a)와 연결된다. .

한편, 도 2는 본 발명의 다른 실시예에 따른 인쇄회로기판 제조공정을 나타내는 개략도이다.

도 2(a)와 같이, 본 발명에서는 먼저, CCL(copper clad laminate:210)의 소정의 위치에 관통홀(213)을 형성한 후, 상기 관통홀(223)을 도금한다. 즉, 상기 CCL(210)의 일면에 건식필름을 부착하여 패턴을 형성한 후, 기계적인 가공을 통하여 상기 관통홀(213)을 형성할 수 있으며, 후속하여 관통홀을 갖는 CCL(210)을 무전해 및 전해동도금함으로써 그 관통홀(213)을 도금할 수 있다.

또한 필요에 따라 도 2(b)와 같이 CCL(210)상에 소정의 패턴을 갖는 동박(215)을 제공할 수 있으며, 이는 통상의 사진시각공정을 이용하여 부착된 동박을 식각함으로써 얻어질 수 있다.

그리고 본 발명에서는 도 2(c)와 같이, 상기 도금된 관통홀을 갖는 CCL의 적어도 일측면에 ABF 필름등과 같은 절연층(230)을 적층한다. 이후, 그 절연층(230) 소정의 위치에 비아홀(235)을 형성한 후 이를 도금한다. 비아홀 및 절연층상에 형성된 금속 층에 건식필름을 부착하고 패턴을 형성한 후 에칭을 하여 금속층을 패터닝 가능하다.

이후, 도 2(d)와 같이, 상기 도금된 비아홀을 갖는 절연층상에 마스크를 이용하여 전도성 금속을 스퍼터링함으로써 커패시터용 하부전극(250)을 형성한다. 이때, 본 발명에서는 상기 하부전극을 마스크를 이용하여 전도성 금속을 200℃이하에서 스퍼터링함으로써 형성한다. 그리고 상기 하부전극(250)을 형성함에 이용되는 전도성 금속의 구체적인 종류에 제한되는 것은 아니나, 바람직하게는 Cu, Ni, Al, Pt, Pd, Ta, Au, Ag중 선택된 1종을 이용할 수 있다.

보다 바람직하게는 상기 하부전극(250)의 두께를 100~500nm로 제한하는 것이다.

이어, 본 발명에서는 도 2(e)와 같이, 상기 하부전극(250)상에 마스크를 이용하여 유전체재료를 200℃이하에서 스퍼터링함으로써, 상기 형성된 하부전극의 일부와 그 일측단부를 둘러싸는 유전체층(260)을 형성한다. 즉, 본 발명에서는 커패시터용 유전체층을 형성함에 있어서, 상기 하부전극(25)의 표면 일부와 그 일측 단부를 덮을 수 있도록 마스크를 이용하여 유전체재료를 스퍼터링하는데, 그 구체적인 이유는 상술한 바와 같다.

본 발명에서 상기 유전체층(260)은 저온에서 유전율을 갖는 BiZnNb(Bi₂O₃-ZnO-Nb₂O₅)계 비정질 금속산화물로 조성됨이 바람직하며, 보다 바람직하게는, 1.3<x<2.0, 0.8<y<1.5, 및 1.4<z< 1.6을 만족하는 Bi_xZn_yNb_zO₇ 금속산화물로 조성되는 것이다. 또한 상기 유전체층(260)은 TiO₂, Bi₂O₃, ZnO, Nb₂O₅, PbO, CuO, Ta₂O₅등으로 조성될 수도 있다. 그리고 상기 유전체층(260)의 두께를 50nm~1㎛로 함이 바람직하다.

그리고 본 발명에서는 도 2(f)와 같이, 상기 유전체층(260)상과 그 유전체층이 접하는 절연층(230)상에 마스크를 이용하여 전도성 금속을 스퍼터링함으로써 커 패시터용 상부전극(270)을 형성한다. 즉, 본 발명에서는 상기 상부전극(270)을 상기 유전체층(250)의 상부 뿐만 아니라 그 유전체층(250)에 인접하는 절연층(230)의 상부에도 형성하는데, 이는 후속하는 공정에서 상기 상부전극(270)과 신호층의 전도층 패턴간을 도통시키는 비아홀의 형성을 용이하게 하기 위함이다. 이때, 전도성 금속의 종류, 그 전극두께등은 상기 하부전극의 경우와 동일하다.

후속하여, 도 2(g)와 같이, 상기 상부전극(270)이 형성된 적층체상에 절연층(280)을 적층한후, 그 절연층 표면과 상기 하부전극(250) 사이, 그리고 그 절연층 표면과 상기 절연층(230)상에 형성된 상부전극(270) 사이에 비아홀(285)을 형성한다. 상기 비아홀(285)은 기계적으로 가공할 수도 있으며, CO₂ 레이저를 이용하여 가공할 수도 있다.

이어, 본 발명에서는 도 2(f)와 같이, 상기 절연층(280)내 비아홀(285)이 형성된 적층체를 무전해동도금, 건식필름 부착후 패턴형성, 전해동도금 및 Flash etching공정을 통하여 상기 절연층(280)상에 금속전도층 패턴(290a, 290b)를 형성할 이때, 상기 비아홀(285)은 이러한 무전해 및 전해동도금으로 도통되며, 이를 통하여, 상기 하부전극(250)은 신호층의 금속전도층 패턴(290b)과, 상기 상부전극(270)는 금속전도층 패턴(290a)과 연결된다. .

그리고 후속하여 외부의 패드에 금 도금 및 외각 SR을 도포함으로써 박막 커 패시터 내장된 인쇄회로기판(200)을 제조할 수 있는 것이다.

상술한 바와 같이, 본 발명에서는 PCB공정에서 이용되는 유기 기판재상에 200℃이하의 저온에서 Sputtering을 이용하여 패터닝 공정 없는 동일 공정을 이용하여 커패시터용 하부전극, 유전체층 및 상부전극을 형성함으로써 종래공정에서 야기되는 오염과 불순물에 의한 접착 강도 문제등을 효과적으로 해결할 수 있다.

이하, 바람직한 일실시예를 통하여 본 발명을 상세히 설명한다.

(실시예)

그 양면에 동박이 부착된 CCL 을 마련하였다. 그리고 상기 CCL의 양면에 건식필름을 도포한후 패턴을 형성하고, 이어, CCL의 소정의 위치에 관통홀을 형성하고 그 관통홀을 무전해 및 전해동도금처리하여 도금하였다. 그리고 도금된 관통홀을 갖는 적층체의 일면에 ABF 필름으로 된 절연층을 형성한 후, CO₂ 레이저를 이용하여 절연층 내부에 비아홀을 형성하였다. 이어, 상기 비아홀을 무전해 및 전해동도금으로 도금한후, 상기 절연층상에 마스크를 이용하여 Cu를 스퍼터링함으로써 커패시터용 하부전극을 형성하였으며, 후속하여, BZN계 유전체층, 및 Cu 상부전극을 스퍼터링으로 형성하였다. 이때, Cu는 상온에서 10-6 Torr 의 base pressure에서 1시간 증착하여 500nm 두께로 형성하였으며, BZN 유전체는 300nm 두께로 형성하였다.

그리고 상기 상부전극이 형성된 적층체상에 ABF 필름을 적층하고, 그 내부에 비어홀을 형성하였다. 그리고 무전해 및 전해 도금을 통하여 비아홀 및 적층제의 표면에 금속층을 형성하고, 그 표면에 건식필름을 부착하여 패턴을 형성한 후, 에칭하여 금속전극층을 패터닝 하였다. 이어, 노출된 금속 층에 Au coating 및 표면중 절연층 부분에 SR 코팅을 하여 인쇄회로기판을 제조하였다.

상기 제조된 기판내에 내장된 박막 커패시터의 전기적인 특성을 측정하였으며, 그 결과를 도 3 및 도 4에 나타내었다.

도 3은 본 발명의 제조방법으로 제조된 커패시터의 주파수에 따른 커패시터 용량과 손실값을 나타내는 그래프이다. 도 4는 본 발명의 제조방법으로 제조된 커패시터의 온도변화에 따른 커패시터 용량 변화를 나타내는 그래프이다.

상술한 바와 같이, 본 발명은 바람직한 실시예를 통하여 상세히 설명되었지만, 본 발명은 이러한 실시예의 내용에 제한되는 것은 아니다. 본원이 속하는 기술분야에서 통상의 지식을 가진 자라면, 비록 실시예에 제시되지 않았지만 첨부된 청구항의 기재범위내에서 다양한 본원발명에 대한 모조나 개량이 가능하며, 이들 모두 본원발명의 기술적 범위에 속함은 너무나 자명하다 할 것이다.

상술한 바와 같이, 본 발명은 PCB In-line 공정에서 sputtering을 통하여 커패시터용 하부전극, 유전체층 및 상부전극을 형성함으로써 종래 도금공정 대비 하부전극 형성시 표면조도 내지 cleaning문제를 해소할 수 있으며, 아울러, 사진식각공정이나 에칭공정을 이용하지 않으므로 유전막의 손상을 최소화할 수 있다. 또한 별도의 패터닝공정 없이 커패시터를 구현할 수 있으므로 불순물에 의한 이종계면 접착강도 문제를 효과적으로 해결할 수 있다.

Claims (12)

1. 고분자 기재상에 마스크를 이용하여 전도성 금속을 스퍼터링함으로써 커패시터용 하부전극을 형성하는 공정;

   상기 하부전극에 마스크를 이용하여 유전체재료를 스퍼터링함으로써, 상기 형성된 하부전극의 일부와 그 일측단부를 둘러싸는 유전체층을 형성하는 공정;

   상기 형성된 유전체층상과 그 유전체층이 접하는 기재상에 마스크를 이용하여 전도성 금속을 스퍼터링함으로써 커패시터용 상부전극을 형성하는 공정;

   상기 상부전극이 형성된 적층체상에 절연층을 적층한후, 그 절연층 표면과 상기 하부전극 사이, 그리고 그 절연층 표면과 상기 기재상에 형성된 상부전극 사이에 비아홀을 형성하는 공정;

   상기 비아홀이 형성된 적층체를 무전체 및 전해동도금하는 공정;을 포함하는 박막 커패시터 내장된 인쇄회로기판 제조방법.
2. 제 1항에 있어서, 상기 하부전극과 상부전극은 Cu, Ni, Al, Pt, Pd, Ta, Au, Ag중 선택된 1종으로 조성됨을 특징으로 하는 박막 커패시터 내장된 인쇄회로기판 제조방법.
3. 제 1항에 있어서, 상기 하부전극과 상부전극의 두께가 각각 100~500nm 범위임을 특징으로 하는 박막 커패시터 내장된 인쇄회로기판 제조방법.
4. 제 1항에 있어서, 상기 유전체층은 BiZnNb(Bi₂O₃-ZnO-Nb₂O₅)계 비정질 금속산화물로 조성된 것임을 특징으로 하는 박막 커패시터 내장된 인쇄회로기판 제조방법.
5. 제 4항에 있어서, 상기 유전체층은 1.3<x<2.0, 0.8<y<1.5, 및 1.4<z< 1.6을 만족하는 Bi_xZn_yNb_zO₇ 금속산화물로 조성된 것임을 특징으로 하는 박막 커패시터 내장된 인쇄회로기판 제조방법.
6. 제 1항에 있어서, 상기 유전체층은 그 두께가 50nm~1㎛ 범위임을 특징으로 하는 박막 커패시터 내장된 인쇄회로기판 제조방법.
7. CCL(copper clad laminate)의 소정의 위치에 관통홀을 형성한후, 상기 관통홀을 도금하는 공정;

   상기 도금된 관통홀을 갖는 CCL의 적어도 일측면에 절연층을 적층하고, 이어 그 절연층 소정의 위치에 비아홀을 형성한 후 이를 도금하는 공정;

   상기 도금된 비아홀을 갖는 절연층상에 마스크를 이용하여 전도성 금속을 스퍼터링함으로써 커패시터용 하부전극을 형성하는 공정;

   상기 하부전극상에 마스크를 이용하여 유전체재료를 스퍼터링함으로써, 상기 형성된 하부전극의 일부와 그 일측단부를 둘러싸는 유전체층을 형성하는 공정;

   상기 형성된 유전체층상과 그 유전체층이 접하는 기재상에 마스크를 이용하여 전도성 금속을 스퍼터링함으로써 커패시터용 상부전극을 형성하는 공정;

   상기 상부전극이 형성된 적층체상에 절연층을 적층한후, 그 절연층 표면과 상기 하부전극 사이, 그리고 그 절연층 표면과 상기 기재상에 형성된 상부전극 사이에 비아홀을 형성하는 공정;

   상기 비아홀이 형성된 적층체를 무전체 및 전해동도금하는 공정;을 포함하는 박막 커패시터 내장된 인쇄회로기판 제조방법.
8. 제 7항에 있어서, 상기 하부전극과 상부전극은 Cu, Ni, Al, Pt, Pd, Ta, Au, Ag중 선택된 1종으로 조성됨을 특징으로 하는 박막 커패시터 내장된 인쇄회로기판 제조방법.
9. 제 7항에 있어서, 상기 하부전극과 상부전극의 두께가 각각 100~500nm 범위임을 특징으로 하는 박막 커패시터 내장된 인쇄회로기판 제조방법.
10. 제 7항에 있어서, 상기 유전체층은 BiZnNb(Bi₂O₃-ZnO-Nb₂O₅)계 비정질 금속산화물로 조성된 것임을 특징으로 하는 박막 커패시터 내장된 인쇄회로기판 제조방법.
11. 제 10항에 있어서, 상기 유전체층은 1.3<x<2.0, 0.8<y<1.5, 및 1.4<z< 1.6을 만족하는 Bi_xZn_yNb_zO₇ 금속산화물로 조성된 것임을 특징으로 하는 박막 커패시터 내장된 인쇄회로기판 제조방법.
12. 제 7항에 있어서, 상기 유전체층은 그 두께가 50nm~1㎛ 범위임을 특징으로 하는 박막 커패시터 내장된 인쇄회로기판 제조방법.

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