KR100665367B1

KR100665367B1 - 박막 커패시터 내장된 인쇄회로기판 및 그 제조방법

Info

Publication number: KR100665367B1
Application number: KR1020060009831A
Authority: KR
Inventors: 진현주; 유수현
Original assignee: 삼성전기주식회사
Priority date: 2006-02-01
Filing date: 2006-02-01
Publication date: 2007-01-09

Abstract

박막 커패시터 내장된 인쇄회로기판 및 그 제조방법이 제공된다.

본 발명은, CCL 코아와, 상기 코아의 양면에 교대로 배열된 다수의 절연층들과 패턴을 갖는 금속전도층들을 포함하고, 그 내부에, 상기 금속전도층중 어느 하나의 층에서 선택된 전도층 패턴인 커패시터용 하부전극; 상기 하부전극상에 제1 내부 홈을 갖도록 형성된 유전체층; 상기 제1 내부 홈의 내면에 면접되도록 형성되어 제2 내부 홈을 갖는 금속씨드층; 및 상기 제2 내부 홈 내부에 형성된 상부전극;을 포함하는 박막 커패시터가 내장되어 있는 인쇄회로기판, 및 그 제조방법에 관한 것이다.

박막 커패시터, 인쇄회로기판, 유전체층

Description

박막 커패시터 내장된 인쇄회로기판 및 그 제조방법{Thin film capacitor embedded printed circuit board, and its manufacturing method}

도 1은 본 발명의 일실시예에 따라 제조된 박막 커패시터 내장된 인쇄회로기판의 개략구성도이다.

도 2(a-j)는 본 발명의 일실시예에 따른 박막 커패시터 내장된 인쇄회로기판의 제조공정도이다.

본 발명은 박막 커패시터 내장된 인쇄회로기판의 제조에 관한 것으로, 보다 상세하게는, 정전용량이 우수할 뿐만 아니라 PCB설계의 자유도등을 개선할 수 있는 박막 커패시터 내장된 인쇄회로기판의 제조에 관한 것이다.

각종 전자 제품의 소형화 및 고주파수화 추세에 따라 기판에 부착되던 칩 형태의 커패시터를 PCB 기판 내부에 내장시켜 전체 제품의 부피를 줄이는 기술이 주목받고 있다. 이와 같이 기판 위에 부품으로 존재하던 칩 형태의 커패시터를 막 형태로 제조하여 PCB 기판 내에 내장시키면, 칩이 차지하던 부피를 감소시킬 수 있 고, 또한 칩 형태의 커패시터보다 막 형태의 커패시터가 고주파 잡음 제거에 유리하기 때문에 다양한 방법으로 커패시터를 PCB 내에 내장시키려는 시도가 이루어지고 있다.

내장형 커패시터는 크게 두 가지 형태로 나눌 수 있다. 첫 번째는 후막 타입의 유전층을 사용하는 것이고 두 번째는 박막타입(두께 1㎛ 이하)의 유전층을 이용하는 것이다. 상기 후막 타입은 세라믹후막을 Cu foil위에서 고온 소결한 후 수지층을 적층하여 이를 PCB 공정에 투입하거나, 또는 세라믹-폴리머 복합체를 만들어 이를 프리프레그 자재로 활용하는 방법이다. 그런데 이 방법은 고온 소결을 포함하기 때문에, PCB공정과 동시에 진행할 수 없으며, 이에 따라 공정 수가 증가할 뿐만 아니라 두께 때문에 정전용량도 크지 않다. 또한 상기 복합체를 이용하는 방법은 복합체의 유전율 자체가 낮기 때문에 큰 정전용량을 요구하는 응용에는 적합하지 않다.

한편, 상기 박막 타입 유전층을 이용하는 방법은 정전용량은 크게 할 수 있으나, 기술적인 어려움이 많기 때문에 현재까지 제품화된 기술은 거의 없는 실정이다. 가장 큰 어려움 중의 하나인 커패시터의 하부전극으로 사용되는 Cu 면의 조도가 Si 웨이퍼와 달리 매우 크다는 데 있다. 즉 균일한 산화물 유전층을 조도가 큰 Cu 면에 형성하는 것이 어렵다는 것이다. 현재 PCB 공정에서는 적층시의 밀착력 강화를 위해 대부분의 Cu 배선 표면에 조도를 증가시키는 처리를 해 주고 있으므로, 상기와 같은 조도처리는 균일한 산화물 유전층을 형성하는 데 큰 장애요인이 되고 있다.

또한 지금까지 특허 문헌(US6,818,469, US6,894,335)에서 박막 커패시터의 하부전극은 대부분 양면동박적층판(CCL:copper clad laminates)이나 단면동박적층판(RCC:resin coated laminates)을 이용하고 있다. 그런데 상기 동박적층판 하부전극상에 산화물 유전층 박막을 형성시켜, 이를 Build-up 공정(hige-end PCB제조에 사용되는 공정)으로 PCB를 제조하면, 내장형 박막 커패시터가 적용될 수 있는 층에 제한이 있다. 이는 build-up공정에서는 중심이 되는 core층에만 동박적층판을 사용할 뿐이고 나머지 층들은 실제로 additive 공정 또는 Semi-additive공정을 이용해서 제품을 제조하기 때문에 동박적층판이 사용되지 않기 때문이다.

더욱이, chipset package용으로 응용하기 위해서는 PCB 제품군 중에서도 고난이도의 기술이 요구되는 FCBGA(flip chip ball grid array) 공정에 적용할 수 있어야 한다. PCB의 층수를 크게 증가시키지 않는 상태에서 내장형 커패시터를 적용하려면 커패시터가 존재하는 층에 FCBGA의 미세회로공정을 동시에 진행할 수 있어야 한다. 그런데 상기 동박적층판을 이용하여 PCB 내장형 커패시터를 제조하는 방법은 상술한 high-end PCB에는 사용하기에는 어려운 기술이었다

따라서 Cu 표면 조도를 어느 정도 작게 할 수 있고 FCBGA의 미세회로 공정과 동시에 진행할 수 있는, PCB 내장형 박막 커패시터를 제조할 수 있는 보다 개선된 기술이 요구되고 있는 실정이다.

따라서 본 발명은 상술한 종래기술의 문제점을 해결하기 위하여 안출된 것으로서, 정전용량이 우수할 뿐만 아니라 PCB In-line공정에 적용할 수 있으며, PCB설계의 자유도를 개선할 수 있는 박막 커패시터 내장된 인쇄회로기판 및 그 제조방법을 제공함을 목적으로 한다.

상기 목적을 달성하기 위한 본 발명은,

CCL 코아와,

상기 코아의 양면에 교대로 배열된 다수의 절연층들과 전도층 패턴을 갖는 금속전도층들을 포함하고,

그 내부에,

상기 금속전도층중 어느 하나의 층에서 선택된 전도층 패턴인 커패시터용 하부전극;

상기 하부전극상에 제1 내부 홈을 갖도록 형성된 유전체층;

상기 제1 내부 홈의 내면에 면접되도록 형성되어 제2 내부 홈을 갖는 금속씨드층; 및

상기 제2 내부 홈 내부에 형성된 상부전극;을 포함하는 박막 커패시터가 내장되어 있는 인쇄회로기판에 관한 것이다.

또한 본 발명은,

소정의 패턴을 갖는 동박이 부착된 CCL(copper clad laminate)의 양면에 절 연층을 적층한 후, 그 절연층 소정의 위치에 비어홀을 형성하는 공정;

상기 비아홀이 형성된 적층체의 적어도 일면을 무전해동도금한 후, 그 적층체의 표면에 건식필름을 부착하는 공정;

상기 건식 필름을 노광, 현상하여 패턴을 형성한 후, 전해동도금함으로써 커패시터 하부전극용 금속전도층 패턴을 형성하는 공정;

상기 금속전도층 패턴이 형성된 적층체상에 잔류하는 건식 필름을 제거한 후, 그 표면을 플래쉬 에칭하는 공정;

상기 플래쉬 에칭처리된 적층체의 표면에 건식 필름을 재부착한 후, 이를 노광, 현상함으로써 소정의 패턴을 형성하는 공정;

상기 건식 필름 패턴이 형성된 적층체의 표면에 유전체층과 금속씨드층을 순차적으로 형성하는 공정;

상기 금속씨드층을 전해도금함으로써 커패시터 상부전극용 전해도금층을 형성한 후, 상기 부착된 건식필름이 노출되도록 그 적층체의 표면을 연마하는 공정;

상기 연마후 노출된 건식필름을 제거한 후, 그 적층체의 표면에 절연층을 적층하는 공정; 및

상기 형성된 절연층 소정의 위치에 비아홀을 형성한 후, 무전해 및 전해동도금처리하는 공정;을 포함하는 박막 커패시터 내장된 인쇄회로기판 제조방법에 관한 것이다.

이하, 첨부도면을 참조하여 본 발명을 상세히 설명한다.

도 1은 본 발명의 일실시예에 따른 박막 커패시터 내장된 인쇄회로기판의 개략구성도이다.

도 1에 나타난 바와 같이, 본 발명의 인쇄회로기판(100)은 CCL 코아(10)와, 상기 코아(10)의 양면에 교대로 배열된 절연층(30)과 패턴을 갖는 금속전도층(50)을 포함하여 구성되어 있다. 본 발명에서는 상기 절연층(30)과 금속전도층(50)은 필요에 따라 다수 형성할 수도 있다.

또한 상기 기판(100)의 내부에는 박막 커패시터(70)가 내장되어 있으며, 상기 박막 커패시터(70)는, 상기 금속전도층(50)들 중 어느 하나의 층에서 선택된 전도층 패턴인 커패시터용 하부전극(71); 상기 하부전극(71)상에 제1 내부 홈(73a)을 갖도록 형성된 유전체층(73); 상기 제1 내부 홈(73a)의 내면에 면접되도록 형성되어 제2 내부 홈(75a)을 갖는 금속씨드층(75); 및 상기 제2 내부 홈(75a) 내부에 형성된 상부전극(77)을 포함하여 구성되어 있다. 그리고 상기 하부전극(71)과 상기 상부전극(77)은 도금된 비아홀(80)을 통하여 각각 신호층의 배선 배턴(90b, 90a)과 연결되도록 구성함으로써 PCB 내장된 박막 커패시터를 구현할 수 있다.

한편 본 발명에서 상기 커패시터 하부전극(71)은 무전해 및 전해동도금으로 형성함이 바람직하다.

또한 본 발명에서 상기 유전체층(73)은 PVD, CVD, ALD 및 CSD(Chemical solution deposition)중 선택된 1종의 방법을 이용하여 형성할 수 있다. 바람직하게는, 상기 유전체층(73)은 저온에서 유전율을 갖는 BiZnNb(Bi₂O₃-ZnO-Nb₂O₅)계 비정 질 금속산화물로 조성되는 것이다. 보다 바람직하게는, 1.3<x<2.0, 0.8<y<1.5, 및 z< 1.6을 만족하는 Bi_xZn_yNb_zO₇ 금속산화물로 조성되는 것이다. 그리고 상기 유전체층(73)의 두께는 0.01~10㎛범위인 것이 바람직하다.

그리고 본 발명에서 상기 금속씨드층(75)은 PVD법이나 무전해도금법으로 형성될 수 있으며, 그 두께를 0.01 ~ 1㎛ 로 제한함이 바람직하다. 또한 상기 금속씨드층(75)은 Cu, Ni, Ti, Au, Pt, Cr 및 Pd중 선택된 1종으로 조성됨이 바람직하다.

또한 본 발명에서 상기 상부전극(77)은 상기 금속씨드층(75)을 전해도금함으로써 형성한다. 바람직하게는, 상기 상부전극(77)은 Ti, Pt, Cu중 선택된 1종의 금속으로 조성되는 것이다. 그리고 상기 상부전극(77)은 그 두께를 1~15㎛범위로 제한함이 보다 바람직하다.

다음으로, 본 발명의 바람직한 일실시예에 따른 박막 커패시터 내장된 인쇄회로기판의 제조공정을 도 2를 참조하여 설명한다.

먼저, 본 발명에서는, 도 2(a)와 같이, 소정의 패턴을 갖는 동박(110a)이 부착된 CCL(copper clad laminate:110)의 양면에 절연층(120)을 적층한다. 상기 패턴화된 동박(110a)은 CCL의 양면에 건식필름을 부착하고, 이를 노광, 현상하여 패턴을 형성한 후 통상의 사진식각공정을 이용하여 에칭함으로써 용이하게 형성될 수 있다. 또한 상기 절연층(120)은 Flip Chip BGA 제조공정에서 일반적으로 사용하는 ABF(Ajinomoto Build Flim)을 사용할 수 있으며, 그 두께는 대략 30~40㎛ 범위에 있다.

이어, 도 2(b)와 같이, 상기 절연층(120)의 소정의 위치에 비어홀(120a)을 형성한다. 이러한 비아홀은 기계적인 가공을 통하여 형성될 수도 있으며, CO₂ 레이저를 이용하여 형성할 수도 있으며, 그 직경이 대략 50~100㎛ 범위이다. 이후, 필요에 따라 디스미어(Desmear)처리를 통해 홀내부에 있는 burr를 제거해줌이 보다 바람직하다. 또한 필요에 따라 상기 적층된 절연층(120)의 표면에 조도를 형성해줌이 바람직한데, 이는 후속하는 무전해 동도금공정에서 도금층과 절연층간의 적절한 접착력을 제공할 수 있기 때문이다.

다음으로, 본 발명에서는 상기 비아홀(120a)이 형성된 적층체의 적어도 일면을 무전해동도금하는데, 이때, 무전해 동도금층 두께를 0.8~1.5 ㎛범위로 함이 바람직하다.

이어, 도 2(c)와 같이, 상기 무전해동도금된 적층체의 표면에 건식필름을 부착하고, 노광, 현상함으로써 소정의 건식필름 패턴(130)을 형성한다. 그리고 상기 건식필름 패턴(130)이 부착된 적층체의 표면을 전해동도금함으로써 그 적층체 표면에 커패시터 하부전극용 금속 전도층 패턴(140)을 형성한다. 이때, 상기 전해동도금층의 두께를 5~15㎛ 범위로 함이 바람직하다.

이후, 도 2(d)와 같이, 상기 전도층 패턴(140)이 형성된 적층체상에 잔류하는 건식 필름(130)을 제거한 후, 그 표면을 플래쉬 에칭한다. 이때, 상기 건식 필름은 통상 수산화나트륨(NaOH)을 이용하여 박리 제거할 수 있다. 그리고 상기 플래쉬 에칭처리는 상기 적층체의 표면에 잔류하는 무전해도금층을 제거하기 위해 과산화수소 또는, 염소산나트륨(Na₂CO₃)등의 염산 형태의 에칭액을 이용하여 수행될 수 있다.

한편 상술한 플래쉬 에칭시, 상기 무전해도금층 뿐만 아니라 전해도금층도 약 1㎛ 정도 에칭이 될 수 있으며, 이에 따라 상기 형성된 커패시터 하부전극용 전도층 패턴(140)의 표면조도가 에칭전에 비하여 약 2배 이상 거칠어 질 수 있다. 그런데 만일 상기 전도층 패턴(140)의 표면조도가 증가하면, 후속하는 공정에서 유전체 산화물 박막 증착시 균일한 박막을 얻기가 어려울 수 있으며, 또한 이로 인해 전기적 특성(누설전류, 파괴전압 등)도 현저히 감소할 수가 있다.

따라서 상기 플래쉬 에칭공정시 상기 전도층 패턴(140)상에 마스크(MASK)를 형성함으로써 그 표면조도가 상승되는 것을 방지함이 바람직하다.

또다르게는, 상기 플래쉬 에칭처리된 결과, 그 표면조도가 상승한 상기 전도층 패턴(140)의 표면을 전해연마하여 그 표면조도를 감소시킴이 바람직하다.

그리고 본 발명에서는, 도 2(e)와 같이, 상기 금속전도층(140)이 형성된 적층체의 표면에 건식필름(150)을 재부착하고, 이를 노광, 현상하여 소정의 패턴을 형성한다.

이때, 도 2(e)와 같이, 상기 건식필름(150)과 적층체의 표면 사이에 기공(porous:150a)이 형성될 수 있다. 그런데 통상 박막 커패시터 내장된 Flip Chip BGA의 경우, 일반적으로 그 층수가 6층이다. 그리고 만일 그 최상층을 1층이라고 한다면, 상기 전도층 패턴(140)이 형성된 층, 즉 2층을 통상 접지배선(Ground Layer)층으로 이용하며, 이러한 2층의 대부분은 미세한 패턴을 가지지 않는다. 그러므로 상기 건식필름(150)을 적층시, 전도층 패턴(140)과 건식 필름 사이의 기공(porous)은 발생할 확률이 상당히 낮다고 할 수 있다.

다만 상기 건식필름(150)을 부착 전에, 상기 적층체의 표면에 평탄화 수지코팅(Flat Resin Coating)처리함으로써 상기 기공(150a-d)를 채워줌이 보다 바람직하다. 이렇게 함으로써 발생할 수도 있는 기공의 존재를 미연에 방지할 수 있다.

한편, 도 2(e)와 같이, CCL(110)의 하방에는 이러한 평탄화 수지코팅(Flat Resin Coating)처리를 고려할 필요가 없다.

이어, 본 발명에서는 도 2(f)와 같이, 상기 건식 필름 패턴이 형성된 적층체의 표면에 유전체층(160)과 금속씨드층(170)을 순차적으로 형성한다.

즉, 상기 먼저 상기 건식필름 패턴(150)이 형성된 적층체 상에 박막 유전체층(160)을 형성한다. 이러한 유전체층(160)은 PVD, CVD, ALD 및 CSD(Chemical solution deposition)중 선택된 1종의 방법을 이용하여 형성함이 바람직하다.

또한 본 발명에서는 상기 유전체층(160)은 구제적인 조성에 제한되지 않으 며, 다양한 유전재료를 이용하여 형성될 수 있다.

바람직하게는, 상기 유전체층(160)은 저온에서 유전율을 갖는 BiZnNb(Bi₂O₃-ZnO-Nb₂O₅)계 비정질 금속산화물로 조성되는 것이다. 보다 바람직하게는, 1.3<x<2.0, 0.8<y<1.5, 및 z< 1.6을 만족하는 Bi_xZn_yNb_zO₇ 금속산화물로 조성되는 것이다. 그리고 상기 유전체층(160)의 두께는 0.01~10㎛범위인 것이 바람직하다.

이어, 본 발명에서는 상기 유전체층(160)상에 얇은 전도성 금속씨드층(170)을 형성한다. 이러한 금속씨드층(170)은 sputtering등과 같은 PVD법이나 무전해도금법으로 형성함이 바람직하다. 그리고 상기 금속씨드층의 조성 및 두께는 상술한 바와 같다.

후속하여, 도 2(f)와 같이, 상기 금속씨드층(170)을 전해도금함으로써 커패시터 상부전극용 전해도금층(180)을 형성한다. 이때, 상기 전해도금층(180)은 Ti, Pt, Cu중 선택된 1종의 금속으로 조성됨이 바람직하다. 그리고 상기 도금층(180)의 두께를 1~15㎛범위로 제한함이 바람직하다.

그리고 본 발명에서는 도 2(g)와 같이, 상기 부착된 건식필름(150)이 노출되도록 그 적층체의 표면을 연마한다. 즉, 후속하는 공정에서 상기 건식필름(150)을 효과적으로 제거하기 위하여, 그 건식필름(150) 상부에 형성된 유전체층(160), 금속씨드층(170) 및 전해도금층(180)을 세라믹 연마(Ceramic Buff)처리하여 제거한다.

이어, 도 2(h)와 같이, 수산화나트륨(NaOH)용액을 이용하여 상기 건식필름(150)을 제거함으로써 2층에 완전한 박막 커패시터가 형성된다.

그리고 본 발명에서는 도 2(i)와 같이, 그 적층체의 표면에 대략 30~60㎛의 ABF 절연층(190)을 적층한다. 그런데 상기 절연층(190)을 적층함에 있어서, 하부 패턴과 접착력을 증대시켜주기 위하여 ABF 전처리(MEC 처리)를 실시함이 일반적이며, 이때 상기 유전체층(160)이 전처리용액에 의해서 손상을 입을 수 있다. 따라서 상기와 같은 MEC처리할 할 경우, 상기 형성된 박막 커패시터 부분에 마스크등을 부착하여 상기 전처리용액과의 반응을 최소화함이 바람직하다.

후속하여, 상기 절연층(190) 소정의 위치에 비아홀(191)을 형성하며, 이때 비아홀은 CO₂ 레이저를 이용하여 형성가능하며, 그 직경이 대략 50~150㎛정도이다.

그리고 본 발명에서는 도 2(j)와 같이, 상기 비아홀(191)이 형성된 적층체의 표면을 무전해동도금, 건식필름 적층후 노광·현상, 전해동도금, 플래쉬에칭, SR등과 같은 통상적인 공정을 이용하여 상기 절연층(190)상에 소정의 신호층 배선패턴(195a, 195b)를 형성할 수 있다. 한편, 이러한 공정으로 상기 비아홀(191)은 도총되며, 이를 통하여 상기 형성된 박막 커패시터의 하부전극(140)을 상기 배선배턴(195b)과 연결하고, 상기 상부전극(180)은 상기 배선배턴(195a)과 연결하도록 구성된 박막 커패시터 내장된 인쇄회로기판(200)을 제조할 수 있다.

이하, 실시예를 참조하여 본 발명을 상세히 설명한다.

(실시예)

CCL(coppr clad laminate) 코아와, 상기 코아의 양면에 교대로 배열된 절연층들과 다수의 전도층 패턴을 갖는 금속전도층들로 이루어진 인쇄회로기판을 제조하였다. 이때, 도 2(d-h)의 공정으로, 상기 금속 전도층에 형성된 전도층 패턴을 커패시터용 하부전극으로 선택한 후 커패시터 내장된 인쇄회로기판을 제조하였다.

구체적으로, 상기 커패시터용 하부전극을 이루는 전도층 패턴은 무전해 및 전해동도금법으로 그 두께가 2.0um 이하로 형성하였으며, 전해도금시 도금조건은 다음과 같다. 전류밀도 : 1.5 ampere/dm² 도금시간 : 5분, 도금용액 농도: CuSO₄·5H₂O : 200g/ℓ, H₂SO₄ : 30g/ℓ, Cl^- : 40ppm 이하, Leveler 20㎖/ℓ, Brightner 0.5㎖/ℓ.

그리고 상기 하부전극상에 sputtering 법으로 Bi₁ _.5Zn₁Nb₁ _.5O₇ 유전체층을 형성하였으며, 이때, 증착 압력을 200mTorr 이하, 온도를 200℃ 이하, 그리고 증착 시간을 3시간 이하로 하여 300nm 두께의 유전체층을 형성할 수 있었다. 후속하여,상기 유전체층상에 Cu를 sputtering함으로써 0.3um 두께의 금속씨드층을 형성한 후, 전해동도금을 통하여 상부전극을 형성함으로써 커패시터 내장된 인쇄회로기판을 제조할 수 있었다. 한편, 상부전극을 위한 전해도금시 도금조건은 다음과 같다. 전류 밀도 : 1.5 ampere/dm² ^,도금시간 : 4분, 도금용액 농도, CuSO₄·5H₂O : 200g/ℓ, H₂SO₄ : 30g/ℓ, Cl^- : 40ppm 이하, Leveler 20㎖/ℓ, Brightner 0.5㎖/ℓ.

상술한 바와 같이, 본 발명은 바람직한 실시예를 통하여 상세히 설명되었지만, 본 발명은 이러한 실시예의 내용에 제한되는 것은 아니다. 본원이 속하는 기술분야에서 통상의 지식을 가진 자라면, 비록 실시예에 제시되지 않았지만 첨부된 청구항의 기재범위내에서 다양한 본원발명에 대한 모조나 개량이 가능하며, 이들 모두 본원발명의 기술적 범위에 속함은 너무나 자명하다 할 것이다.

상술한 바와 같이, 본 발명은 Build-up 공정에서 박막 커패시터를 제조할 수 있을 뿐만 아니라 　유전체층의 형성시 습식 식각공정을 배제함으로써 새로운 에칭 용액의 개발이　필요하지 않다. 또한 2층 형성에 이용되는 절연 필름과 3층 형성에 이용되는 절연 필름과의 접촉 면적을 최대한 증가시킴으로써 접착력의 손실을 최소화하고 Delamination을 방지　및 개선시킬 수 있다.

아울러, 커패시터용 하부전극에 유전체층을 형성하기 전에, 그 하부전극을 전해 연마등을 실시함으로써 전기적 특성 및 막질이 우수한 산화물 유전체 박막을 형성할 수 있다.

Claims

CCL 코아와,

상기 코아의 양면에 교대로 배열된 다수의 절연층들과 전도층 패턴을 갖는 금속전도층들을 포함하고,

그 내부에,

상기 금속전도층중 어느 하나의 층에서 선택된 전도층 패턴인 커패시터용 하부전극;

상기 하부전극상에 제1 내부 홈을 갖도록 형성된 유전체층;

상기 제1 내부 홈의 내면에 면접되도록 형성되어 제2 내부 홈을 갖는 금속씨드층; 및

상기 제2 내부 홈 내부에 형성된 상부전극;을 포함하는 박막 커패시터가 내장되어 있는 인쇄회로기판.
제 1항에 있어서, 상기 커패시터 하부전극은 무전해 및 전해동도금층인 것을 특징으로 하는 박막 커패시터가 내장되어 있는 인쇄회로기판.
제 1항에 있어서, 상기 유전체층은 BiZnNb(Bi₂O₃-ZnO-Nb₂O₅)계 비정질 금속산화물로 조성된 것임을 특징으로 하는 박막 커패시터가 내장되어 있는 인쇄회로기 판.
제 3항에 있어서, 상기 유전체층은, 1.3<x<2.0, 0.8<y<1.5, 및 z< 1.6을 만족하는 Bi_xZn_yNb_zO₇ 금속산화물로 조성된 것임을 특징으로 하는 박막 커패시터가 내장되어 있는 인쇄회로기판.
소정의 패턴을 갖는 동박이 부착된 CCL(copper clad laminate)의 양면에 절연층을 적층한 후, 그 절연층 소정의 위치에 비어홀을 형성하는 공정;

상기 비아홀이 형성된 적층체의 적어도 일면을 무전해동도금한 후, 그 적층체의 표면에 건식필름을 부착하는 공정;

상기 건식 필름을 노광, 현상하여 패턴을 형성한 후, 전해동도금함으로써 커패시터 하부전극용 금속전도층 패턴을 형성하는 공정;

상기 금속전도층 패턴이 형성된 적층체상에 잔류하는 건식 필름을 제거한 후, 그 표면을 플래쉬 에칭하는 공정;

상기 플래쉬 에칭처리된 적층체의 표면에 건식 필름을 재부착한 후, 이를 노광, 현상함으로써 소정의 패턴을 형성하는 공정;

상기 건식 필름 패턴이 형성된 적층체의 표면에 유전체층과 금속씨드층을 순차적으로 형성하는 공정;

상기 금속씨드층을 전해도금함으로써 커패시터 상부전극용 전해도금층을 형 성한 후, 상기 부착된 건식필름이 노출되도록 그 적층체의 표면을 연마하는 공정;

상기 연마후 노출된 건식필름을 제거한 후, 그 적층체의 표면에 절연층을 적층하는 공정; 및

상기 형성된 절연층 소정의 위치에 비아홀을 형성한 후, 무전해 및 전해동도금처리하는 공정;을 포함하는 박막 커패시터 내장된 인쇄회로기판 제조방법.
제 5항에 있어서, 상기 플래쉬 에칭공정시 상기 전도층 패턴상에 마스크(MASK)를 형성하는 것을 특징으로 하는 박막 커패시터 내장된 인쇄회로기판 제조방법.
제 5항에 있어서, 상기 플래쉬 에칭후, 상기 전도층 패턴의 표면을 전해연마하는 것을 특징으로 하는 박막 커패시터 내장된 인쇄회로기판 제조방법.
제 5항에 있어서, 상기 플래쉬 에칭후, 건식필름 부착 전에, 상기 적층체의 표면에 평탄화 수지코팅(Flat Resin Coating)처리하는 것을 특징으로 하는 박막 커패시터 내장된 인쇄회로기판 제조방법.
제 5항에 있어서, 상기 유전체층은 BiZnNb(Bi₂O₃-ZnO-Nb₂O₅)계 비정질 금속산화물로 조성된 것임을 특징으로 하는 박막 커패시터 내장된 인쇄회로기판 제조방 법.
제 9항에 있어서, 상기 유전체층은, 1.3<x<2.0, 0.8<y<1.5, 및 z< 1.6을 만족하는 Bi_xZn_yNb_zO₇ 금속산화물로 조성된 것임을 특징으로 하는 박막 커패시터 내장된 인쇄회로기판 제조방법.