JP2006147970A - 多層配線基板およびその製造方法 - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title claims abstract description 44
- 239000004020 conductor Substances 0.000 claims abstract description 169
- 239000000758 substrate Substances 0.000 claims abstract description 136
- 238000009792 diffusion process Methods 0.000 claims abstract description 116
- 230000003405 preventing effect Effects 0.000 claims abstract description 71
- 239000010408 film Substances 0.000 claims description 283
- 239000011162 core material Substances 0.000 claims description 228
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 claims description 51
- 229910052802 copper Inorganic materials 0.000 claims description 51
- 239000010949 copper Substances 0.000 claims description 51
- 239000000126 substance Substances 0.000 claims description 47
- 238000000034 method Methods 0.000 claims description 45
- 230000002265 prevention Effects 0.000 claims description 42
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 36
- 238000009713 electroplating Methods 0.000 claims description 23
- 239000010409 thin film Substances 0.000 claims description 22
- 230000015572 biosynthetic process Effects 0.000 claims description 20
- 239000000463 material Substances 0.000 claims description 20
- 238000005498 polishing Methods 0.000 claims description 19
- 238000005268 plasma chemical vapour deposition Methods 0.000 claims description 16
- 238000001312 dry etching Methods 0.000 claims description 14
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical group [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 claims description 13
- 239000000377 silicon dioxide Substances 0.000 claims description 13
- 235000012239 silicon dioxide Nutrition 0.000 claims description 13
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical group [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 12
- 238000004544 sputter deposition Methods 0.000 claims description 11
- 230000003647 oxidation Effects 0.000 claims description 10
- 238000007254 oxidation reaction Methods 0.000 claims description 10
- 229910052710 silicon Inorganic materials 0.000 claims description 9
- 239000010703 silicon Substances 0.000 claims description 9
- 238000005553 drilling Methods 0.000 claims description 8
- 239000000470 constituent Substances 0.000 claims description 5
- 238000009413 insulation Methods 0.000 claims description 5
- 238000010030 laminating Methods 0.000 claims description 5
- 238000001704 evaporation Methods 0.000 claims 1
- 238000003475 lamination Methods 0.000 claims 1
- 239000010410 layer Substances 0.000 description 302
- 239000010953 base metal Substances 0.000 description 20
- 238000007747 plating Methods 0.000 description 16
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 14
- 239000011295 pitch Substances 0.000 description 13
- 229910052751 metal Inorganic materials 0.000 description 11
- 239000002184 metal Substances 0.000 description 11
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 10
- 229910052814 silicon oxide Inorganic materials 0.000 description 10
- 239000010936 titanium Substances 0.000 description 10
- 229910052719 titanium Inorganic materials 0.000 description 10
- 239000002245 particle Substances 0.000 description 9
- 229920005989 resin Polymers 0.000 description 9
- 239000011347 resin Substances 0.000 description 9
- 230000001965 increasing effect Effects 0.000 description 8
- 229910052759 nickel Inorganic materials 0.000 description 7
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 description 6
- 239000011810 insulating material Substances 0.000 description 6
- 239000004065 semiconductor Substances 0.000 description 6
- 229910052709 silver Inorganic materials 0.000 description 6
- 239000004332 silver Substances 0.000 description 6
- 238000007740 vapor deposition Methods 0.000 description 6
- 229910052581 Si3N4 Inorganic materials 0.000 description 5
- 229910052804 chromium Inorganic materials 0.000 description 5
- 239000011651 chromium Substances 0.000 description 5
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 5
- LCPVQAHEFVXVKT-UHFFFAOYSA-N 2-(2,4-difluorophenoxy)pyridin-3-amine Chemical compound NC1=CC=CN=C1OC1=CC=C(F)C=C1F LCPVQAHEFVXVKT-UHFFFAOYSA-N 0.000 description 4
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 description 4
- QAOWNCQODCNURD-UHFFFAOYSA-N Sulfuric acid Chemical compound OS(O)(=O)=O QAOWNCQODCNURD-UHFFFAOYSA-N 0.000 description 4
- 238000005229 chemical vapour deposition Methods 0.000 description 4
- 230000000052 comparative effect Effects 0.000 description 4
- 230000008602 contraction Effects 0.000 description 4
- NIHNNTQXNPWCJQ-UHFFFAOYSA-N fluorene Chemical compound C1=CC=C2CC3=CC=CC=C3C2=C1 NIHNNTQXNPWCJQ-UHFFFAOYSA-N 0.000 description 4
- CHQMHPLRPQMAMX-UHFFFAOYSA-L sodium persulfate Substances [Na+].[Na+].[O-]S(=O)(=O)OOS([O-])(=O)=O CHQMHPLRPQMAMX-UHFFFAOYSA-L 0.000 description 4
- 239000000853 adhesive Substances 0.000 description 3
- 230000001070 adhesive effect Effects 0.000 description 3
- UMIVXZPTRXBADB-UHFFFAOYSA-N benzocyclobutene Chemical compound C1=CC=C2CCC2=C1 UMIVXZPTRXBADB-UHFFFAOYSA-N 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 230000001939 inductive effect Effects 0.000 description 3
- 239000000203 mixture Substances 0.000 description 3
- 238000001020 plasma etching Methods 0.000 description 3
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 3
- VEXZGXHMUGYJMC-UHFFFAOYSA-N Hydrochloric acid Chemical compound Cl VEXZGXHMUGYJMC-UHFFFAOYSA-N 0.000 description 2
- 239000000654 additive Substances 0.000 description 2
- 230000000996 additive effect Effects 0.000 description 2
- 238000004140 cleaning Methods 0.000 description 2
- 229910000365 copper sulfate Inorganic materials 0.000 description 2
- ARUVKPQLZAKDPS-UHFFFAOYSA-L copper(II) sulfate Chemical compound [Cu+2].[O-][S+2]([O-])([O-])[O-] ARUVKPQLZAKDPS-UHFFFAOYSA-L 0.000 description 2
- 230000007613 environmental effect Effects 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 239000011521 glass Substances 0.000 description 2
- 229920003986 novolac Polymers 0.000 description 2
- 229920001721 polyimide Polymers 0.000 description 2
- 238000007650 screen-printing Methods 0.000 description 2
- 239000002356 single layer Substances 0.000 description 2
- 238000012360 testing method Methods 0.000 description 2
- JYLNVJYYQQXNEK-UHFFFAOYSA-N 3-amino-2-(4-chlorophenyl)-1-propanesulfonic acid Chemical compound OS(=O)(=O)CC(CN)C1=CC=C(Cl)C=C1 JYLNVJYYQQXNEK-UHFFFAOYSA-N 0.000 description 1
- VEXZGXHMUGYJMC-UHFFFAOYSA-M Chloride anion Chemical compound [Cl-] VEXZGXHMUGYJMC-UHFFFAOYSA-M 0.000 description 1
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 1
- 239000004642 Polyimide Substances 0.000 description 1
- 150000001844 chromium Chemical class 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 230000002950 deficient Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000010292 electrical insulation Methods 0.000 description 1
- 238000009429 electrical wiring Methods 0.000 description 1
- 239000003822 epoxy resin Substances 0.000 description 1
- 238000011156 evaluation Methods 0.000 description 1
- 239000007789 gas Substances 0.000 description 1
- 229910000040 hydrogen fluoride Inorganic materials 0.000 description 1
- 150000002484 inorganic compounds Chemical class 0.000 description 1
- 229910010272 inorganic material Inorganic materials 0.000 description 1
- 229920000647 polyepoxide Polymers 0.000 description 1
- 239000009719 polyimide resin Substances 0.000 description 1
- 238000001556 precipitation Methods 0.000 description 1
- 230000001737 promoting effect Effects 0.000 description 1
- 239000011241 protective layer Substances 0.000 description 1
- 238000005546 reactive sputtering Methods 0.000 description 1
- 229910000679 solder Inorganic materials 0.000 description 1
- 239000002344 surface layer Substances 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
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- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
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Abstract
【解決手段】 コア基板上に電気絶縁層を介して2層以上の配線を有する多層配線基板において、コア基板として、導電性物質が充填され表裏の導通がなされた複数のスルーホールを備えたものを使用し、上記のスルーホールは、開口径が10〜100μmの範囲内であり、かつ、絶縁膜および導電性物質拡散防止層が設けられており、絶縁膜を介して導電性物質がスルーホール内に充填されたものとし、このコア基板上に電気絶縁層を介して形成された1層目の配線は、ビアを介してスルーホール内に充填された導電性物質に接続されているものとする。
【選択図】 図1
Description
また、樹脂を充填したスルーホールに蓋めっきを行った構造では、使用する絶縁基板の熱収縮・熱膨張によって、スルーホール内部に充填した樹脂が伸縮し、これにより、蓋めっき部分に形成されたビアに応力が集中し易く、接続信頼性が低いという問題もあった。
本発明は、上記のような実情に鑑みてなされたものであり、配線設計の自由度が高く高密度配線が可能な多層配線基板と、このような多層配線基板を簡便に製造するための製造方法を提供することを目的とする。
本発明の好ましい態様として、前記絶縁膜は、二酸化珪素薄膜であるような構成とした。
本発明の好ましい態様として、前記絶縁膜および前記導電性物質拡散防止層は、前記スルーホール内壁面上に導電性物質拡散防止層、絶縁膜の順に積層されたものであるような構成とした。
本発明の好ましい態様として、前記絶縁膜および前記導電性物質拡散防止層は、前記スルーホール内壁面上に第1の絶縁膜、導電性物質拡散防止層、第2の絶縁膜の順に積層されたものであるような構成とした。
本発明の好ましい態様として、前記絶縁膜および前記導電性物質拡散防止層は、前記スルーホール内壁面上に第1の絶縁膜、第2の絶縁膜、導電性物質拡散防止層、第3の絶縁膜の順に積層されたものであり、第2の絶縁膜と第3の絶縁膜の成分が同じであるような構成とした。
本発明の好ましい態様として、前記導電性物質は、電解めっきによりスルーホール内に形成された銅であるような構成とした。
本発明の好ましい態様として、前記スルーホールの開口径は、10〜70μmの範囲内であるような構成とした。
本発明の好ましい態様として、前記コア基板の厚みは、50〜725μmの範囲内であるような構成とした。
本発明の好ましい態様として、前記コア基板は、シリコンコア基板であるような構成とした。
本発明の好ましい態様として、前記下地導電層の形成は、MO−CVD法により行うような構成とした。
本発明の好ましい態様として、前記下地導電層の形成は、MO−CVD法により行うような構成とした。
本発明の好ましい態様として、絶縁膜および導電性物質拡散防止層を形成する工程では、導電性物質拡散防止層、絶縁膜の順に積層する方法、第1の絶縁膜、導電性物質拡散防止層、第2の絶縁膜の順に積層する方法、第1の絶縁膜、第2の絶縁膜、導電性物質拡散防止層、第3の絶縁膜の順に積層する方法のいずれかを用いて絶縁膜および導電性物質拡散防止層を形成し、前記第1の絶縁膜の形成は、熱酸化法あるいはプラズマCVD法を利用して行うものであり、前記第2の絶縁膜、第3の絶縁膜の形成は、プラズマCVD法を利用して行うものであるような構成とした。
本発明の好ましい態様として、前記導電性物質拡散防止層の形成は、MO−CVD法により行うような構成とし、前記微細孔を該開口径が10〜70μmの範囲内となるように形成するような構成とした。
また、本発明の好ましい態様として、前記コア材がシリコンであるような構成とした。
[多層配線基板]
図1は、本発明の多層配線基板の一実施形態を示す部分縦断面図である。図1において、本発明の多層配線基板1は、コア基板2と、このコア基板2の表面2a上に電気絶縁層を介して形成された配線と、裏面2b上に電気絶縁層を介して形成された配線と、を備えている。
多層配線基板1を構成するコア基板2は、コア材2′に複数のスルーホール4が形成されたものであり、各スルーホール4には導電性物質8が充填され、この導電性物質8によりスルーホール4を介した表面2aと裏面2bの導通がなされている。
尚、各配線12a,12b,12c,16および各ビア13a,13b,13cは、例えば、銅、銀等の薄膜である下地金属層を介して、導電性物質8上、下層の電気絶縁層上、ビア上に形成されていてもよい。
この多層配線基板1′では、スルーホール4の内壁面、およびコア基板の両面2a,2bに、第1の絶縁膜6a、導電性物質拡散防止層5、第2の絶縁膜6bが、この順に積層されて配設されている。したがって、スルーホール4内においては、導電性物質拡散防止層5と導電性物質8との間に第2の絶縁膜6bが介在している。
尚、第1の絶縁膜6aと第2の絶縁膜6bは、構成材料が同じものであってもよい。
尚、第2の絶縁膜6bと第3の絶縁膜6cは、構成材料が同じものであってもよく、また、第1の絶縁膜6a、第2の絶縁膜6bおよび第3の絶縁膜6cのすべてが、構成材料が同じものであってもよい。
多層配線基板21を構成するコア基板22は、コア材22′に複数のスルーホール24が形成されたものであり、各スルーホール4には導電性物質28が充填され、この導電性物質28によりスルーホール24を介した表面22aと裏面22bの導通がなされている。
尚、各配線32a,32b,32c,36および各ビア33a,33b,33cは、例えば、銅、銀等の薄膜である下地金属層を介して、導電性物質28上、下層の電気絶縁層上、ビア上に形成されていてもよい。
スルーホール4,24の内壁面に形成される導電性物質拡散防止層5,25は、緻密であり、コア基板2,22中への導電性物質の拡散を防止し得る薄膜であれば特に制限はなく、例えば、窒化チタン、チタン、クロム等の薄膜層とすることができる。この導電性物質拡散防止層5の厚みは、例えば、10〜50nmの範囲で設定することができる。
また、多層配線基板1′を構成する第1の絶縁膜6a、多層配線基板1″を構成する第1の絶縁膜6a、および、多層配線基板21を構成する絶縁膜23は、上述のような絶縁膜であってよく、また、コア基板2がシリコンコア基板である場合には、熱酸化により形成した酸化珪素膜であってもよい。
尚、上述の実施形態では、コア基板2,22の表面2a,22aに配線12a,12b,12c,32a,32b,32cが形成され、裏面に配線16,36が形成されているが、本発明ではコア基板に形成する配線層の積層数には制限はない。
また、本発明の多層配線基板は、最表面層の配線を、半導体チップ搭載用の端子パッドを有するものとすることができる。さらに、このような端子パッドの表面に半田層を備えるものであってもよい。
次に、本発明の多層配線基板の製造方法を図面を参照しながら説明する。
図5乃至図7は、図1に示される多層配線基板1を例として、本発明の多層配線基板の製造方法の一実施形態を示す工程図である。
本発明の多層配線基板の製造方法では、コア基板用のコア材2′の一方の面2′aに所定の開口9aを有するマスクパターン9を形成し、このマスクパターン9をマスクとしてプラズマを利用したドライエッチング法であるICP−RIE(Inductive Coupled Plasma - Reactive Ion Etching)によりコア材2′に所定の深さで微細孔4′を穿設する(図5(A))。
形成する微細孔4′の開口径は、10〜100μm、好ましくは10〜70μmの範囲内で適宜設定することができる。また、微細孔4′の深さは、作製するコア基板の厚み(例えば、50〜725μm)を考慮して設定することができ、例えば、70〜745μmの範囲内で適宜設定することができる。本発明の製造方法では、スルーホール用の微細孔4′をプラズマを利用したドライエッチング法により形成するので、開口径の小さいスルーホールの形成が可能となる。
導電性物質拡散防止層5は、窒化チタン、チタン、クロム等からなる薄膜とすることができる。このような導電性物質拡散防止層5は、例えば、MO−CVD(Metal Organic - Chemical Vapor Deposition)やスパッタリング法により形成することができ、特にスルーホール4の開口径が70μm以下の場合には、MO−CVDにより形成することが好ましい。
尚、導電性物質拡散防止層5と絶縁膜6の積層構造を、上述の多層配線基板1′(図2)のように、第1の絶縁膜6a、導電性物質拡散防止層5、第2の絶縁膜6bがこの順に積層された構造、多層配線基板1″(図3)のように、第1の絶縁膜6a、第2の絶縁膜6b、導電性物質拡散防止層5、第3の絶縁膜6cがこの順に積層された構造とする場合には、第1の絶縁膜6a、第2の絶縁膜6b、第3の絶縁膜6cは、上述の絶縁膜6と同様にして形成することができる。また、第1の絶縁膜6aは、コア材2′がシリコンである場合には、熱酸化を施して酸化珪素膜として形成してもよい。
次いで、下地導電層7、絶縁膜6上に所望レジスト膜10a,10bを形成し、下地導電層7を給電層として、フィルド電解めっきによりスルーホール4内に銅、ニッケル等の導電性物質8を充填する(図5(D))。レジスト膜10a,10bは、公知の感光性レジスト材料を使用して形成することができ、その厚みは、例えば、1〜100μmの範囲で設定することができる。
尚、スルーホール4内に、導電性物質8として導電性ペーストをスクリーン印刷等の方法により充填してもよい。使用する導電性ペーストは、銅粒子、銀粒子等の導電性粒子を80体積%以上含有した導電性ペーストであることが望ましい。
また、レジストパターン19は、スルーホール4内に充填された導電性物質8上の下地金属層12′a,16′が露出するような開口19aを有している。
その後、電気絶縁層11a,15上に存在している余分な下地金属層12′a,16′を除去する。これにより、コア基板2の両面に電気絶縁層を介した1層目の配線が形成され、この配線は、スルーホール4内に充填された導電性物質8にビアを介して接続されたものとなる(図7(B))。
その後、図6(B)〜図7(B)の工程を繰り返すことにより、コア基板2の表面2a側および/または裏面2b側に、更に任意の層数の配線を形成して、所望の多層配線基板を得ることができる。
本発明の多層配線基板の製造方法では、まず、上述の実施態様と同様にして、コア材2′にスルーホール4を形成する。その後、コア材2′の両面およびスルーホール4の内壁面に第1の絶縁膜6aを成膜する(図8(A))。第1の絶縁膜6aは、例えば、プラズマCVDで形成した酸化シリコン膜、窒化シリコン膜等とすることができ、このような絶縁膜6aの厚みは、例えば、500〜1000nmの範囲で設定することができる。また、第1の絶縁膜6aは、コア材2′がシリコンである場合には、熱酸化を施すことにより酸化珪素膜として形成してもよい。
尚、上述の多層配線基板1(図1)のように、導電性物質拡散防止層5、絶縁膜6がこの順に積層された構造、多層配線基板1″(図3)のように、第1の絶縁膜6a、第2の絶縁膜6b、導電性物質拡散防止層5、第3の絶縁膜6cがこの順に積層された構造とすることもできる。
次いで、下地導電層7上と、コア材2′の他方の面(図示例では面2′a側)の第2の絶縁膜6b上に所望レジスト膜10a、10bを形成し、下地導電層7を給電層として、フィルド電解めっきにより、スルーホール4内に一方向(矢印a方向)から銅、ニッケル等の導電性物質8を析出、成長させて充填する(図8(D))。レジスト膜10a,10bは、公知の感光性レジスト材料を使用して形成することができ、その厚みは、例えば、1〜100μmの範囲で設定することができる。
次に、コア基板2の両面に1層目の配線の電気絶縁層として、感光性絶縁材料を塗布し、所定のパターンで露光して現像することにより、電気絶縁層11a,15を形成し、この電気絶縁層11a,15を覆うように、下地金属層12′a,16′を形成する(図9(B))。下地金属層12′a,16′の形成は、上述の実施形態と同様とすることができる。
その後、図9(B)〜図9(C)の工程を繰り返すことにより、コア基板2の表面2a側および/または裏面2b側に、更に任意の層数の配線を形成して、所望の多層配線基板を得ることができる。
本発明の多層配線基板の製造方法では、コア基板用のコア材22′の一方の面22′aに所定の開口29aを有するマスクパターン29を形成し、このマスクパターン29をマスクとしてプラズマを利用したドライエッチング法であるICP−RIE(Inductive Coupled Plasma - Reactive Ion Etching)によりコア材22′に所定の深さで微細孔24′を穿設する(図10(A))。
コア材22′は上述の実施形態のコア材2′と同様のものを使用することができ、また、マスクパターン29は、上述の実施形態のマスクパターン9と同様に形成することができる。
次に、コア基板22の両面に1層目の配線の電気絶縁層として、感光性絶縁材料を塗布し、所定のパターンで露光して現像することにより、電気絶縁層31a,35を形成し、この電気絶縁層31a,35を覆うように、下地金属層32′a,36′を形成する(図11(B))。下地金属層32′a,36′の形成は、上述の実施形態における下地金属層12′a,16′の形成と同様とすることができる。
尚、上述の多層配線基板と製造方法の実施形態は一例であり、本発明は、これらの実施形態に限定されるものではない。
[実施例1]
コア材として、厚み625μm、直径150mmのシリコン基板を準備し、このコア材の一方の面にノボラック系のポジ型レジスト材料(東京応化工業(株)製PMER−P−LA900PM)を塗布し、スルーホール形成用のフォトマスクを介して露光、現像した。これにより、開口径が10μm、30μm、70μm、100μmの4種の円形開口を有し、開口径10μmの開口が20μmピッチ、開口径30μmの開口が60μmピッチ、開口径70μmの開口が150μmピッチ、開口径100μmの開口が200μmピッチで、それぞれ形成されたマスクパターンを形成した。
次に、不要なマスクパターンを除去し後、コア材の裏面を研磨して、微細孔を露出させてスルーホールを形成した。次いで、洗浄後、MO−CVD(Metal Organic - Chemical Vapor Deposition)により、窒化チタンからなる厚み10nmの導電性物質拡散防止層をコア材の両面とスルーホール内壁面に形成した。
次いで、スクリーン印刷により導電性ペースト(平均粒径2.5μmの銀コート銅粒子を85体積%含有)をスルーホール内に充填し、硬化処理(160℃、20分間)を施した。その後、コア材の表面上に盛り上がっている導電性ペーストを研磨により除去し、スルーホール内の導電性ペーストとコア材面が同一面となるようにした。これにより、開口径が10μm、30μm、70μm、100μmの4種のスルーホールを有し、各スルーホール内に充填された導電性ペーストからなる導電性物質による表裏の導通がとられたコア基板(図1に示されるようなコア基板)が得られた。
次いで、電気絶縁層を覆うように、スパッタリング法によりクロム薄膜(厚み30nm)と銅薄膜(厚み200nm)の積層構造である下地金属層を形成した。
上記の配線形成を繰り返すことにより、2層以上の配線を形成して、所望の多層配線基板を得ることができた。
まず、実施例1と同様にコア材を用いて、ICP−RIEによりドライエッチングを行い複数の微細孔を形成した。この微細孔の深さは約350μmとした。
次に、微細孔を設けたコア材面および微細孔の内壁面に、MO−CVDにより、窒化チタンからなる厚み10nmの導電性物質拡散防止層を形成した。次いで、この導電性物質拡散防止層を被覆するように、プラズマCVDにより、二酸化珪素からなる厚み3μmの絶縁膜を形成した。
次いで、下地導電層を給電層として、下記組成のフィルドめっき液を使用しパルス電解めっき(DTサイクル10%、平均電流密度0.2A/dm2)を15時間行うことにより、コア基材表面に銅めっきを施し、微細孔内に銅を完全に充填した。
(フィルドめっき液の組成)
・硫酸 … 50g/L
・硫酸銅 … 200g/L
・塩素イオン … 50mg/L
・添加剤(上村工業(株)製 ESA21−A) … 2.5mL/L
・添加剤(上村工業(株)製 ESA21−B) … 10mL/L
次に、実施例1と同様に、コア基板上に2層以上の配線を形成して、所望の多層配線基板を作製した。
まず、実施例1と同様のコア材を使用し、実施例1と同様にして、コア材にスルーホールを形成した。
次に、コア材に熱酸化(1050℃、20分間)を施して、厚み800nmの第1の絶縁膜をコア材の両面とスルーホールの内壁面に形成した。
次に、上記の第1の絶縁膜上に、MO−CVDにより、窒化チタンからなる厚み30nmの導電性物質拡散防止層を形成した。次いで、この導電性物質拡散防止層を被覆するように、プラズマCVDにより、二酸化珪素からなる厚み1μmの第2の絶縁膜を形成した。
次いで、コア材の両面に感光性フィルムレジスト(旭化成エレクトロニクス(株)製 サンフォートSPG152)をラミネートし、所望のパターンで露光、現像することにより、スルーホールが露出するようにレジスト膜を形成した。
次いで、下地導電層を給電層として、実施例2で使用したのと同じフィルドめっき液を使用し電解めっき(平均電流密度1A/dm2)を5時間行うことにより、下地導電層を形成した面からスルーホール内に一方向に銅を析出、成長させ、スルーホール内に銅を完全に充填した。
次に、実施例1と同様に、コア基板上に2層以上の配線を形成して、所望の多層配線基板を作製した。
下地導電層の形成を、スパッタリング法から蒸着法に切り換えて、チタンからなる厚み30nmの層と、銅からなる厚み200nmの層との積層である下地導電層を形成し、また、下記組成のフィルドめっき液を使用した他は、実施例3と同様にして、フィルドめっき銅による表裏の導通がとられたコア基板(図2に示されるようなコア基板)が得られた。
(フィルドめっき液の組成)
・荏原ユージライト(株)製CU−BRITE VFII A … 50mL/L
・荏原ユージライト(株)製CU−BRITE VFII B … 4mL/L
・硫酸 … 50g/L
・硫酸銅 … 200g/L
・塩酸 … 40g/L
次に、実施例1と同様に、コア基板上に2層以上の配線を形成して、所望の多層配線基板を作製した。
まず、実施例1と同様のコア材を使用し、実施例1と同様にして、コア材にスルーホールを形成した。
次に、コア材を洗浄後、プラズマCVDにより、二酸化珪素からなる厚み1μmの第1の絶縁膜をコア材の両面とスルーホールの内壁面に形成した。
次に、上記の第1の絶縁膜上に、MO−CVDにより、窒化チタンからなる厚み30nmの導電性物質拡散防止層を形成した。次いで、この導電性物質拡散防止層を被覆するように、プラズマCVDにより、二酸化珪素からなる厚み1μmの第2の絶縁膜を形成した。
次に、レジスト膜を除去し、また、露出している下地導電層を除去した。次いで、コア材から突出している余分な銅被膜を研磨して除去した。これにより、スルーホール内に充填されたフィルドめっき銅による表裏の導通がとられたコア基板(図2に示されるようなコア基板)が得られた。
次に、実施例1と同様に、コア基板上に2層以上の配線を形成して、所望の多層配線基板を作製した。
下地導電層の形成を、スパッタリング法から蒸着法に切り換えて、チタンからなる厚み30nmの層と、銅からなる厚み200nmの層との積層である下地導電層を形成し、また、フィルドめっき液として、実施例4で使用したのと同じフィルドめっき液を使用した他は、実施例5と同様にして、フィルドめっき銅による表裏の導通がとられたコア基板(図2に示されるようなコア基板)が得られた。
次に、実施例1と同様に、コア基板上に2層以上の配線を形成して、所望の多層配線基板を作製した。
まず、実施例1と同様のコア材を使用し、実施例1と同様にして、コア材にスルーホールを形成した。
次に、コア材に熱酸化(1050℃、20分間)を施して、厚み800nmの第1の絶縁膜をコア材の両面とスルーホールの内壁面に形成した。
次に、上記の第1の絶縁膜上に、さらに、プラズマCVDにより、二酸化珪素からなる厚み1μmの第2の絶縁膜を形成した。次いで、この第2の絶縁膜上に、MO−CVDにより、窒化チタンからなる厚み30nmの導電性物質拡散防止層を形成した。その後、この導電性物質拡散防止層を被覆するように、プラズマCVDにより、二酸化珪素からなる厚み1μmの第3の絶縁膜を形成した。
次に、レジスト膜を除去し、また、露出している下地導電層を除去した。次いで、コア材から突出している余分な銅被膜を研磨して除去した。これにより、スルーホール内に充填されたフィルドめっき銅による表裏の導通がとられたコア基板(図3に示されるようなコア基板)が得られた。
次に、実施例1と同様に、コア基板上に2層以上の配線を形成して、所望の多層配線基板を作製した。
まず、実施例1と同様にコア材を用いて、ICP−RIEによりドライエッチングを行い複数の微細孔を形成した。この微細孔の深さは約350μmとした。
次に、このコア材に熱酸化(1050℃、20分間)を施して、厚み800nmの第1の絶縁膜をコア材の両面と微細孔の内壁面に形成した。
次に、上記の第1の絶縁膜上に、さらに、プラズマCVDにより、二酸化珪素からなる厚み1μmの第2の絶縁膜を形成した。次いで、この第2の絶縁膜上に、MO−CVDにより、窒化チタンからなる厚み30nmの導電性物質拡散防止層を形成した。その後、この導電性物質拡散防止層を被覆するように、プラズマCVDにより、二酸化珪素からなる厚み1μmの第3の絶縁膜を形成した。
次に、実施例2と同様に、レジスト膜を除去し、露出している下地導電層を除去し、コア材から突出している余分な銅被膜を研磨して除去し、その後、コア材の裏面を研磨して、微細孔を露出させてスルーホールを形成した。
次いで、実施例2と同様に、研磨により露出したコア材面に酸化シリコンからなる絶縁膜(厚み100nm)を形成し、この絶縁膜に、スルーホール内に充填された銅が露出するように開口を形成した。これにより、スルーホール内に充填されたフィルドめっき銅による表裏の導通がとられたコア基板(図4に示されるようなコア基板(但し、導電性物質拡散防止層25の両面に絶縁膜を備える))が得られた。
次に、実施例1と同様に、コア基板上に2層以上の配線を形成して、所望の多層配線基板を作製した。
まず、実施例1と同様のコア材を使用し、実施例1と同様にして、コア材にスルーホールを形成した。
次に、コア材の両面とスルーホールの内壁面に、MO−CVDにより、窒化チタンからなる厚み30nmの導電性物質拡散防止層を形成した。次いで、この導電性物質拡散防止層を被覆するように、プラズマCVDにより、二酸化珪素からなる厚み1μmの絶縁膜を形成した。
次に、絶縁膜上に銅からなる厚み200nmの下地導電層を蒸着法により形成し、その後、コア材の両面に感光性フィルムレジスト(旭化成エレクトロニクス(株)製 サンフォートSPG152)をラミネートし、所望のパターンで露光、現像することにより、スルーホールが露出するようにレジスト膜を形成した。
次に、レジスト膜を花王(株)製 クリンスルーKS7405を用いて除去し、また、露出している下地導電層を過硫酸ナトリウム溶液により除去した。次いで、コア材から突出している余分な銅被膜を研磨して除去した。これにより、スルーホール内に充填されたフィルドめっき銅による表裏の導通がとられたコア基板(図1に示されるようなコア基板)が得られた。
次に、実施例1と同様に、コア基板上に2層以上の配線を形成して、所望の多層配線基板を作製した。
導電性物質拡散防止層と絶縁膜の形成順序を逆にして下記のように形成した他は、実施例2と同様にして、コア基板を作製し、その後、多層配線基板を作製した。
すなわち、微細孔を設けたコア材に熱酸化(1050℃、20分間)を施して、厚み800nmの絶縁膜をコア材の両面と微細孔の内壁面に形成した。次いで、この絶縁膜上に、MO−CVDにより、窒化チタンからなる厚み10nmの導電性物質拡散防止層を形成した。
第2の絶縁膜を形成しない他は、実施例5と同様にして、コア基板を作製し、その後、多層配線基板を作製した。
実施例1〜9、比較例1〜2で作製したコア基板について、下記の基準で良品判定を行い、結果を下記の表1に示した。
(良品判定の基準)
○ : スルーホール(微細孔)に充填された直後の導電性物質が、レジスト膜の
開口パターンと同一であり、また、コア材上の余分な導電性物質を除去し
た後のコア材上の絶縁膜、導電性物質拡散防止層に損傷がみられない。
× : スルーホール(微細孔)に充填された導電性物質が、レジスト膜の下方に
侵入して、レジスト膜の開口パターンと異なる形状でコア材面に形成され
、コア材上の余分な導電性物質を除去した後のコア材上の絶縁膜、導電性
物質拡散防止層に損傷がみられる。
(環境試験)
−55℃の条件で15分放置し、その後、125℃の条件で15分間放置する
ことを1000サイクル繰り返す。
2,22…コア基板
2′,22′…コア材
4,24…スルーホール
4′,24′…微細孔
5,25…導電性物質拡散防止層
6,6a,6b,6c,26…絶縁膜
7,27…下地導電層
8,28…導電性物質
23…絶縁膜
11a,11b,11c,15,31a,31b,31c,35…電気絶縁層
12a,12b,12c,16,32a,32b,32c,36…配線
13a,13b,13c,17,33a,33b,33c,37…ビア部
9,29…マスクパターン
10,10a,10b,30…レジスト膜
Claims (23)
- コア基板上に電気絶縁層を介して2層以上の配線を有する多層配線基板において、
コア基板は導電性物質が充填され表裏の導通がなされた複数のスルーホールを備え、前記スルーホールは開口径が10〜100μmの範囲内であり、前記スルーホール内壁面には絶縁膜および導電性物質拡散防止層が設けられており、該絶縁膜を介して導電性物質が前記スルーホール内に充填されており、電気絶縁層を介してコア基板上に形成された1層目の配線は、前記スルーホール内の前記導電性物質にビアを介して接続されていることを特徴とする多層配線基板。 - 前記導電性物質拡散防止層は、窒化チタン薄膜であることを特徴とする請求項1に記載の多層配線基板。
- 前記絶縁膜は、二酸化珪素薄膜であることを特徴とする請求項1または請求項2に記載の多層配線基板。
- 前記絶縁膜および前記導電性物質拡散防止層は、前記スルーホール内壁面上に導電性物質拡散防止層、絶縁膜の順に積層されたものであることを特徴とする請求項1乃至請求項3のいずれかに記載の多層配線基板。
- 前記絶縁膜および前記導電性物質拡散防止層は、前記スルーホール内壁面上に第1の絶縁膜、導電性物質拡散防止層、第2の絶縁膜の順に積層されたものであることを特徴とする請求項1乃至請求項3のいずれかに記載の多層配線基板。
- 第1の絶縁膜と第2の絶縁膜の構成材料が同じであることを特徴とする請求項5に記載の多層配線基板。
- 前記絶縁膜および前記導電性物質拡散防止層は、前記スルーホール内壁面上に第1の絶縁膜、第2の絶縁膜、導電性物質拡散防止層、第3の絶縁膜の順に積層されたものであり、第2の絶縁膜と第3の絶縁膜の成分が同じであることを特徴とする請求項1乃至請求項3のいずれかに記載の多層配線基板。
- 前記導電性物質は、電解めっきによりスルーホール内に形成された銅であることを特徴とする請求項1乃至請求項7のいずれかに記載の多層配線基板。
- 前記導電性物質は、スルーホール内に充填された導電性ペーストであることを特徴とする請求項1乃至請求項7のいずれかに記載の多層配線基板。
- 前記スルーホールの開口径は、10〜70μmの範囲内であることを特徴とする請求項1乃至請求項9のいずれかに記載の多層配線基板。
- 前記コア基板の厚みは、50〜725μmの範囲内であることを特徴とする請求項1乃至請求項10のいずれかに記載の多層配線基板。
- 前記コア基板は、シリコンコア基板であることを特徴とする請求項1乃至請求項11のいずれかに記載の多層配線基板。
- コア基板上に電気絶縁層を介して2層以上の配線を有する多層配線基板の製造方法において、
コア基板用のコア材の一方の面から、プラズマを利用したドライエッチングにより開口径が10〜100μmの範囲内にある微細孔を所定の深さまで穿設する工程と、
前記微細孔の内壁面を含むコア材表面に、導電性物質拡散防止層が絶縁膜で被覆されるように絶縁膜および導電性物質拡散防止層を形成し、その後、少なくとも微細孔の内壁面に位置する絶縁膜上に下地導電層を形成する工程と、
前記微細孔内を除く前記コア材上に所望のレジスト膜を形成し、前記下地導電層を給電層として前記微細孔内に電解めっきにより導電性物質を充填する工程と、
前記レジスト膜を除去し、前記コア材の他方の面を研磨して前記微細孔を露出させることによりスルーホールを形成し、前記導電性物質によりスルーホールを介した表裏の導通がとられたコア基板とする工程と、
該コア基板上に、スルーホール内に充填された導電性物質に接続するようにビアを形成すると同時に、電気絶縁層を介した1層目の配線を形成する工程と、を有することを特徴とする多層配線基板の製造方法。 - 前記下地導電層の形成は、MO−CVD法により行うことを特徴とする請求項13に記載の多層配線基板の製造方法。
- コア基板上に電気絶縁層を介して2層以上の配線を有する多層配線基板の製造方法において、
コア基板用のコア材の一方の面から、プラズマを利用したドライエッチングにより開口径が10〜100μmの範囲内にある微細孔を所定の深さまで穿設する工程と、
前記コア材の他方の面を研磨して前記微細孔を露出させスルーホールを形成する工程と、
少なくとも前記スルーホールの内壁面に、導電性物質拡散防止層が絶縁膜で被覆されるように絶縁膜および導電性物質拡散防止層を形成する工程と、
前記スルーホール内に導電性物質を充填して表裏の導通がとられたコア基板とする工程と、
該コア基板上に、スルーホール内に充填された導電性物質に接続するようにビアを形成すると同時に、電気絶縁層を介した1層目の配線を形成する工程と、を有することを特徴とする多層配線基板の製造方法。 - 前記絶縁膜および前記導電性物質拡散防止層を形成する工程では、スルーホールの内壁面を含むコア材表面に、導電性物質拡散防止層が絶縁膜で被覆されるように絶縁膜および導電性物質拡散防止層を形成した後に、少なくともスルーホールの内壁面に位置する絶縁膜上に下地導電層を形成し、また、スルーホール内に導電性物質を充填する工程では、前記スルーホール内を除く前記コア材上に所望のレジスト膜を形成し、電解めっきにより導電性物質を充填することを特徴とする請求項15に記載の多層配線基板の製造方法。
- 前記下地導電層の形成は、MO−CVD法により行うことを特徴とする請求項16に記載の多層配線基板の製造方法。
- コア基板上に電気絶縁層を介して2層以上の配線を有する多層配線基板の製造方法において、
コア基板用のコア材の一方の面から、プラズマを利用したドライエッチングにより開口径が10〜100μmの範囲内にある微細孔を所定の深さまで穿設する工程と、
前記コア材の他方の面を研磨して前記微細孔を露出させスルーホールを形成する工程と、
前記コア材の両面と前記スルーホールの内壁面に、導電性物質拡散防止層が絶縁膜で被覆されるように絶縁膜および導電性物質拡散防止層を形成し、その後、前記コア材の一方の全面に下地導電層を形成する工程と、
前記下地導電層上と前記コア材の反対面の前記絶縁膜上に所望のレジスト膜を形成し、前記下地導電層を給電層として電解めっきにより前記スルーホール内に導電性物質を充填して表裏の導通がとられたコア基板とする工程と、
該コア基板上に、スルーホール内に充填された導電性物質に接続するようにビアを形成すると同時に、電気絶縁層を介した1層目の配線を形成する工程と、を有することを特徴とする多層配線基板の製造方法。 - 前記下地導電層の形成は、蒸着法、スパッタリング法のいずれかにより行うことを特徴とする請求項18に記載の多層配線基板の製造方法。
- 絶縁膜および導電性物質拡散防止層を形成する工程では、導電性物質拡散防止層、絶縁膜の順に積層する方法、第1の絶縁膜、導電性物質拡散防止層、第2の絶縁膜の順に積層する方法、第1の絶縁膜、第2の絶縁膜、導電性物質拡散防止層、第3の絶縁膜の順に積層する方法のいずれかを用いて絶縁膜および導電性物質拡散防止層を形成し、前記第1の絶縁膜の形成は、熱酸化法あるいはプラズマCVD法を利用して行うものであり、前記第2の絶縁膜、第3の絶縁膜の形成は、プラズマCVD法を利用して行うものであることを特徴とする請求項13乃至請求項19のいずれかに記載の多層配線基板の製造方法。
- 前記導電性物質拡散防止層の形成は、MO−CVD法により行うことを特徴とする請求項13乃至請求項20のいずれかに記載の多層配線基板の製造方法。
- 前記微細孔を、その開口径が10〜70μmの範囲内となるように形成することを特徴とする請求項13乃至請求項21のいずれかに記載の多層配線基板の製造方法。
- 前記コア材はシリコンであることを特徴とする請求項13乃至請求項22のいずれかに記載の多層配線基板の製造方法。
Priority Applications (10)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004338490A JP4564342B2 (ja) | 2004-11-24 | 2004-11-24 | 多層配線基板およびその製造方法 |
EP05806323.1A EP1830615B1 (en) | 2004-11-24 | 2005-11-14 | Multilayer wiring board and method for manufacturing same |
KR1020077012697A KR101088584B1 (ko) | 2004-11-24 | 2005-11-14 | 다층 배선 기판 및 그 제조 방법 |
US11/791,572 US7800002B2 (en) | 2004-11-24 | 2005-11-14 | Multilayer wiring board |
CN2005800400662A CN101066005B (zh) | 2004-11-24 | 2005-11-14 | 多层布线基板及其制造方法 |
PCT/JP2005/020822 WO2006057174A1 (ja) | 2004-11-24 | 2005-11-14 | 多層配線基板およびその製造方法 |
US12/691,226 US9136214B2 (en) | 2004-11-24 | 2010-01-21 | Method for manufacturing multilayer wiring board |
US14/547,871 US9659849B2 (en) | 2004-11-24 | 2014-11-19 | Method for manufacturing multilayer wiring board |
US15/493,284 US10477702B2 (en) | 2004-11-24 | 2017-04-21 | Multilayer wiring board |
US16/561,518 US10765011B2 (en) | 2004-11-24 | 2019-09-05 | Multilayer wiring board |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004338490A JP4564342B2 (ja) | 2004-11-24 | 2004-11-24 | 多層配線基板およびその製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2006147970A true JP2006147970A (ja) | 2006-06-08 |
JP4564342B2 JP4564342B2 (ja) | 2010-10-20 |
Family
ID=36497912
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2004338490A Expired - Fee Related JP4564342B2 (ja) | 2004-11-24 | 2004-11-24 | 多層配線基板およびその製造方法 |
Country Status (6)
Country | Link |
---|---|
US (5) | US7800002B2 (ja) |
EP (1) | EP1830615B1 (ja) |
JP (1) | JP4564342B2 (ja) |
KR (1) | KR101088584B1 (ja) |
CN (1) | CN101066005B (ja) |
WO (1) | WO2006057174A1 (ja) |
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-
2005
- 2005-11-14 US US11/791,572 patent/US7800002B2/en active Active
- 2005-11-14 CN CN2005800400662A patent/CN101066005B/zh not_active Expired - Fee Related
- 2005-11-14 KR KR1020077012697A patent/KR101088584B1/ko active IP Right Grant
- 2005-11-14 EP EP05806323.1A patent/EP1830615B1/en not_active Expired - Fee Related
- 2005-11-14 WO PCT/JP2005/020822 patent/WO2006057174A1/ja active Application Filing
-
2010
- 2010-01-21 US US12/691,226 patent/US9136214B2/en active Active
-
2014
- 2014-11-19 US US14/547,871 patent/US9659849B2/en not_active Expired - Fee Related
-
2017
- 2017-04-21 US US15/493,284 patent/US10477702B2/en not_active Expired - Fee Related
-
2019
- 2019-09-05 US US16/561,518 patent/US10765011B2/en active Active
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US9930779B2 (en) | 2016-04-28 | 2018-03-27 | Tdk Corporation | Through wiring substrate |
JP7454668B2 (ja) | 2019-11-27 | 2024-03-22 | アプライド マテリアルズ インコーポレイテッド | パッケージコアアセンブリ及び製造方法 |
Also Published As
Publication number | Publication date |
---|---|
US9136214B2 (en) | 2015-09-15 |
WO2006057174A1 (ja) | 2006-06-01 |
US20150076107A1 (en) | 2015-03-19 |
EP1830615A1 (en) | 2007-09-05 |
US10765011B2 (en) | 2020-09-01 |
KR101088584B1 (ko) | 2011-12-06 |
US9659849B2 (en) | 2017-05-23 |
US20190394886A1 (en) | 2019-12-26 |
CN101066005A (zh) | 2007-10-31 |
CN101066005B (zh) | 2012-02-01 |
US10477702B2 (en) | 2019-11-12 |
EP1830615A4 (en) | 2010-04-28 |
US7800002B2 (en) | 2010-09-21 |
US20100116782A1 (en) | 2010-05-13 |
EP1830615B1 (en) | 2016-03-23 |
JP4564342B2 (ja) | 2010-10-20 |
US20170223842A1 (en) | 2017-08-03 |
KR20070085789A (ko) | 2007-08-27 |
US20080083558A1 (en) | 2008-04-10 |
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Legal Events
Date | Code | Title | Description |
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|
A131 | Notification of reasons for refusal |
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A521 | Request for written amendment filed |
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TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
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A01 | Written decision to grant a patent or to grant a registration (utility model) |
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|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20100730 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130806 Year of fee payment: 3 |
|
R150 | Certificate of patent or registration of utility model |
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LAPS | Cancellation because of no payment of annual fees |