CN101066005A - 多层布线基板及其制造方法 - Google Patents

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Abstract

本发明提供一种布线设计的自由度高从而能够实现高密度布线的多层布线基板，和用于简便地制造这种多层布线基板的制造方法。该多层布线基板在芯基板上介在电气绝缘层具有两层以上的布线，其中，作为芯基板使用具备填充了导电物质的、正反面导通的多个通孔的基板；所述通孔，其开口直径在10～100μm的范围内、且设置有绝缘膜以及导电物质扩散防止层，介在该绝缘膜将导电物质填充在通孔内；介在电气绝缘层形成在该芯基板上的第一层布线通过过孔与填充在所述通孔内的导电物质相连接。

Description

多层布线基板及其制造方法
技术领域
本发明涉及多层布线基板以及其制造方法，尤其涉及用于搭载半导体晶片的形成高密度布线的多层布线基板、和用于制造这样的多层布线基板的制造方法。
背景技术
近年来，在电子设备的高性能化、小型化、轻量化的进程中谋求半导体封装体的小型化、多引脚化、外部端子的微小间距化，从而对高密度布线基板的要求变得越来越高。因此，开始将LSI(大规模集成电路)直接安装至印刷电路布线基板、或者将CSP(Chip Size Package)、BGA(Ballgrid Array)安装至印刷电路布线基板。于是，为了使印刷电路布线基板也能应对高密度化开始使用由积层法制作出的多层布线基板，所述积层法为每一层都介在电气绝缘层地在芯基板上层叠多层配线和过孔(ビア)。
在现有的一般积层多层布线基板中使用一种芯基板，其形成为在绝缘基板上通过钻孔设置通孔，在该通孔的内侧实施金属电镀，并在通孔内填充树脂或者导电浆料(日本特开平9-130050号公报)。该芯基板通过通孔导通正反面，通过在该芯基板上介在电气绝缘层多层地层叠布线而制作出多层布线基板。另外，最近开发出一种堆叠构造的多层布线基板，其对填充了树脂的通孔进行加盖电镀(为了堵塞通孔的开口部分而形成电镀层)，在上述的加盖电镀部分的正上方设置过孔，进而在该过孔上再配置过孔(日本特开2003-23251号公报)。
专利文献1：日本特开平9-130050号公报
专利文献2：日本特开2003-23251号公报
发明内容
但是，现有的通孔的形成是由钻孔加工进行的，所以不能使通孔的开口直径小于钻头直径，而在使用细微钻头的钻孔加工中钻头的破损频率较高。因此，存在通孔的细微化困难从而布线设计的自由度被限制这样的问题。
另外，在对填充了树脂的通孔进行加盖电镀的结构中，由于使用的绝缘基板的热收缩·热膨胀在通孔内部填充的树脂伸缩，因此还存在应力容易集中在形成于加盖电镀部分的过孔处从而连接可靠性低这样的问题。本发明是鉴于上述的实际情况而做出的，目的在于提供一种布线设计的自由度高从而能够实现高密度布线的多层布线基板，和用于简便地制造这样的多层布线基板的制造方法。
为了实现这样的目的，本发明是在芯基板上介在电气绝缘层具有两层以上的布线的多层布线基板，其中，芯基板具备填充了导电物质的、正反面导通的多个通孔，所述通孔的开口直径在10～100μm的范围内，在所述通孔内壁面上设置有绝缘膜以及导电物质扩散防止层，介在该绝缘膜将导电物质填充在所述通孔内，介在电气绝缘层形成在芯基板上的第一层布线通过过孔而与所述通孔内的所述导电物质连接。
作为本发明的优选形态，所述导电物质扩散防止层是氮化钛薄膜。
作为本发明的优选形态，所述绝缘膜是二氧化硅薄膜。
作为本发明的优选形态，所述绝缘膜以及所述导电物质扩散防止层在所述通孔内壁面上按导电物质扩散防止层、绝缘膜的顺序层叠。
作为本发明的优选形态，所述绝缘膜以及所述导电物质扩散防止层在所述通孔内壁面上按第一绝缘膜、导电物质扩散防止层、第二绝缘膜的顺序层叠。
作为本发明的优选形态，第一绝缘膜和第二绝缘膜的构成材料相同。
作为本发明的优选形态，所述绝缘膜以及所述导电物质扩散防止层是在所述通孔内壁面上按第一绝缘膜、第二绝缘膜、导电物质扩散防止层、第三绝缘膜的顺序层叠的，第二绝缘膜和第三绝缘膜的成分相同。
作为本发明的优选形态，所述导电物质是由电解电镀形成在通孔内的铜。
作为本发明的优选形态，所述导电物质是填充在通孔内的导电浆料。
作为本发明的优选形态，所述通孔的开口直径在10～70μm的范围内。
作为本发明的优选形态，所述芯基板的厚度在50～725μm的范围内。
作为本发明的优选形态，所述芯基板是硅芯基板。
另外，本发明是一种在芯基板上介在电气绝缘层具有两层以上布线的多层布线基板的制造方法，其中，包括：从芯基板用的芯件的一个面，通过利用了等离子体的干刻穿设开口直径在10～100μm的范围内的细微孔直至规定深度的工序；在包括所述细微孔的内壁面的芯件正面上，形成绝缘膜以及导电物质扩散防止层使得导电物质扩散防止层被绝缘膜覆盖，然后至少在位于细微孔的内壁面的绝缘膜上形成基底导电层的工序；在除所述细微孔内之外的所述芯件上形成所希望的抗蚀剂膜，以所述基底导电层作为籽层通过电解电镀在所述细微孔内填充导电物质的工序；去除所述抗蚀剂膜，研磨所述芯件的另一个面使所述细微孔露出从而形成通孔，得到借助所述导电物质通过通孔而使正反面导通的芯基板的工序；和在该芯基板上，形成过孔使得其与填充在通孔内的导电物质相连接，同时形成介在电气绝缘层的第一层布线的工序。
作为本发明的优选形态，通过MO-CVD法进行所述基底导电层的形成。
另外，本发明是一种在芯基板上介在电气绝缘层具有两层以上布线的多层布线基板的制造方法，其中，包括：从芯基板用的芯件的一个面，通过利用了等离子体的干刻穿设开口直径在10～100μm的范围内的细微孔直至规定深度的工序；研磨所述芯件的另一个面使所述细微孔露出从而形成通孔的工序；至少在包括所述细微孔的内壁面上，形成绝缘膜以及导电物质扩散防止层使得导电物质扩散防止层被绝缘膜覆盖的工序；在所述通孔内填充导电物质，从而得到正反面导通的芯基板的工序；和在该芯基板上，形成过孔使得其与填充在通孔内的导电物质相连接，同时形成介在电气绝缘层的第一层布线的工序。
作为本发明的优选形态，在形成所述绝缘膜以及所述导电物质扩散防止层的工序中，在包括通孔的内壁面的芯件正面上，形成绝缘膜以及导电物质扩散防止层使得导电物质扩散防止层被绝缘膜覆盖，然后至少在位于细微孔的内壁面的绝缘膜上形成基底导电层；另外，在通孔内填充导电物质的工序中，在除所述细微孔内之外的所述芯件上形成所希望的抗蚀剂膜，通过电解电镀填充导电物质。
作为本发明的优选形态，通过MO-CVD法进行所述的基底导电层的形成。
另外，本发明是一种在芯基板上介在电气绝缘层具有两层以上布线的多层布线基板的制造方法，其中，包括：从芯基板用的芯件的一个面，通过利用了等离子体的干刻穿设开口直径在10～100μm的范围内的细微孔直至规定深度的工序；研磨所述芯件的另一个面使所述细微孔露出从而形成通孔的工序；在所述芯件的两面和所述细微孔的内壁面上，形成绝缘膜以及导电物质扩散防止层使得导电物质扩散防止层被绝缘膜覆盖，然后在所述芯件的一面的整个面上形成基底导电层的工序；在所述基底导电层上和所述芯件的相反面的所述绝缘膜上形成所希望的抗蚀剂膜，以所述基底导电层作为籽层通过电解电镀在所述通孔内填充导电物质，从而得到正反面导通的芯基板的工序；和在该芯基板上，形成过孔使得其与填充在通孔内的导电物质相连接，同时形成介在电气绝缘层的第一层布线的工序。
作为本发明的优选形态，通过蒸镀法、溅射法中的任意一种进行所述基底导电层的形成。
作为本发明的优选形态，在形成绝缘膜以及导电物质扩散防止层的工序中，使用按导电物质扩散防止层、绝缘层的顺序层叠的方法，按第一绝缘膜、导电物质扩散防止层、第二绝缘膜的顺序层叠的方法，按第一绝缘膜、第二绝缘膜、导电物质扩散防止层、第三绝缘膜的顺序层叠的方法中的任意一种来形成绝缘膜以及导电物质扩散防止层，所述第一绝缘膜的形成是利用热氧化法或者等离子体CVD法而进行的，所述第二绝缘膜、第三绝缘膜的形成是利用等离子体CVD法而进行的。
作为本发明的优选形态，所述导电物质扩散防止层的形成是通过MO-CVD法进行的，并且优选将所述细微孔形成为其开口直径处于10～70μm的范围内。
另外，作为本发明的优选形态，所述芯件是硅。
如以上详述那样，根据本发明，通孔的开口直径在10～100μm的范围内，所以不仅可以实现通孔的窄间距化，还容易确保通孔之间的空间，能够在该空间形成必要的布线，从而能够以更少的层数形成所希望的高密度布线进而能够制造薄型的半导体装置。另外，因为其结构是在通孔内部填充导电物质、通过与该导电物质相连接的过孔形成第一层布线，即，在通孔正上方具备过孔，所以能够提高多层布线的布线设计自由度。并且，通过在通孔内壁面所设置的导电物质扩散防止层，阻止在通孔内部所填充的导电物质向芯基板中扩散，而且通过位于导电物质和导电物质扩散防止层之间的绝缘膜，防止由导电物质扩散所导致的导电物质扩散防止层的导电性变化，从而导电物质扩散防止层能够实现所设计的电气特性，导电物质扩散防止效果更高，即便推进通孔的窄间距化也能够防止相邻的通孔之间的短路。另外，因为在通孔内没有填充树脂，所以难以发生芯基板向配置于通孔正上方的过孔热收缩、热膨胀而导致的应力集中，从而连接可靠性高。
另外，在本发明的制造方法中，因为通过利用了等离子体的干刻形成通孔，所以能够形成开口直径小的通孔，另外，因为在通孔正上方形成过孔，第一层布线通过该过孔而与填充在通孔内的导电物质相连接，所以能够提高多层布线的布线设计的自由度。并且，因导电物质扩散防止层被绝缘膜覆盖，故在以基底导电层作为籽层向通孔内填充导电物质时，绝缘膜和抗蚀剂膜的贴合良好，不会发生导电物质进入绝缘膜和抗蚀剂膜的界面从而产生不必要的扩散的情况，能够以高精度填充导电物质，因此能够提高通孔的窄间距化和合格品率。
附图说明
图1是表示本发明的多层布线基板的一个实施形态的局部纵剖面图。
图2是表示本发明的多层布线基板的其他实施形态的局部纵剖面图。
图3是表示本发明的多层布线基板的其他实施形态的局部纵剖面图。
图4是表示本发明的多层布线基板的其他实施形态的局部纵剖面图。
图5是表示本发明的多层布线基板的制造方法的一个实施形态的工序图。
图6是表示本发明的多层布线基板的制造方法的一个实施形态的工序图。
图7是表示本发明的多层布线基板的制造方法的一个实施形态的工序图。
图8是表示本发明的多层布线基板的制造方法的其他实施形态的工序图。
图9是表示本发明的多层布线基板的制造方法的其他实施形态的工序图。
图10是表示本发明的多层布线基板的制造方法的其他实施形态的工序图。
图11是表示本发明的多层布线基板的制造方法的其他实施形态的工序图。
具体实施方式
以下，关于本发明的实施形态，参照附图进行说明。
(多层布线基板)
图1是表示本发明的多层布线基板的一个实施形态的局部纵剖面图。在图1中，本发明的多层布线基板1具备：芯基板2；在该芯基板2的正面2a上介在电气绝缘层所形成的布线；和在反面2b上介在电气绝缘层所形成的布线。
构成多层布线基板1的芯基板2是在芯件2’形成了多个通孔4的基板，在各通孔4填充有导电物质8，借助该导电物质8实现了通过通孔4的正面2a和反面2b的导通。
形成于芯基板2的通孔4的开口直径在10～100μm，优选在10～70μm的范围内。如果通孔的开口直径小于上述的范围，则通孔形成加工困难，另外如果超出上述的范围，则因在提高通孔的密度、增加通孔的形成数量方面存在局限性故不优选。在通孔4的内壁面、以及芯基板的两面2a、2b上设置有导电物质扩散防止层5和绝缘膜6，绝缘膜6介于导电物质扩散防止层5和导电物质8之间。
在芯基板2的正面2a上所形成的布线在图示例中为多层布线，包括：第一层布线12a，其形成为在芯基板2的正面2a上介在电气绝缘层11a且通过过孔13a而与通孔4内的导电物质8相连接；第二层布线12b，其形成为在该第一层布线12a上介在第二层电气绝缘层11b且通过过孔13b而与规定的第一层布线12a相连接；和第三层布线12c，其形成为在该第二层布线12b上介在第三层电气绝缘层11c且通过过孔13c而与规定的第二层布线12b相连接。
另外，在芯基板2的反面2b上所形成的布线在图示例中为单层布线，是布线16，其形成为在芯基板2的反面2b上介在电气绝缘层15通过过孔17而与通孔4内的导电物质8相连接。
另外，各布线12a、12b、12c、16以及各过孔13a、13b、13c可以通过作为例如铜、银等的薄膜的基底金属层，形成在导电物质8上、下层的电气绝缘层上、过孔上。
图2是表示本发明的多层布线基板的其他实施形态的局部纵剖面图。在图2中，本发明的多层布线基板1’，其设置于芯基板2的导电物质扩散防止层5和绝缘膜6的层叠结构与上述的多层布线基板1不同，除此之外都与上述的多层布线基板1相同，对相同的部件附加相同的部件标号。
在该多层布线基板1’中，在通孔4的内壁面、以及芯基板的两面2a、2b上将第一绝缘膜6a、导电物质扩散防止层5、第二绝缘膜6b按照该顺序层叠配设。由此，在通孔4内，第二绝缘膜6b介于导电物质扩散防止层5和导电物质8之间。
另外，第一绝缘膜6a和第二绝缘膜6b可以是构成材料相同的绝缘膜。
另外，图3是表示本发明的多层布线基板的其他实施形态的局部纵剖面图。在图3中，本发明的多层布线基板1”，其设置于芯基板2的导电物质扩散防止层5和绝缘膜6的层叠结构与上述的多层布线基板1不同，除此之外都与上述的多层布线基板1相同，对相同的部件附加相同的部件标号。
在该多层布线基板1”中，在通孔4的内壁面、以及芯基板的两面2a、2b上将第一绝缘膜6a、第二绝缘膜6b、导电物质扩散防止层5、第三绝缘膜6c按照该顺序层叠配设。由此，在通孔4内，第三绝缘膜6c介于导电物质扩散防止层5和导电物质8之间。
另外，第二绝缘膜6b和第三绝缘膜6c构成材料可以相同，另外第一绝缘膜6a、第二绝缘膜6b以及第三绝缘膜6c都可以是构成材料相同的绝缘膜。
图4是表示本发明的多层布线基板的其他实施形态的局部纵剖面图。在图4中，本发明的多层布线基板21具备：芯基板22；在该芯基板22的正面22a上介在电气绝缘层所形成的布线；和在反面22b上介在电气绝缘层所形成的布线。
构成多层布线基板21的芯基板22是在芯件22’上形成了多个通孔24的基板，在各通孔24内填充有导电物质28，借助该导电物质28实现了通过通孔24的正面22a和反面22b的导通。
形成于芯基板22的通孔24的开口直径在10～100μm、优选在10～70μm的范围内。如果通孔的开口直径小于上述的范围，则通孔形成加工困难，另外如果超出上述的范围，则因在提高通孔的密度、增加通孔的形成数量方面存在局限性故不优选。在通孔24的内壁面、以及芯基板的正面22a上设置有导电物质扩散防止层25和绝缘膜26，绝缘膜26介于导电物质扩散防止层25和导电物质28之间。另外，在芯基板22的反面22b上设置有绝缘膜23。
在芯基板22的正面22a上所形成的布线在图示例中为多层布线，包括：第一层布线32a，其形成为在芯基板22的正面22a上介在电气绝缘层31a通过过孔33a而与通孔24内的导电物质28相连接；第二层布线32b，其形成为在该第一层布线32a上介在第二层电气绝缘层31b通过过孔33b而与规定的第一层布线32a相连接；和第三层布线32c，其形成为在该第二层布线32b上介在第三层电气绝缘层31c通过过孔33c而与规定的第二层布线32b相连接。
另外，在芯基板22的反面22b上所形成的布线在图示例中为单层布线，是布线36，其形成为在芯基板22的反面22b上介在电气绝缘层35通过过孔37而与通孔24内的导电物质28相连接。
另外，各布线32a、32b、32c、36以及各过孔33a、33b、33c可以通过作为例如铜、银等的薄膜的基底金属层，形成在导电物质28上、下层的电气绝缘层上、过孔上。
在这样的多层布线基板21中同样可以将导电物质扩散防止层25和绝缘膜26的层叠结构像上述的多层布线基板1’、1”那样设为由第一绝缘膜和第二绝缘膜夹持着导电物质扩散防止层25那样的层叠结构，或者由第一、第二绝缘膜和第三绝缘膜夹持着导电物质扩散防止层25那样的层叠结构。
在上述那样的本发明的多层布线基板1、1’、1”、21中，因为是在通孔4、24内部填充有导电物质8、28、且通过与该导电物质8、28相连接的过孔13a、17、33a、37而形成第一层布线12a、16、32a、36的结构，即，在通孔4、24的正上方具备过孔13a、17、33a、37的结构，所以能够提高多层布线的布线设计的自由度。另外，因为在通孔4、24内没有填充树脂，所以难以产生芯部基板2向配置在通孔4、24的正上方的过孔13a、17、33a、37热收缩、热膨胀而引起的应力集中从而连接可靠性较高。并且，因为既可以实现通孔4、24的窄间距化、又能够容易地确保通孔4、24之间的空间从而能够在该空间形成必要的布线，所以能够以更加少的层数形成所希望的高密度布线，从而能够实现薄型的半导体装置的制造。另外，通过设置在通孔4、24的内壁面的导电物质扩散防止层5、25，阻止在通孔内部所填充的导电物质8、28的构成物质向芯基板2、22中扩散。并且，通过位于导电物质8、28和导电物质扩散防止层5、25之间的绝缘膜6、26(第二绝缘膜6b、第三绝缘膜6c)，防止由导电物质8、28扩散所导致的导电物质扩散防止层5、25的导电性变化。这样，导电物质扩散防止层5、25能够实现所设计的电气特性、导电物质扩散防止效果更高，即便推进通孔4、24的窄间距化也能够防止相邻的通孔4、24之间的短路。
构成本发明的多层布线基板1的芯基板2、22，可以使用例如硅、玻璃等芯件2’、22”制作。芯基板2、22的厚度在50～725μm、优选在300～625μm的范围内。如果芯基板2、22的厚度不满50μm，则作为支撑体不能保持充分的强度，如果超过725μm，则给半导体装置的薄型化带来阻碍故不优选。
在通孔4、24的内壁面所形成的导电物质扩散防止层5、25只要是致密、且能够防止导电物质向芯基板2、22中扩散即可，没有特别限制，可以是例如氮化钛、钛、铬等的薄膜层。该导电物质扩散防止层5的厚度可以设定在例如10～50nm的范围。
构成多层布线基板1的绝缘膜6、构成多层布线基板1’的第二绝缘膜6b、构成多层布线基板1”的第二绝缘膜6b和第三绝缘膜6c、构成多层布线基板21的绝缘膜26，可以是由二氧化硅、氮化硅等无机化合物构成的薄膜，厚度可以是10～4000nm、优选是50～1000nm左右。
另外，构成多层布线基板1’的第一绝缘膜6a、构成多层布线基板1”的第一绝缘膜6a以及构成多层布线基板21的绝缘膜26，可以是上述那样的绝缘膜，另外在芯基板2是硅基板的情况下也可以是通过热氧化形成的氧化硅膜。
作为在芯基板2、22的各通孔4、24所填充的导电物质8、28，可以是例如通过区域电解电镀(フイルド電あつき)而在通孔内所形成的铜等导电金属。另外，可以使用含有铜粒子、银粒子等导电粒子的导电浆料。但是，在将导电浆料作为导电物质8、28使用的情况下，为了抑制芯基板2、22因热收缩、热膨胀而向过孔13a、17、33a、37应力集中，优选导电粒子的含有率在80体积％以上。
芯基板2、22的正面2a、22a上的第一层布线12a、32a、第二层布线12b、32b、第三层布线12c、32c的材料，过孔13a、13b、13c、33a、33b、33c的材料，以及反面2b、22b上的布线16、36的材料，过孔17、37的材料，可以是例如铜、镍等导电材料。这些各层的布线的厚度可以设定在例如3～20μm的范围，过孔的直径可以设定在例如20～100μm的范围。
另外，电气绝缘层11a、11b、11c、31a、31b、31c以及电气绝缘层15、35的材料可以是例如环氧树脂、苯并环丁烯树脂、カルド(cardo)树脂、聚酰亚胺树脂、芴等的有机绝缘材料。这样的电气绝缘层的厚度可以设定在例如3～20μm的范围。
另外，在上述的实施形态中，在芯基板2、22的正面2a、22a形成有布线12a、12b、12c、32a、32b、32c，在反面形成有布线16、36，但是本发明中对在芯基板形成的布线层的层叠数没有限制。
另外，本发明的多层布线基板可以将最表面层的布线设为具有半导体晶片搭载用的端子衬垫。并且，也可以在这样的端子衬垫的表面具有软钎料层。
多层布线基板的制造方法
接下来，一边参照附图一边说明本发的多层布线基板的制造方法。
图5至图7是以图1所示的多层布线基板1为例，表示本发明的多层布线基板的制造方法的一个实施形态的工序图。
在本发明的多层布线基板的制造方法中，在芯基板用的芯件2’的一个面2’a上形成具有规定的开口9a的掩模图案9，以该掩模图案9作为掩模通过利用等离子体的干刻法即ICP-RIE(Inductive CoupledPlasma-Reactive Ion Etching)在芯件2’上以规定深度穿设细微孔4’(图5(A))。
芯件2’可以使用例如硅、玻璃等。另外，掩模图案9可以使用具有耐干刻性的材料而形成，例如可以使用采用了酚醛清漆树脂的正型抗蚀剂而形成。另外，可以使用与芯件2’相比蚀刻选择比小的(蚀刻速度小)的材料，例如相对于由硅构成的芯件2’使用氧化硅、氮化硅等来形成掩模图案21。
可以将形成的细微孔4’的开口直径适当地设定在10～100μm、优选在10～70μm的范围内。另外，可以考虑制作的芯基板的厚度(例如，50～725μm)而设定细微孔4’的深度，例如可以适当地设定在70～745μm的范围内。在本发明的制造方法中，因为通孔用的细微孔4’是通过利用等离子体的干刻法而形成的，所以可以形成开口直径较小的通孔。
接下来，从芯件2’去除掩模图案9，研磨芯件2’的另一个面2’b，使细微孔4’露出从而形成通孔4，然后在芯件2’的两面以及通孔4的内壁面形成导电物质扩散防止层5和绝缘膜6(图5(B))。
导电物质扩散防止层5可以是由氮化钛、钛、铬等构成的薄膜。这样的导电物质扩散防止层5，可以通过例如MO-CVD(MetalOrganic-Chemical Vapor Deposition(有机金属化学汽相淀积))、溅射法而形成，尤其是在通孔4的开口直径在70μm以下的情况下优选通过MO-CVD形成。
另外，绝缘膜6可以是例如由等离子体CVD(Plasma Enhanced-Chemical Vapor Deposition)形成的氧化硅膜、氮化硅膜等，这样的绝缘膜6的厚度可以设定在例如500～1000nm的范围内。
另外，在将导电物质扩散防止层5和绝缘膜6的层叠结构设为如上述的多层布线基板1’(图2)那样的第一绝缘膜6a、导电物质扩散防止层5、第二绝缘膜6b按该顺序层叠的构造，或如多层布线基板1”(图3)那样的第一绝缘膜6a、第二绝缘膜6b、导电物质扩散防止层5、第三绝缘膜6c按该顺序层叠的构造的情况下，能够使第一绝缘膜6a、第二绝缘膜6b、第三绝缘膜6c与上述的绝缘膜6同样地形成。另外，第一绝缘膜6a，在芯件2’是硅的情况下，也可以施以热氧化作为氧化硅膜而形成。
接下来，在绝缘膜6上形成基底导电层7(图5(C))。该基底导电层7可以是例如铜、镍等的薄膜、钛/铜的层叠薄膜等。基底导电层7的形成可以通过例如MO-CVD(Metal Organic-Chemical Vapor Deposition)、溅射法而进行，尤其是在通孔4的开口直径在70μm以下的情况下，优选通过MO-CVD形成。这样的基底导电层7需要覆盖在存在于通孔4的内壁面的绝缘膜6上，但是也可以在芯基板2的两面上在所希望的部位上形成。
接下来，在基底导电层7、绝缘膜6上形成所希望的抗蚀剂膜10a、10b，以基底导电层7作为籽层，通过区域电解电镀而在通孔4内填充铜、镍等导电物质8(图5(D))。抗蚀剂膜10a、10b，可以使用公知的感光抗蚀剂材料而形成，其厚度可以设定在例如1～100μm的范围。
在该区域电解电镀中，因为抗蚀剂膜10a、10b不与导电物质扩散防止层5贴合，而与绝缘膜6、基底导电层7贴合，所以其贴合强度较高，不会发生导电物质8进入绝缘膜6、基底导电层7和抗蚀剂膜10a、10b的界面从而产生不必要的扩散的情况。因此，能够以反映了抗蚀剂膜10a、10b的图案的高精度来填充导电物质8。
另外，在通孔4内也可以通过网板印刷等方法将导电浆料作为导电物质8进行填充。使用的导电浆料，优选含有80体积％以上的铜粒子、银粒子等导电粒子的导电浆料。
接下来，去除抗蚀剂膜10a、10b，根据需要研磨去除在芯件2’上突出的多余的导电物质8，这样仅在通孔4内残留导电物质8。由此，得到借助于在通孔4内所填充的导电物质8而使正反面导通的芯基板2(图6(A))。在如上述那样的研磨去除多余的导电物质8的情况下，也不会发生如上所述导电物质8进入绝缘膜6、基底导电层7和抗蚀剂膜10a、10b的界面从而产生不必要的扩散的情况，所以能够不损伤绝缘膜6、导电物质扩散防止层5地仅研磨去除多余的导电物质8。
接下来，在芯基板2的两面涂布感光绝缘材料作为第一层布线的电气绝缘层，并以规定的图案曝光显影，由此形成电气绝缘层11a、15(图6(B))。电气绝缘层11a、15，可以使用例如苯并环丁烯、聚酰亚胺树脂、芴等感光绝缘材料而形成，其厚度可以设定在例如3～20μm的范围。
接下来，以覆盖该电气绝缘层11a、15的方式形成基底金属层12’a、16’，在电气绝缘层11a、15上形成抗蚀剂图案19(图6(C))。基底金属层12’a、16’可以是通过溅射法等形成的薄膜，例如可以是铜、银等的薄膜。另外，可以将基底金属层12’a、16’的构造，设为上述那样的薄膜和铬、钛、氮化钛等的贴合膜的层叠构造。这样的基底金属层的厚度，可以设定在例如50～350nm的范围。
另外，抗蚀剂图案19具有开口19a以使得在填充于通孔4内的导电物质8上的基底金属层12’a、16’露出。
接下来，以该抗蚀剂图案19为掩模，以基底金属层12’a、16’为籽层进行电解电镀，然后去除抗蚀剂图案19。由此，形成通过孔13a而与填充在通孔4内的导电物质8连接的布线12a，和通过过孔17而与填充在通孔4内的导电物质8连接的布线16(图7(A))。这样的布线、过孔的材料，可以使用例如铜、镍等导电材料。
然后，去除在电气绝缘层11a、15上所存在的多余的基底金属层12’a、16’。由此，在芯基板2的两面形成经由电气绝缘层的第一层布线，该布线通过过孔而与在通孔4内所填充的导电物质8相连接(图7(B))。
然后，通过反复进行图6(B)～图7(B)的工序，在芯基板2的正面2a侧及/或反面2b侧再次形成任意层数的布线，从而能够得到所希望的多层布线基板。
图8至图9是以图2所示的多层布线基板1’为例，表示本发明的多层布线基板的制造方法的其他实施形态的工序图。
在本发明的多层布线基板的制作方法中，首先和上述的实施形态一样，在芯件2’上形成通孔4。然后，在芯件2’的两面以及通孔4的内壁面上形成第一绝缘膜6a(图8(A))。第一绝缘膜6a可以是例如由等离子体CVD形成的氧化硅膜、氮化硅膜等，这样的绝缘膜6a的厚度可以设定为例如500～1000nm的范围。另外，在芯件2’是硅的情况下，第一绝缘膜6a也可以是通过施以热氧化作为氧化硅膜而形成的。
接下来，在第一绝缘膜6a上形成导电物质扩散防止层5和第二绝缘膜6b(图8(B))。导电物质扩散防止层5和第二绝缘膜6b的形成，可以与上述的导电物质扩散防止层5和第二绝缘膜6b的形成同样地进行。
另外，也可以是如上述的多层布线基板1(图1)那样导电物质扩散防止层5、绝缘膜6按该顺序层叠的结构，或如多层布线基板1”(图3)那样第一绝缘膜6a、第二绝缘膜6b、导电物质扩散防止层5、第三绝缘膜6c按该顺序层叠的结构。
接下来，在芯件2’的另一个面(图示例中的面2’b侧)的第二绝缘膜6b上形成基底导电层7(图8(C))。该基底导电层7，可以是例如铜、镍等的薄膜、钛/铜的层叠薄膜等。基底导电层7的形成，可以通过例如蒸镀法、溅射法、MO-CVD等进行。
接下来，在基底导电层7和芯件2’的另一个面(图示例中的面2’a侧)的第二绝缘膜6b上形成所希望的抗蚀剂膜10a、10b，将基底导电层7作为籽层通过区域电解电镀，使铜、镍等导电物质8在通孔4内从一方向(箭头a方向)淀积、生长从而进行填充(图8(D))。抗蚀剂膜10a、10b，可以使用公知的感光抗蚀剂材料形成，其厚度可以设定在例如1～100μm的范围。
在该区域电解电镀中，抗蚀剂膜10a、10b不与导电物质扩散防止层5贴合，而与第二绝缘膜6b、基底导电层7贴合，所以其贴合强度较高，阻止导电物质8进入第二绝缘膜6b、基底导电层7和抗蚀剂膜10a、10b的界面，尤其是进入位于导电物质8的淀积、生长方向的第二绝缘膜6b和抗蚀剂膜10a的界面，从而不发生不需要的扩散的情况。因此，能够以反映了抗蚀剂膜10a、10b的图案的高精度来填充导电物质8。
接下来，去除抗蚀剂膜10a、10b，根据需要研磨去除在芯件2’上突出的多余的导电物质8，这样仅在通孔4内残留导电物质8。由此，得到借助于在通孔4内所填充的导电物质8而使正反面导通的芯基板2(图9(A))。在如上述那样的研磨去除多余的导电物质8的情况下如上所述也不会发生导电物质8进入第二绝缘膜6b、基底导电层7和抗蚀剂膜10a、10b的界面从而产生不必要的扩散的情况，所以能够不损伤第二绝缘膜6b、导电物质扩散防止层5地仅研磨去除多余的导电物质8。
接下来，在芯基板2的两面涂布感光绝缘材料作为第一层布线的电气绝缘层，以规定的图案曝光显影，这样形成电气绝缘层11a、15，以覆盖该电气绝缘层11a、15的方式形成基底金属层12’a、16’(图9(B))。基底金属层12’a、16’的形成可以与上述的实施形态相同。
接下来，在电气绝缘层11a、15上形成抗蚀剂图案，以该抗蚀剂图案为掩模，以基底金属层12’a、16’为籽层进行电解电镀。然后，去除抗蚀剂图案，去除在电气绝缘层11a、15上露出的多余的基底金属层12’a、16’。由此，形成通过过孔13a而与填充在通孔4内的导电物质8连接的布线12a，和通过过孔17而与填充在通孔4内的导电物质8连接的布线16(图9(C))。另外，上述的抗蚀剂图案具有开口以使得在通孔4内所填充的导电物质8上的基底金属层12’a、16’露出，可以和上述实施形态相同地形成。
然后，通过反复进行图9(B)～图9(C)的工序，在芯基板2的正面2a侧及/或反面2b侧，再次形成任意层数的布线，从而能够得到所希望的多层布线基板。
图10至图11是以图4所示的多层布线基板21为例，表示本发明的多层布线基板的制造方法的其他实施形态的工序图。
在本发明的多层布线基板的制作方法中，在芯基板用的芯件22’的一个面22’a上形成具有规定开口29a的掩模图案29，以该掩模图案29作为掩模通过利用等离子体的干刻法即ICP-RIE(Inductive CoupledPlasma-Reactive Ion Etching)，在芯件22’上以规定深度穿设细微孔24’(图10(A))。
芯件22’可以使用和上述的实施形态的芯件2’相同的部件，另外掩模图案29可以与上述的实施形态的掩模图案9相同地形成。
另外，可以将形成的细微孔24’的开口直径适当地设定在10～100μm、优选在10～70μm的范围内。另外，可以考虑制作的芯基板的厚度(例如，50～725μm)而设定细微孔24’的深度，例如可以适当地设定在70～745μm的范围内。在本发明的制造方法中，因为通孔用的细微孔24’是通过利用等离子体的干刻法而形成的，所以可以形成开口直径较小的通孔。
接下来，从芯件22’去除掩模图案29，在芯件22’的正面以及细微孔24’的内壁面上形成导电物质扩散防止层25和覆盖该导电物质扩散防止层25的绝缘膜26(图10(B))。导电物质扩散防止层25和绝缘膜26的形成，可以和上述的实施形态中的导电物质扩散防止层5和绝缘膜6的形成一样地进行。另外，可以和上述的多层布线基板1’(图2)一样设为第一绝缘膜、导电物质扩散防止层、第二绝缘膜按该顺序层叠的结构，或者和多层布线基板1”(图3)一样设为第一绝缘膜、第二绝缘膜、导电物质扩散防止层、第三绝缘膜按该顺序层叠的结构。
接下来，在绝缘膜26上形成所希望的基底导电层27，在该基底导电层27、绝缘膜26上形成所希望的抗蚀剂膜30。基底导电层27必须覆盖存在于细微孔24’的内壁面上的绝缘膜26，但是也可以在芯基板22上在所希望的部位上形成。接下来，以基底导电层27作为籽层，通过区域电解电镀而在细微孔24’内填充铜、镍等导电物质28(图10(C))。基底导电层27、抗蚀剂膜30的形成，可以与上述的实施形态中的基底导电层7、抗蚀剂膜30的形成同样地进行。
在该区域电解电镀中，因为抗蚀剂膜30不与导电物质扩散防止层25贴合，而与绝缘膜26、基底导电层27贴合，所以其贴合强度较高，不会发生导电物质28进入绝缘膜26、基底导电层27和抗蚀剂膜30的界面从而产生不必要的扩散。因此，能够以反映了抗蚀剂膜30的图案的高精度来填充导电物质28。
接下来，研磨去除在芯件22’上突出的多余的导电物质28，仅在细微孔24’内残留导电物质28。另外，研磨芯件22’的另一个面22’b，使细微孔24’露出从而形成通孔24，在该研磨面上形成绝缘膜23。由此，得到借助于在通孔24内所填充的导电物质28而使正反面导通的芯基板22(图11(A))。在如上述那样的研磨去除多余的导电物质28的情况下如上所述也不会发生导电物质28进入绝缘膜26、基底导电层27和抗蚀剂膜30的界面从而产生不必要的扩散的情况，所以能够不损伤绝缘膜26、导电物质扩散防止层25地仅研磨去除多余的导电物质28。
绝缘膜23的形成，可以是例如由等离子体CVD(Chemical VaporDeposition)形成的氧化硅膜、氮化硅膜等，这样的绝缘膜23的厚度，可以设定在例如500～1000nm的范围。另外，在芯件22’是硅的情况下，也可以通过施以热氧化而形成由氧化硅膜构成的绝缘膜23。
接下来，在芯基板22的两面涂布感光绝缘材料作为第一层布线的电气绝缘层，以规定的图案曝光显影，这样形成电气绝缘层31a、35，以覆盖该电气绝缘层31a、35的方式形成基底金属层32’a、36’(图11(B))。基底金属层32’a、36’的形成可以与上述的实施形态中的基底金属层12’a、16’的形成相同。
接下来，在电气绝缘层31a、35上形成抗蚀剂图案，以该抗蚀剂图案为掩模，以基底金属层32’a、36’为籽层进行电解电镀。然后，去除抗蚀剂图案，去除在电气绝缘层31a、35上所露出的多余的基底金属层32’a、36’。由此，形成通过过孔33a而与填充在通孔24内的导电物质28连接的布线32a，和通过过孔37而与填充在通孔24内的导电物质28连接的布线36(图11(C))。另外，上述的抗蚀剂图案具有开口以使得在填充于通孔24内的导电物质28上的基底金属层32’a、36’露出，可以和上述实施形态相同地形成。
然后，通过反复进行图11(B)～图11(C)的工序，在芯基板22的正面22a侧及/或反面22b侧，再次形成任意的层数的布线，从而能够得到所希望的多层布线基板。
另外，上述的多层布线基板和制造方法的实施形态是一个例子，本发明并不局限于这些实施形态。
实施例
接下来，列举具体的实施例，更加详细地说明本发明。
(实施例1)
准备厚度625μm、直径150mm的硅基板作为芯件，在该芯件的一个面上涂布酚醛类的正型抗蚀剂材料(东京应化工业(股份)制PMER-P-LA900PM)，通过通孔形成用的光掩模曝光、显影。由此，形成下述的掩模图案：具有开口直径10μm、30μm、70μm、100μm的四种圆形开口，并且分别以20μm间距形成开口直径10μm的开口，以60μm间距形成开口直径30μm的开口，以150μm间距形成开口直径70μm的开口，以200μm间距形成开口直径100μm的开口。
接下来，将该掩模图案作为掩模，在芯件上通过ICP-RIE(InductiveCoupled Plasma-Reactive Ion Etching)进行干刻，形成多个细微孔。该细微孔的深度为约350μm。
接下来，在去除不需要的掩模图案后，研磨芯件的反面，使细微孔露出从而形成通孔。接着，在清洗后，通过MO-CVD(Metal Organic-ChemicalVapor Deposition)，在芯件的两面和通孔内面壁形成由氮化钛构成的厚度10nm的导电物质扩散防止层。
接下来，以覆盖该导电物质扩散防止层的方式，通过等离子体CVD(Plasma Enhanced-Chemical Vapor Deposition)形成由二氧化硅构成的厚度3μm的绝缘膜。
接下来，通过网板印刷向通孔内填充导电浆料(含有85体积％的平均粒子直径2.5μm的银覆层铜粒子)，并且施以固化处理(160℃、20分钟)。然后，通过研磨去除在芯件的正面上凸出的导电浆料，使得通孔内的导电浆料和芯件表面为同一面。由此，得到具有开口直径为10μm、30μm、70μm、100μm的四种通孔、且借助于在各通孔内所填充的由导电浆料构成的导电物质使正反面导通的芯基板(如图1所示那样的芯基板)。
接下来，在芯基板的两面涂布感光苯并环丁烯(DOW社制Cyclotene-40240-40)，通过以规定的图案曝光显影、使其固化，这样形成第一层布线的电气绝缘层(厚度10μm)。该电气绝缘层是露出在通孔内所填充的导电浆料的图案。
接下来，以覆盖电气绝缘层的方式，通过溅射法形成作为铬薄膜(厚度30nm)和铜薄膜(厚度200nm)的层叠构造的基底金属层。
接下来，以使在通孔内所填充的导电浆料上的基底金属层露出的方式，在电气绝缘层上形成抗蚀剂图案。然后，以该抗蚀剂图案为掩模，以基底金属层为籽层，进行电解电镀，从而形成厚度4μm的铜层。接下来，去除抗蚀剂图案，去除在电气绝缘层上露出的多余的基底金属层。该基底金属层的去除，首先以过硫酸钠溶液去除铜薄膜，接着以碱性过锰酸钠溶液去除铬薄膜。由此，在芯基板的两面上形成通过过孔而与在通孔内所填充的导电物质相连接的布线。
通过反复进行上述的布线形成，能够形成两层以上的布线，从而得到所希望的多层布线基板。
(实施例2)
首先，使用和实施例1一样的芯件，通过ICP-RIE进行干刻，形成多个细微孔。该细微孔的深度为约350μm。
接着，通过MO-CVD，在设置有细微孔的芯件正面和细微孔的内面壁上形成由氮化钛构成的厚度10nm的导电物质扩散防止层。接着，以被覆该导电物质扩散防止层的方式，通过等离子体CVD形成由二氧化硅构成的厚度3μm的绝缘膜。
接着，通过溅射法在绝缘膜上形成由铜构成的厚度200nm的基底金属层，然后覆盖感光干膜抗蚀剂(旭化成エレクトロニクス(股份)制サンフオ一トSPG152)，以所希望的图案曝光、显影，由此以使细微孔露出的方式形成抗蚀剂膜。
接下来，以基底金属层为籽层，使用下述组成的区域电镀液进行15小时脉冲电解电镀(DT周期10％，平均电流密度0.2A/dm2)，由此在芯件正面施以铜电镀，在细微孔内填满铜。
(区域电镀液的组成)
·硫酸          ...50g/L
·硫酸铜        ...200g/L
·氯离子        ...50mg/L
·添加剂(上村工业(股份)制ESA21-A)    ...2.5mL/L
·添加剂(上村工业(股份)制ESA21-B)    ...10mL/L
接下来，使用花王(股份)制的クリンスル一KS7405去除抗蚀剂膜，另外使用过硫酸钠溶液去除露出的基底导电层。接着，研磨去除从芯件突出的多余的铜覆膜，然后，研磨芯件的反面，使细微孔露出从而形成通孔。接着，在通过上述研磨露出的芯件表面上，通过反应溅射形成由氧化硅构成的绝缘膜(厚度100nm)。然后，在该绝缘膜上形成抗蚀剂图案，通过使用氟了化氢的湿刻在绝缘膜上形成开口。以使在通孔内所填充的铜露出的方式形成该开口。由此，得到借助于在通孔内所填充的区域电镀铜使正反面导通的芯基板(如图4所示那样的芯基板)。该芯基板具备开口直径为10μm、30μm、70μm、100μm的四种通孔，使得开口直径10μm的通孔的间距为20μm、开口直径30μm的通孔的间距为60μm、开口直径70μm的通孔的间距为150μm、开口直径100μm的通孔的间距为200μm。
接下来，和实施例1一样，在芯基板上形成两层以上的布线，制作所希望的多层布线基板。
(实施例3)
首先，使用和实施例1相同的芯件，和实施例1一样地，在芯件形成通孔。
接着，对芯件施以热氧化(1050℃、20分钟)，在芯件的两面和通孔的内壁面形成厚度800nm的第一绝缘膜。
接着，在上述的第一绝缘膜上，通过MO-CVD，形成由氮化钛构成的厚度30nm的导电物质扩散防止层。接着，以覆盖该导电物质扩散防止层的方式，通过等离子体CVD，形成由二氧化硅构成的厚度1μm的第二绝缘膜。
接着，在芯件的一个面的第二绝缘膜上，通过溅射法形成作为由钛构成的厚度30nm的层和由铜构成的厚度200nm的层的层叠的基底金属层。
接着，通过在芯件的两面覆盖感光干膜抗蚀剂(旭化成エレクトロニクス(股份)制サンフオ一トSPG152)，以所希望的图案曝光、显影，以使细微孔露出的方式形成抗蚀剂膜。
接下来，通过以基底导电层为籽层，使用和在实施例2中使用的相同的区域电镀液进行5小时电解电镀(平均电流密度1A/dm2)，从而使铜从形成了基底金属层的面向通孔内在一个方向淀积、生长，在通孔内完全填充铜。
接下来，使用花王(股份)制的クリンスル一KS7405去除抗蚀剂膜，另外去除露出的基底导电层。该基底金属层的去除，首先使用过硫酸钠溶液去除铜薄膜，接着，使用三菱气体化学(股份)制WLC-T去除钛薄膜。接着，研磨去除从芯件突出的多余的铜被覆膜。由此，得到借助于在通孔内所填充的区域电镀铜而使正反面导通的芯基板(如图2所示那样的芯基板)。
接下来，和实施例1一样，在芯基板上形成两层以上的布线，制作所希望的多层布线基板。
(实施例4)
将基底导电层的形成由溅射法转变为蒸镀法，形成作为由钛构成的厚度30nm的层和由铜构成的厚度200nm的层的层叠的基底导电层，并且使用下述组成的区域电镀液，除此之外与实施例3相同，从而得到借助于区域电镀铜而使正反面导通的芯基板(如图2所示那样的芯基板)。
(区域电镀液的组成)
·荏原ユ一ジライト(股份)制CU-BRITE VFII A  ...50mL/L
·荏原ユ一ジライト(股份)制CU-BRITE VFII B  ...4mL/L
·硫酸               ...50g/L
·硫酸铜             ...200g/L
·盐酸               ...40g/L
接下来，和实施例1一样，在芯基板上形成两层以上的布线，制作所希望的多层布线基板。
(实施例5)
首先，使用和实施例1相同的芯件，和实施例1一样地，在芯件形成通孔。
接着，在清洗芯件后，通过等离子体CVD，在芯件的两面和通孔的内壁面形成由二氧化硅构成的厚度1μm的第一绝缘膜。
接着，在上述的第一绝缘膜上，通过MO-CVD，形成由氮化钛构成的厚度30nm的导电物质扩散防止层。接着，以覆盖该导电物质扩散防止层的方式，通过等离子体CVD，形成由二氧化硅构成的厚度1μm的第二绝缘膜。
接着，和实施例3一样地，形成基底导电层，以露出通孔的方式形成抗蚀剂膜，以基底导电层作为籽层，使用和在实施例2中使用的相同的区域电镀液，在通孔内完全填充铜。
接着，去除抗蚀剂膜，另外去除露出的基底导电层。接着，研磨去除从芯件突出的多余的铜覆膜。因此，得到借助于在通孔内所填充的区域电镀铜而使正反面导通的芯基板(如图2所示那样的芯基板)。
接下来，和实施例1一样，在芯基板上形成两层以上的布线，制作所希望的多层布线基板。
(实施例6)
将基底导电层的形成由溅射法转变为蒸镀法，形成作为由钛构成的厚度30nm的层和由铜构成的厚度200nm的层的层叠的基底导电层，另外作为区域电镀液使用和在实施例4中所使用的相同的区域电镀液，除此之外与实施例5相同，从而得到借助于区域电镀铜而使正反面导通的芯基板(如图2所示那样的芯基板)。
接下来，和实施例1一样，在芯基板上形成两层以上的布线，制作所希望的多层布线基板。
(实施例7)
首先，使用和实施例1相同的芯件，和实施例1一样地，在芯件形成通孔。
接着，对芯件施以热氧化(1050℃、20分钟)，在芯件的两面和通孔的内壁面形成厚度800nm的第一绝缘膜。
接着，在上述的第一绝缘膜上，再次通过等离子体CVD，形成由二氧化硅构成的厚度1μm的第二绝缘膜。接着，在该第二绝缘膜上，通过MO-CVD，形成由氮化钛构成的厚度30nm的导电物质扩散防止层。然后，以覆盖该导电物质扩散防止层的方式，通过等离子体CVD，形成由二氧化硅构成的厚度1μm的第三绝缘膜。
接着，使用蒸镀法，形成作为由钛构成的厚度30nm的层和由铜构成的厚度200nm的层的层叠的基底导电层，然后和实施例4同样地，以露出通孔的方式形成抗蚀剂膜，以基底导电层为籽层，使用和在实施例4中使用的相同的区域电镀液，在通孔内完全填充铜。
接着，去除抗蚀剂膜，另外，去除露出的基底导电层。接着，研磨去除从芯件突出的多余的铜覆膜。由此，得到借助于在通孔内所填充的区域电镀铜而使正反面导通的芯基板(如图3所示那样的芯基板)。
接下来，和实施例1一样，在芯基板上形成两层以上的布线，制作所希望的多层布线基板。
(实施例8)
首先，使用和实施例1一样的芯件，通过ICP-RIE进行干刻，形成多个细微孔。该细微孔的深度为约350μm。
接着，对芯件施以热氧化(1050℃、20分钟)，在芯件的两面和细微孔的内壁面形成厚度800nm的第一绝缘膜。
接着，在上述的第一绝缘膜上，进一步通过等离子体CVD，形成由二氧化硅构成的厚度1μm的第二绝缘膜。接着，在该第二绝缘膜上，通过MO-CVD，形成由氮化钛构成的厚度30nm的导电物质扩散防止层。然后，以覆盖该导电物质扩散防止层的方式，通过等离子体CVD，形成由二氧化硅构成的厚度1μm的第三绝缘膜。
接着，和实施例2一样地，形成基底导电层，以露出细微孔的方式形成抗蚀剂膜，以基底导电层为籽层，使用与在实施例2中使用的相同的区域电镀液，在通孔内完全填充铜。
接着，和实施例2一样地，去除抗蚀剂膜，去除露出的基底导电层，研磨去除从芯件突出的多余的铜覆膜，然后，研磨芯件的反面，使细微孔露出从而形成通孔。
接着，和实施例2一样地，在通过研磨而露出的芯件表面上形成由氧化硅构成的绝缘膜(厚度100nm)，在该绝缘膜上以使在通孔内所填充的铜露出的方式形成开口。由此，得到借助于在通孔内所填充的区域电镀铜而使正反面导通的芯基板(如图4所示那样的芯基板(但是在导电物质扩散防止层25的两面具备绝缘膜))。
接下来，和实施例1一样，在芯基板上形成两层以上的布线，制作所希望的多层布线基板。
(实施例9)
首先，使用和实施例1一样的芯件，和实施例1一样地，在芯件形成通孔。
接着，在芯件的两面和通孔的内壁面，通过MO-CVD，形成由氮化钛构成的厚度30nm的导电物质扩散防止层。接着，以覆盖该导电物质扩散防止层的方式，通过等离子体CVD，形成由二氧化硅构成的厚度1μm的绝缘膜。
接着，在绝缘膜上通过蒸镀法形成由铜构成的厚度200nm的基底导电层，然后在芯件的两面覆盖感光干膜抗蚀剂(旭化成エレクトロニクス(股份)制サンフオ一トSPG152)，以所希望的图案曝光、显影，这样以使通孔露出的方式形成抗蚀剂膜。
接下来，通过以基底导电层为籽层，使用和在实施例2中使用的相同的区域电镀液进行5小时电解电镀(平均电流密度1A/dm2)，从而在通孔内完全填充铜。
接下来，使用花王(股份)制的クリンスル一KS7405去除抗蚀剂膜，另外，通过过硫酸钠溶液去除露出的基底导电层。接着，研磨去除从芯件突出的多余的铜覆膜。由此，得到借助于在通孔内所填充的区域电镀铜而使正反面导通的芯基板(如图1所示那样的芯基板)。
接下来，和实施例1一样，在芯基板上形成两层以上的布线，制作所希望的多层布线基板。
(比较例)
使导电物质扩散防止层和绝缘膜的形成顺序相反并如下所述地形成，除此之外和实施例2一样地，制作芯基板，然后制作多层布线基板。
即，对设置有细微孔的芯件施以热氧化(1050℃、20分钟)，在芯件的两面和细微孔的内壁面形成厚度800nm的绝缘膜。接着，在该绝缘膜上，通过MO-CVD，形成由氮化钛构成的厚度10nm的导电物质扩散防止层。
(比较例2)
除了没有形成第二绝缘膜之外，和实施例5一样地，制作芯基板，然后制作多层布线基板。
(评价)
关于由实施例1～9、比较例1～2所制作的芯基板，以下述的标准进行合格品判定，在下述的表1中表示其结果。
(合格品判定的标准)
合格：刚刚填充至通孔(细微孔)中的导电物质其与抗蚀剂膜的开口图案相同，另外，在去除了芯件上的多余的导电物质后的芯件上的绝缘膜、导电物质扩散防止层没有发现损伤。
不合格：填充至通孔(细微孔)的导电物质进入抗蚀剂膜的下方，以不同于抗蚀剂膜的开口图案的形状形成在芯件表面上，在去除芯件上的多余的导电物质后的芯件上的绝缘膜、导电物质扩散防止层发现损伤。
另外，对制作的多层布线基板(实施例1～9、比较例1～2)，施以下述的环境试验，然后确认各布线的连接，在表1中表示其结果。
(环境试验)
在-55℃的条件下，放置15分钟，然后在125℃的条件下放置15分钟，反复进行100个周期。
                             表1
芯基板多层布线基板 合格品判定 连接试验
实施例1 合格 无连接异常
实施例2 合格 无连接异常
实施例3 合格 无连接异常
实施例4 合格 无连接异常
实施例5 合格 无连接异常
实施例6 合格 无连接异常
实施例7 合格 无连接异常
实施例8 合格 无连接异常
实施例9 合格 无连接异常
比较例1 不合格 发生连接异常
比较例2 不合格 发生连接异常
工业上的可利用性
适用于各种多层布线基板、电子设备等的制造。

Claims (23)

1.一种多层布线基板，其在芯基板上介在电气绝缘层具有两层以上的布线，其中，
芯基板具备填充了导电物质的、正反面导通的多个通孔，所述通孔的开口直径在10～100μm的范围内，在所述通孔内壁面上设置有绝缘膜以及导电物质扩散防止层，介在该绝缘膜将导电物质填充在所述通孔内，介在电气绝缘层而形成在芯基板上的第一层布线通过过孔与所述通孔内的所述导电物质连接。
2.根据权利要求1所记载的多层布线基板，其中，所述导电物质扩散防止层是氮化钛薄膜。
3.根据权利要求1所记载的多层布线基板，其中，所述绝缘膜是二氧化硅薄膜。
4.根据权利要求1所记载的多层布线基板，其中，所述绝缘膜以及所述导电物质扩散防止层在所述通孔内壁面上按导电物质扩散防止层、绝缘膜的顺序层叠。
5.根据权利要求1所记载的多层布线基板，其中，所述绝缘膜以及所述导电物质扩散防止层在所述通孔内壁面上按第一绝缘膜、导电物质扩散防止层、第二绝缘膜的顺序层叠。
6.根据权利要求5所记载的多层布线基板，其中，所述第一绝缘膜和所述第二绝缘膜的构成材料相同。
7.根据权利要求1所记载的多层布线基板，其中，所述绝缘膜以及所述导电物质扩散防止层在所述通孔内壁面上按第一绝缘膜、第二绝缘膜、导电物质扩散防止层、第三绝缘膜的顺序层叠，第二绝缘膜和第三绝缘膜的成分相同。
8.根据权利要求1所记载的多层布线基板，其中，所述导电物质是由电解电镀形成在通孔内的铜。
9.根据权利要求1所记载的多层布线基板，其中，所述导电物质是填充在通孔内的导电浆料。
10.根据权利要求1所记载的多层布线基板，其中，所述通孔的开口直径在10～70μm的范围内。
11.根据权利要求1所记载的多层布线基板，其中，所述芯基板的厚度在50～725μm的范围内。
12.根据权利要求1所记载的多层布线基板，其中，所述芯基板是硅芯基板。
13.一种多层布线基板的制造方法，该多层布线基板在芯基板上介在电气绝缘层具有两层以上的布线，其中，该制造方法包括：
从芯基板用的芯件的一个面，通过利用了等离子体的干刻穿设开口直径在10～100μm的范围内的细微孔直至规定深度的工序；
在包括所述细微孔的内壁面的芯件正面上，形成绝缘膜以及导电物质扩散防止层使得导电物质扩散防止层被绝缘膜覆盖，然后至少在位于细微孔的内壁面的绝缘膜上形成基底导电层的工序；
在除所述细微孔内之外的所述芯件上形成所希望的抗蚀剂膜，以所述基底导电层作为籽层通过电解电镀在所述细微孔内填充导电物质的工序；
去除所述抗蚀剂膜，研磨所述芯件的另一面使所述细微孔露出从而形成通孔，得到借助所述导电物质通过通孔而使正反面导通的芯基板的工序；和
在该芯基板上，形成过孔使得其与填充在通孔内的导电物质相连接，同时形成介在电气绝缘层的第一层布线的工序。
14.根据权利要求13所记载的多层布线基板的制造方法，其中，通过MO-CVD法进行所述基底导电层的形成。
15.一种多层布线基板的制造方法，该多层布线基板在芯基板上介在电气绝缘层具有两层以上的布线，其中，该制造方法包括：
从芯基板用的芯件的一个面，通过利用了等离子体的干刻穿设开口直径在10～100μm的范围内的细微孔直至规定深度的工序；
研磨所述芯件的另一个面使所述细微孔露出从而形成通孔的工序；
至少在所述通孔的内壁面上，形成绝缘膜以及导电物质扩散防止层使得导电物质扩散防止层被绝缘膜覆盖的工序；
在所述通孔内填充导电物质从而得到正反面导通的芯基板的工序；和
在该芯基板上，形成过孔使得其与填充在通孔内的导电物质相连接，同时形成介在电气绝缘层的第一层布线的工序。
16.根据权利要求15所记载的多层布线基板的制造方法，其中，在形成所述绝缘膜以及所述导电物质扩散防止层的工序中，在包括通孔的内壁面的芯件正面上，形成绝缘膜以及导电物质扩散防止层使得导电物质扩散防止层被绝缘膜覆盖，然后至少在位于通孔的内壁面的绝缘膜上形成基底导电层；另外，在通孔内填充导电物质的工序中，在除所述通孔内之外的所述芯件上形成所希望的抗蚀剂膜，通过电解电镀填充导电物质。
17.根据权利要求16所记载的多层布线基板的制造方法，其中，通过MO-CVD法进行所述基底导电层的形成。
18.一种多层布线基板的制造方法，该多层布线基板在芯基板上介在电气绝缘层具有两层以上的布线，其中，该制造方法包括：
从芯基板用的芯件的一个面，通过利用了等离子体的干刻穿设开口直径在10～100μm的范围内的细微孔直至规定深度的工序；
研磨所述芯件的另一面使所述细微孔露出从而形成通孔的工序；
在所述芯件的两面和所述通孔的内壁面上，形成绝缘膜以及导电物质扩散防止层使得导电物质扩散防止层被绝缘膜覆盖，然后在所述芯件的一面的整个面上形成基底导电层的工序；
在所述基底导电层上和所述芯件的相反面的所述绝缘膜上形成规定的抗蚀剂膜，以所述基底导电层作为籽层通过电解电镀在所述通孔内填充导电物质，从而得到正反面导通的芯基板的工序；和
在该芯基板上，形成过孔使得其与填充在通孔内的导电物质相连接，同时形成介在电气绝缘层的第一层布线的工序。
19.根据权利要求18所记载的多层布线基板的制造方法，其中，通过蒸镀法、溅射法中的任意一种进行所述基底导电层的形成。
20.根据权利要求13、15或者18所记载的多层布线基板的制造方法，其中，在形成绝缘膜以及导电物质扩散防止层的工序中，使用按导电物质扩散防止层、绝缘层的顺序层叠的方法，按第一绝缘膜、导电物质扩散防止层、第二绝缘膜的顺序层叠的方法，按第一绝缘膜、第二绝缘膜、导电物质扩散防止层、第三绝缘膜的顺序层叠的方法中的任意一种来形成绝缘膜以及导电物质扩散防止层，并且所述第一绝缘膜的形成是利用热氧化法或者等离子体CVD法而进行的，所述第二绝缘膜、第三绝缘膜的形成是利用等离子体CVD法而进行的。
21.根据权利要求13、15或者18所记载的多层布线基板的制造方法，其中，所述导电物质扩散防止层的形成是通过MO-CVD法进行的。
22.根据权利要求13、15或者18所记载的多层布线基板的制造方法，其中，将所述细微孔形成为其开口直径处于10～70μm的范围内。
23.根据权利要求13、15或者18所记载的多层布线基板的制造方法，其中，所述芯件是硅。
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