CN1925721A - 布线基板、陶瓷电容器 - Google Patents

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Abstract

一种能最大限度发挥半导体集成电路元件的能力、容易实现高功能化、容易制造、成本性和可靠性出色的布线基板。它具备：具有芯核主面及芯核背面的基板芯核；具有电容器主面及电容器背面，并且具有夹介陶瓷电介质层而交替积层配置第1内部电极层和第2内部电极层而成的构造的互相电独立的多个电容器功能部，在使所述芯核主面和所述电容器主面向着相同侧的状态下被埋设在所述基板芯核内的陶瓷电容器；以及具有在所述芯核主面及所述电容器主面上交替积层层间绝缘层及导体层而成的构造，在其表面上设定了可搭载具有多个处理器芯核的半导体集成电路元件的半导体集成电路元件搭载区域的构建层，所述多个电容器功能部可与所述多个处理器芯核分别电连接。

Description

布线基板、陶瓷电容器
技术领域
本发明涉及在基板芯核中埋入陶瓷电容器(capacitor)而再在其表面上积层形成构建(build-up)层的构造的、其上搭载半导体集成电路元件的布线基板及该布线基板使用的陶瓷电容器。
背景技术
计算机的微处理器、芯片组等使用的半导体集成电路元件(IC芯片)近几年越来越高速化、高功能化，与此相伴，出现了端子数增加，端子间间距也变窄的倾向。一般而言，在IC芯片的底面有很多端子密集配置成阵列状，这样的端子群与母板侧的端子群以倒装芯片的形态连接。可是，在IC芯片侧的端子群和母板侧的端子群中，端子间间距存在大的差，所以把IC芯片直接连接到母板上很困难。因此，通常采用制作在IC芯片搭载用布线基板上搭载IC芯片而成的封装件，在母板上搭载该封装件的手法。作为构成这种封装件的IC芯片搭载用布线基板，例如已经提出了在高分子材料制芯核基板内埋入芯片状的陶瓷电容器而构成芯核部，在该芯核部的表面及背面上形成了构建层的东西(例如，参照专利文献1)。
最近，对可实现性能高于只搭载1个微处理器的构造的封装件的系统的要求很强，作为一例，提出了搭载「多芯核微处理器」的封装件。现有型微处理器在1个芯片上只有1个处理器芯核(运算处理部)，而作为下一代处理器的多芯核微处理器，不同的是在1个芯片上集成了多个处理器芯核。因此，多芯核微处理器构造的封装件可进行单芯核微处理器构造不能完成的多线(任务)并行处理等，系统整体的处理能力提高了。还有，与单芯核微处理器构造相比，耐障碍性也提高了。因而，可实现适合伺服计算机等用途的高性能系统。
专利文献1：特开2005-39243号公报
发明内容
发明打算解决的课题
然而，在专利文献1中记载的IC芯片搭载用布线基板上要搭载多芯核微处理器构造的IC芯片的场合，会产生以下问题。例如，假定是能使多个处理器芯核的电源系统共用化的场合，该IC芯片搭载用布线基板就有能作为一应多芯核微处理器构造的封装件的构成部件来沿用的余地。可是，通常，电源系统的共用化不能实现而应该按每个微处理器设定不同的电源系统的场合成为主流的情况可以推测有很多。因而，在该场合，即使沿用该IC芯片搭载用布线基板，也无法使各个处理器芯核动作。因此不能最大限度发挥多芯核微处理器构造的优点，不能充分实现高功能化。
而且，在IC芯片内除了处理器芯核以外，例如还有I/O电路部、存储器等各种电路部，今后也可能需要对这些电路部个别地设定电源系统。然而，现状是还未提出能对应这种需要的技术。另外，可以预想，IC芯片内部构造越复杂，这种课题就越显著。
还有，在这种封装件中，多芯核微处理器的发热量也会增大，在多芯核微处理器和布线基板之间取得热膨胀系数的匹配变得非常重要。即，如果在多芯核微处理器和布线基板之间未取得热膨胀系数的匹配的话，大的热应力就会对多芯核微处理器作用，多芯核微处理器就容易产生开裂、连接不良。因而，有必要采用能减轻这样的热应力的影响的构造。
本发明是鉴于上述课题而提出的，其目的在于提供能最大限度发挥半导体集成电路元件的能力、容易实现高功能化、容易制造、成本性和可靠性出色的布线基板。
用于解决课题的技术方案
用于解决上述课题的技术方案(技术方案1)是一种布线基板，其特征在于，具备：具有芯核主面及芯核背面的基板芯核；具有电容器主面及电容器背面，并且具有夹介陶瓷电介质层而交替积层配置第1内部电极层和第2内部电极层而成的构造的互相电独立的多个电容器功能部，在使上述芯核主面和上述电容器主面向着相同侧的状态下被埋设在上述基板芯核内的陶瓷电容器；以及具有在上述芯核主面及上述电容器主面上交替积层层间绝缘层及导体层而成的构造，在其表面上设定了可搭载具有多个处理器芯核的半导体集成电路元件的半导体集成电路元件搭载区域的构建层，上述多个电容器功能部可与上述多个处理器芯核分别电连接。
从而，根据技术方案1的布线基板，即使在多个处理器芯核的电源系统的共用化不能实现，应该按每个处理器芯核设定不同的电源系统的场合，因为能把多个处理器芯核与多个电容器功能部分别电连接，所以能使各个处理器芯核充分动作。从而，在采用搭载具有多个处理器芯核的半导体集成电路元件的构造的场合能最大限度发挥其优点。
而且，根据此构成，成为在1个陶瓷电容器上支承半导体集成电路元件的状态，因而与半导体集成电路元件的热膨胀系数的匹配容易取得，热应力的影响也会减轻。因而，能防止大的热应力引起的半导体集成电路元件的开裂、连接不良。再有，基板芯核中埋设的陶瓷电容器可以少些，陶瓷电容器组装时的工序可以简化。因而，能容易地制造布线基板，还可实现低成本化。
在这里，技术方案1中的「半导体集成电路元件」主要是指作为计算机的微处理器等来使用的具有多个处理器芯核的半导体集成电路元件。该半导体集成电路元件例如按倒装芯片方式实装在半导体集成电路元件搭载区域。另外，处理器芯核的数量可以是2个，也可以是3个及以上。还有，「半导体集成电路元件搭载区域」是指在构建层的表面上配置了端子垫群的区域。
并且，用于解决上述课题的技术方案(技术方案2)是一种布线基板，其特征在于，具备：具有芯核主面及芯核背面的基板芯核；具有电容器主面及电容器背面，并且具有夹介陶瓷电介质层而交替积层配置第1内部电极层和第2内部电极层而成的构造的电容器功能部及容量比上述电容器功能部小的别系统用电容器功能部，在使上述芯核主面和上述电容器主面向着相同侧的状态下被埋设在上述基板芯核内的陶瓷电容器；以及具有在上述芯核主面及上述电容器主面上交替积层层间绝缘层及导体层而成的构造，在其表面上设定了可搭载具有处理器芯核及I/O电路部的半导体集成电路元件的半导体集成电路元件搭载区域的构建层，上述电容器功能部可与上述处理器芯核电连接，上述别系统用电容器功能部可与上述I/O电路部电连接。
从而，根据技术方案2的布线基板，能把陶瓷电容器的电容器功能部与处理器芯核电连接，另一方面把别系统用电容器功能部与I/O电路部电连接。因此，在与处理器芯核的电源系统分开而对I/O电路部也应该设定电源系统的场合，可使两者充分动作。因此，在半导体集成电路元件的内部构造复杂化了的场合，也能最大限度发挥半导体集成电路元件的能力，这样就容易实现高功能化。
而且，根据此构成，成为在1个陶瓷电容器上支承半导体集成电路元件的状态，因而与半导体集成电路元件的热膨胀系数的匹配就容易取得，热应力的影响也会减轻。因而，能防止大的热应力引起的半导体集成电路元件的开裂、连接不良。再有，基板芯核中埋设的陶瓷电容器可以少些，陶瓷电容器组装时的工序可以简化。因而，能容易地制造布线基板，还可实现低成本化。
在这里，技术方案2中的「半导体集成电路元件」主要是指作为计算机的微处理器等来使用的至少具有处理器芯核和I/O电路部的半导体集成电路元件。该半导体集成电路元件例如按倒装芯片方式实装在半导体集成电路元件搭载区域。另外，处理器芯核的数量可以是1个，也可以是2个及以上。还有，「半导体集成电路元件搭载区域」是指在构建层的表面上配置了端子垫群的区域。
还有，I/O电路部的数量可以是1个，也可以是2个及以上。在这里「I/O电路部」是指用于进行例如向处理器芯核的信号输入的处理的输入电路部、用于进行从处理器芯核输出的信号的处理的输出电路部。
构成上述布线基板的基板芯核是构成布线基板上的芯核部的一部分的东西，例如形成为具有芯核主面及位于其相反侧的芯核背面的板状。这种基板芯核可以具有用于收纳陶瓷电容器的收纳孔部。该收纳孔部可以是只在芯核主面开口的非贯通孔，或是在芯核主面及芯核背面两方开口的贯通孔。
形成基板芯核的材料没有特别限定，不过，优选的是，基板芯核以高分子材料为主体来形成。作为用于形成基板芯核的高分子材料的具体例子，例如，有EP树脂(环氧树脂)、PI树脂(聚酰亚胺树脂)、BT树脂(双马来酰亚胺三嗪树脂)、PPE树脂(聚酰胺表氯醇树脂)等。除此以外，也可以使用这些树脂和玻璃纤维(玻璃纺织布、玻璃无纺布)、聚酰胺纤维等有机纤维的复合材料。
构成上述布线基板的陶瓷电容器具有电容器主面及电容器背面，并且具有夹介陶瓷电介质层而交替积层配置第1内部电极层和第2内部电极层而成的构造的互相电独立的多个电容器功能部。陶瓷电容器在使芯核主面和电容器主面向着相同侧的状态下被埋设在基板芯核内。即，陶瓷电容器在埋设在基板芯核内的状态下使用。另外，上述陶瓷电容器配置在上述芯核基板中与上述半导体集成电路元件搭载区域对应的区域。还有，陶瓷电容器在埋设在基板芯核内的状态下，例如由高分子材料制的填充剂来固定。
还有，作为适宜的陶瓷电容器的例子，可以列举通路阵列型(ビァァレィタィプ)陶瓷电容器。即，优选的是，陶瓷电容器具备使上述第1内部电极层彼此导通的多个电源用通路导体和使上述第2内部电极层彼此导通的多个接地用通路导体，上述多个电源用通路导体及上述多个接地用通路导体整体配置成阵列状。如果这样来构成，电容器整体的小型化就容易实现，进而布线基板整体的小型化也就容易实现。而且，高静电容量比较容易达成，更加稳定的电源供给成为可能。
电容器功能部可以有2个，也可以有3个及以上，不过在处理器芯核有多个的场合，优选的是与处理器芯核同数存在。这样来构成，就能对多个处理器芯核分别电连接全部的电容器功能部。
构成上述技术方案2的布线基板的陶瓷电容器具有容量比电容器功能部小的别系统用电容器功能部。别系统用电容器功能部俯视的大小比电容器功能部俯视的大小要小。别系统用电容器功能部的数量可以是1个，也可以是多个。
并且，电容器功能部可与半导体集成电路元件的处理器芯核电连接，别系统用电容器功能部可与半导体集成电路元件的I/O电路部电连接。即，电容器功能部及别系统用电容器功能部可与半导体集成电路元件上不同的电路部分别电连接。具体而言，电容器功能部要与处理器芯核个别具有的电源用导体部或接地用导体部电连接。还有，别系统用电容器功能部要与I/O电路部个别具有的电源用导体部或接地用导体部电连接。
在这里，处理器芯核在高的频段(例如千兆赫兹带)动作，而I/O电路部在比此低的频段(例如兆赫兹带)动作。因此，处理器芯核与I/O电路部相比，要求高的动作稳定性，需要连接相对大容量的电容器功能部。而另一方面，I/O电路部并不要求那么高的动作稳定性，连接相对小容量的别系统用电容器功能部就够了。
另外，电容器功能部及别系统用电容器功能部可配置在任意位置，不过，例如在陶瓷电容器的中心部配置了电容器功能部的场合，优选的是，在陶瓷电容器的外周部配置别系统用电容器功能部。半导体集成电路元件上的处理器芯核及I/O电路部也是同样的配置形态，所以实现电连接时能以短路径连接各处，这是优选的。
还有，别系统用电容器功能部可以只是输入用(输入电路用)的功能部，也可以只是输出用(输出电路用)的功能部，也可以是输入输出兼用的功能部。即，也可以是，陶瓷电容器具备第1别系统用电容器功能部及第2别系统用电容器功能部，I/O电路部中的输入电路可与第1别系统用电容器功能部电连接，I/O电路部中的输出电路可与第2别系统用电容器功能部电连接。
作为上述陶瓷电介质层，例如氧化铝、氮化铝、氮化硼、炭化硅、氮化硅等高温烧成陶瓷的烧结体适于使用，此外，在硼硅酸系玻璃、硼硅酸铅系玻璃中添加氧化铝等无机陶瓷填充物而成的玻璃陶瓷这样的低温烧成陶瓷的烧结体也适于使用。在该场合，优选的是按照用途，使用钛酸钡、钛酸铅、钛酸锶等电介质陶瓷的烧结体。在使用了电介质陶瓷的烧结体的场合，容易实现静电容量大的陶瓷电容器。
作为形成第1内部电极层及第2内部电极层的材料，没有特别限定，不过，适于使用能与陶瓷同时烧结的金属，例如镍、钼、钨、钛等。另外，在选择了低温烧成陶瓷的烧结体的场合，作为形成第1内部电极层及第2内部电极层的材料，还可使用铜、银等。
在上述陶瓷电容器上可以形成由电阻值比构成上述第1内部电极层及上述第2内部电极层的材料高的材料构成的电阻体。这样来构成的话，就能例如在同一陶瓷电容器内设定不同的电位，实现布线基板的高功能化。假如不在陶瓷电容器上形成电阻体，就必须在基板芯核内与陶瓷电容器分开的部位埋设电阻体，在构建层侧设置电阻体，就有难以形成电阻体的可能性。另外，形成电阻体的材料只要是具有电阻值比第1内部电极层及第2内部电极层高的导电性的材料即可，例如可以列举金属材料、陶瓷材料等。
在上述技术方案2的布线基板中，在多个电容器功能部之间可以不配置任何构造物，不过，也可以配置例如假导体。在这样构成的场合，就能使假导体作为所谓屏蔽体起作用，因而能降低多个电容器功能部彼此的干涉所涉及的噪声。还有，一概由金属等构成的导体比陶瓷介电质在热传导性上出色，因而预先配置假导体就能提高散热性。优选的是，假导体再包围多个电容器功能而配置。这样构成更能提高散热性。
另外，邻接的电容器功能部间的距离没有特别限定，不过，优选的是互相不产生静电干涉的程度，具体最好为50μm以上。特别是要确保电容器的通路间距(接地通路—电源通路间间距)以上的距离。
在这里，多个电容器功能部可以容量(静电容量)都相同，也可以不相同。例如，假定多个电容器功能部包含具有第1容量的第1电容器功能部和具有比上述第1容量小的第2容量的第2电容器功能部。为了便于说明，称第1电容器功能部为「大容量部」，称第2电容器功能部为「小容量部」。在多个电容器功能部包含大容量部和小容量部的场合，小容量部特别容易受到大容量部的干涉，由于此干涉，小容量部中就容易产生噪声。然而，如上所述在小容量部和大容量部之间预先配置假导体，就能有效地降低此噪声。即，可以说在多个电容器功能部包含大容量部和容量部的场合，在两者间配置上述假导体是有意义的。
这样的假导体基本上与多个电容器功能部中的任意一个都不电连接，只要是可在电容器功能部间配置的导体即可，其形状和材质等没有特别限定。假导体可以完全不与处于陶瓷电容器内的其他导体、处于陶瓷电容器外的导体(例如基板芯核侧导体、构建层的导体层)连接。不过，为了确实获得噪声降低及散热性提高的作用，优选的是做成把假导体与基板芯核侧接地导体、构建层侧接地导体电连接的构成。
在这里，作为形成假导体的材料，没有特别限定，不过，适于使用能与陶瓷同时烧结的金属，例如镍、钼、钨、钛等。另外，在选择了低温烧成陶瓷的烧结体的场合，作为假导体形成用材料，还可使用铜、银等。
作为适宜的假导体的具体例，例如，可以列举贯通电容器主面和电容器背面间的多个假通路导体。即，各个假通路导体并不太大，但将其配置多个就能成为整体作为屏蔽体起作用的状态。另外，配置多个假通路导体的构造适于陶瓷电容器为通路阵列型的陶瓷电容器的场合。即，可以在构成电容器功能部的多个通路导体的形成时一并形成假通路导体，因而能防止工数增加，对低成本化有利。
作为适宜的假导体的别的具体例，可以列举在电容器主面上、电容器背面上及电容器内部中的至少任意一个上配置的假平面导体。假平面导体具有比较大的面积，因而作为屏蔽体容易起作用。在该场合特别优选的是，在电容器内部配置假平面导体。即，在第1内部电极层及第2内部电极层所处的电容器内部，在它们之间配置假平面导体(内层假平面导体)，在实现确实的屏蔽上有效。这样的内层假平面导体不限于1层，多层配置更好。
再有，上述假导体优选的是由贯通电容器主面和电容器背面之间的多个假通路导体、配置在电容器主面上而与多个假通路导体连接的主面侧假平面导体、配置在电容器背面上而与多个假通路导体连接的背面侧假平面导体以及配置在电容器内部而与多个假通路导体连接的内层假平面导体组合而成。根据此构成，通过多个不同形状的导体的组合而形成所谓三维屏蔽体，因而能确实屏蔽多个电容器功能部间，有效地降低噪声。还有，能确实提高散热性。
上述构成布线基板的构建层具有交替连接以高分子材料为主体的层间绝缘层及导体层而成的构造。优选的是，上述构建层具有互相电独立的多个电源用导体部，上述多个电容器功能部通过上述多个电源用导体部而与上述多个处理器芯核分别电连接。另外，半导体集成电路元件侧的端子群和电容器侧的端子群中端子间间距存在大的差，不过，设置构建层，就能通过多个电源用导体部而个别地且容易地连接处理器芯核和电容器功能部。还有，构建层(第1构建层)只在芯核主面及上述电容器主面上形成，不过，也可以再形成具有在芯核背面及上述电容器背面上交替积层了层间绝缘层及导体层而成的构造的第2构建层。这样来构成，不只是在第1构建层，而且在第2构建层也能形成电路，所以能实现布线基板的进一步多功能化。
另外，对于在芯核主面及上述电容器主面上形成的构建层(第1构建层)，在其表面上可以设定可搭载具有多个处理器芯核的半导体集成电路元件的半导体集成电路元件搭载区域。这样的半导体集成电路元件搭载区域上可搭载半导体集成电路元件。另外，优选的是，上述半导体集成电路元件搭载区域的面积按等于或小于上述陶瓷电容器的上述电容器主面的面积来设定，上述半导体集成电路元件搭载区域从上述陶瓷电容器的厚度方向看时位于上述陶瓷电容器的上述电容器主面内。如果这样来构成，半导体集成电路元件搭载区域就位于电容器正上方的区域内，因而搭载在半导体集成电路元件搭载区域的半导体集成电路元件由高刚性、热膨胀率小的陶瓷电容器来支承。因而，在上述半导体集成电路元件搭载区域，因为构建层不易变形，所以能更稳定地支承搭载在半导体集成电路元件搭载区域的半导体集成电路元件。另外，上述半导体集成电路元件搭载区域的面积可以设定得比上述陶瓷电容器的上述电容器主面的面积大。不过，为了稳定地支承半导体集成电路元件，优选的是，电容器主面的面积按半导体集成电路元件搭载区域的50％以上来设定。
还有，用于解决本发明的课题的别的技术方案(技术方案3)是一种布线基板，其特征在于，具备：具有芯核主面及芯核背面的基板芯核；具有电容器主面及电容器背面，并且具有夹介陶瓷电介质层而交替积层配置第1内部电极层和第2内部电极层而成的构造的互相电独立的多个电容器功能部，在使上述芯核主面和上述电容器主面向着相同侧的状态下被埋设在上述基板芯核内的陶瓷电容器；以及具有在上述芯核主面及上述电容器主面上交替积层层间绝缘层及导体层而成的构造，在其表面上不同部位设定了多个半导体集成电路元件搭载区域的构建层，上述多个电容器功能部可与上述多个半导体集成电路元件搭载区域分别电连接。
从而，根据技术方案3的布线基板，即使是多个半导体集成电路元件的电源系统的共用化不能进行而应该按每个半导体集成电路元件来设定不同的电源系统的场合，也能把多个电容器功能部与多个半导体集成电路元件搭载区域分别电连接，能使各个半导体集成电路元件充分动作。因此，在采用搭载多个半导体集成电路元件的构造的场合能最大限度发挥其优点。
而且，根据此构成，成为在1个陶瓷电容器上支承各个半导体集成电路元件的状态，因而与半导体集成电路元件的热膨胀系数的匹配就容易取得，热应力的影响也会减轻。因而，能防止大的热应力引起的半导体集成电路元件的开裂、连接不良。再有，基板芯核中只埋设1个陶瓷电容器，因而陶瓷电容器组装时的工序可以简化。因而，能容易地制造布线基板，还可实现低成本化。
还有，用于解决本发明的课题的又一别的技术方案(技术方案4)是一种陶瓷电容器，其特征在于，具有电容器主面及电容器背面，并且具有夹介陶瓷电介质层而交替积层配置第1内部电极层和第2内部电极层而成的构造的互相电独立的多个电容器功能部。
因而，根据技术方案4的陶瓷电容器，例如即使是与具有多个处理器芯核的半导体集成电路元件电连接的场合，也能把多个电容器功能部与多个处理器芯核分别电连接，能使各个处理器芯核充分动作。因此，在搭载具有多个处理器芯核的半导体集成电路元件的构造中采用陶瓷电容器的场合能最大限度发挥其优点。还有，在与具有1个处理器芯核的多个半导体集成电路元件电连接的场合，也有同样的效果。
在技术方案4中，可以在多个电容器功能部之间配置假导体，还可以围着多个电容器功能部来配置假导体。在该场合，可以把假导体做成贯通电容器主面和电容器背面之间的多个假通路导体，也可以做成在电容器主面上、电容器背面上和电容器内部中的至少任意一个上配置的假平面导体。其理由都如技术方案1中叙述了的，因而要割爱。还有，更适宜的假导体是贯通电容器主面和电容器背面之间的多个假通路导体、配置在电容器主面上而与多个假通路导体连接的主面侧假平面导体、配置在电容器背面上而与多个假通路导体连接的背面侧假平面导体以及配置在电容器内部而与多个假通路导体连接的内层假平面导体的组合所构成的东西。其理由如上所述，因而要割爱。
并且，用于解决上述课题的技术方案(技术方案5)是一种布线基板，其特征在于，具备：具有芯核主面及芯核背面的基板芯核；具有电容器主面及电容器背面，并且具有夹介陶瓷电介质层而交替积层配置第1内部电极层和第2内部电极层而成的构造的电容器功能部及容量比上述电容器功能部小的别系统用电容器功能部，在使上述芯核主面和上述电容器主面向着相同侧的状态下被埋设在上述基板芯核内的陶瓷电容器；以及具有在上述芯核主面及上述电容器主面上交替积层层间绝缘层及导体层而成的构造，在其表面上设定了可搭载具有处理器芯核的半导体集成电路元件的半导体集成电路元件搭载区域的构建层，上述电容器功能部可与上述处理器芯核电连接，上述别系统用电容器功能部可与上述半导体集成电路元件上的上述处理器芯核以外的电路部电连接。
从而，根据技术方案5的布线基板，能把陶瓷电容器的电容器功能部与半导体集成电路元件上的处理器芯核电连接，另一方面把别系统用电容器功能部与半导体集成电路元件上的处理器芯核以外的电路部电连接。因此，在与处理器芯核的电源系统分开而对处理器芯核以外的电路部也应该设定电源系统的场合，可使两者充分动作。因此，在半导体集成电路元件的内部构造复杂化了的场合，也能最大限度发挥半导体集成电路元件的能力，这样就容易实现高功能化。
而且，根据此构成，成为在1个陶瓷电容器上支承半导体集成电路元件的状态，因而与半导体集成电路元件的热膨胀系数的匹配就容易取得，热应力的影响也会减轻。因而，能防止大的热应力引起的半导体集成电路元件的开裂、连接不良。再有，基板芯核中埋设的陶瓷电容器可以少些，陶瓷电容器组装时的工序可以简化。因而，能容易地制造布线基板，还可实现低成本化。
在这里，技术方案5中的「半导体集成电路元件」主要是指例如作为计算机的微处理器等来使用的具有包含处理器芯核的多种电力部的半导体集成电路元件。作为半导体集成电路元件的处理器芯核以外的电路部的具体例，除了可以列举上述I/O电路部以外，还可以列举例如存储电路部、A/D变换电路部、D/A变换电路部、运算放大器部、PLL电路部、滤波器电路部等。还有，技术方案2中的半导体集成电路元件可以具有用于测量温度、湿度、速度、加速度、气体、压力的传感器电路部、发光电路部、受光电路部、通讯电路部等。
附图说明
图1是表示把本发明具体化了的第1实施方式的布线基板的概略断面图。
图2是表示第1实施方式的陶瓷电容器的概略断面图。
图3是用于说明第1实施方式的陶瓷电容器的内层上的连接的概略说明图。
图4是用于说明第1实施方式的陶瓷电容器的内层上的连接的概略说明图。
图5是第1实施方式的布线基板的制作方法的说明图。
图6是第1实施方式的布线基板的制作方法的说明图。
图7是第1实施方式的布线基板的制作方法的说明图。
图8是表示第2实施方式的陶瓷电容器的概略断面图。
图9是表示别的实施方式的布线基板的概略断面图。
图10是表示别的实施方式的布线基板的要部概略断面图。
图11是表示别的实施方式的陶瓷电容器的概略平面图。
图12是表示别的实施方式的陶瓷电容器的概略平面图。
图13是表示别的实施方式的布线基板的要部概略断面图。
图14是表示别的实施方式的陶瓷电容器的概略平面图。
图15是表示别的实施方式的布线基板的概略断面图。
图16是表示别的实施方式的布线基板的要部概略断面图。
图17是表示别的实施方式的陶瓷电容器的概略断面图。
图18是表示别的实施方式的陶瓷电容器的概略断面图。
图19是表示其他实施方式的电阻体附近的陶瓷电容器的概略平面图。
图20是表示其他实施方式的电阻体附近的陶瓷电容器的概略断面图。
图21是表示其他实施方式的电阻体附近的陶瓷电容器的概略断面图。
图22是表示其他实施方式的电容器部附近的陶瓷电容器的概略断面图。
图23是表示把本发明具体化了的第3实施方式的布线基板的概略断面图。
图24是第3实施方式的变更例的陶瓷电容器的概略平面图。
图25是表示第4实施方式的布线基板的概略断面图。
图26是表示其他实施方式的电阻体附近的样子的陶瓷电容器的概略平面图。
图27是表示其他实施方式的电阻体附近的样子的陶瓷电容器的概略断面图。
图28是表示其他实施方式的电阻体附近的样子的陶瓷电容器的概略断面图。
标号说明
10、10A、10B布线基板
11基板芯核
12作为芯核主面的上面
13作为芯核背面的下面
21作为半导体集成电路元件的IC芯片
23作为半导体集成电路元件搭载区域的IC芯片搭载区域
24、25处理器芯核
28、29I/O电路部
31作为构建层的第1构建层
32第2构建层
33、34、35、36作为层间绝缘层的树脂绝缘层
39构建层的表面
42导体层
51、52作为半导体集成电路元件搭载区域的IC芯片搭载区域
101、101A、101C陶瓷电容器
102作为电容器主面的上面
103作为电容器背面的下面
105陶瓷电介质层
107(第1)电容器功能部
108(第2)电容器功能部
141第1内部电极层
142第2内部电极层
161电阻体
171作为电源用导体部的第1电源用导体部
173作为电源用导体部的第2电源用导体部
211作为假导体的假通路导体
221作为假导体的表面侧假平面导体
222作为假导体的背面侧假平面导体
223作为假导体的内层假平面导体
具体实施方式
[第1实施方式]
以下，基于附图来详细说明把本发明的布线基板具体化了的第1实施方式。
如图1所示，本实施方式的布线基板10是IC芯片搭载用的布线基板，包括由环氧玻璃构成的大致矩形板状的基板芯核11、在基板芯核11的上面12(芯核主面)上形成的第1构建层31(构建层)以及在基板芯核11的下面13(芯核背面)上形成的第2构建层32。在基板芯核11上的多个部位形成了通孔导体16。这种通孔导体16连接导通了基板芯核11的上面12侧和下面13侧。另外，通孔导体16的内部例如用环氧树脂等闭塞体17来填埋。还有，在基板芯核11的上面12及下面13上，使由铜构成的导体层41形成图形，各导体层41与通孔导体16电连接。
在基板芯核11的上面12上形成了的第1构建层31具有交替积层由环氧树脂构成的2层的树脂绝缘层33、35(所谓层间绝缘层)和由铜构成的导体层42而成的构造。在本实施方式中，第1构建层31的热膨胀系数是30～40ppm/℃的程度，具体为35ppm/℃的程度。另外，第1构建层31的热膨胀系数是指30℃～玻璃转移温度(Tg)间的测量值的平均值。还有，处于第1层树脂绝缘层33的表面上的导体层42的一部分与通孔导体16的上端电连接。在第2层树脂绝缘层35的表面上的多个部位，端子垫44按阵列状形成。还有，树脂绝缘层35的表面由阻焊剂37大致整体地覆盖。在阻焊剂37的给定部位形成了使端子垫44露出的开口部46。在端子垫44的表面上配设了多个焊盘45。各焊盘45与IC芯片21(半导体集成电路元件)的面连接端子22电连接。IC芯片21呈矩形平板状，具有2个处理器芯核24、25。本实施方式的IC芯片21由热膨胀系数为3.5ppm/℃的程度的硅构成。另外，各端子垫44及各焊盘45在第1构建层31中位于陶瓷电容器101的正上方的区域内，该区域成为IC芯片搭载区域23(半导体集成电路元件搭载区域)。IC芯片搭载区域23设定在第1构建层31的表面39上。还有，在树脂绝缘层33、35内分别设置了通路导体43、47。这些通路导体43、47基本配置在同轴上，并且导体层41、42通过它们而与端子垫44互相电连接。
如图1所示，在基板芯核11的下面13上形成了的第2构建层32具有与上述第1构建层31大致相同的构造。即，第2构建层32，其热膨胀系数为30～40ppm/℃的程度，具有交替积层由环氧树脂构成的2层的树脂绝缘层34、36(所谓层间绝缘层)和导体层42而成的构造。处于第1层树脂绝缘层34的下面上的导体层42的一部分与通孔导体16的下端电连接。在第2层树脂绝缘层36的下面上的多个部位，通过通路导体43而与导体层42电连接的BGA用垫48按格子状形成。还有，树脂绝缘层36的下面由阻焊剂38大致整体覆盖。在阻焊剂38的给定部位形成了使BGA用垫48露出的开口部40。在BGA用垫48的表面上配设了用于与未图示的母板电连接的多个焊盘49。并且，借助于各焊盘49，把图1所示的布线基板10实装在未图示的母板上。
上述基板芯核11在平面方向(XY方向)的热膨胀系数为10～15ppm/℃的程度。另外，基板芯核11的热膨胀系数是指0℃～玻璃转移温度(Tg)间的测量值的平均值。基板芯核11具有1个在上面12的中央部及下面13的中央部开口的俯视为矩形状的收纳孔部90。即，收纳孔部90是贯通孔部。在收纳孔部90内，图2～图4等表示的陶瓷电容器101以被填埋入的状态被收纳。另外，陶瓷电容器101在上面102(电容器主面)与基板芯核11的上面12向着相同的侧的状态下被收纳。本实施方式的陶瓷电容器101是纵6.0mm×横12.0mm×厚0.8mm的矩形平板状。另外，陶瓷电容器101的厚度优选的是0.2mm～1.0mm。如果不到0.2mm，在IC芯片搭载区域23上使IC芯片21接合时的应力就不能通过陶瓷电容器101来降低，作为支承体就不充分。另一方面，如果大于1.0mm的话，就会成为布线基板10的壁厚。更加优选的是，陶瓷电容器101的厚度为0.4mm～0.8mm。陶瓷电容器101在基板芯核11上配置在上述IC芯片搭载区域23的正下方的区域。另外，IC芯片搭载区域23的面积(IC芯片21中形成端子垫22的区域的面积)设定得比陶瓷电容器101的上面102的面积小。在从陶瓷电容器101的厚度方向看去的场合，IC芯片搭载区域23位于陶瓷电容器101的上面102内。
如图1所示，收纳孔部90和陶瓷电容器101的侧面的间隙以由高分子材料(本实施方式中是环氧等热固化性树脂)构成的填充剂92来填埋。该填充剂92具有在基板芯核11上固定陶瓷电容器101，并且靠自身的弹性变形来吸收向陶瓷电容器101及基板芯核11的面方向、厚度方向的变形的功能。另外，陶瓷电容器101俯视呈大致正方形状，在四角具有C0.60以上的锥度。借助于此，在伴随温度变化的填充剂92的变形时，能缓和向陶瓷电容器101的角部的应力集中，因而能防止填充剂92的开裂的产生。
如图1～图4所示，本实施方式的陶瓷电容器101是所谓的通路阵列型的陶瓷电容器。构成陶瓷电容器101的陶瓷烧结体104，其热膨胀系数优选的是IC芯片21的热膨胀系数和构建层31、32的热膨胀系数的中间值，更优选的是与IC芯片21的热膨胀系数接近的值。在本实施方式中，陶瓷烧结体104的热膨胀系数是8～12ppm/℃的程度，具体为9.5ppm/℃的程度。另外，陶瓷烧结体104的热膨胀系数是指30℃～250℃间的测量值的平均值。还有，陶瓷烧结体104是具有上面102及下面103(电容器背面)的板状物。另外，在陶瓷烧结体104的上面102上形成了构成第1构建层31的树脂绝缘层33，在陶瓷烧结体104的下面103上形成了构成第2构建层32的树脂绝缘层34。陶瓷烧结体104具有夹介陶瓷电介质层105而交替积层配置第1内部电极层141和第2内部电极层142而成的构造。陶瓷电介质层105由作为高介电系数陶瓷的一种的钛酸钡的烧结体构成，作为第1内部电极层141及第2内部电极层142间的电介质(绝缘体)起作用。第1内部电极层141及第2内部电极层142都是以镍为主要成分而形成的层，在陶瓷烧结体104的内部每隔—层而配置。
如图2～图4所示，陶瓷电容器101具有2个电容器功能部107、108。另外，电容器功能部107、108两方使用了共用的陶瓷电介质层105。还有，在从陶瓷电容器101的厚度方向看去的场合，IC芯片21的处理器芯核24位于电容器功能部107的上面内，IC芯片21的处理器芯核25位于电容器功能部108的上面内。
在电容器功能部107上形成了很多通路孔130。这些通路孔130在其厚度方向贯通电容器功能部107并且跨电容器功能部107的整面而按格子状(阵列状)配置。在各通路孔130内，以镍为主材料而形成了在电容器功能部107上的陶瓷烧结体104的上面102及下面103间连通的多个通路导体131、132。各第1电源用通路导体131贯通了各第1内部电极层141，使它们互相电连接。各第1接地用通路导体132贯通了各第2内部电极层142，使它们互相电连接。在这里，如图3所示在第1内部电极层141上在第1接地用通路导体132贯通的区域形成了排屑孔141a，第1内部电极层141和第1接地用通路导体132电绝缘。还有，同样如图4所示在第2内部电极层142上在第1电源用通路导体131贯通的区域形成了排屑孔142a，第2内部电极层142和第1电源用通路导体131电绝缘。
各第1电源用通路导体131及各第1接地用通路导体132整体配置成阵列状。另外，为便于说明，按3列×3列(或5列×5列)图示了通路导体131、132，不过，实际上有更多的列存在。
并且如图2～图4所示，在电容器功能部107上的陶瓷烧结体104的上面102上，突设了多个第1电源用电极端子111及多个第1接地用电极端子112。还有，在电容器功能部107上的陶瓷烧结体104的下面103上，突设了多个第1电源用电极端子121及多个第1接地用电极端子122。处于上面102侧的电极端子111、112与上述通路导体47电连接。另一方面，处于下面103侧的电极端子121、122与未图示的母板具有的电极(接触子)通过通路导体47、导体层42、通路导体43、BGA用垫48及焊盘49而电连接。还有，电极端子111、112的底面大致中央部与通路导体131、132上的上面102侧的端面直接连接，电极端子121、122的底面大致中央部与通路导体131、132上的下面103侧的端面直接连接。因而，电源用电极端子111、121与第1电源用通路导体131及第1内部电极层141导通，接地用电极端子112、122与第1接地用通路导体132及第2内部电极层142导通。
同样，在图2～图4所示的电容器功能部108上也形成了很多通路孔130。在各通路孔130内，以镍为主材料而形成了在电容器功能部108上的陶瓷烧结体104的上面102及下面103间连通的多个通路导体133、134。各第2电源用通路导体133贯通了各第1内部电极层141，使它们互相电连接。各第2接地用通路导体134贯通了各第2内部电极层142，使它们互相电连接。各第2电源用通路导体133及各第2接地用通路导体134整体配置成阵列状。另外，为便于说明，按3列×3列(或5列×5列)图示了通路导体133、134，不过，实际上有更多的列存在。
并且，在电容器功能部108上的陶瓷烧结体104的上面102上，突设了多个第2电源用电极端子113及多个第2接地用电极端子114。还有，在电容器功能部108上的陶瓷烧结体104的下面103上，突设了多个第2电源用电极端子123及多个第2接地用电极端子124。处于上面102侧的电极端子113、114与上述通路导体47电连接。另一方面，处于下面103侧的电极端子123、124与未图示的母板具有的电极(接触子)通过通路导体47、导体层42、通路导体43、BGA用垫48及焊盘49而电连接。还有，电极端子113、114的底面大致中央部与通路导体133、134上的上面102侧的端面直接连接，电极端子123、124的底面大致中央部与通路导体133、134上的下面103侧的端面直接连接。因而，电源用电极端子113、123与第2电源用通路导体133及第1内部电极层141导通，接地用电极端子114、124与第2接地用通路导体134及第2内部电极层142导通。
如图2所示，电极端子111、112、113、114以镍为主材料而形成，表面由未图示的镀铜层整体覆盖。同样，电极端子121、122、123、124也以镍为主材料而形成，表面由未图示的镀铜层整体覆盖。另外，在本实施方式中，电极端子111～114、121～124的直径按约500μm来设定，间距的最小长度按约580μm来设定。
从母板侧通过电极端子121、122(或电极端子123、124)进行通电，在第1内部电极层141-第2内部电极层142间加上电压的话，在第1内部电极层141上例如正的电荷积蓄，在第2内部电极层142上例如负的电荷积蓄。结果，陶瓷电容器101就作为电容器起作用。还有，在电容器功能部107，第1电源用通路导体131及第1接地用通路导体132分别交替邻接而配置，且第1电源用通路导体131及第1接地用通路导体132中流过的电流的方向互相反向而设定。同样，在电容器功能部108，第2电源用通路导体133及第2接地用通路导体134分别交替邻接而配置，且第2电源用通路导体133及第2接地用通路导体134中流过的电流的方向互相反向而设定。由此实现电感成分的降低。
如图1所示，各第1电源用通路导体131的一部分通过第1电源用电极端子111、第1构建层31具有的第1电源用导体部171(电源用导体部)和IC芯片21的面连接端子22而与IC芯片21的处理器芯核24电连接。各第1接地用通路导体132的一部分通过第1接地用电极端子112、第1构建层31具有的第1接地用导体部172和面连接端子22而与处理器芯核24电连接。借助于此，从电容器功能部107向处理器芯核24的电源供给就成为可能。另外，第1电源用导体部171及第1接地用导体部172是由通路导体47、导体层42、通路导体43、端子垫44及焊盘45构成的导体部。
同样，各第2电源用通路导体133的一部分通过第2电源用电极端子113、第1构建层31具有的第2电源用导体部173(电源用导体部)和IC芯片21的面连接端子22而与IC芯片21的处理器芯核25电连接。各第2接地用通路导体134的一部分通过第2接地用电极端子114、第1构建层31具有的第2接地用导体部174和面连接端子22而与处理器芯核25电连接。借助于此，从电容器功能部108向处理器芯核25的电源供给就成为可能。另外，第2电源用导体部173及第2接地用导体部174是由通路导体47、导体层42、通路导体43、端子垫44及焊盘45构成的导体部。第2电源用导体部173与第1电源用导体部171电独立，第2接地用导体部174与第1接地用导体部172电独立。
因此，在本实施方式的布线基板10中按处理器芯核24、25逐一设定了独立的电源系统。所以，各电容器功能部107、108互相电独立。因而，陶瓷电容器101内的电路径分离成连接电容器功能部107-处理器芯核24间的第1电路径和连接电容器功能部108-处理器芯核25间的第2电路径。还有，各电容器功能部107、108的绝缘部分(陶瓷电介质层105)互相物理地形成一体，而各电容器功能部107、108的导体部分区分彼此的设置区域而物理地独立。
以下叙述本实施方式的布线基板10的制造方法。
在准备工序中，分别采用以前周知的手法制作、准备基板芯核11和陶瓷电容器101。
基板芯核11按以下方式制作。首先，准备好在纵400mm×横400mm×厚0.8mm的基材的两面上粘贴厚35μm铜箔而成的覆铜积层板。另外，基材的厚度优选的是0.2mm以上1.0mm以下。其次，对覆铜积层板用凿孔机进行开孔加工，在给定位置预先形成成为收纳孔部90的贯通孔(参照图5)。另外，成为收纳孔部90的贯通孔是纵14.0mm×横30.0mm，四角有半径1.5mm的程度的倒角(ア-ル)的断面大致长方形状的孔。然后，进行覆铜积层板的两面的铜箔的蚀刻，例如采用减法使导体层41形成图形。具体而言，在非电解镀铜后，把该非电解镀铜层作为共用电极而实施电解镀铜。再层压干膜，对该干膜进行曝光及显影，从而按给定图形形成干膜。在该状态下，通过蚀刻除去不要的电解镀铜层、非电解镀铜层及铜箔。此后，剥离干膜而得到基板芯核11。
还有，陶瓷电容器101按以下方式制作。即，形成陶瓷坯片，在该坯片上以内部电极层用镍膏进行网版印刷，使之干燥。由此形成以后成为第1内部电极层141的第1内部电极部和成为第2内部电极层142的第2内部电极部。其次，交替积层形成了第1内部电极部的坯片和形成了第2内部电极部的坯片，在片积层方向给予挤压力，从而使各坯片一体化而形成坯片积层体。
再有，采用激光加工机在坯片积层体上贯通形成多个通路孔130，采用未图示的膏压入填充装置，在各通路孔130内填充通路导体用镍膏。其次，在坯片积层体的上面上印刷电极端子形成用膏，在坯片积层体的上面侧覆盖各导体部的上端面而形成第1电源用电极端子111、第1接地用电极端子112、第2电源用电极端子113及第2接地用电极端子114。还有，在坯片积层体的下面上印刷膏，在坯片积层体的下面侧覆盖各导体部下端面而形成第1电源用电极端子121、第1接地用电极端子122、第2电源用电极端子123及第2接地用电极端子124。
之后，进行坯片积层体的干燥，使表面端子部以某种程度固化。其次，使坯片积层体脱脂，再以给定温度给定时间进行烧制。结果，钛酸钡及膏中的镍同时烧结，成为陶瓷烧结体104。
其次，对所获得的陶瓷烧结体104具有的各电极端子111～114、121～124进行非电解镀铜(厚10μm的程度)。结果，在各电极端子111～114、121～124上形成了镀铜层，陶瓷电容器101即告完成。在该场合，可以进行电解镀铜来代替非电解镀铜。
接着在固定工序中，采用安装装置(YAMAHA发动机株式会社制)，在收纳孔部90内收纳陶瓷电容器101(参照图6)。此时，收纳孔部90的下面13侧开口以可剥离的粘接带152密封。该粘接带152由支承台151支承。各陶瓷电容器101粘贴、临时固定在这种粘接带152的粘接侧153。
然后，在该状态下，使用撒布装置(Asymtek公司制)在收纳孔部90的内面和陶瓷电容器101的侧面106的间隙中填充热固化性树脂制的填充剂92(株式会社namikusu制，未满(underfill)材)。此后，进行加热处理的话，填充剂92就固化，陶瓷电容器101在收纳孔部90内被固定。并且，在该时点，剥离粘接带152。
此后，实施构建层形成工序。在构建层形成工序中，基于以前周知的手法在上面12及上面102上形成第1构建层31，并且在下面13及下面103上形成第2构建层32。具体而言，在上面12及上面102上贴盖感光性环氧树脂，并且在下面13及下面103上贴盖感光性环氧树脂，进行曝光及显影，从而在要形成通路导体47的位置形成具有盲孔的第1层树脂绝缘层33、34。并且，用YAG激光或二氧化碳激光进行激光开孔加工，在给定位置预先形成贯通基板芯核11及树脂绝缘层33、34的贯通孔。然后，按照以前公知的手法进行非电解镀铜及电解镀铜而形成通孔导体16之后在该通孔导体16内填充闭塞体17。其次，按照以前公知的手法(例如半加法)进行电解镀铜，在上述盲孔的内部形成通路导体47，并且在第1层树脂绝缘层33、34上形成第2层导体层42。
其次，在第1层树脂绝缘层33、34上贴盖感光性环氧树脂，进行曝光及显影，从而在要形成通路导体43的位置形成具有盲孔的第2层树脂绝缘层35、36。其次，按照以前公知的手法进行电解镀铜，在上述盲孔的内部形成通路导体43，并且在第2层树脂绝缘层35上形成端子垫44，在第2层树脂绝缘层36上形成BGA用垫48。
其次，在第2层树脂绝缘层35、36上涂布感光性环氧树脂，使之固化，从而形成阻焊剂37、38。其次，在配置了给定的掩模的状态下进行曝光及显影，在阻焊剂37、38上使开口部40、46形成图形。再有，在端子垫44上形成焊盘45，并且在BGA用垫48上形成焊盘49。结果，由基板芯核11及构建层31、32构成的布线基板10即告完成。
从而，根据本实施方式能获得以下效果。
(1)根据本实施方式的布线基板10，即使在2个处理器芯核24、25的电源系统不能共用，要按处理器芯核24、25而设定不同的电源系统的场合，因为能把2个电容器功能部107、108与2个处理器芯核24、25分别电连接，所以也能使各个处理器芯核24、25充分动作。因此，在采用本实施方式这样的多芯核微处理器构造的场合，能最大限度地发挥其优点。
(2)在本实施方式中，IC芯片21的IC芯片搭载区域23位于陶瓷电容器101正上方的区域内，因而IC芯片搭载区域23搭载的IC芯片21由高刚性、热膨胀率小的陶瓷电容器101支承。因而，在上述IC芯片搭载区域23，第1构建层31不易变形，所以能更稳定地支承IC芯片搭载区域23搭载的IC芯片21。因此，能防止大的热应力引起的IC芯片21的开裂、连接不良。所以，作为IC芯片21，能用热膨胀差所涉及的应力(变形)大，热应力的影响大，并且发热量大，使用时的热冲击强的10mm见方以上的大型的IC芯片、属于脆的Low-k(低介电系数)的IC芯片。
再有，本实施方式的陶瓷电容器101具有2个电容器功能部107、108，因而由各电容器功能部107、108除去噪声，就能向各处理器芯核24、25进行良好的电源供给。而且，各处理器芯核24、25分别配置在各电容器功能部107、108正上方。这样，电连接各处理器芯核24、25和各电容器功能部107、108的导通路径(电容(condenser)连接布线)成为最短。所以，能顺畅地进行对各处理器芯核24、25的电源供给。还有，能把IC芯片21和陶瓷电容器101之间侵入的噪声抑制得极小，因而不会产生误动作等问题，能获得高可靠性。
(3)特开2002-43754号公报的[0063]段披露了在基板芯核内埋设多个芯片电容的技术。可是，为了埋设多个芯片电容，必须在基板芯核11上设置与芯片电容同数的收纳孔部90，因而基板芯核11的制作，进而布线基板10的制作很困难。还有，芯片电容即使有多个存在，实现电源的稳定化等所涉及的高功能化也很困难。再有，芯片电容的上面的面积与IC芯片搭载区域23相比相当小，因而不能把芯片电容作为IC芯片21的支承体来起作用。结果，在IC芯片21和布线基板10之间不能取得热膨胀系数的匹配，因而IC芯片21上大的热应力起作用，容易引起IC芯片21开裂、连接不良。
另一方面，在本实施方式中，不是使用多个芯片电容，而是使用了1个陶瓷电容器101，因而在基板芯核11上设置1个收纳孔部90即可。因而，简化了陶瓷电容器101组装时的工序，所以能容易地制造布线基板10，还能实现低成本化。还有，不是使用单纯的芯片电容，而是使用了静电容量大的通路阵列型的陶瓷电容器101，因而容易实现高功能化。再有，在本实施方式中，IC芯片搭载区域23的面积按小于陶瓷电容器101的上面102的面积来设定。换句话说，使用了面积比IC芯片搭载区域23大的陶瓷电容器101。而且，从厚度方向看时，IC芯片搭载区域23位于陶瓷电容器101的上面102内。因此，能把1个陶瓷电容器101作为IC芯片21的支承体来起作用。所以，能防止大的热应力引起的IC芯片21的开裂、连接不良。
(4)例如可以考虑用芯片电容代替陶瓷电容器101，把该芯片电容配置在布线基板110上的IC芯片21的背侧(第2构建层32的表面侧)。在该场合，芯片电容的电感为7.2pH，连接芯片电容和IC芯片21的电路径的电感为2.8pH，因而合计的电感为10.0pH，变得比较大了。
另一方面，在本实施方式中，使用了与芯片电容相比是低电感(1.2pH)的陶瓷电容器101。而且，陶瓷电容器101埋设在基板芯核11内，因而连接陶瓷电容器101和IC芯片21的电路径比连接芯片电容和IC芯片21的电路径短。因此，电路径的电感也变低了，为0.6pH。结果，合计的电感为1.8pH，因而与使用芯片电容的场合相比，能降低电感成分。这样就能顺畅地进行电源供给，抑制噪声产生。
(5)在本实施方式的电容器功能部107中，多个第1电源用通路导体131及多个第1接地用通路导体132整体配置成阵列状。同样，在本实施方式的电容器功能部108中，多个第2电源用通路导体133及及多个第2接地用通路导体134整体配置成阵列状。即，由电容器功能部107、108构成的陶瓷电容器101是通路阵列型的电容器。因此，陶瓷电容器101自身的小型化容易实现，进而布线基板110整体的小型化也容易实现。而且，高静电容量比较容易达成，更加稳定的电源供给成为可能。
[第2实施方式]
以下，基于附图来详细说明把本发明的布线基板具体化了的第2实施方式。
如图8所示，本实施方式的布线基板10′在第1构建层31的表面9上具有2处IC芯片搭载区域51、52(半导体集成电路元件搭载区域)。还有，在IC芯片搭载区域51、52，代替上述第1实施方式的IC芯片21而分别搭载了只具有1个处理器芯核的2个IC芯片53、54。
构成电容器功能部107的各第1电源用通路导体131的一部分通过第1电源用电极端子111和第1电源用导体部171而与IC芯片53的面连接端子22电连接。构成电容器功能部1107的各第1接地用通路导体132的一部分通过第1接地用电极端子112和第1接地用导体部172而与IC芯片53的面连接端子22电连接。
同样，构成电容器功能部108的各第2电源用通路导体133的一部分通过第2电源用电极端子113和第2电源用导体部173而与IC芯片54的面连接端子22电连接。构成电容器功能部108的各第2接地用通路导体134的一部分通过第2接地用电极端子114和第2接地用导体部174而与IC芯片54的面连接端子22电连接。
从而，在本实施方式中，即使在2个IC芯片53、54电源系统的共用化不能进行而应该按IC芯片53、54设定不同的电源系统的场合，也能把2个电容器功能部107、108与2个IC芯片搭载区域51、52分别电连接，能使各个IC芯片53、54充分动作。因此，在采用搭载多个IC芯片53、54的构造的场合能最大限度发挥其优点。
而且，根据此构成，成为在1个陶瓷电容器101上分别支承各IC芯片53、54的状态，因而与IC芯片53、54的热膨胀系数的匹配就容易取得，热应力的影响也会减轻。因而，能防止大的热应力引起的IC芯片53、54的开裂、连接不良。
另外，本发明的各实施方式可以变更如下。
·上述各实施方式的收纳孔部90是在上面12及下面13上开口的贯通孔部。不过，收纳孔部90也可以是只在基板芯核11的上面12上开口的有底的凹部(非贯通孔部)。
·也可以在上述各实施方式的基板芯核11内形成布线图形(内层图形)。根据这样的构成，就能在布线基板10内形成更复杂的电路，因而能实现布线基板10的进一步高功能化。还有，基板芯核11也可以通过对芯核积层薄的绝缘层来形成。
·在上述实施方式中在电容器功能部107、108间的空间没有特别配置任何构造物，不过，在图9～图11表示的别的实施方式中，为了实现电容器功能部107、108间的噪声降低及散热性提高而在该空间配置了假导体。具体而言，在这里，在与电容器功能部107、108的外缘平行地且直线状地排列了作为假导体的多个假通路导体211。此实施方式中的假通路导体211是在构成电容器功能部107、108的多个通路导体131、132、133、134形成时一并形成的东西。因而，假通路导体211具有与多个通路导体131、132、133、134基本等同的构造，以镍为主材料而形成。不过，这些假通路导体211完全不与处于陶瓷电容器101内的其他导体、处于陶瓷电容器101外的导体连接，成为电漂浮的状态(参照图9)。
·在图12表示的别的实施方式中，作为假导体的假通路导体211不仅是配置在电容器功能部107、108间的空间，而且围着2个电容器功能部107、108而配置。因此，根据此构成，能更确实地达成噪声降低及散热性提高。
·在图13、图14表示的别的实施方式中，在电容器功能部107、108间的空间配置了与上述东西不同的类型的假导体。具体而言，在这里配置了作为假导体的多个大致长方形状的假平面导体221、222、223。在电容器主面102上的上述空间配置了的主面侧假平面导体221具有与电极端子111～114基本等同的构造，以镍为主材料，其上覆盖镀铜层而成。在电容器背面103上的上述空间配置了的背面侧假平面导体222具有与电极端子121～124基本等同的构造，以镍为主材料，其上覆盖镀铜层而成。在电容器内部的上述空间配置了的内层假平面导体223具有与电极端子141、142基本等同的构造，以镍为主材料223而形成。并且，根据这样的构成，成为跨多层而配置了比较大的面积的假平面导体221、222、223的状态，能获得适宜的屏蔽效果，能确实降低噪声。当然，散热性也会因此提高。另外，也可以采用省略了内层假平面导体223的构成、省略了表面侧假平面导体221及背面侧假平面导体222的构成。还有，在这里各假平面导体221、222、223的大小及形状都等同，不过，也可以不同。
在图15、图16、图17表示的别的实施方式兼备图9～图1所示的东西的构成特征和图13及图14所示的东西的构成特征。即，在此实施方式中，在电容器功能部107、108间的空间形成了多个假通路导体211和与多个假通路导体211分别连接的主面侧假平面导体221、背面侧假平面导体222及内层假平面导体223。并且，背面侧假平面导体222通过处于陶瓷电容器101外的导体，具体是树脂绝缘层34的通路导体251而与构建层32上的接地层电连接。从而，根据此构成，通过多个不同形状的导体的组合而形成所谓三维屏蔽体，因而能确实屏蔽多个电容器功能部107、108间，有效地降低噪声。还有，由于把假导体与陶瓷电容器101外的接地层连接，能确实提高散热性。
·上述实施方式中电容器功能部107、108间的俯视的尺寸都相等，因此两者的静电容量大体上也相等。相比之下，图18表示的别的实施方式中，电容器功能部107、108间的俯视的尺寸不同，位于图中左侧的电容器功能部107为大容量部，位于图中右侧的电容器功能部108为小容量部。在该场合，小容量部容易受到大容量部的干涉，由于此干涉，小容量部中就容易产生噪声，不过，在本实施方式中在小容量部和大容量部之间预先配置了假导体。结果，能有效地降低小容量部上的噪声。
·如图19～图21所示，也可以在陶瓷电容器101″的上面102上等，形成电阻体161。例如，电阻体161与第1电源用电极端子111(第2电源用电极端子113)和其他第1电源用电极端子111(第2电源用电极端子113)电连接。另外，电阻体161与构成电源用电极端子111、113、第1内部电极层141及第2内部电极层142等的材料相比，是由电阻值高的陶瓷等构成的。另外，优选的电阻体161是例如在陶瓷电容器101完成后，在上面102侧涂布陶瓷膏，以给定时间烧成，除去不要部分来调整电阻值等而形成的。
根据这样构成，例如在陶瓷电容器101″内设定不同的电位等就成为可能，容易实现布线基板的高功能化。假定不在陶瓷电容器上形成电阻体161，就必须在基板芯核11内在与陶瓷电容器分开的部位埋设电阻体，或者在构造层31、32侧设置电阻体。
·也可以在电容器功能部107、108之间配置多个假通路电极(接地通路电极)。如果这样构成，就能降低电容器功能部107和电容器功能部108的干涉所涉及的噪声。特别是在电容器功能部107、108包含大容量部和小容量部的场合，可以在大容量部和小容量部之间配置多个假通路电极(接地通路电极)。这样就能降低容易受到大容量部的干涉的小容量部的噪声。再有，考虑到散热性，也可以在围着电容器功能部107、108的位置配置多个假通路电极(接地通路电极)。
·如图22所示，也可以在陶瓷电容器101的一部分上设置与IC芯片21分开的系统的(用于向I/O等的电源供给的)电容器部162(别系统用的功能部)。这样的话，就能实现布线基板的进一步高功能化。另外，在本变更例中，用于向I/O等的电源供给的电容器部162与用于向CPU(IC芯片21)的电源供给的电容器部相比，是小容量的。
其次，以下列举通过上述实施方式来把握的技术思想。
(1)一种布线基板，其特征在于，具备：具有芯核主面及芯核背面的基板芯核；具有电容器主面及电容器背面，并且具有夹介陶瓷电介质层而交替积层配置第1内部电极层和第2内部电极层而成的构造的互相电独立的多个电容器功能部，在使上述芯核主面和上述电容器主面向着相同侧的状态下被埋设在上述基板芯核内的陶瓷电容器；以及具有在上述芯核主面及上述电容器主面上交替积层层间绝缘层及导体层而成的构造，在其表面上设定了可搭载具有多个处理器芯核的半导体集成电路元件的半导体集成电路元件搭载区域的构建层，上述陶瓷电容器配置在上述芯核基板中与上述半导体集成电路元件搭载区域对应的区域，上述多个电容器功能部可与上述多个处理器芯核分别电连接。
(2)一种布线基板，其特征在于，具备：具有芯核主面及芯核背面的基板芯核；具有电容器主面及电容器背面，并且具有夹介陶瓷电介质层而交替积层配置第1内部电极层和第2内部电极层而成的构造的互相电独立的多个电容器功能部，在使上述芯核主面和上述电容器主面向着相同侧的状态下被埋设在上述基板芯核内的陶瓷电容器；具有在上述芯核主面及上述电容器主面上交替积层层间绝缘层及导体层而成的构造，在其表面上设定了可搭载具有多个处理器芯核的半导体集成电路元件的半导体集成电路元件搭载区域的第1构建层；以及具有在上述芯核背面及上述电容器背面上交替积层层间绝缘层及导体层而成的构造的第2构建层，上述陶瓷电容器配置在上述芯核基板中与上述半导体集成电路元件搭载区域对应的区域，上述多个电容器功能部可与上述多个处理器芯核分别电连接。
(3)一种布线基板，其特征在于，具备：具有芯核主面及芯核背面的基板芯核；具有电容器主面及电容器背面，并且具有夹介陶瓷电介质层而交替积层配置第1内部电极层和第2内部电极层而成的构造的具有别系统用功能部的电容器功能部，在使上述芯核主面和上述电容器主面向着相同侧的状态下被埋设在上述基板芯核内的陶瓷电容器；以及具有在上述芯核主面及上述电容器主面上交替积层层间绝缘层及导体层而成的构造，在其表面上设定了可搭载具有处理器芯核的半导体集成电路元件的半导体集成电路元件搭载区域的构建层，上述电容器功能部可与上述处理器芯核电连接。
(4)一种布线基板，其特征在于，具备：具有芯核主面及芯核背面的基板芯核；具有电容器主面及电容器背面，并且具有夹介陶瓷电介质层而交替积层配置第1内部电极层和第2内部电极层而成的构造的互相电独立的多个电容器功能部，具有使上述第1内部电极层彼此导通的多个电源用通路导体和使上述第2内部电极层彼此导通的多个接地用通路导体，上述多个电源用通路导体及上述多个接地用通路导体整体配置成阵列状，在使上述芯核主面和上述电容器主面向着相同侧的状态下被埋设在上述基板芯核内的陶瓷电容器；以及具有在上述芯核主面及上述电容器主面上交替积层层间绝缘层及导体层而成的构造，在其表面上的不同部位设定了多个半导体集成电路元件搭载区域的构建层，上述多个电容器功能部可与上述多个处理器芯核分别电连接。
(5)上述(4)的布线基板，其特征在于，具有位于上述多个电源用通路导体上的上述电容器主面侧的端部之处的电源用电极端子和位于上述多个接地用通路导体上的上述电容器主面侧的端部之处的接地用电极端子。
(6)上述(4)或(5)的布线基板，其特征在于，上述多个电源用通路导体及上述多个接地用通路导体使上述电容器主面和上述电容器背面连通。因而，根据技术思想(6)，陶瓷电容器自身的小型化容易实现，进而布线基板整体的小型化也容易实现。
(7)一种多芯核微处理器构造的封装件，其特征在于，具备：具有芯核主面及芯核背面的基板芯核；具有电容器主面及电容器背面，并且具有夹介陶瓷电介质层而交替积层配置第1内部电极层和第2内部电极层而成的构造的互相电独立的多个电容器功能部，在使上述芯核主面和上述电容器主面向着相同侧的状态下被埋设在上述基板芯核内的陶瓷电容器；具有在上述芯核主面及上述电容器主面上交替积层层间绝缘层及导体层而成的构造，在其表面上设定了可搭载具有多个处理器芯核的半导体集成电路元件的半导体集成电路元件搭载区域的构建层；以及上述半导体集成电路元件，上述多个处理器芯核及上述多个电容器功能部可通过上述构建层的导体部而分别个别地电连接。
[第3实施方式]
以下，基于附图来详细说明把本发明的布线基板具体化了的第3实施方式。
IC芯片21具有2个处理器芯核24、25，此外还具有2个I/O电路部28、29等，这一点与图1所示的第1实施方式的布线基板10不同。
示出了陶瓷电容器101的图2～4及其说明和示出了制造方法的图5～7及其说明也适用于本实施方式的陶瓷电容器101A，不过，以下几点与第1实施方式的陶瓷电容器101不同。
图24中示出了本实施方式的陶瓷电容器101A。在本变更例的陶瓷电容器101A的场合，在其一部分上设置了与IC芯片21的处理器芯核24、25独立的系统的(用于向I/O电路部28、29等的电源供给的)电容器功能部162。并且，把电容器功能部107、108与处理器芯核24、25分别电连接，把别系统用电容器功能部162与I/O电路部28、29电连接。这样连接的话，就能使处理器芯核24、25及I/O电路部28、29两方分别充分动作，能最大限度发挥IC芯片21的能力。因而，能实现布线基板10A的进一步高功能化。另外，在本变更例中，用于向I/O电路部28、29等的电源供给的电容器功能部162与用于向CPU(处理器芯核24、25)的电源供给的电容器功能部107、108相比是小容量的。
[第4实施方式]
以下，基于附图来详细说明把本发明的布线基板具体化了的第4实施方式。
如图25所示，本实施方式的布线基板10B在第1构建层31的表面39上具有2处IC芯片搭载区域51、52(半导体集成电路元件搭载区域)。还有，在IC芯片搭载区域51、52上，代替上述第3实施方式的IC芯片21而分别搭载了只有1个处理器芯核的2个IC芯片53、54。
构成电容器功能部107的各第1电源用通路导体131的一部分通过第1电源用电极端子111和第1电源用导体部171而与IC芯片53的面连接端子22电连接。构成电容器功能部107的各第1接地用通路导体132的一部分通过第1接地用电极端子112和第1接地用导体部172而与IC芯片53的面连接端子22电连接。
同样，构成电容器功能部108的各第2电源用通路导体133的一部分通过第2电源用电极端子113和第2电源用导体部173而与IC芯片54的面连接端子22电连接。构成电容器功能部108的各第2接地用通路导体134的一部分通过第2接地用电极端子114和第2接地用导体部174而与IC芯片54的面连接端子22电连接。
从而，在本实施方式中，在2个IC芯片53、54的电源系统的共用化不能进行而应该按IC芯片53、54设定不同的电源系统的场合，也能把2个电容器功能部107、108与2个IC芯片搭载区域51、52分别电连接，因而能使各个IC芯片53、54充分动作。因此，在采用搭载多个IC芯片53、54的构造的场合也能最大限度发挥其优点。
而且，根据此构成，成为在1个陶瓷电容器101A上分别支承各IC芯片53、54的状态，因而与IC芯片53、54的热膨胀系数的匹配就容易取得，热应力的影响也会减轻。因而，能防止大的热应力引起的IC芯片53、54的开裂、连接不良。
另外，本发明的实施方式3、4可以变更如下。
·上述实施方式3、4的收纳孔部90是在上面12及下面13上开口的贯通孔部。不过，收纳孔部90也可以是只在基板芯核11的上面12上开口的有底的凹部(非贯通孔部)。
·也可以在上述实施方式3、4的基板芯核11内形成布线图形(内层图形)。根据这样的构成，就能在布线基板10A、10B内形成更复杂的电路，因而能实现布线基板10A、10B的进一步高功能化。还有，基板芯核11也可以通过对芯核积层薄的绝缘层来形成。
·如图26～图28所示，也可以在陶瓷电容器101C的上面102上等，形成电阻体161。例如，电阻体161与第1电源用电极端子111(第2电源用电极端子113)和其他第1电源用电极端子111(第2电源用电极端子113)电连接。另外，电阻体161与构成电源用电极端子111、113、第1内部电极层141及第2内部电极层142等的材料相比，是由电阻值高的陶瓷等构成的。另外，优选的电阻体161是例如在陶瓷电容器101C完成后，在上面102侧涂布陶瓷膏，以给定时间烧成，除去不要部分来调整电阻值等而形成的。
根据这样构成，例如在陶瓷电容器101C内设定不同的电位等就成为可能，容易实现布线基板的高功能化。假定不在陶瓷电容器101C上形成电阻体161，就必须在基板芯核11内在与陶瓷电容器101C分开的部位埋设电阻体，或者在构造层31、32侧设置电阻体。
·也可以在电容器功能部107、108之间配置多个假通路电极(接地通路电极)。如果这样构成，就能降低电容器功能部107和电容器功能部108的干涉所涉及的噪声。特别是在电容器功能部107、108包含大容量部和容量比其小的小容量部的场合，可以在大容量部和小容量部之间配置多个假通路电极(接地通路电极)。这样就能降低容易受到大容量部的干涉的小容量部的噪声。再有，考虑到散热性，也可以在围着电容器功能部107、108的位置配置多个假通路电极(接地通路电极)。
其次，以下列举通过上述实施方式来把握的技术思想。
(1)一种布线基板，其特征在于，具备：具有芯核主面及芯核背面的基板芯核；具有电容器主面及电容器背面，并且具有夹介陶瓷电介质层而交替积层配置第1内部电极层和第2内部电极层而成的构造的电容器功能部及容量比上述电容器功能部小的第1别系统用电容器功能部及第2别系统用电容器功能部，在使上述芯核主面和上述电容器主面向着相同侧的状态下被埋设在上述基板芯核内的陶瓷电容器；以及具有在上述芯核主面及上述电容器主面上交替积层层间绝缘层及导体层而成的构造，在其表面上设定了可搭载具有处理器芯核和I/O电路部的半导体集成电路元件的半导体集成电路元件搭载区域的构建层，构成上述I/O电路部的输入电路可与上述第1别系统用电容器功能部电连接，构成上述I/O电路部的输出电路可与上述第2别系统用电容器功能部电连接。
(2)一种布线基板，其特征在于，具备：具有芯核主面及芯核背面的基板芯核；具有电容器主面及电容器背面，并且具有夹介陶瓷电介质层而交替积层配置第1内部电极层和第2内部电极层而成的构造的电容器功能部及容量比上述电容器功能部小的别系统用电容器功能部，在使上述芯核主面和上述电容器主面向着相同侧的状态下被埋设在上述基板芯核内的陶瓷电容器；以及具有在上述芯核主面及上述电容器主面上交替积层层间绝缘层及导体层而成的构造，在其表面上设定了可搭载具有第1电路部及在比上述第1电路部低的频率下动作的第2电路部的半导体集成电路元件的半导体集成电路元件搭载区域的构建层，上述电容器功能部可与上述第1电路部电连接，上述别系统用电容器功能部可与上述第2电路部电连接。

Claims (22)

1.一种布线基板，其特征在于，具备：
具有芯核主面及芯核背面的基板芯核；
具有电容器主面及电容器背面，并且具有夹介陶瓷电介质层而交替积层配置第1内部电极层和第2内部电极层而成的构造的互相电独立的多个电容器功能部，在使所述芯核主面和所述电容器主面向着相同侧的状态下被埋设在所述基板芯核内的陶瓷电容器；以及
具有在所述芯核主面及所述电容器主面上交替积层层间绝缘层及导体层而成的构造，在其表面上设定了可搭载具有多个处理器芯核的半导体集成电路元件的半导体集成电路元件搭载区域的构建层，
所述多个电容器功能部可与所述多个处理器芯核分别电连接。
2.根据权利要求1所述的布线基板，其特征在于，所述构建层具有互相电独立的多个电源用导体部，所述多个电容器功能部通过所述多个电源用导体部而与所述多个处理器芯核分别电连接。
3.根据权利要求1或2所述的布线基板，其特征在于，
所述半导体集成电路元件搭载区域的面积按等于或小于所述陶瓷电容器的所述电容器主面的面积来设定，
所述半导体集成电路元件搭载区域从所述陶瓷电容器的厚度方向看时位于所述陶瓷电容器的所述电容器主面内。
4.根据权利要求1或2所述的布线基板，其特征在于，
所述构建层是第1构建层，
具备具有在所述芯核背面及所述电容器背面上交替积层层间绝缘层及导体层而成的构造的第2构建层。
5.根据权利要求1所述的布线基板，其特征在于，在所述多个电容器功能部之间配置了假导体。
6.根据权利要求1所述的布线基板，其特征在于，围着所述多个电容器功能部而配置了假导体。
7.根据权利要求5或6所述的布线基板，其特征在于，所述假导体是贯通所述电容器主面和所述电容器背面之间的多个假通路导体。
8.根据权利要求5或6所述的布线基板，其特征在于，所述假导体是配置在所述电容器主面上、所述电容器背面上及所述电容器内部中的至少任意一个上的假平面导体。
9.根据权利要求5或6所述的布线基板，其特征在于，所述假导体由贯通所述电容器主面和所述电容器背面之间的多个假通路导体、配置在所述电容器主面上而与所述多个假通路导体连接的主面侧假平面导体、配置在所述电容器背面上而与所述多个假通路导体连接的背面侧假平面导体以及配置在所述电容器内部而与所述多个假通路导体连接的内层假平面导体组合而成。
10.根据权利要求1、2、5、6中任意一项所述的布线基板，其特征在于，所述多个电容器功能部包含具有第1容量的第1电容器功能部和具有比所述第1容量小的第2容量的第2电容器功能部。
11.一种布线基板，其特征在于，具备：
具有芯核主面及芯核背面的基板芯核；
具有电容器主面及电容器背面，并且具有夹介陶瓷电介质层而交替积层配置第1内部电极层和第2内部电极层而成的构造的互相电独立的多个电容器功能部，在使所述芯核主面和所述电容器主面向着相同侧的状态下被埋设在所述基板芯核内的陶瓷电容器；以及
具有在所述芯核主面及所述电容器主面上交替积层层间绝缘层及导体层而成的构造，在其表面上不同部位设定了多个半导体集成电路元件搭载区域的构建层，
所述多个电容器功能部可与所述多个半导体集成电路元件搭载区域分别电连接。
12.一种陶瓷电容器，其特征在于，具有电容器主面及电容器背面，并且具有夹介陶瓷电介质层而交替积层配置第1内部电极层和第2内部电极层而成的构造的互相电独立的多个电容器功能部。
13.根据权利要求12所述的陶瓷电容器，其特征在于，在所述多个电容器功能部之间配置了假导体。
14.根据权利要求12或13所述的陶瓷电容器，其特征在于，围着所述多个电容器功能部而配置了假导体。
15.根据权利要求13所述的陶瓷电容器，其特征在于，所述假导体是贯通所述电容器主面和所述电容器背面之间的多个假通路导体。
16.根据权利要求13所述的陶瓷电容器，其特征在于，所述假导体是配置在所述电容器主面上、所述电容器背面上及所述电容器内部中的至少任意一个上的假平面导体。
17.根据权利要求13所述的陶瓷电容器，其特征在于，所述假导体由贯通所述电容器主面和所述电容器背面之间的多个假通路导体、配置在所述电容器主面上而与所述多个假通路导体连接的主面侧假平面导体、配置在所述电容器背面上而与所述多个假通路导体连接的背面侧假平面导体以及配置在所述电容器内部而与所述多个假通路导体连接的内层假平面导体组合而成。
18.根据权利要求12或13所述的陶瓷电容器，其特征在于，所述多个电容器功能部包含具有第1容量的第1电容器功能部和具有比所述第1容量小的第2容量的第2电容器功能部。
19.一种布线基板，其特征在于，具备：
具有芯核主面及芯核背面的基板芯核；
具有电容器主面及电容器背面，并且具有夹介陶瓷电介质层而交替积层配置第1内部电极层和第2内部电极层而成的构造的电容器功能部及具有容量比所述电容器功能部小的别系统用电容器功能部，在使所述芯核主面和所述电容器主面向着相同侧的状态下被埋设在所述基板芯核内的陶瓷电容器；以及
具有在所述芯核主面及所述电容器主面上交替积层层间绝缘层及导体层的构造，在其表面上设定了可搭载具有处理器芯核及I/O电路部的半导体集成电路元件的半导体集成电路元件搭载领域的构建层，
所述电容器功能部可与所述处理器芯核电连接，所述别系统用电容器功能部可与所述I/O电路部电连接。
20.根据权利要求19所述的布线基板，其特征在于，
所述半导体集成电路元件搭载区域的面积按等于或小于所述陶瓷电容器的所述电容器主面的面积来设定，
所述半导体集成电路元件搭载区域从所述陶瓷电容器的厚度方向看时位于所述陶瓷电容器的所述电容器主面内。
21.根据权利要求19或20所述的布线基板，其特征在于，
所述构建层是第1构建层，
具备具有在所述芯核背面及所述电容器背面上交替积层层间绝缘层及导体层而成的构造的第2构建层。
22.一种布线基板，其特征在于，具备：
具有芯核主面及芯核背面(13)的基板芯核；
具有电容器主面及电容器背面，并且具有夹介陶瓷电介质层而交替积层配置第1内部电极层和第2内部电极层而成的构造的电容器功能部及具有容量比所述电容器功能部小的别系统用电容器功能部，在使所述芯核主面和所述电容器主面向着相同侧的状态下被埋设在所述基板芯核内的陶瓷电容器；以及
具有在所述芯核主面及所述电容器主面上交替积层层间绝缘层及导体层的构造，在其表面上设定了可搭载具有处理器芯核的半导体集成电路元件的半导体集成电路元件搭载领域的构建层，
所述电容器功能部可与所述处理器芯核电连接，所述别系统用电容器功能部可与所述半导体集成电路元件上的所述处理器芯核以外的电路部电连接。
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