KR20180088786A - 전자 장치 - Google Patents

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KR20180088786A
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다쯔아끼 즈꾸다
아끼히로 나까하라
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르네사스 일렉트로닉스 가부시키가이샤
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Abstract

일 실시 형태에 의한 전자 장치는, 제1 외부 단자가 접속되는 제1 배선 및 제2 외부 단자가 접속되고, 상기 제1 배선을 따라 연장되는 제2 배선을 갖는 배선 기판을 갖는다. 또한, 상기 전자 장치는, 상기 배선 기판에 탑재되고, 상기 제1 배선 및 상기 제2 배선 각각과 전기적으로 접속되는 반도체 장치를 갖는다. 또한, 상기 전자 장치는, 상기 배선 기판에 탑재되고, 상기 제1 배선 및 상기 제2 배선 각각을 개재하여 상기 반도체 장치와 전기적으로 접속되는 콘덴서를 갖는다. 또한, 상기 반도체 장치와 상기 콘덴서의 거리는, 상기 제1 외부 단자 및 상기 제2 외부 단자 각각과 상기 콘덴서의 거리보다도 짧다.

Description

전자 장치
본 발명은 예를 들어 반도체 장치와 콘덴서가 탑재된 배선 기판을 갖는 전자 장치에 관한 것이다.
예를 들어, 일본 특허 공개 제2013-236360호 공보(특허문헌 1)에는, 반도체 장치의 위상 동기 회로용의 전원 공급 배선과 기준 전위 공급 배선을 결합시켜 크로스 토크 노이즈를 억제함이 기재되어 있다. 또한, 결합된 전원 공급 배선과 기준 전위 공급 배선에는 콘덴서가 접속되어 있다.
일본 특허 공개 제2013-236360호 공보
반도체 장치는, 다양한 용도에 사용되는데, 반도체 장치를 안정적으로 동작시키는 관점에서는, 반도체 장치의 동작에 영향을 주는 노이즈를 저감시키는 기술이 필요하게 된다. 반도체 장치의 동작에 영향을 주는 노이즈를 저감시키는 방법으로서, 반도체 장치가 탑재되는 배선 기판에 콘덴서 등의 노이즈 대책 부품을 탑재하는 방법을 생각할 수 있지만, 효율적으로 노이즈를 저감시키는 관점에서, 개선의 여지가 있음을 알 수 있다.
그 밖의 과제와 신규 특징은, 본 명세서의 기술 및 첨부 도면으로부터 밝혀질 것이다.
일 실시 형태에 의한 전자 장치는, 제1 외부 단자가 접속되는 제1 배선 및 제2 외부 단자가 접속되고, 상기 제1 배선을 따라 연장되는 제2 배선을 갖는 배선 기판을 갖는다. 또한, 상기 전자 장치는, 상기 배선 기판에 탑재되고, 상기 제1 배선 및 상기 제2 배선 각각과 전기적으로 접속되는 반도체 장치를 갖는다. 또한, 상기 전자 장치는, 상기 배선 기판에 탑재되고, 상기 제1 배선 및 상기 제2 배선 각각을 개재하여 상기 반도체 장치와 전기적으로 접속되는 콘덴서를 갖는다. 또한, 상기 반도체 장치와 상기 콘덴서의 거리는, 상기 제1 외부 단자 및 상기 제2 외부 단자 각각과 상기 콘덴서의 거리보다도 짧다.
상기 일 실시 형태에 의하면, 반도체 장치가 탑재된 전자 장치의 신뢰성을 향상시킬 수 있다.
도 1은 전자 장치에 의해 전자 부품을 제어하는 시스템의 구성예를 모식적으로 도시하는 설명도이다.
도 2는 도 1에 도시하는 전자 장치의 노이즈 내성을 시험하는 시험 장치의 구성예를 도시하는 설명도이다.
도 3은 도 2에 도시하는 전자 장치의 구조예를 도시하는 평면도이다.
도 4는 도 3에 도시하는 전자 장치의 반대측의 면의 평면도이다.
도 5는 도 3의 A-A 선을 따른 확대 단면도이다.
도 6은 도 3의 B-B 선을 따른 확대 단면도이다.
도 7은 도 3에 도시하는 콘덴서의 확대 단면도이다.
도 8은 도 3에 도시하는 전자 장치의 등가 회로도이다.
도 9는 도 3에 도시하는 반도체 장치 및 콘덴서를 제거한 배선 기판의 평면도이다.
도 10은 도 9에 도시하는 콘덴서용의 접속부의 주변을 확대하여 도시하는 확대 평면도이다.
도 11은 세라믹 콘덴서와, 알루미늄 전해 콘덴서의 주파수와 임피던스에 관한 특성 곡선을 도시하는 설명도이다.
도 12는 도 3에 도시하는 전자 장치에 있어서, 노이즈 대책용의 콘덴서로서 전해 콘덴서를 사용한 경우와, 세라믹 콘덴서를 사용한 경우의 특성 곡선을 비교하는 설명도이다.
도 13은 도 3에 대한 변형예의 전자 장치를 도시하는 평면도이다.
도 14는 도 3에 대한 다른 변형예의 전자 장치를 도시하는 평면도이다.
도 15는 도 14에 도시하는 전자 장치의 변형예를 도시하는 평면도이다.
도 16은 도 15에 도시하는 기준 전위용의 배선 중 배선(12g3)으로서 나타낸 배선을 따른 확대 단면도이다.
도 17은 도 3에 대한 다른 변형예를 도시하는 평면도이다.
도 18은 도 3에 대한 다른 변형예를 도시하는 평면도이다.
도 19는 도 3에 대한 다른 변형예를 도시하는 평면도이다.
도 20은 도 18에 대한 변형예를 도시하는 평면도이다.
도 21은 도 9를 사용하여 설명한 배선 경로의 정의 및 이것과 다른 배선 경로의 정의를 모식적으로 도시하는 설명도이다.
도 22는 도 21에 도시하는 외부 단자에 나타내는 외부 단자 내부의 배선 경로의 일례를 모식적으로 도시하는 확대 단면도이다.
도 23은 도 3에 대한 검토예인 전자 장치의 평면도이다.
도 24는 도 23에 대한 변형예인 전자 장치의 평면도이다.
도 25는 도 23에 도시하는 전자 장치에 있어서, 노이즈 대책용의 콘덴서로서 전해 콘덴서를 사용한 경우와, 세라믹 콘덴서를 사용한 경우의 특성 곡선을 비교하는 설명도이다.
(본원에 있어서의 기재 형식·기본적 용어·용법의 설명)
본원에 있어서, 실시의 형태의 기재는, 필요에 따라 편의상 복수의 섹션 등으로 나누어 기재하는데, 특별히 그렇지 않다고 명시한 경우를 제외하고, 이들은 서로 독립 별개의 것이 아니고, 기재된 전후를 막론하고, 단일의 예의 각 부분, 한쪽이 다른 쪽의 일부 상세 또는 일부 또는 전부의 변형예 등이다. 또한, 원칙적으로, 마찬가지의 부분은 반복되는 설명을 생략한다. 또한, 실시의 형태에 있어서의 각 구성 요소는, 특별히 그렇지 않다고 명시한 경우, 이론적으로 그 수에 한정되는 경우 및 문맥으로부터 명백하게 그렇지 않은 경우를 제외하고, 필수적인 것은 아니다.
마찬가지로 실시의 형태 등의 기재에 있어서, 재료, 조성 등에 대하여, 「A를 포함하는 X」 등이라고 해도, 특별히 그렇지 않다고 명시한 경우 및 문맥으로부터 명백하게 그렇지 않은 경우를 제외하고, A 이외의 요소를 포함하는 것을 배제하는 것은 아니다. 예를 들어, 성분에 대하여 말하면, 「A를 주요한 성분으로서 포함하는 X」 등의 의미이다. 예를 들어, 「실리콘 부재」 등이라고 해도, 순수한 실리콘에 한정되는 것이 아니라, SiGe(실리콘·게르마늄) 합금이나 기타 실리콘을 주요한 성분으로 하는 다원 합금, 그 밖의 첨가물 등을 포함하는 부재도 포함하는 것임은 말할 필요도 없다. 또한, 금 도금, Cu층, 니켈·도금 등이라고 해도, 그렇지 않다고, 특별히 명시한 경우를 제외하고, 순수한 것뿐만 아니라, 각각 금, Cu, 니켈 등을 주요한 성분으로 하는 부재를 포함하는 것으로 한다.
또한, 특정한 수치, 수량을 언급했을 때도, 특별히 그렇지 않다고 명시한 경우, 이론적으로 그 수에 한정되는 경우 및 문맥으로부터 명백하게 그렇지 않은 경우를 제외하고, 그 특정한 수치를 초과하는 수치여도 되고, 그 특정한 수치 미만의 수치여도 된다.
또한, 실시 형태의 각 도면 중에 있어서, 동일하거나 또는 마찬가지의 부분은 동일하거나 또는 유사한 기호 또는 참조 번호로 나타내고, 설명은 원칙적으로 반복하지 않는다.
또한, 첨부 도면에 있어서는, 도리어 번잡해지는 경우 또는 공극과의 구별이 명확한 경우에는, 단면이라도 해칭 등을 생략하는 경우가 있다. 이것에 관련하여, 설명 등으로부터 명확한 경우 등에는, 평면적으로 폐쇄된 구멍이어도, 배경의 윤곽선을 생략하는 경우가 있다. 또한, 단면이 아니어도, 공극이 아님을 명시하기 위하여, 혹은 영역의 경계를 명시하기 위하여, 해칭이나 도트 패턴을 부여하는 경우가 있다.
(실시 형태)
<전자 장치의 사용예>
먼저, 도 1을 사용하여, 본 실시 형태의 전자 장치의 용도의 일례에 대하여 설명한다. 도 1은 본 실시 형태의 전자 장치에 의해 전자 부품을 제어하는 시스템의 구성예를 모식적으로 도시하는 설명도이다. 또한, 도 2는, 도 1에 도시하는 전자 장치의 노이즈 내성을 시험하는 시험 장치의 구성예를 도시하는 설명도이다.
반도체 장치의 소형화 및 고기능화에 수반하여, 반도체 장치는, 다양한 기기에 내장되고, 제어용 부품으로서 사용되고 있다. 예를 들어, 자동차나 원동기 부착 이륜차를 예로 생각하면, 엔진이나 모터 등의 동력계의 구동 제어, 동력을 타이어로 전달하는 다양한 부품의 동작 제어, 조명이나 윙카 등의 광학 부품의 제어, 혹은 도어나 창문의 동작 제어 등, 다양한 부품의 제어에 이용되고 있다. 반도체 장치를 이용하여 제어 시스템을 구축함으로써, 제어 시스템을 고기능화할 수 있다. 혹은, 반도체 장치를 이용하여 제어 시스템을 구축함으로써, 제어 시스템을 소형화할 수 있다.
자동차나 원동기 부착 이륜차와 같이 대형의 기기에 제어용의 전자 장치를 내장하는 경우, 제어의 대상물인 부품과, 전자 장치의 거리가 이격되어 있는 경우가 많다. 예를 들어, 제어 대상인 각 부품의 구동 회로 등은, 각 부품의 근방에 배치하는 것이 바람직하다. 한편, 오퍼레이터의 조작성이나 메인터넌스성을 고려하면, 제어 회로 등의 컨트롤러 부품은, 기기의 일부에 집약하여 배치하는 편이 바람직하다. 이 결과, 제어 회로와 각 부품의 거리가 길어진다.
본 실시 형태와 같이, 제어의 대상물인 부품과, 전자 장치의 거리가 이격되어 있는 경우, 부품과 전자 장치의 사이를 어떠한 방법으로 전기적으로 접속할 필요가 있다. 예를 들어, 도 1에 도시하는 제어 시스템에서는, 제어 부품인 전자 장치 EDV1과, 피제어 부품인 부품 COM1이 전선 HAR1을 개재하여 전기적으로 접속된다. 또한, 전원 PWS1과 제어 부품인 전자 장치 EDV1이 전선 HAR2를 개재하여 전기적으로 접속된다. 도 1에 도시하는 전선 HAR1이나 전선 HAR2는, 복수의 배선 경로를 묶은 집합 배선(하니스)이어도 된다.
또한, 도 1에 도시하는 피제어 부품인 부품 COM1에는, 상기한 바와 같이 다양한 변형예가 있지만, 본 실시 형태에서는, 부품 COM1의 일례로서, 원동기 부착 이륜차에 설치되는 방향 지시기를 예로 들어 설명한다. 또한, 전자 장치 EDV1이 갖는 반도체 장치는, 방향 지시기의 동작(점등 동작, 소등 동작, 혹은 점멸 동작)을 제어(릴레이 제어)하는 제어 회로를 구비하고 있다.
도 1에 도시하는 예에서는, 전원 전위 Vcc는, 전원 PWS1로부터 전자 장치 EDV1을 향하여 전선 HAR2(전원선(11V))를 통하여 전송된다. 또한, 전자 장치 EDV1로부터의 출력 전위(또는 출력 신호) OUT은, 전자 장치 EDV1로부터 부품 COM1을 향하여 전선 HAR1(출력선(11A))을 통하여 전송된다. 또한, 기준 전위 GND는, 전원 PWS1로부터 부품 COM1을 향하여 전선 HAR3을 통하여 전송된다. 이에 의해, 도 1에 도시하는 제어 시스템에서는, 전자 장치 EDV1이 구비하는 제어 회로에 의해 부품 COM1의 구동이 제어된다.
도 1에 도시한 바와 같이, 제어 부품과 전원 PWS1, 혹은 제어 부품과 피제어 부품 사이를 전선 HAR1이나 전선 HAR2로 접속하는 경우, 제어 회로의 동작 특성에 대하여, 전선 HAR1이나 전선 HAR2로부터 인가되는 노이즈가 영향을 주는 경우가 있다. 전선 HAR1이나 전선 HAR2의 길이가 길어지면, 전선 HAR1, HAR2에 대하여 전자파가 인가될 가능성이 상승한다. 따라서, 제어 시스템의 신뢰성을 향상시키는 관점에서는, 제어 회로를 갖는 전자 장치 EDV1의 노이즈 내성을 향상시키는 것이 바람직하다.
전자 장치 EDV1에 접속된 전선으로부터 인가되는 노이즈에 의한 제어 회로의 동작 특성에 대한 영향은, 예를 들어 도 2에 도시한 바와 같은 시험 장치를 사용하여 평가할 수 있다. 도 2에 도시하는 시험 장치는, 시험 대상품의 이뮤니티 시험을 행하는 시험 장치이다. 상세하게는, 도 2에 도시하는 시험 장치로 행하는 시험은, BCI(Bulk Current Injection) 시험이라고 불리며, ISO 규격(ISO11452-4)에 의해 정해진 이뮤니티 시험을 행하는 시험 장치이다.
도 2에 도시하는 시험 장치에서는, 시험 대상품인 전자 장치 EDV1과 전원 PWS2를 복수의 전선 HAR4, HAR5를 개재하여 전기적으로 접속한다. 또한, 전선 HAR4 및 전선 HAR5 각각에 있어서, 전원 PWS2와 전자 장치 EDV1 사이에는, 의사 전원 회로망 LISN1이 접속되어 있다. 또한, 전선 HAR4 및 전선 HAR5는 묶여, 전자 장치 EDV1의 근방에 배치된 코일(주입 프로브) IJP1에 삽입되어 있다. BCI 시험에서는, 코일 IJP1에 전류를 흘림으로써 의사적으로 노이즈를 발생시켜, 시험 대상품인 전자 장치 EDV1의 노이즈 내성을 평가한다.
전자 장치 EDV1의 노이즈 내성을 평가하는 경우, 전자 장치 EDV1로부터의 출력 신호를 검출하여 평가해도 된다. 본 실시 형태에서는, 상기한 바와 같이, 도 1에 도시하는 부품 COM1은 방향 지시기이다. 이로 인해, 도 2에 도시하는 예에서는, 전선 HAR4의 배선 경로 중에 램프 LAM1을 배치하고, 램프 LAM1의 점등 동작에 기초하여 전자 장치 EDV1의 노이즈 내성을 평가하고 있다. 예를 들어, 코일 IJP1에 전류를 흘렸을 때, 전자 장치 EDV1이 노이즈 영향을 받음으로써, 램프 LAM1의 점멸 속도가 변화한다. 그리고, 램프 LAM1의 점멸 속도가, 미리 설정된 허용 범위(역치)를 초과한 경우, 전자 장치 EDV1이 오동작한다고 판정할 수 있다.
<전자 장치>
이어서, 도 1 및 도 2에 도시하는 전자 장치 EDV1의 구성예에 대하여 설명한다. 도 3은 도 2에 도시하는 전자 장치의 구조예를 도시하는 평면도이다. 또한, 도 4는 도 3에 도시하는 전자 장치의 반대측의 면의 평면도이다. 또한, 도 5는 도 3의 A-A 선을 따른 확대 단면도, 도 6은 도 3의 B-B 선을 따른 확대 단면도이다. 또한, 도 7은 도 3에 도시하는 콘덴서의 확대 단면도이다. 또한, 도 8은 도 3에 도시하는 전자 장치의 등가 회로도이다.
또한, 도 5나 도 6에 도시한 바와 같이, 본 실시 형태에서는, 복수의 배선(12) 각각은, 주면(10t)측에 형성되고, 절연막(10SR)에 덮여 있다. 그러나, 배선(12)의 평면 형상을 명시적으로 나타내기 위해서, 도 3 및 도 4에서는, 배선(12)의 윤곽을 점선으로 나타내고 있다. 또한, 도 8에서는, 반도체 칩(21)에 형성된 회로의 예로서, 2개의 바이폴라 트랜지스터를 구비하는 발진 회로를 나타내고 있다. 그러나, 반도체 칩(21)이 구비하는 회로에는 다양한 변형예가 있다. 예를 들어, 발진 회로 이외의 회로를 구비하고 있어도 된다. 또한 예를 들어, 트랜지스터로서, MOSFET(Metal Oxide Semiconductor Field Effect Transistor)를 사용해도 된다.
도 3 및 도 4에 도시한 바와 같이, 본 실시 형태의 전자 장치 EDV1은, 기재인 배선 기판(10)에 복수의 부품이 탑재되고, 각 부품이 배선(12)을 개재하여 전기적으로 접속된 구조체이다. 도 3에 도시한 바와 같이, 전자 장치 EDV1은, 배선 기판(10)의 주면(10t)에 탑재되는 반도체 장치(20) 및 콘덴서(30)를 갖고 있다. 또한, 도 4에 도시한 바와 같이, 전자 장치 EDV1은, 배선 기판(10)의 주면(10b)에 탑재되는 콘덴서(40), 다이오드(50) 및 복수의 외부 단자(커넥터)(60)를 갖고 있다.
배선 기판(10)은, 도 3에 도시하는 주면(면, 표면, 상면, 반도체 디바이스 탑재면)(10t) 및 주면(10t)의 반대측의 주면(면, 이면, 하면, 외부 단자 탑재면)(10b)(도 4 참조)을 갖고 있다. 본 실시 형태의 예에서는, 도 5에 도시한 바와 같이, 배선 기판(10)은 절연 재료를 포함하는 기재(10B)를 갖고, 기재(10B)가 주면(10t) 및 주면(10b)을 구비하고 있다. 기재(10B)의 주면(10t) 및 주면(10b) 각각은 절연막(솔더 레지스트막)에 덮여 있다.
또한, 배선 기판(10)은, 복수의 배선(12)을 구비하고 있다. 도 3에 도시한 바와 같이, 복수의 배선(12)에는, 반도체 장치(20)에 전원 전위를 공급하는 전원선(배선 경로)(11V)을 구성하는 배선(12v)이 포함된다. 또한, 복수의 배선(12)에는, 반도체 장치(20)로부터 출력되는 전위(신호)가 전송되는 출력선(배선 경로)(11A)을 구성하는 배선(12a)이 포함된다. 또한, 도 3에 도시하는 예에서는, 전원선(11V) 및 출력선(11A)과는 상이한 배선 경로(11E)에 있어서, 반도체 장치(20)와 발진 회로용의 콘덴서(40)(도 4 참조)를 전기적으로 접속하는 배선(12e)이 포함된다.
또한, 이하의 설명에서는, 전원선(11V)이나 출력선(11A) 등의 배선 경로 각각이, 1개의 배선(12v, 12a)에 의해 구성되어 있고, 배선(12v, 12a)의 일부분이, 접속부(13), 접속부(14), 혹은 접속부(15)로 되어 있다고 간주하고 설명한다. 단, 다른 표현으로서, 접속부(13), 접속부(14), 접속부(15) 및 이들 접속부를 전기적으로 접속하는 배선(12)을, 각각 별도의 부품으로서 생각할 수도 있다. 이 경우, 전원선(11V)이나 출력선(11A) 등의 배선 경로 각각은, 복수의 배선(12v, 12a)을 개재하여 접속되는, 접속부(13), 접속부(14) 및 접속부(15)를 갖고 있다고 표현할 수 있다.
또한, 본 실시 형태에서는, 복수의 배선(12) 각각은, 배선 기판(10)의 주면(10t)측에 형성되어 있다. 복수의 배선(12) 각각은, 예를 들어 구리 등의 금속 재료에 의해 형성된 금속 패턴이다. 도 5에 도시한 바와 같이, 복수의 배선(12) 각각은, 배선 기판(10)에 탑재된 복수의 부품(예를 들어, 반도체 장치(20), 콘덴서(30), 콘덴서(40), 다이오드(50) 및 외부 단자(60) 등)을 전기적으로 접속하도록, 가늘고 길게 패터닝되어 있다. 환언하면, 복수의 배선(12) 각각은, 배선 기판(10)에 탑재된 복수의 부품을 전기적으로 접속하도록 연장되는 연장 방향과, 연장 방향에 직교하는 폭 방향을 갖고, 상기 폭 방향의 길이는, 상기 연장 방향의 길이보다도 짧다.
또한, 복수의 배선(12) 각각은, 도 5 및 도 6에 도시한 바와 같이, 대부분이 절연막(10SR)에 덮여 있다. 또한, 절연막(10SR)은 일부에 개구부가 형성되고, 배선(12)의 일부분이 개구부에 있어서, 절연막(10SR)으로부터 노출되어 있다. 또한, 배선(12) 중 절연막(10SR)으로부터 노출되는 부분에서는, 도 5에 도시하는 반도체 장치(20), 콘덴서(30) 및 도 6에 도시하는 외부 단자(60)의 전극 부분과 전기적으로 접속되어 있다.
환언하면, 배선(12) 중 절연막(10SR)으로부터 노출되는 부분은, 배선 기판(10)에 탑재된 복수의 부품(예를 들어, 반도체 장치(20), 콘덴서(30), 콘덴서(40), 다이오드(50) 및 외부 단자(60) 등)을 전기적으로 접속하기 위한 접속부(디바이스 접속부, 콘덴서 접속부, 외부 접속부)로서 기능한다. 도 3에 도시하는 복수의 접속부(디바이스 접속부)(13), 복수의 접속부(콘덴서 접속부)(14), 복수의 접속부(외부 단자 접속부)(15) 및 복수의 접속부(전자 부품 접속부)(16) 각각은, 배선(12)과 일체로 형성되어 있다.
상세하게는, 출력선(11A)을 구성하는 배선(12a)은, 반도체 장치(20)의 단자(22a)가 접속되는 접속부(13a), 콘덴서(30)의 전극(31a)이 접속되는 접속부(14a) 및 외부 단자(60)(도 6 참조)의 전극(핀)(61a)(도 4 참조)이 접속되는 접속부(15a)를 갖고 있다. 환언하면, 접속부(13a), 접속부(14a) 및 접속부(15a) 각각은, 배선(12a)을 개재하여 서로 전기적으로 접속되어 있다. 또한, 전원선(11V)을 구성하는 배선(12v)은, 반도체 장치(20)의 단자(22v)(도 5 참조)가 접속되는 접속부(13v)(도 5 참조), 콘덴서(30)의 전극(31v)이 접속되는 접속부(14v) 및 외부 단자(60)(도 6 참조)의 전극(핀)(61v)(도 4 참조)이 접속되는 접속부(15v)를 갖고 있다. 환언하면, 접속부(13v), 접속부(14v) 및 접속부(15v) 각각은, 배선(12v)을 개재하여 서로 전기적으로 접속되어 있다.
또한, 도 3에 도시한 바와 같이, 배선 기판(10)의 주면(10t) 위에는 반도체 장치(20)가 탑재되어 있다. 반도체 장치(20)는, 도 1에 도시하는 부품 COM1을 제어하는 제어 회로를 구비하고 있다. 상기한 바와 같이, 본 실시 형태의 예에서는, 도 1에 도시하는 부품 COM1은, 원동기 부착 이륜차에 설치되는 방향 지시기이며, 반도체 장치(20)는, 방향 지시기의 동작(점등 동작, 소등 동작, 혹은 점멸 동작)을 제어하는 제어 회로를 구비하고 있다. 또한, 반도체 장치(20)는, 상기 제어 회로가 형성된 반도체 칩(21)(도 5 참조), 반도체 칩(21)과 전기적으로 접속되는 복수의 단자(디바이스 단자, 리드 단자)(22) 및 반도체 칩(21)을 밀봉하는 밀봉체(수지체)(23)를 갖는 반도체 패키지이다.
반도체 장치(20)는, 복수의 단자(22)를 개재하여, 배선 기판(10)의 배선(12v), 배선(12a) 및 배선(12e)과 전기적으로 접속되어 있다. 상세하게는, 도 3에 도시한 바와 같이, 반도체 장치(20)가 갖는 복수의 단자(22) 중 단자(리드 단자)(22a)는, 배선(12a)과 전기적으로 접속되고, 출력선(11A)의 일부를 구성한다. 단자(22a)는 땜납재(26)를 개재하여 배선 기판(10)에 형성된 접속부(디바이스 접속부)(13a)와 전기적으로 접속되어 있다. 또한, 반도체 장치(20)가 갖는 복수의 단자(22) 중 단자(22v)(도 5 참조)는, 배선(12v)과 전기적으로 접속되고, 전원선(11V)의 일부를 구성한다. 단자(22v)는 땜납재(26)를 개재하여 배선 기판(10)에 형성된 접속부(디바이스 접속부)(13v)와 전기적으로 접속되어 있다. 또한, 반도체 장치(20)가 갖는 복수의 단자(22) 중 단자(리드 단자)(22e)는, 배선(12e)과 전기적으로 접속된다. 단자(22e)는, 땜납재(26)를 개재하여 배선 기판(10)에 형성된 접속부(디바이스 접속부)(13e)와 전기적으로 접속되어 있다.
또한, 도 5에 도시하는 예에서는, 반도체 칩(21)은, 다이 패드(24) 위에 탑재되어 있다. 반도체 칩(21)은, 다이 본드재(25)를 개재하여 다이 패드(24)에 고정되어 있다. 다이 본드재(25)는 예를 들어 땜납재, 혹은 도전성 접착재 등의 도전성 부재이며, 반도체 칩(21)은 다이 패드(24)와 전기적으로 접속되어 있다. 또한, 다이 패드(24)는, 땜납재(26)를 개재하여 배선 기판(10)의 주면(10t)에 형성된 접속부(13v)와 전기적으로 접속되어 있다. 즉, 본 실시 형태의 반도체 장치(20)가 구비하는 다이 패드(24)는, 반도체 칩(21)과 접속부(13v)를 전기적으로 접속하는 단자(22v)로서 기능하고 있다.
또한, 도 3에 도시한 바와 같이, 배선 기판(10)의 주면(10t) 위에는 콘덴서(30)가 탑재되어 있다. 도 8에 도시한 바와 같이, 콘덴서(30)는, 한쪽의 전극이 전원선(11V)에 접속되고, 다른 쪽의 전극이 출력선(11A)에 접속되어 있다. 전원선(11V)과 출력선(11A) 사이에 콘덴서(30)를 접속하면, 전원선(11V) 또는 출력선(11A)에 흐르는 노이즈를 필터링할 수 있다. 콘덴서(30)와 같이 전원선(11V)과 출력선(11A) 사이에 병렬 접속으로 삽입되고, 전원선(11V) 또는 출력선(11A)에 흐르는 노이즈를 필터링하는 콘덴서를 바이패스 콘덴서라고 칭한다.
도 3에 도시하는 예에서는, 콘덴서(30)의 전극(31a)이 접속되는 접속부(13a)는, 배선(12a)이 연장되는 방향 DR1의 도중에 배치되어 있다. 또한, 콘덴서(30)의 전극(31v)이 접속되는 접속부(13v)는, 배선(12v)이 연장되는 방향 DR1의 도중에 배치되어 있다. 또한, 콘덴서(30)는, 방향 DR1에 대하여 교차하는(도 3에서는 직교하는) 방향 DR2를 따라 전극(31a)과 전극(31v)이 배열되도록, 배선(12a)과 배선(12v)에 걸쳐 탑재되어 있다.
도 3에 도시한 바와 같이, 콘덴서(칩 콘덴서)(30)는 평면에서 보아 사각형을 이룬다. 또한, 콘덴서(30)는 2개의 긴 변(장측면)과, 2개의 짧은 변(단측면)을 갖는다. 또한, 콘덴서(30)는 서로 반대측의 단부에 설치된 전극(31a) 및 전극(31v)을 갖는다. 본 실시 형태의 예에서는, 2개의 전극(31)은, 콘덴서(30)의 긴 변의 연장 방향에 있어서, 서로 반대측의 단부에 위치하고 있다. 또한, 콘덴서(30)는, 전극(31a)과 전극(31v) 사이에 끼워지는 본체부(32)를 갖고 있다. 예를 들어 도 7에 도시한 바와 같이, 본체부(32)는 절연층(유전체층)(33)을 개재하여 적층되는, 복수의 도체판(34)을 갖고, 복수의 도체판(34) 각각은, 전극(31a) 및 전극(31v) 중 한쪽에 접속되어 있다. 전극(31a) 및 전극(31v)은, 대향 배치되는 복수의 도체판 사이에 형성된 용량을 외부로 취출하기 위한 외부 전극 단자로서 기능한다.
도 7에 도시하는 구조의 콘덴서(30)는 세라믹제의 절연층(33)이 사용되는 경우가 많아, 세라믹 콘덴서라고 불린다. 또한, 도 7에 도시하는 바와 같이 콘덴서(30)는 배선 기판(10)의 표면 위에 실장할 수 있는, 표면 실장형의 전자 부품이다. 표면 실장형의 전자 부품은, 칩 부품(콘덴서(30)의 경우는 칩 콘덴서)이라고도 불린다.
한편, 도 4 및 도 5에 도시하는 콘덴서(40)는 도시하지 않은 도체판에 화학 처리를 실시함으로써, 전극의 표면에 산화막 등의 절연막(또는 반도체막)을 형성하고, 이 절연막을 유전체로서 이용하는 콘덴서이다. 콘덴서(40)는 표면 처리가 실시된 도체판을 적층함으로써, 소정의 용량을 얻는 것인데, 적층된 도체판의 간극을 매립하도록, 전해액이 충전되어 있다. 이로 인해, 콘덴서(40)의 구조의 콘덴서는, 전해 콘덴서라고 불린다. 전해 콘덴서의 경우, 막대 형상의(핀 타입의) 전극(41)(도 4 참조)을 갖고 있다. 본 실시 형태에서는, 콘덴서(40)의 전극(41)을 배선 기판(10)의 관통 구멍에 삽입하고, 삽입된 부분을 땜납재로 고정한다. 전극(41)이 삽입된 부분에는, 접속부(16)(도 3 참조)가 설치되어 있고, 접속부(16)와 전극(41)은, 땜납재를 개재하여 전기적으로 접속된다.
세라믹 콘덴서인 콘덴서(30)는 전해 콘덴서인 콘덴서(40)와 비교하여, 체적 및 실장 면적이 작다. 또한, 콘덴서(30)의 용량은, 콘덴서(40)의 용량보다 작다. 예를 들어, 콘덴서(30)의 용량은 0.1㎌ 내지 10㎌ 정도이다. 한편, 콘덴서(40)의 용량은 22㎌ 내지 100㎌ 정도이다.
또한, 상기에서는, 콘덴서(30)의 구조의 일례에 대하여 설명했지만, 콘덴서(30)의 구조나 용량에는 다양한 변형예가 있다.
또한, 도 4에 도시한 바와 같이, 배선 기판(10)의 주면(10b)에는 복수의 외부 단자(60)가 탑재되어 있다. 외부 단자(60)는 전자 장치 EDV1의 외부 인터페이스용의 단자이며, 전자 장치의 복수의 배선(12)과, 도 1에 도시하는 전선 HAR1, HAR2를 전기적으로 접속하기 위한 커넥터이다. 외부 단자(60)는 도 1에 도시하는 전선 HAR1, HAR2의 접속성을 고려하여, 사이즈가 큰 부품으로 되어 있다. 예를 들어, 본 실시 형태에서는, 외부 단자(60)의 표면적은, 도 3에 도시하는 콘덴서(30)의 표면적 및 반도체 장치(20)의 표면적보다도 크다. 상세는 후술하겠지만, 본 실시 형태와 같이, 표면적이 큰 외부 단자(60)를 도 1에 도시하는 전원선(11V) 및 출력선(11A)의 도중에 삽입하는 경우, 외부 단자(60) 자신의 노이즈 영향을 고려할 필요가 있다.
또한, 도 4에 도시한 바와 같이, 배선 기판(10)의 주면(10b)에는, 콘덴서(40), 다이오드(50) 등의 전자 부품이 탑재되어 있다. 본 실시 형태의 예에서는, 도 8에 도시한 바와 같이 콘덴서(40)의 한쪽의 전극은, 출력선(11A)에 접속되고, 다른 쪽의 전극은, 전원선(11V) 및 출력선(11A)과는 상이한 배선 경로(11E)에 접속되어 있다. 도 8에 도시하는 예에서는, 배선 경로(11E)는, 반도체 칩(21)이 구비하는 트랜지스터의 입력 단자(베이스 단자 또는 게이트 단자)에 접속되어 있다. 도 8에 도시하는 회로는, 출력선(11A)으로부터 출력 전위가 공급되어 있는 상태(온 상태)와, 출력 전위가 공급되어 있지 않은 상태(오프 상태)가 교대로 반복하는, 발진 회로로서 동작한다. 도 1에 도시한 바와 같이, 출력선(11A)은 부하측인 부품 COM1에 접속되어 있고, 부품 COM1에 공급되는 전위가 온 오프 동작한다. 상기한 바와 같이 본 실시 형태의 예에서는, 부품 COM1은 방향 지시기이므로, 출력 전위가 온/오프 동작함으로써, 방향 지시기가 점멸 동작을 한다. 점멸 동작의 간격은, 도 8에 도시하는 콘덴서(40)의 용량값 및 발진 회로에 포함되는 저항값의 값에 의해 결정된다.
또한, 본 실시 형태의 예에서는, 도 8에 도시하는 바와 같이 다이오드(50)의 애노드 전극이 출력선(11A)에 접속되고, 캐소드 전극이 전원선(11V)에 접속되어 있다. 다이오드(50)는 막대 형상의(핀 타입의) 전극(51)(도 4 참조)을 갖고 있다. 본 실시 형태에서는, 다이오드(50)의 전극(51)을 배선 기판(10)의 관통 구멍에 삽입하고, 삽입된 부분을 땜납재로 고정한다. 전극(51)이 삽입된 부분에는, 접속부(16)(도 3 참조)가 설치되어 있고, 접속부(16)와 전극(51)은, 땜납재를 개재하여 전기적으로 접속된다. 또한, 콘덴서(40)나 다이오드(50) 등의 전자 부품은, 전자 장치 EDV1의 사양에 따라 탑재되는 부품이며, 전자 장치 EDV1의 회로에 따라서는, 탑재되어 있지 않아도 된다.
<노이즈와 레이아웃의 관계>
이어서, 본 실시 형태의 전자 장치에 대한 검토예를 참조하면서, 전자 장치가 갖는 반도체 장치에 대한 노이즈 영향과, 배선 기판 상의 레이아웃의 관계에 대하여 상세하게 설명한다. 도 23은, 도 3에 대한 검토예인 전자 장치의 평면도이다. 또한, 도 24는, 도 23에 대한 변형예인 전자 장치의 평면도이다. 또한, 도 9는, 도 3에 도시하는 반도체 장치 및 콘덴서를 제거한 배선 기판의 평면도이다. 또한, 도 10은, 도 9에 도시하는 콘덴서용의 접속부의 주변을 확대하여 도시하는 확대 평면도이다.
또한, 도 23 및 도 24에서는, 도체 패턴(12ha, 12hv, 12he) 및 외부 단자(60)의 윤곽을 점선으로 나타내고 있다. 또한, 도 23 및 도 24에서는, 배선 기판(10)의 이면에 배치된 콘덴서(40) 및 다이오드(50)의 레이아웃의 예에 대하여, 회로 기호를 사용하여 모식적으로 도시하고 있다. 또한, 도 9에서는, 배선 경로 거리(11a1, 11a2, 11v1) 및 배선 경로 거리(11v2)에 대하여, 양쪽의 화살표를 부여하여 모식적으로 도시하고 있다. 또한, 도 10에서는, 도 9에 도시하는 복수의 배선(12) 중 배선(12a) 및 배선(12v) 이외는 도시를 생략하고 있다.
본 실시 형태와 같이, 제어 회로를 구비하는 반도체 장치가 탑재된 전자 장치의 신뢰성을 향상시키기 위해서는, 반도체 장치에 형성된 제어 회로의 동작 신뢰성을 향상시킬 필요가 있다. 이로 인해, 반도체 장치의 노이즈 내성을 향상시켜, 제어 회로가 안정적으로 동작하도록 구성할 필요가 있다.
또한, 전자 장치의 범용성을 향상시키는 관점에서는, 비교적 넓은 범위의 주파수대에 있어서, 노이즈의 전송을 억제 가능한 노이즈 대책이 바람직하다. 회로의 노이즈 내성을 향상시키기 위해서는, 먼저, 노이즈 내성을 향상시키는 대상인 주파수대 중 노이즈의 전반량이 커지는 주파수대에 있어서, 회로의 임피던스값을 저감시키는 바이패스 콘덴서를 노이즈 대책의 대상이 되는 배선 경로에 접속하는 방법이 유효하다. 노이즈 대책의 대상이 되는 2개의 배선 경로 사이에 콘덴서를 접속함으로써, 콘덴서의 정전 용량의 값에 따른 주파수대에 있어서, 회로의 임피던스를 저감시킬 수 있다.
예를 들어, 도 3에 도시하는 예의 경우, 회로의 노이즈 전반에 큰 영향을 주는 부품으로서, 반도체 장치(20)를 들 수 있다. 반도체 장치(20)의 반공진 주파수에 가까운 주파수대에서는, 회로의 임피던스값이 급격하게 커져, 노이즈가 전반되기 쉬워진다(환언하면 노이즈 내성이 저하된다). 반공진 주파수란, 어느 부품(상기한 예의 경우, 반도체 장치(20))를 저항 성분 R, 용량 성분 C 및 인덕터 성분 L의 병렬 공진 회로로서 생각했을 때의 공진 주파수의 값 f0이며, f0=1/2π(LC)1 /2의 식에 의해 얻어진다. 병렬 공진 회로에서는, 공진 주파수에 있어서, 흐르는 전류가 서로 서로 상쇄되어, 공진 회로의 외부로부터 보면, 전류값이 최소가 되므로, 외관 상의 임피던스가 최대화된다.
그래서, 반도체 장치(20)의 반공진 주파수 근방에서 임피던스를 저감시키는 전기적 특성을 갖는 바이패스 콘덴서를, 도 8에 도시하는 전원선(11V)과 출력선(11A) 사이에 삽입하면, 전원선(11V)이나 출력선(11A)을 통하여 전반되는, 반도체 장치(20)에 기인하는 노이즈의 양을 저감시킬 수 있다. 단, 본원 발명자의 검토에 의하면, 배선 및 바이패스 콘덴서의 레이아웃에 따라서는, 소정의 주파수대에 있어서의 임피던스의 저감 효과를 얻지 못함을 알 수 있다. 이 검토 결과에 대해서는 후에 상세하게 설명한다.
또한, 도 1에 도시한 바와 같이, 전자 장치 EDV1에 전선을 접속하는 경우, 전선측(환언하면, 도 4에 도시하는 외부 단자(60)측)으로부터의 노이즈가 반도체 장치(20)에 전반되는 영향을 고려할 필요가 있다. 또한, 도 6에 도시한 바와 같이, 표면적이 큰 외부 단자(60)(도 6 참조)를 탑재하는 경우, 외부 단자(60) 자신의 노이즈 영향을 고려할 필요가 있다. 따라서, 본 실시 형태의 회로의 노이즈 내성을 향상시키기 위해서는, 반도체 장치(20)의 반공진 주파수에 가까운 주파수대 및 외부 단자(60)(전선을 접속한 경우에는 전선의 영향도 고려한다)의 반공진 주파수에 가까운 주파수대에 있어서 임피던스를 저감시킬 필요가 있다.
그래서, 본원 발명자는, 주요한 노이즈원이 복수인 경우의 노이즈 대책 방법으로서, 상이한 주파수 특성을 갖는 복수의 바이패스 콘덴서를 회로에 접속하고, 복수의 노이즈원의 반공진 주파수 각각에 가까운 주파수대에 있어서의 노이즈 내성을 향상시키는 방법에 대하여 검토했다. 이 경우, 복수의 노이즈원의 반공진 주파수의 차가 크면, 복수 종류의 반공진 주파수 각각에 대응한 바이패스 콘덴서를 접속할 수 있다. 또한, 낮은 주파수에서의 노이즈 필터링을 행하는 경우에는, 회로에 노이즈 필터링용의 인덕터를 삽입해도 된다.
또한, 본 실시 형태와 같이, 복수의 배선이 서로를 따라 연장되도록 병주시키는 경우, 인접하는 배선 사이에 용량 결합이 발생한다. 그래서, 병주하는 페어 배선 사이에 발생하는 용량을 바이패스 콘덴서로서 이용하는 기술에 대하여 검토했다. 그러나, 예를 들어 배선 폭을 0.2㎜, 배선간 거리를 0.1㎜로 하고, 병주하는 2개의 배선 이외의 영향을 무시하여 고려한 경우, 병주 거리(2개의 배선을 서로 따르도록 연장되는 거리)를 30㎜로 한 경우에도, 0.8㎊(피코파라드) 정도의 용량값이 된다. 이 정도의 용량값에서는, 노이즈 필터링용의 바이패스 콘덴서로서의 효과가 얻어지기 어렵다. 따라서, 노이즈 필터링용의 바이패스 콘덴서를 설치하는 경우, 세라믹 콘덴서나 전해 콘덴서 등 0.001㎌ 이상의 용량이 얻어지는 콘덴서를 사용하는 것이 바람직하다.
또한, 노이즈 대책용의 전자 부품의 수가 증가되면, 전자 부품을 배선 기판 위에 탑재하기 위한 스페이스가 필요하게 된다. 그래서, 본원 발명자는 노이즈 대책 부품의 수의 삭감에 대하여 검토를 행했다. 이 검토의 결과, 예를 들어 도 3에 도시하는 본 실시 형태의 전자 장치 EDV1과 같이, 배선 기판(10)에 있어서의, 바이패스 콘덴서(콘덴서(30))와 배선(12v, 12a)의 레이아웃을 궁리함으로써, 콘덴서(30)의 임피던스 저감 효과에 의해, 반도체 장치(20)에 기인하는 노이즈의 전반 및 외부 단자(60)(도 4 참조)에 기인하는 노이즈의 전반을 저감시킬 수 있음을 알 수 있다.
이하, 도 23에 도시하는 검토예의 전자 장치 Eh1과, 도 3에 도시하는 본 실시 형태의 전자 장치 EDV1을 참조하면서 설명한다. 또한, 이하의 설명에서는, 전자 장치 Eh1에 관한 것이며, 도 3에 도시하는 전자 장치 EDV1과의 상위점을 중심으로 설명한다. 따라서, 전자 장치 Eh1에 관한 것이며, 이하에서 설명하는 부분 이외의 부분은, 상기한 전자 장치 EDV1의 설명과 마찬가지이다.
도 23에 도시하는 전자 장치 Eh1은, 배선 기판(10h)에 형성된 전원선(11V), 출력선(11A) 및 배선 경로(11E)의 패턴의 형상 및 배선 기판(10h)에 탑재된 전자 부품의 위치 관계가 도 3에 도시하는 전자 장치 EDV1과 상위하다.
전자 장치 Eh1에서는, 전원선(11V)을 구성하는 도체 패턴(12hv) 및 출력선(11A)을 구성하는 도체 패턴(12ha) 각각은, 대면적의 도체 패턴으로 되어 있다. 배선 기판(10h)의 주면(10t)의 대부분(적어도 절반 이상이며, 도 23에 도시하는 예에서는 2/3 이상)은, 도체 패턴(12hv) 또는 도체 패턴(12ha)에 의해 덮여 있다.
또한, 도 3에 도시하는 전자 장치 EDV1의 경우, 배선(12V) 및 배선(12a)의 각각의 연장 방향을 따라, 외부 단자(60)(도 4 참조), 콘덴서(30) 및 반도체 장치(20)가 순서대로 접속되어 있다. 한편, 도 23에 도시하는 전자 장치 Eh1의 경우, 전자 장치 EDV1만큼 명확한 접속 순서는 없지만, 부품의 배치로서는, 콘덴서(30)와 외부 단자(60) 사이에 반도체 장치(20)가 배치되어 있다. 또한, 전자 장치 Eh1의 경우에도, 회로의 접속 관계로서는, 도 8에 도시하는 전자 장치 EDV1의 회로도와 마찬가지로 나타낼 수 있다.
전자 장치 Eh1의 경우, 도체 패턴(12hv) 및 도체 패턴(12ha)의 면적을 크게 함으로써, 전원선(11V) 및 출력선(11A)의 저항값을 저감시킬 수 있다. 그런데, 전자 장치 Eh1에 대하여 도 2에 도시하는 노이즈 내성의 시험을 행한 결과, 일부의 주파수대에 있어서, 제어 회로의 오동작이 발생함을 알 수 있다.
상기한 시험에 있어서, 제어 회로의 오동작이 발생한 이유로서는 이하의 이유를 생각할 수 있다. 즉, 전자 장치 Eh1과 같이, 반도체 장치(20)와 외부 단자(60) 사이에 콘덴서(30)가 설치되어 있지 않은 경우, 콘덴서(30)를 통하지 않고 노이즈가 전반되어 버리기 때문에, 콘덴서(30)에 의한 노이즈 저감의 효과를 얻지 못했다고 생각된다.
이어서, 도 24에 도시한 바와 같이, 반도체 장치(20)와 외부 단자(60) 사이에 콘덴서(30)를 배치한 전자 장치 Eh2에 대하여, 노이즈 전반량의 저감 효과의 평가를 행했다. 도 24에 도시하는 전자 장치 Eh2는, 콘덴서(30)의 배치가 상이한 점 및 외부 단자(60)가 배선 상에 탑재되어 있는 점에서 도 23에 도시하는 전자 장치 Eh1과 상위하다. 상기 상위점 이외는, 도 23에 도시하는 전자 장치 Eh1과 마찬가지이므로, 중복되는 설명은 생략한다.
노이즈 전반량의 저감 효과는, 도 2를 사용하여 설명한 시험 방법 외에도, 주파수와 회로의 임피던스의 상관도를 사용하여 평가할 수 있다. 즉, 임피던스가 국소적으로 높아지는 주파수가 있으면 그 주파수대에서는 노이즈가 전반되기 쉬움을 의미한다. 또한, 주파수와 임피던스의 상관도에 있어서, 반공진 주파수의 근방에 있어서의 임피던스의 피크값이 작아지면, 노이즈 내성이 향상되었다고 생각할 수 있다.
도 24에 도시하는 전자 장치 Eh2의 경우, 도 23에 도시하는 전자 장치 Eh1과 비교하면, 주파수와 임피던스의 상관도에 있어서, 임피던스의 피크값을 약간이지만, 저감시킬 수 있음을 알 수 있다. 이것은, 반도체 장치(20)와 외부 단자(60) 사이에 콘덴서(30)를 배치함으로써, 콘덴서를 통하지 않고 전반되는 노이즈의 양을 저감시킬 수 있었기 때문이라고 생각된다. 따라서, 콘덴서(30)를 우회하여, 외부 단자(60)와 반도체 장치(20)를 전기적으로 접속하는 경로를 적게 하면, 콘덴서(30)에 의한 임피던스의 저감 효과를 증가시킬 수 있다.
또한, 본원 발명자의 검토에 의하면, 도 24에 도시하는 전자 장치 Eh2에 대하여, 노이즈 내성을 향상시킬 여지가 더 있음을 알 수 있다. 본원 발명자는, 바이패스 콘덴서가 삽입되는 2개의 배선 경로 사이의 위상차를 주목했다. 예를 들어, 도 24에 도시하는 전자 장치 Eh2의 경우, 외부 단자(60)에 접속되는 접속부(15)부터 콘덴서(30)에 접속되는 접속부(14)까지의 경로는, 전원선(11V) 및 출력선(11A)의 각각의 배선 경로 거리가 짧으므로, 외부 단자(60)와 콘덴서(30) 사이에서의 위상차의 발생을 억제할 수 있다. 그러나, 콘덴서(30)와 반도체 장치(20) 사이에서는, 도체 패턴(12hv, 12ha)의 패턴폭이 굵어, 전송 경로가 안정되지 않기 때문에, 전원선(11V)과 출력선(11A) 사이에서 위상차가 발생하기 쉽다. 이 결과, 반도체 장치(20)에 전원선(11V)과 출력선(11A)의 위상차에 기인하는 노이즈가 전반되기 쉬워져, 전자 장치 Eh2의 전체적인 노이즈 내성이 저하되는 원인이 된다.
한편, 도 3에 도시한 바와 같이, 본 실시 형태의 전자 장치 EDV1에서는, 전원선(11V)을 구성하는 배선(12v)과 출력선(11A)을 구성하는 배선(12a)이 서로를 따라 연장되도록 배치되어 있다. 또한, 도 3에 도시한 바와 같이 외부 단자(60)(도 4 참조)에 접속되는 접속부(15)와 겹쳐지는 부분에서는, 배선(12v)과 배선(12a)은 서로 상이한 방향으로 연장되어 있다. 그러나, 콘덴서(30)와 반도체 장치(20)를 접속하는 접속부(14)와 접속부(13) 사이에서는, 배선(12v)과 배선(12a)은 서로를 따라 연장되어 있다. 또한, 외부 단자(60)와 콘덴서(30)를 접속하는 접속부(14)와 접속부(15) 사이의 대부분에 있어서, 배선(12v)과 배선(12a)이 서로를 따라 연장되어 있다. 상세하게는, 접속부(14)와 접속부(15)(접속부(14)까지의 배선 경로 거리가 가장 가까운 접속부(15)) 사이의 영역에서는, 배선(12v)과 배선(12a)의 배선 경로 중 절반 이상에 있어서, 배선(12v)과 배선(12a)이 서로를 따라 연장되어 있다.
이와 같이, 배선(12v)과 배선(12a)이 서로를 따라 연장되도록 배치되어 있으면, 전원선(11V)과 출력선(11A) 사이에서 위상차가 발생함을 억제할 수 있다. 이 결과, 전자 장치 EDV1에서는 노이즈 내성을 향상시킬 수 있다.
또한, 반도체 장치(20)에 노이즈가 전반됨을 억제하는 관점에서는, 콘덴서(30)와 반도체 장치(20) 사이에서 위상차가 발생함을 억제하는 것이 특히 중요하다. 그래서, 콘덴서(30)와 반도체 장치(20)의 배선 경로 거리는 가능한 한 짧게 하는 것이 바람직하다. 한편, 콘덴서(30)와 외부 단자(60)(도 4 참조)의 배선 경로 거리가 길어진 경우, 콘덴서(30)와 외부 단자(60) 사이에서 위상차가 발생할 가능성은 있다. 그러나, 콘덴서(30)와 외부 단자(60) 사이에서 위상차가 발생한 경우에도, 그 위상차에 기인하는 노이즈가 극단적으로 크지 않으면, 콘덴서(30)에 의해 노이즈 성분은 필터링된다. 따라서, 위상차에 기인하는 노이즈가, 반도체 장치(20)에 전반되는 것은 억제할 수 있다. 즉, 콘덴서(30)와 외부 단자(60) 사이의 배선 경로 거리를 짧게 하는 것은, 콘덴서(30)와 반도체 장치(20)의 배선 경로 거리를 짧게 하는 것보다 우선 순위가 낮다.
또한, 상세는 후술하겠지만, 본 실시 형태의 전자 장치 EDV1에서는, 콘덴서(30)와 외부 단자(60) 사이의 배선 경로 거리를 조정함으로써, 반도체 장치(20)측의 반공진 주파수의 값과 외부 단자(60)측의 반공진 주파수의 값이 가까워지도록 하여, 하나의 콘덴서(30)에 의해 양쪽의 반공진 주파수 부근에서의 임피던스를 저감시키고 있다.
이로 인해, 본 실시 형태에서는, 도 3에 도시하는 콘덴서(30)와 반도체 장치(20)를 접속하는 배선 경로의 배선 경로 거리가, 콘덴서(30)와 외부 단자(60)를 접속하는 배선 경로 거리보다도 짧게 되어 있다. 상세하게는, 도 9에 도시하는 배선(12a) 중 접속부(13a)와 접속부(14a) 사이의 배선 경로 거리(11a1)는 접속부(15a)와 접속부(14a) 사이의 배선 경로 거리(11a2) 및 배선(12v)의 접속부(15v)와 접속부(14v) 사이의 배선 경로 거리(11v2), 각각보다도 짧다. 또한, 도 9에 도시하는 배선(12a) 중 접속부(13v)와 접속부(14v) 사이의 배선 경로 거리(11v1)는 접속부(15v)와 접속부(14v) 사이의 배선 경로 거리(11v2) 및 배선(12a)의 접속부(15a)와 접속부(14a) 사이의 배선 경로 거리(11a2), 각각보다도 짧다.
또한, 도 9에 도시하는 바와 같이 각 접속부 사이의 배선 경로 거리는, 각 접속부의 중심을 연결하는 경로 거리로서 정의된다. 또한, 도 9에 도시하는 바와 같이 접속부(15a)가 복수개인 경우에는, 복수의 접속부(15a) 중 가장 접속부(14a)까지의 배선 경로 거리가 짧은 접속부(15a)부터 접속부(14a)까지의 경로 거리가, 배선 경로 거리(11a2)로서 정의된다. 마찬가지로, 접속부(15v)가 복수개인 경우에는, 복수의 접속부(15v) 중 가장 접속부(14v)까지의 배선 경로 거리가 짧은 접속부(15v)부터 접속부(14v)까지의 경로 거리가, 배선 경로 거리(11v2)로서 정의된다.
본 실시 형태와 같이, 도 3에 도시하는 콘덴서(30)와 반도체 장치(20)를 접속하는 배선(12)의 배선 경로 거리를 짧게 하면, 콘덴서(30)와 반도체 장치(20) 사이에서 배선(12a)과 배선(12v) 사이에 위상차가 발생함을 억제할 수 있다. 예를 들어 위상차를 발생하기 어렵게 하는 관점에서는, 각 배선 경로의 임피던스를 정렬시키는 것이 바람직하므로, 도 9에 도시하는 배선 경로 거리(11a1)와 배선 경로 거리(11v1)가 동등해져 있는 것이 특히 바람직하다. 그러나, 접속부(13a, 13v)의 위치 및 형상은, 반도체 장치(20)(도 3 참조)의 단자(22)(도 3 및 도 5 참조)의 구조에 대응하여 결정된다. 이로 인해, 도 9에 도시하는 바와 같이 배선 경로 거리(11a1)와 배선 경로 거리(11v1)가 동등해지지 않는 경우도 있다. 그러나, 본 실시 형태에 의하면, 배선 경로 거리(11a1)와 배선 경로 거리(11v1)는 각각 짧으므로, 큰 위상차는 발생하기 어렵다. 따라서, 본 실시 형태에 의하면, 도 3에 도시하는 콘덴서(30)와 반도체 장치(20)를 접속하는 배선 경로에 발생하는 위상차에 기인하는 노이즈 내성의 저하를 억제할 수 있다.
또한, 본원 발명자의 검토에 의하면, 도 9에 도시하는 배선 경로 거리(11a1, 11v1)를 고정하고, 배선 경로 거리(11a2, 11v2)의 길이를 조절함으로써, 도 3에 도시하는 반도체 장치(20)측 및 도 4에 도시하는 외부 단자(60)측의 반공진 주파수를 접근시킴으로써, 노이즈 대책용의 콘덴서(30)의 수를 줄일 수 있음을 알 수 있다.
상기한 바와 같이, 반도체 장치(20)측 및 외부 단자(60)측의 양쪽에, 노이즈 영향이 큰 부품이 존재하는 경우, 복수의 반공진 주파수 각각에 대하여 노이즈 대책을 실시할 필요가 있다. 또한, 복수의 반공진 주파수의 각각의 값이 가까운 값이 되면, 서로의 영향에 의해, 회로의 임피던스값이 반공진 주파수의 근방에서 더욱 커진다. 이로 인해, 복수의 반공진 주파수가 존재하는 회로의 노이즈 내성을 향상시키기 위해서는, 복수의 반공진 주파수의 값이 이격된 값이 되도록 하여, 복수의 반공진 주파수 각각에 대응한 임피던스 저감 특성(환언하면 용량값)을 구비하는 바이패스 콘덴서를 접속하는 방법을 생각할 수 있다.
그러나, 본원 발명자의 검토에 의하면, 본 실시 형태와 같이, 콘덴서(30)를 우회하여, 외부 단자(60)와 반도체 장치(20)를 전기적으로 접속하는 경로를 적게 하면, 복수의 반공진 주파수의 값이 가까운 경우에도, 콘덴서(30)에 의해 임피던스를 저감시킬 수 있음을 알 수 있다. 즉, 본 실시 형태의 전자 장치 EDV1에서는, 하나의 콘덴서(30)로 반도체 장치(20)측의 반공진 주파수에 관한 임피던스의 증가와, 외부 단자(60)측의 반공진 주파수에 관한 임피던스의 증가를 억제하고 있다. 예를 들어, 본 실시 형태의 경우, 도 3에 도시하는 반도체 장치(20)측의 반공진 주파수는 265㎒(메가헤르츠) 정도이다. 이때, 도 9에 도시하는 배선 경로 거리(11a2) 및 배선 경로 거리(11v2)의 길이를 조정하면, 배선(12a, 12v)의 인덕턴스가 변화하므로, 외부 단자(60)측의 반공진 주파수의 값을 조정할 수 있다.
이와 같이, 노이즈 대책용의 전자 부품(콘덴서(30))의 수를 저감시킬 수 있으면, 전자 부품의 실장 면적을 작게 할 수 있으므로, 배선 기판(10)의 평면 사이즈를 저감시킬 수 있다. 혹은, 배선 기판(10)이 구비하는 복수의 배선(12)의 레이아웃의 자유도가 증가되므로, 배선 경로 거리(11a1, 11a2, 11v1) 및 배선 경로 거리(11v2)의 관계를 조정하기 쉬워진다. 환언하면, 복수의 반공진 주파수의 값이 조정하기 쉬워진다. 또한, 전자 부품의 수가 감소됨으로써, 전자 장치 EDV1은 조립이 용이해지므로, 제조 효율이 향상된다. 또한, 전자 부품의 수가 감소됨으로써, 일부의 부품의 고장에 따른 회로의 신뢰성 저하를 방지할 수 있다.
또한, 본 실시 형태에서는, 도 3에 도시하는 배선(12) 중 콘덴서(30)의 전극(31)에 접속되는 접속부(14)의 폭이, 배선(12)의 연장부의 폭보다도 좁게 되어 있다. 상세하게는, 이하와 같이 표현할 수 있다.
도 10에 도시한 바와 같이, 출력선(11A)을 구성하는 배선(12a)은, 접속부(14a)와 접속부(15a)(도 9 참조) 사이에 배치되고, 방향 DR1을 따라 연장되는 연장부(17a1)를 갖고 있다. 또한, 전원선(11V)을 구성하는 배선(12v)은, 접속부(14v)와 접속부(15v)(도 9 참조) 사이에 배치되고, 방향 DR1을 따라 연장되는 연장부(17v1)를 갖고 있다. 여기서, 접속부(14a)의 방향 DR1에 직교하는 방향 DR2에 있어서의 폭(14wa)은, 연장부(17a1)의 방향 DR2에 있어서의 폭(17wa1)보다도 좁다. 또한, 접속부(14v)의 방향 DR1에 있어서의 폭(14wv)은, 연장부(17v1)의 방향 DR2에 있어서의 폭(17wv1)보다도 좁다.
전원선(11V)이나 출력선(11A)의 임피던스를 저감시키는 관점에서는, 배선(12v)이나 배선(12a)의 폭은, 어느 정도 굵은 편이 좋다. 또한, 배선 패턴의 가공 정밀도를 고려해도, 어느 정도 굵은 패턴이 더 패터닝하기 쉽다. 한편, 도 3에 도시하는 콘덴서(30)를 통하지 않고(환언하면, 콘덴서(30)에 의해 필터링되지 않고) 전반하는 노이즈의 양을 저감시키는 관점에서는, 콘덴서(30)와 배선(12)의 접속 부분을 우회하는 경로를 가능한 한 적게 하는 것이 바람직하다.
그래서, 본 실시 형태에서는, 도 10에 도시한 바와 같이 접속부(14a)의 폭(14wa) 및 접속부(14v)의 폭(14wv) 각각을 국소적으로 좁게 함으로써, 콘덴서(30)(도 3 참조)와 배선(12)의 접속 부분을 우회하는 경로를 저감시키고 있다. 또한, 배선(12a) 중 배선 경로 거리가 긴 연장부(17a1)의 폭(17wa1)을 굵게 함으로써, 출력선(11A)의 임피던스를 저감시킬 수 있다. 마찬가지로, 배선(12v) 중 배선 경로 거리가 긴 연장부(17v1)의 폭(17wv1)을 굵게 함으로써, 전원선(11V)의 임피던스를 저감시킬 수 있다.
또한, 도 10에 도시하는 예에서는, 접속부(14)의 폭은, 접속부(14)와 접속부(13) 사이의 연장부의 폭보다도 좁다. 상세하게는, 도 10에 도시한 바와 같이 출력선(11A)을 구성하는 배선(12a)은, 접속부(14a)와 접속부(13a) 사이에 배치되고, 방향 DR1을 따라 연장되는 연장부(17a2)를 갖고 있다. 또한, 전원선(11V)을 구성하는 배선(12v)은, 접속부(14v)와 접속부(13v) 사이에 배치되고, 방향 DR1을 따라 연장되는 연장부(17v2)를 갖고 있다. 여기서, 접속부(14a)의 방향 DR2에 있어서의 폭(14wa)은, 연장부(17a2)의 방향 DR2에 있어서의 폭(17wa2)보다도 좁다. 또한, 접속부(14v)의 방향 DR1에 있어서의 폭(14wv)은, 연장부(17v2)의 방향 DR2에 있어서의 폭(17wv2)보다도 좁다.
이와 같이, 연장부(17a2)의 폭(17wa2)을 접속부(14a)의 폭(14wa)보다도 굵게 하고, 연장부(17v2)의 폭(17wv2)을 접속부(14v)의 폭(14wv)보다도 굵게 함으로써, 도 3에 도시하는 반도체 장치(20)와 콘덴서(30)를 접속하는 배선 경로의 임피던스를 저감시킬 수 있다.
또한, 본 실시 형태에서는, 배선(12a)의 접속부(14a)의 폭(14wa)은, 배선(12v)의 연장부(17v1)의 폭(17wv1) 및 연장부(17v2)의 폭(17wv2)보다도 좁게 되어 있다. 또한, 배선(12v)의 접속부(14v)의 폭(14wv)은, 배선(12a)의 연장부(17a1)의 폭(17wa1) 및 연장부(17a2)의 폭(17wa2)보다도 좁게 되어 있다.
또한, 도 10에 도시한 바와 같이, 배선(12a)의 접속부(14a)의 폭(14wa)은, 반도체 장치(20)(도 3 참조)의 단자(22a)(도 3 참조)에 접속되는 접속부(13a)의 방향 DR2에 있어서의 폭(13wa)보다도 좁다. 접속부(14a)의 폭(14wa)이 충분히 좁으면, 접속부(13a)의 폭(13wa)을 굵게 해도 노이즈 성분이 콘덴서(30)(도 3 참조)를 우회하는 배선 경로는 발생하지 않는다. 또한, 접속부(13a)의 폭(13wa)을 굵게 함으로써, 도 3에 도시하는 단자(22a)의 실장 신뢰성을 향상시킬 수 있다.
마찬가지로, 배선(12v)의 접속부(14v)의 폭(14wv)은, 반도체 장치(20)(도 5 참조)의 단자(22v)(도 5 참조)에 접속되는 접속부(13v)의 방향 DR2에 있어서의 폭(13wv)(도 9 참조)보다도 좁다. 접속부(13v)는, 도 5에 도시하는 반도체 장치(20)에 전원 전위를 공급하는 경로로서 기능하는 것 이외에도, 반도체 장치를 고정하는 고정부로서도 기능한다. 따라서 접속부(13v)의 폭(13wv)을 굵게 함으로써, 접속부(13v)의 면적이 증대되므로, 반도체 장치(20)의 실장 신뢰성이 향상된다.
또한, 도시는 생략하지만, 본 실시 형태에 대한 변형예로서, 도 10에 도시하는 폭(14wa)이 폭(17wa1)이나 폭(17wa2)과 동일하거나, 혹은 폭(17wa1)이나 폭(17wa2)보다 넓어도 된다. 또한, 도 10에 도시하는 폭(14wv)이 폭(17wv1)이나 폭(17wv2)과 동일하거나, 혹은 폭(17wv1)이나 폭(17wv2)보다 넓어도 된다. 예를 들어, 도 3에 도시하는 콘덴서(30)의 전극(31)의 실장면의 사이즈에 따라서는, 폭(14wa, 14wv)을 가능한 한 작게 해도, 폭(17wa1, 17wa2, 17wv1, 17wv2)과 동일 정도가 되는 경우도 생각할 수 있다.
이어서, 주파수와 임피던스의 상관도를 사용하여, 노이즈 내성을 향상시키는 효과에 대하여 설명한다. 도 11은 세라믹 콘덴서와, 알루미늄 전해 콘덴서의 주파수와 임피던스에 관한 특성 곡선을 도시하는 설명도이다. 또한, 도 12는, 도 3에 도시하는 전자 장치에 있어서, 노이즈 대책용의 콘덴서로서 전해 콘덴서를 사용한 경우와, 세라믹 콘덴서를 사용한 경우의 특성 곡선을 비교하는 설명도이다. 또한, 도 25는, 도 23에 도시하는 전자 장치에 있어서, 노이즈 대책용의 콘덴서로서 전해 콘덴서를 사용한 경우와, 세라믹 콘덴서를 사용한 경우의 특성 곡선을 비교하는 설명도이다.
또한, 도 11, 도 12 및 도 25 각각은, 횡축에 주파수, 종축에 임피던스를 각각 대수 눈금으로 나타낸 양쪽의 대수 그래프이다. 또한, 도 11에서는, 일례로서, 33㎌(마이크로파라드)의 세라믹 콘덴서의 특성 곡선(30C)을 실선으로 나타내고, 33㎌의 알루미늄 전해 콘덴서의 특성 곡선(30E)을 점선으로 나타내고 있다. 마찬가지로, 도 12 및 도 25에서도 바이패스 콘덴서로서, 세라믹 콘덴서를 사용한 특성 곡선을 실선으로, 전해 콘덴서를 사용하여 특성 곡선을 점선으로 나타내고 있다.
본 실시 형태에서는, 도 3에 도시한 바와 같이, 노이즈 대책용의 바이패스 콘덴서로서, 세라믹 콘덴서를 사용하고 있다. 세라믹 콘덴서의 경우, 예를 들어 동일한 용량의 전해 콘덴서와 비교하여, 등가 직렬 저항(ESR)이나 기생 인덕턴스(ESL)의 값을 작게 할 수 있다. 이로 인해, 주파수가 높은 영역에서는 특히, 세라믹 콘덴서가, 임피던스 저감 효과가 더 높다. 예를 들어, 도 11에 도시하는 예에서는, 10㎑(킬로헤르츠) 정도 이상의 주파수대에 있어서, 특성 곡선(30C)이 특성 곡선(30E)보다 임피던스가 더 작아진다. 즉, 10㎑보다도 큰 주파수대에 있어서는, 세라믹 콘덴서가 전해 콘덴서보다도 노이즈 내성을 더 저감시키기 쉬움을 알 수 있다.
또한, 도 11에 도시하는 예에서는, 일례로서 33㎌의 콘덴서의 특성 곡선을 나타내고 있지만, 용량값이 동등하면, 세라믹 콘덴서와 전해 콘덴서의 특성 곡선의 관계는, 다른 용량값이어도 도 11에 도시하는 예와 마찬가지이다. 즉, 10㎑를 초과하는 주파수대에서는, 세라믹 콘덴서가 전해 콘덴서보다도 노이즈 내성을 더 저감시키기 쉽다.
또한, 도 25에 도시한 바와 같이, 도 23에 도시하는 전자 장치 Eh1이 갖는 콘덴서(30)의 위치에 노이즈 대책용의 바이패스 콘덴서를 접속하는 경우, 세라믹 콘덴서와 전해 콘덴서에서는, 임피던스의 저감 효과에 큰 차는 발생하지 않는다. 한편, 도 12에 도시하는 바와 같이 도 3에 도시하는 전자 장치 EDV1이 갖는 콘덴서(30)의 위치에 노이즈 대책용의 바이패스 콘덴서를 접속하는 경우, 전해 콘덴서보다 세라믹 콘덴서가 임피던스를 더 대폭 저감시킬 수 있다. 예를 들어, 도 12에 도시하는 예에서는, 특성 곡선(30C)에 있어서의 임피던스값의 피크(30CP)는, 특성 곡선(30E)에 있어서의 임피던스값의 피크(30EP)에 대하여, 절반 이하로 되어 있다. 또한, 특성 곡선(30C)은, 피크(30CP) 이외의 주파수대에 있어서도, 특성 곡선(30EP)과 비교하여, 임피던스값이 저감되어 있다.
도 25와 도 12의 비교에 의해, 본 실시 형태와 같이 노이즈를 필터링하기 쉬운 구조로 콘덴서(30)(도 3 참조)를 접속하는 경우, 특히, 세라믹 콘덴서를 사용하면 유효함을 알 수 있다.
또한, 도 12에 도시하는 피크(30CP)의 임피던스는, 도 25에 도시하는 피크(30CPh)나 피크(30EPh)와 비교하여, 1/10 이하(예를 들어 피크(30CP)는 피크(30CPh)의 7％ 정도)로 되어 있다. 또한, 도 12에 도시하는 피크(30EP)의 임피던스는, 도 25에 도시하는 피크(30CPh)나 피크(30EPh)와 비교하여, 1/5 이하(예를 들어 피크(30EP)는 피크(30CPh)의 17％ 정도)로 되어 있다. 이와 같이, 본 실시 형태에 의하면, 반공진 주파수의 주변에서 피크가 되는 임피던스의 값을 저감시킬 수 있으므로, 전자 장치의 노이즈 내성을 향상시킬 수 있다.
(변형예)
이상, 본 발명자에 의해 이루어진 발명을 실시 형태에 기초하여 구체적으로 설명했지만, 본 발명은 상기 실시 형태에 한정되는 것은 아니며, 그 요지를 일탈하지 않는 범위에서 다양한 변경 가능한 것은 말할 필요도 없다.
예를 들어 상기 실시 형태에서 설명한 전자 장치 EDV1은, 도 8에 도시하는 바와 같이 발진 회로를 구성하는 콘덴서(40)나 다이오드(50)가 출력선(11A)에 접속되어 있다. 그러나, 콘덴서(40)나 다이오드(50)는 회로에 따라서는 접속되어 있지 않아도 된다. 도 13은 도 3에 대한 변형예의 전자 장치를 도시하는 평면도이다.
도 13에 도시하는 전자 장치 EDV2는, 외부 단자(60)용의 접속부(15)와 콘덴서(30)용의 접속부(14) 사이 및 콘덴서(30)의 접속부(14)와 반도체 장치(20)용의 접속부(13) 사이에, 다른 전자 부품이 접속되어 있지 않은 점에서 도 3 내지 도 8에 도시하는 전자 장치 EDV1과 상위하다.
상세하게는, 전자 장치 EDV2가 구비하는 출력선(11A)을 구성하는 배선(12a)은, 접속부(15a)와 접속부(14a) 사이에 다른 전자 부품(외부 단자(60) 및 콘덴서(30) 이외의 전자 부품)이 접속되어 있지 않다. 또한, 전자 장치 EDV2가 구비하는 전원선(11V)을 구성하는 배선(12v)은, 접속부(15v)와 접속부(14v) 사이에 다른 전자 부품(외부 단자(60) 및 콘덴서(30) 이외의 전자 부품)이 접속되어 있지 않다. 이에 의해, 외부 단자(60)와 바이패스 콘덴서인 콘덴서(30) 사이의 배선 경로에 있어서, 출력선(11A)과 전원선(11V) 사이에 다른 전자 부품에 기인하는 위상차가 발생함을 억제할 수 있다.
또한, 전자 장치 EDV2가 구비하는 출력선(11A)을 구성하는 배선(12a)은, 접속부(13a)와 접속부(14a) 사이에 다른 전자 부품(반도체 장치(20) 및 콘덴서(30) 이외의 전자 부품)이 접속되어 있지 않다. 또한, 전자 장치 EDV2가 구비하는 전원선(11V)을 구성하는 배선(12v)은, 접속부(13v)와 접속부(14v) 사이에 다른 전자 부품(반도체 장치(20) 및 콘덴서(30) 이외의 전자 부품)이 접속되어 있지 않다. 이에 의해, 반도체 장치(20)와 바이패스 콘덴서인 콘덴서(30) 사이의 배선 경로에 있어서, 출력선(11A)과 전원선(11V) 사이에 다른 전자 부품에 기인하는 위상차가 발생함을 억제할 수 있다.
또한, 도 3에 도시하는 전자 장치 EDV1의 예에서는, 출력선(11A)과 전원선(11V)을 걸치도록 콘덴서(30)를 탑재한 실시 형태를 설명했다. 그러나, 바이패스 콘덴서를 탑재하는 2개의 배선 경로의 예에는, 다양한 변형예가 있다. 도 14는, 도 3에 대한 다른 변형예의 전자 장치를 도시하는 평면도이다. 또한, 도 14에서는, 전원선(11V), 출력선(11A) 및 기준 전위선(배선 경로, 입력선)(11G)의 각각의 구별을 보기 쉽게 하기 위하여, 평면도이지만, 각 배선 경로에 해칭을 부여하여 나타내고 있다.
도 14에 도시하는 전자 장치 EDV3이 갖는 반도체 장치(20A)는, 단자(22)의 수 및 레이아웃이 도 3에 도시하는 전자 장치 EDV1이 구비하는 반도체 장치(20)와 상위하다. 반도체 장치(20A)는, 전원 전위를 공급하기 위한 단자(22v)를 복수개 구비하고 있다. 또한, 반도체 장치(20A)는, 밀봉체의 한쪽의 측면으로부터 복수의 단자(22v)가 돌출되고, 밀봉체의 반대측의 측면으로부터 다른 복수의 단자(22)가 돌출되는, 소위 SOP(Small Outline Package)의 구조로 되어 있다. 또한, 도 14에 도시하는 전자 장치 EDV3은, 전원선(11V), 출력선(11A) 외에도, 반도체 장치(20A)에 기준 전위 GND(도 1참조)를 공급하는 기준 전위선(11G)을 구비하고 있는 점에서, 도 3에 도시하는 전자 장치 EDV1과 상위하다. 또한, 전자 장치 EDV1은, 출력선(11A)과 기준 전위선(11G) 사이 및 전원선(11V)과 기준 전위선(11G) 사이의 각각에, 콘덴서(30)가 접속되어 있다. 상세하게는, 배선(12a)과 배선(12g1)에 걸쳐 콘덴서(30ag)가 탑재되고, 배선(12v)과 배선(12g2)에 걸쳐 콘덴서(30vg)가 탑재되어 있다.
도 14에 도시하는 예에서는, 기준 전위선(11G)은, 배선(12a)을 따라 연장되는 배선(12g1)과, 배선(12v)을 따라 연장되는 배선(12g2)을 갖고 있다. 배선(12g1)과 배선(12g2)은, 도 14에 도시하는 예에서는, 배선(12g1)과 배선(12)이 전기적으로 접속되어 있다. 단, 변형예로서, 배선(12g1) 및 배선(12g2)이 각각 독립적으로 외부 단자(60) 및 반도체 장치(20)에 접속되어 있어도 된다. 또한, 배선(12g1) 및 배선(12g2) 각각은, 반도체 장치(20)의 단자(22g)가 접속되는 접속부(13g), 콘덴서(30)의 전극(31g)이 접속되는 접속부(14g) 및 외부 단자(60)가 접속되는 접속부(15g)를 갖고 있다. 환언하면, 접속부(13g), 접속부(14g) 및 접속부(15g) 각각은, 배선(12g1) 및 배선(12g2)을 개재하여 서로 전기적으로 접속되어 있다.
전자 장치 EDV3의 경우, 출력선(11A)을 구성하는 배선(12a)과, 기준 전위선(11G)을 구성하는 배선(12g1)이 서로를 따라 연장되도록 배치되어 있다. 또한, 전원선(11V)을 구성하는 배선(12v)과 기준 전위선(11G)을 구성하는 배선(12g2)이 서로를 따라 연장되도록 배치되어 있다. 그리고, 출력선(11A)과 기준 전위선(11G)을 포함하는 페어의 배선 경로 및 전원선(11V)과 기준 전위선(11G)을 포함하는 페어의 배선 경로는, 각각 도 3에 도시하는 전자 장치 EDV1을 사용하여 설명한 출력선(11A)과 전원선(11V)을 포함하는 페어의 배선 경로와 마찬가지의 노이즈 대책이 실시되어 있다.
즉, 배선(12a)은, 접속부(15a)와 접속부(13a) 사이에, 콘덴서(30ag)가 접속되는 접속부(14a)를 구비하고 있다. 또한, 배선(12g1)은 접속부(15g)와 접속부(13g) 사이에, 콘덴서(30ag)가 접속되는 접속부(14g)를 구비하고 있다. 또한, 배선(12a) 중 접속부(13a)와 접속부(14a)의 배선 경로 거리는, 접속부(14a)와 접속부(15a)의 배선 경로 거리 및 접속부(14g)와 접속부(15g)의 배선 경로 거리보다 짧다. 또한, 배선(12g1) 중 접속부(13g)와 접속부(14g)의 배선 경로 거리는, 접속부(14a)와 접속부(15a)의 배선 경로 거리 및 접속부(14g)와 접속부(15g)의 배선 경로 거리보다 짧다.
따라서, 출력선(11A)과 기준 전위선(11G)을 포함하는 페어의 배선 경로에서는, 도 3에 도시하는 전자 장치 EDV1에서 설명한 출력선(11A)과 전원선(11V)을 포함하는 페어의 배선 경로와 마찬가지로, 노이즈 내성을 향상시킬 수 있다.
또한, 도 14에 도시한 바와 같이, 배선(12v)은, 접속부(15v)와 접속부(13v) 사이에, 콘덴서(30vg)가 접속되는 접속부(14v)를 구비하고 있다. 또한, 배선(12g2)은, 접속부(15g)와 접속부(13g) 사이에, 콘덴서(30vg)가 접속되는 접속부(14g)를 구비하고 있다. 또한, 배선(12v) 중 접속부(13v)와 접속부(14v)의 배선 경로 거리는, 접속부(14v)와 접속부(15v)의 배선 경로 거리 및 접속부(14g)와 접속부(15g)의 배선 경로 거리보다 짧다. 또한, 배선(12g2) 중 접속부(13g)와 접속부(14g)의 배선 경로 거리는, 접속부(14v)와 접속부(15v)의 배선 경로 거리 및 접속부(14g)와 접속부(15g)의 배선 경로 거리보다 짧다.
따라서, 전원선(11V)과 기준 전위선(11G)을 포함하는 페어의 배선 경로에서는, 도 3에 도시하는 전자 장치 EDV1에서 설명한 출력선(11A)과 전원선(11V)을 포함하는 페어의 배선 경로와 마찬가지로, 노이즈 내성을 향상시킬 수 있다.
또한, 도 14에 도시한 바와 같이, 반도체 장치(20)가, 복수의 전원 전위용의 단자(22v)를 갖고 있어도 된다. 도 14에 도시하는 예에서는, 배선(12v)은, 반도체 장치(20)와 접속하는 선단 부분에 복수의 접속부(13v)를 갖고 있다. 또한, 도 14에 도시하는 예에서는, 배선(12v)은, 복수의 접속부(13v)와 하나의 접속부(14v) 사이에 분기부(12jc)를 갖고 있다. 배선(12v)과 같이 배선(12)을 도중에 분기하는 경우에는, 접속부(14v)부터 복수의 접속부(13v)까지의 배선 경로 거리가 가능한 한 가까운 값이 되도록 하는 것이 바람직하다. 따라서, 도 14에 도시한 바와 같이, 방향 DR1을 따라 복수의 접속부(13v)가 배열되어 있는 경우에는, 분기부는, 방향 DR1에 있어서, 복수의 접속부(13v) 사이에 배치되어 있는 것이 바람직하다.
단, 전자 장치 EDV3에서는, 상기한 도 3에 도시하는 전자 장치 EDV1과 마찬가지로, 콘덴서(30)가 접속되는 접속부(14)와 반도체 장치(20)가 접속되는 접속부(13)의 배선 경로 거리를 짧게 하고 있다. 이로 인해, 접속부(13)와 접속부(14) 사이에 있어서, 페어가 되는 배선 경로 사이에 배선 경로의 차가 발생해도 위상차가 발생하기 어려운 구조로 되어 있다.
또한, 상기한 전자 장치 EDV1, EDV2 및 전자 장치 EDV3에서는, 외부 단자(60)와 반도체 장치(20)를 접속하는 복수의 배선 각각이 배선 기판(10)의 한쪽의 주면(10t)에 형성되고, 반대측의 주면(10b)(도 4 참조)에는 형성되어 있지 않은 실시 형태에 대하여 설명했다. 그러나, 도 15에 도시하는 전자 장치 EDV4와 같이, 배선(12) 중 일부분이 주면(10t) 이외의 면에 형성되어 있어도 된다. 도 15는, 도 14에 도시하는 전자 장치의 변형예를 도시하는 평면도이다. 또한, 도 16은, 도 15에 도시하는 기준 전위용의 배선 중 배선(12g3)으로서 나타낸 배선을 따른 확대 단면도이다. 또한, 도 15에서는 보기 쉽게 하기 위하여, 배선 기판(10)의 주면(10t) 이외의 면에 형성된 배선(12g3) 및 배선(12g4)은, 이점쇄선으로 모식적으로 도시하고 있다. 그러나, 배선(12g3) 및 배선(12g4)의 폭은, 도 15에 도시하는 배선(12g)의 폭과 동일하다.
전자 장치 EDV4는, 복수의 배선(12) 중 일부분이 배선 기판(10)의 주면(10b)(도 16 참조)에 형성되어 있는 점에서, 도 14에 도시하는 전자 장치 EDV3과 상위하다. 상세하게는, 전자 장치 EDV4가 갖는 회로는, 도 14에 도시하는 전자 장치 EDV4와 동일하다. 그러나, 전자 장치 EDV4는, 반도체 장치(20A)의 레이아웃이 도 14에 도시하는 전자 장치 EDV3과 상위하다. 이에 수반하여 복수의 배선(12)의 레이아웃도 전자 장치 EDV3과 상위하다.
도 15에 도시하는 예에서는, 전원 전위를 공급하는 배선(12v)을 따라 연장되는 배선(12g)의 연장선 상에 복수의 접속부(13v) 중 일부가 설치되어 있다. 이로 인해, 배선(12g)과 접속부(13v)가 접촉하지 않도록, 배선(12g)을 우회시킬 필요가 있다. 여기서, 도 15에 도시한 바와 같이, 평면에서 보아, 반도체 장치(20A)를 우회하도록 배치된 배선(12g3)의 경우, 콘덴서(30vg)와의 접속부(14g)부터 반도체 장치(20A)와의 접속부(13g)까지의 배선 경로 거리가 접속부(14v)부터 접속부(13v)까지의 배선 경로 거리와 비교하여 길어진다. 그래서, 전자 장치 EDV4에서는, 기준 전위선(11G)의 일부분을 주면(10t) 이외의 면(도 16에 도시하는 주면(10b))에 형성하고, 배선 경로 거리의 차를 작게 하고 있다. 즉, 배선(12g4)을 개재하여 콘덴서(30vg)와의 접속부(14g)부터 반도체 장치(20)와의 접속부(13g)까지를 전기적으로 접속하고 있다. 이에 의해, 전원선(11V) 및 기준 전위선(11G)을 포함하는 페어의 배선 경로에 있어서, 콘덴서(30vg)와 반도체 장치(20A) 사이의 배선 경로 거리를 단축할 수 있으므로, 배선 경로 사이의 위상차를 저감시킬 수 있다.
또한, 도 15에 도시하는 예에서는, 출력 전위를 전송하는 배선(12a)의 연장선 상에 복수의 접속부(13v) 중 일부가 설치되어 있다. 이로 인해, 배선(12a)과 접속부(13v)가 접촉하지 않도록, 배선(12a)을 우회시킬 필요가 있다. 여기서, 상기한 바와 같이, 출력선(11A)에 있어서, 접속부(13a)와 접속부(14a)의 배선 경로 거리가 충분히 짧으면, 접속부(14a)와 접속부(15a)의 배선 경로 거리는 길어도 된다. 단, 이 경우, 페어를 구성하는 배선 경로 사이에서 발생하는 위상차를 저감시키기 위하여, 페어를 구성하는 배선(12)이 서로를 따라 연장되도록 배치하는 것이 바람직하다.
그래서, 전자 장치 EDV1의 배선(12a)은, 도 15에 도시하는 바와 같이, 평면에서 보아, 반도체 장치(20A)의 주위를 우회하도록 형성되어 있다. 또한, 출력선(11A)과의 사이에서 페어를 구성하는 기준 전위선(11G)의 일부분(배선(12g3))은, 도 15 및 도 16에 도시하는 바와 같이 배선(12a)과 두께 방향으로 겹쳐져 있다. 환언하면, 배선(12a)과 배선(12g3)은, 도 16에 도시하는 바와 같이 배선 기판(10)의 기재(10B)를 개재하여 병주하고 있다. 이로 인해, 접속부(14a)와 접속부(15a)의 배선 경로 거리는 길어지지만, 페어를 구성하는 출력선(11A)과 기준 전위선(11G) 사이에 발생하는 위상차를 저감시키고 있다.
또한, 도 16에 도시한 바와 같이, 주면(10b)에 형성된 배선(12g)과, 주면(10t)에 형성된 배선(12g3)은, 주면(10t) 및 주면(10b) 중 한쪽부터 다른 쪽까지를 관통하는 관통 구멍에 매립된 도체 패턴인, 스루홀 배선(12TH)을 개재하여 전기적으로 접속되어 있다. 도 15에 도시하는 배선(12g4)은, 단면도를 도시하고 있지 않으나, 도 16에 도시하는 배선(12g3)과 마찬가지로, 스루홀 배선(12TH)을 개재하여 주면(10t)측의 배선(12g)과 전기적으로 접속되어 있다.
또한, 도시는 생략하였지만, 전자 장치 EDV4에 대한 한층 더한 변형예로서, 출력선(11A)의 일부분을 주면(10t) 이외의 면(예를 들어 도 16에 도시하는 주면(10b))에 형성하고, 도 15에 도시하는 배선(12g4)을 따르도록 출력선(11A)용의 배선을 설치해도 된다. 단, 스루홀 배선(12TH)은, 다른 배선(12)과는 구조가 상이하므로, 배선 경로의 도중에 임피던스가 변화하는 임피던스 불연속점이 되기 쉽다. 따라서, 출력선(11A)이나 전원선(11V)은, 반도체 장치(20A) 및 콘덴서(30)가 실장되는 주면(10t)측에서만 배설되는 것이 특히 바람직하다. 환언하면, 도 16에 도시하는 주면(10b)에는, 출력선(11A)을 구성하는 배선(12a) 및 전원선(11V)을 구성하는 배선(12v)이 형성되어 있지 않은 것이 바람직하다.
또한, 도 17에 도시하는 전자 장치 EDV5와 같이, 복수의 노이즈 대책용의 콘덴서(30)가 서로 인접하도록 배치되어 있어도 된다. 도 17은 도 3에 대한 다른 변형예를 도시하는 평면도이다. 전자 장치 EDV5는, 출력선(11A)과 기준 전위선(11G)을 포함하는 페어의 배선 경로에 걸쳐 탑재되는 콘덴서(30ag)와, 및 전원선(11V)과 기준 전위선(11G)을 포함하는 페어의 배선 경로에 걸쳐 탑재되는 콘덴서(30vg)가 서로 인접하도록 배치되어 있다.
이 경우, 도 17에 도시하는 바와 같이, 배선(12g)에 있어서, 콘덴서(30ag)에 접속되는 접속부(14g)와 콘덴서(30vg)에 접속되는 접속부(14g)는 겸용화되어 있다. 환언하면, 배선(12g)이 갖는 접속부(14g)의 일부분에는 콘덴서(30ag)가 탑재되고, 접속부(14g)의 다른 일부분에는 콘덴서(30vg)가 탑재되어 있다. 이 경우, 콘덴서(30ag, 30vg)의 평면 사이즈에 따라서는, 접속부(14g)의 면적을 크게 할 필요가 있다. 이로 인해, 도 17에 도시하는 예에서는, 콘덴서(30)의 전극에 접속되는 접속부(14g)의 폭(도 17에 도시하는 방향 DR2에 있어서의 접속부(14g)의 길이)이, 배선(12g)의 연장부의 폭(방향 DR2에 있어서의 배선(12g)의 연장 부분의 길이)보다도 넓게 되어 있다. 이와 같이, 복수의 콘덴서(30)를 인접하도록 배치하는 경우, 접속부(14g)의 폭이 연장부의 폭보다 넓게 되어 있어도, 콘덴서(30)를 통하지 않고 노이즈가 전반하는 원인은 되기 어렵다. 이로 인해, 전자 장치 EDV5에서는, 접속부(14g)의 폭이 연장부의 폭보다도 넓게 되어 있음으로써, 복수의 콘덴서(30)의 실장 신뢰성을 향상시킬 수 있다.
또한, 전자 장치 EDV5에서는, 복수의 배선(12)의 연장부의 폭을 각각 동일한 폭으로 하고 있지만, 복수의 배선(12) 중 일부(예를 들어 배선(12g))의 연장부의 폭을, 다른 배선(12)의 연장부의 폭보다도 넓게 해도 된다. 이 경우, 복수의 콘덴서(30)를 인접하도록 배치해도, 접속부(14g)의 폭이 배선(12g)의 연장부의 폭보다도 좁아지는 실시 형태로 해도 된다.
단, 배선(12)의 연장부의 폭이 다른 배선(12)의 연장부의 폭보다 넓은 경우, 폭이 넓은 배선(12)의 임피던스는, 다른 배선(12)의 임피던스와 비교하여 작다. 그리고 페어가 되는 배선 경로 사이의 임피던스의 차가 커지면, 위상차가 발생하는 원인이 된다. 따라서, 복수의 배선(12) 중 일부의 배선(12)의 연장부의 폭이 넓은 경우에는, 상대적으로 폭이 넓은 배선(12)의 임피던스를 증가시키는 대책(예를 들어, 배선 경로 거리를 길게 하여 배선 인덕턴스를 크게 하는 등의 대책)을 실시하여, 임피던스값을 접근하도록 하는 것이 바람직하다.
또한, 도 17에 도시하는 전자 장치 EDV5가 갖는 반도체 장치(20B)는, 서로 인접하여 배치되는 복수의 출력용의 단자(22a)를 갖고 있다. 이와 같이, 복수의 단자(22)가 서로 인접하여 배치되어 있는 경우, 배선(12a)의 접속부(13)의 면적을 크게 하여, 하나의 접속부(13a)에 복수의 단자(22a)가 접속되도록 해도 된다. 도 17에 도시하는 예에서는, 배선(12g)의 접속부(13g)부터 접속부(14g)까지의 배선 경로 거리가 짧으므로, 접속부(13a)부터 접속부(14a)까지의 배선 경로 거리와의 차가 커진다. 상기한 바와 같이, 접속부(13a)부터 접속부(14a)까지의 배선 경로 거리가 충분히 짧으면, 페어가 되는 배선 경로 사이의 위상차는 커지기 어렵다. 그러나, 전자 장치 EDV5와 같이, 상대적으로 배선 경로 거리가 긴 출력선(11A)을 구성하는 접속부(13g)의 면적이, 상대적으로 배선 경로 거리가 짧은 기준 전위선(11G)의 접속부(13g)와 비교하여 커지도록 구성함으로써, 출력선(11A)의 임피던스를 저감시킬 수 있다. 이 결과, 출력선(11A)과 기준 전위선(11G) 사이에 발생하는 위상차를 저감시킬 수 있다. 마찬가지로, 전자 장치 EDV5의 경우, 전원선(11V)을 구성하는 접속부(13v)의 면적이 접속부(13g)의 면적보다 크다. 따라서, 전원선(11V)과 기준 전위선(11G) 사이에 발생하는 위상차를 저감시킬 수 있다.
또한, 도 18에 도시하는 전자 장치 EDV6이나 도 19에 도시하는 전자 장치 EDV7이 갖는 반도체 장치(20C)와 같이, 출력 전위용의 복수의 단자(22a)를 갖고, 복수의 단자(22a) 각각으로부터 동일한 전위가 출력되는 경우, 출력선(11A)을 분기시켜도 된다. 도 18 및 도 19는, 도 3에 대한 다른 변형예인 전자 장치를 도시하는 평면도이다.
도 18 및 도 19에 도시하는 예에서는, 출력선(11A)은, 접속부(14a)와 복수의 접속부(13a) 사이에서 분기되어 있다. 도 18에 도시하는 전자 장치 EDV6의 경우, 배선(12g)은 전원선(11V)과 페어를 구성하는 배선 경로 및 출력선(11A)과 페어를 구성하는 배선 경로를 겸하고 있다. 이로 인해, 도 19에 도시하는 전자 장치 EDV7과 비교하여 배선(12)의 전유 면적이 작으므로, 전자 장치 EDV6은 소형화할 수 있다.
한편, 도 19에 도시하는 전자 장치 EDV6은, 출력선(11A)과 페어를 구성하는 배선(12g1)과, 전원선(11V)과 페어를 구성하는 배선(12g2)을 갖고 있다. 이와 같이, 배선(12g1)과 배선(12g2)을 각각 형성함으로써, 배선 레이아웃의 자유도가 향상된다. 또한, 배선(12g1)과 배선(12g2)은, 반도체 장치(20C)와 겹쳐지는 위치에서 서로 전기적으로 접속되어 있다. 이로 인해, 출력용의 배선(12a)에 있어서, 접속부(14a)와 접속부(13a) 사이의 부분을 따라, 기준 전위용의 배선(12g)이 설치되어 있다. 따라서, 전자 장치 EDV7은, 전자 장치 EDV6과 비교하여, 접속부(13a)부터 접속부(14a)까지의 사이에 있어서, 배선 경로 사이의 위상차를 저감시킬 수 있다.
또한, 도 19에 도시하는 바와 같이 전자 장치 EDV7의 배선(12g1)과 배선(12g2)은, 주면(10t) 이외의 면(예를 들어 주면(10t)의 반대측의 주면)에 형성된 배선(12g5)을 개재하여 서로 접속되어 있다. 이와 같이, 배선(12g1)과 배선(12g2)을 전기적으로 접속하면, 기준 전위용의 외부 단자(60)를 겸용화할 수 있다.
또한, 도 20에 도시하는 전자 장치 EDV8이 갖는 반도체 장치(20D)와 같이 복수의 단자(22a) 각각으로부터, 서로 다른 전위가 출력되는 경우에는, 서로 전기적으로 분리되는 출력선(11A1) 및 출력선(11A2)을 갖고 있어도 된다. 도 20은, 도 18에 대한 변형예를 도시하는 평면도이다.
전자 장치 EDV8이 갖는 반도체 장치(20D)는, 복수의 단자(22a)로부터 각각 상이한 전위가 출력된다. 이 경우, 서로 전기적으로 분리된 출력선(11A1) 및 출력선(11A2)을 구비하고 있을 필요가 있다. 또한, 출력선(11A1) 및 출력선(11A2) 각각에, 페어가 되는 배선(12)을 형성한 경우, 배선 밀도가 높아져, 레이아웃 상의 제약이 커진다. 그래서, 전자 장치 EDV8이 갖는 출력선(11A1)과 출력선(11A2) 사이에는, 기준 전위선(11G)이 배치되어 있다. 또한, 출력선(11A1)의 배선(12a1)과 출력선(11A2)의 배선(12a2) 각각은, 기준 전위선(11G)의 배선(12g1)과 서로 따르도록 연장되어 있다.
또한, 전자 장치 EDV8은, 출력선(11A1)과 기준 전위선(11G)을 포함하는 페어의 배선 경로에 걸쳐 탑재되는 콘덴서(30ag1) 및 전원선(11V)과 기준 전위선(11G)을 포함하는 페어의 배선 경로에 걸쳐 탑재되는 콘덴서(30ag2)가 서로 인접하도록 배치되어 있다.
전자 장치 EDV8과 같이, 복수의 출력선(11A1, 11A2)을 구비하는 전자 장치의 경우, 복수의 출력선(11A1, 11A2) 각각과 페어를 구성하는 배선(12g1)을 겸용화함으로써, 배선 밀도의 증대를 억제할 수 있다. 또한, 도 20에 도시하는 예에서는, 배선(12g2)과 배선(12g1)은, 배선(12g5)을 개재하여 전기적으로 접속되어 있다. 이로 인해, 전자 장치 EDV1은, 외부 단자(60)의 증가를 억제할 수 있다.
또한, 상기 실시 형태 및 각 변형예에서는, 콘덴서(30)가 서로를 따라 연장되는 2개의 배선(12)에 걸쳐 탑재되어 있는 실시 형태에 대하여 설명했다. 그러나, 변형예로서, 2개의 배선에 도시하지 않은 인출 배선을 접속하고, 인출 배선의 일부에 접속부(14)를 설치해도 된다. 이 경우, 콘덴서(30)의 외형 사이즈와 상관없이 2개의 배선 사이의 거리를 설정할 수 있다. 단, 상기 실시 형태에서 설명한 바와 같이, 콘덴서(30)를 통하지 않고 전달되는 노이즈를 저감시키는 관점에서는, 접속부(14)는 배선(12)의 연장 방향의 도중에 설치되어 있는 것이 바람직하다. 환언하면, 콘덴서(30)는 2개의 배선에 걸쳐 탑재되어 있는 것이 바람직하다.
또한, 상기한 실시 형태에서는, 콘덴서(30)와 반도체 장치(20)를 접속하는 배선 경로의 배선 경로 거리가, 콘덴서(30)와 외부 단자(60)를 접속하는 배선 경로 거리보다도 짧게 되어 있는 것의 일례로서, 예를 들어 도 9를 사용하여 설명한 바와 같이, 배선 기판(10)이 갖는 배선(12)의 길이를 비교했다. 상세하게는, 도 9에 도시하는 배선(12a)의 접속부(13a)와 접속부(14a) 사이의 배선 경로 거리(11a1), 접속부(15a)와 접속부(14a) 사이의 배선 경로 거리(11a2), 배선(12v)의 접속부(13v)와 접속부(14v) 사이의 배선 경로 거리(11v1) 및 접속부(15v)와 접속부(14v) 사이의 배선 경로 거리(11v2)를 비교했다.
그러나, 상기한 배선 경로 거리에, 도 21에 도시한 바와 같이 반도체 장치(20)의 내부의 배선 경로 및 외부 단자(60)의 내부의 배선 경로를 포함하여 생각할 수 있다. 도 21은, 도 9를 사용하여 설명한 배선 경로의 정의 및 이것과 상이한 배선 경로의 정의를 모식적으로 도시하는 설명도이다. 또한, 도 22는, 도 21에 도시하는 외부 단자에 나타내는 외부 단자 내부의 배선 경로의 일례를 모식적으로 도시하는 확대 단면도이다. 또한, 도 21은, 도 8에 도시한 회로도와 대응하고 있지만, 보기 쉽게 하기 위하여, 도 8에 도시하는 콘덴서(40), 다이오드(50) 및 이들에 접속되는 경로는 도시를 생략하고 있다. 또한, 도 22에는 외부 단자(60) 중 외부 배선(도 1에 도시하는 전선이나 전선의 선단에 설치된 소켓의 콘택트 도체부)이 접속되는 외부 접속부(62)와 그 이외의 부분을 구별하는 경계선을 이점쇄선으로 나타내고 있다.
도 21에 도시하는 예에서는, 콘덴서(30)와 반도체 장치(20)의 반도체 칩(21)의 전극(27)을 전기적으로 접속하는 배선 경로의 배선 경로 거리(11a3) 및 배선 경로 거리(11v3) 각각은, 콘덴서(30)와 외부 단자(60)의 외부 접속부(62)를 전기적으로 접속하는 배선 경로 거리(11a4) 및 배선 경로 거리(11v4) 각각보다도 짧다.
도 21에 도시하는 배선 경로 거리(11a3)에는, 도 9를 사용하여 설명한 배선 경로 거리(11a1) 외에도, 반도체 장치(20)의 내부의 배선 경로 거리(11a5)가 포함된다. 배선 경로 거리(11a5)에는, 도 3에 도시하는 단자(리드 단자)(22a)나, 단자(22a)와 반도체 칩(21)의 전극(27a)(도 21 참조)을 접속하는 도시하지 않은 도전성 부재(예를 들어 와이어 등)가 포함된다.
마찬가지로, 도 21에 도시하는 배선 경로 거리(11v3)에는, 도 9를 사용하여 설명한 배선 경로 거리(11v1) 외에도, 반도체 장치(20)의 내부의 배선 경로 거리(11v5)가 포함된다. 도 5에 도시하는 예에서는, 반도체 칩(21)의 이면에 도 21에 도시하는 전극(27v)이 형성되어 있으므로, 배선 경로 거리(11v5)에는, 도 5에 도시하는 땜납재(26), 다이 패드(24) 및 다이 본드재(25) 등의 도전성 부재가 포함된다.
또한, 도 21에 도시하는 배선 경로 거리(11a4)에는, 도 9를 사용하여 설명한 배선 경로 거리(11a2) 외에도, 외부 단자(60) 내부의 배선 경로 거리(11a6)가 포함된다. 마찬가지로, 도 21에 도시하는 배선 경로 거리(11v4)에는, 도 9를 사용하여 설명한 배선 경로 거리(11v2) 외에도, 외부 단자(60) 내부의 배선 경로 거리(11v6)가 포함된다. 또한, 도 22에 도시한 바와 같이, 배선 경로 거리(11a6)는 전극(61a) 중 접속부(15a)와의 접속 부분부터 외부 접속부(62)에 이르는 부분까지의 거리로 규정된다. 또한, 배선 경로 거리(11v6)는 전극(61a) 중 접속부(15v)와의 접속 부분부터 외부 접속부(62)에 이르는 부분까지의 거리로 규정된다.
도 22에 도시하는 예와 같이, 외부 단자(60)의 일부에 관통 구멍(63)이 형성되어 있는 경우, 관통 구멍(63)의 주변에 외부 배선의 일부(도 1에 도시하는 전선이나 전선의 선단에 설치된 소켓의 콘택트 도체부)가 접촉한다. 예를 들어, 도 1에 도시하는 전선의 선단에 설치된 도시하지 않은 소켓의 콘택트 도체부(도시는 생략)를 외부 단자(60)와 접촉시키는 경우, 관통 구멍(63)의 주위를 덮도록 소켓을 설치하고, 관통 구멍(63)에 도시하지 않은 돌기부(도시는 생략)를 삽입하여 소켓과 외부 단자(60)를 고정한다. 이때, 소켓의 내측에는, 전선에 접속되는 콘택트 도체부(예를 들어 금속판이나 금속막)가 형성되어 있고, 관통 구멍(63)의 주위의 외부 접속부(62)에 있어서, 콘택트 도체부와 외부 단자(60)가 접촉한다. 또한 예를 들어, 전선을 외부 단자(60)에 직접 둘러 감은 경우, 전선의 일부분이 관통 구멍(63)에 삽입되며, 또한 관통 구멍(63)의 주위의 외부 접속부(62)에 전선이 감긴다. 따라서, 도 22에 도시하는 외부 단자(60) 중 외부 접속부(62)부터 접속부(15)까지의 부분은, 전자 장치 EDV1의 외부의 전선과 반도체 장치(20)를 전기적으로 접속하는 배선 경로 중 일부라고 생각할 수 있다.
또한, 상기 실시 형태에서 설명한 기술 사상의 요지를 일탈하지 않는 범위 내에 있어서, 변형예끼리를 조합하여 적용할 수 있다.
기타, 상기 실시 형태에 기재된 내용의 일부를 이하에 기재한다.
10, 10h: 배선 기판
10b: 주면(면, 이면, 하면, 외부 단자 탑재면)
10B: 기재
10SR: 절연막
10t: 주면(면, 표면, 상면, 반도체 디바이스 탑재면)
11A, 11A1, 11A2: 출력선(배선 경로)
11a1, 11a2, 11a3, 11a4, 11a5, 11a6, 11v1, 11v2, 11v3, 11v4, 11v5, 11v6: 배선 경로 거리
11E: 배선 경로
11G: 기준 전위선(배선 경로, 입력선)
11V: 전원선(배선 경로)
12: 배선
12a: 배선
12A: 배선
12a, 12a1, 12e, 12g, 12g1, 12g2, 12g3, 12g4, 12g5, 12v: 배선
12ha, 12hv, 12he: 도체 패턴
12hv: 도체 패턴
12jc: 분기부
12TH: 스루홀 배선
13, 13a, 13e, 13g, 13v: 접속부(디바이스 접속부)
13wa, 13wv, 14wa, 14wv, 17wa1, 17wa2, 17wv1, 17wv2: 폭
14, 14a, 14g, 14v: 접속부(콘덴서 접속부)
15, 15a, 15g, 15v: 접속부(외부 단자 접속부)
16: 접속부(전자 부품 접속부)
17a1, 17a2, 17v1, 17v2: 연장부
20, 20A, 20B, 20C, 20D: 반도체 장치
21: 반도체 칩
22, 22a, 22e, 22g, 22v: 단자(디바이스 단자, 리드 단자)
23: 밀봉체(수지체)
24: 다이 패드
25: 다이 본드재
26: 땜납재
27a, 27v: 전극
30, 30ag, 30ag1, 30ag2, 30vg: 콘덴서(칩 콘덴서)
30C, 30E: 특성 곡선
30CP, 30CPh, 30EP, 30EPh: 피크
31, 31a, 31g, 31v: 전극
32: 본체부
33: 절연층(유전체층)
34: 도체판
40: 콘덴서
41: 전극
50: 다이오드
60: 외부 단자(커넥터)
61a, 61v: 전극(핀)
62: 외부 접속부
COM1: 부품
DR1, DR2: 방향
EDV1, EDV2, EDV3, EDV4, EDV5, EDV6, EDV7, EDV8, Eh1, Eh2: 전자 장치
GND: 기준 전위
HAR1, HAR2, HAR3, HAR4, HAR5: 전선
IJP1: 코일(주입 프로브)
LAM1: 램프
LISN1: 의사 전원 회로망
OUT: 출력 전위(또는 출력 신호)
PWS1, PWS2: 전원
Vcc: 전원 전위

Claims (20)

  1. 제1 배선 및 상기 제1 배선을 따라 연장되는 제2 배선을 구비하는 배선 기판과,
    상기 배선 기판에 탑재되고, 상기 제1 배선 및 상기 제2 배선 각각과 전기적으로 접속되는 반도체 장치와,
    상기 배선 기판에 탑재되고, 상기 제1 배선 및 상기 제2 배선 각각을 개재하여 상기 반도체 장치와 전기적으로 접속되는 콘덴서를 갖고,
    상기 제1 배선은, 제1 외부 단자가 접속되는 제1 외부 단자 접속부, 상기 반도체 장치의 제1 단자가 접속되는 제1 디바이스 접속부 및 상기 콘덴서의 제1 전극이 접속되며, 또한, 상기 제1 디바이스 접속부와 상기 제1 외부 단자 접속부 사이에 위치하는 제1 콘덴서 접속부를 구비하고,
    상기 제2 배선은, 제2 외부 단자가 접속되는 제2 외부 단자 접속부, 상기 반도체 장치의 제2 단자가 접속되는 제2 디바이스 접속부 및 상기 콘덴서의 제2 전극이 접속되며, 또한, 상기 제2 디바이스 접속부와 상기 제2 외부 단자 접속부 사이에 위치하는 제2 콘덴서 접속부를 구비하고,
    상기 제1 배선 중 상기 제1 디바이스 접속부와 상기 제1 콘덴서 접속부 사이의 배선 경로 거리는, 상기 제1 외부 단자 접속부와 상기 제1 콘덴서 접속부 사이의 배선 경로 거리 및 상기 제2 외부 단자 접속부와, 상기 제2 콘덴서 접속부 사이의 배선 경로 거리의 각각보다도 짧고,
    상기 제2 배선 중 상기 제2 디바이스 접속부와 상기 제2 콘덴서 접속부 사이의 배선 경로 거리는, 상기 제1 외부 단자 접속부와 상기 제1 콘덴서 접속부 사이의 배선 경로 거리 및 상기 제2 외부 단자 접속부와, 상기 제2 콘덴서 접속부 사이의 배선 경로 거리의 각각보다도 짧은, 전자 장치.
  2. 제1항에 있어서,
    상기 콘덴서는, 상기 제1 배선과 상기 제2 배선에 걸쳐 탑재되어 있는, 전자 장치.
  3. 제2항에 있어서,
    상기 제1 배선은, 상기 제1 콘덴서 접속부와 상기 제1 외부 단자 접속부 사이에 배치되고, 제1 방향을 따라 연장되는 제1 연장부를 갖고,
    상기 제2 배선은, 상기 제2 콘덴서 접속부와 상기 제2 외부 단자 접속부 사이에 배치되고, 상기 제1 방향을 따라 연장되는 제2 연장부를 갖고,
    상기 제1 콘덴서 접속부의 상기 제1 방향에 직교하는 제2 방향에 있어서의 폭은, 상기 제1 연장부의 상기 제2 방향에 있어서의 폭보다도 좁고,
    상기 제2 콘덴서 접속부의 상기 제2 방향에 있어서의 폭은, 상기 제2 연장부의 상기 제2 방향에 있어서의 폭보다도 좁은, 전자 장치.
  4. 제2항에 있어서,
    상기 콘덴서는, 상기 제1 전극과,
    상기 제1 전극의 반대측에 위치하는 상기 제2 전극과,
    유전체층을 개재하여 적층된 복수의 도체판을 갖고 있는, 전자 장치.
  5. 제3항에 있어서,
    상기 제1 배선은, 상기 제1 콘덴서 접속부와 상기 제1 디바이스 접속부 사이에 배치되고, 제3 방향을 따라 연장되는 제3 연장부를 갖고,
    상기 제2 배선은, 상기 제2 콘덴서 접속부와 상기 제2 디바이스 접속부 사이에 배치되고, 상기 제3 방향을 따라 연장되는 제4 연장부를 갖고,
    상기 제1 콘덴서 접속부의 상기 제3 방향에 직교하는 제4 방향에 있어서의 폭은, 상기 제3 연장부의 상기 제2 방향에 있어서의 폭보다도 좁고,
    상기 제2 콘덴서 접속부의 상기 제4 방향에 있어서의 폭은, 상기 제4 연장부의 상기 제4 방향에 있어서의 폭보다도 좁은, 전자 장치.
  6. 제3항에 있어서,
    상기 제1 콘덴서 접속부의 상기 제1 방향에 직교하는 제2 방향에 있어서의 폭은, 상기 제1 디바이스 접속부의 상기 제2 방향에 있어서의 폭보다도 좁고,
    상기 제2 콘덴서 접속부의 상기 제2 방향에 있어서의 폭은, 상기 제2 디바이스 접속부의 상기 제2 방향에 있어서의 폭보다도 좁은, 전자 장치.
  7. 제1항에 있어서,
    상기 제1 배선에는, 상기 반도체 장치로부터의 출력 전위가 전송되고,
    상기 제2 배선에는, 상기 반도체 장치에 공급되는 제1 전위가 전송되는, 전자 장치.
  8. 제1항에 있어서,
    상기 제1 외부 단자 및 상기 제2 외부 단자의 각각의 표면적은, 상기 반도체 장치의 표면적보다도 큰, 전자 장치.
  9. 제1항에 있어서,
    상기 제1 배선은, 상기 제1 외부 단자 접속부와 상기 제1 콘덴서 접속부 사이에 상기 제1 외부 단자 및 상기 콘덴서 이외의 전자 부품이 접속되지 않고,
    상기 제2 배선은, 상기 제2 외부 단자 접속부와 상기 제2 콘덴서 접속부 사이에 상기 제2 외부 단자 및 상기 콘덴서 이외의 전자 부품이 접속되어 있지 않은, 전자 장치.
  10. 제1항에 있어서,
    상기 제1 배선은, 상기 제1 디바이스 접속부와 상기 제1 콘덴서 접속부 사이에 상기 반도체 장치 및 상기 콘덴서 이외의 전자 부품이 접속되지 않고,
    상기 제2 배선은, 상기 제2 디바이스 접속부와 상기 제2 콘덴서 접속부 사이에 상기 반도체 장치 및 상기 콘덴서 이외의 전자 부품이 접속되어 있지 않은, 전자 장치.
  11. 제1항에 있어서,
    상기 제1 배선에는, 상기 반도체 장치로부터의 출력 전위가 전송되고,
    상기 제2 배선에는, 상기 반도체 장치에 공급되는 기준 전위가 전송되는, 전자 장치.
  12. 제1항에 있어서,
    상기 제1 배선에는, 상기 반도체 장치에 공급되는 제1 전위가 전송되고,
    상기 제2 배선에는, 상기 반도체 장치에 공급되는 제2 전위가 전송되는, 전자 장치.
  13. 제1항에 있어서,
    상기 배선 기판은, 상기 반도체 장치 및 상기 콘덴서가 탑재되는 제1 주면과, 상기 제1 주면의 반대측에 위치하는 제2 주면을 갖고,
    상기 제1 배선 및 상기 제2 배선 각각은, 상기 제1 주면에 형성되며, 또한 상기 제2 주면에는 형성되어 있지 않은, 전자 장치.
  14. 제1항에 있어서,
    상기 배선 기판은, 상기 제2 배선을 따라 연장되는 제3 배선을 구비하고,
    상기 배선 기판에는,
    상기 제1 배선 및 상기 제2 배선 각각을 개재하여 상기 반도체 장치와 전기적으로 접속되는 제1 콘덴서인 상기 콘덴서와,
    상기 제2 배선 및 상기 제3 배선 각각을 개재하여 상기 반도체 장치와 전기적으로 접속되고, 상기 제1 콘덴서와 인접하는 위치에 배치되는 제2 콘덴서
    가 탑재되고,
    상기 제3 배선은, 제3 외부 단자가 접속되는 제3 외부 단자 접속부, 상기 반도체 장치의 제3 단자가 접속되는 제3 디바이스 접속부 및 상기 제2 콘덴서의 제3 전극이 접속되며, 또한, 상기 제3 디바이스 접속부와 상기 제3 외부 단자 접속부 사이에 위치하는 제3 콘덴서 접속부를 구비하고,
    상기 제3 배선은, 상기 제1 콘덴서의 상기 제2 전극 및 상기 제2 콘덴서의 제4 전극이 접속되는 상기 제2 콘덴서 접속부를 구비하고,
    상기 제3 배선 중 상기 제3 디바이스 접속부와 상기 제3 콘덴서 접속부 사이의 배선 경로 거리는, 상기 제1 외부 단자 접속부와 상기 제1 콘덴서 접속부 사이의 배선 경로 거리, 상기 제2 외부 단자 접속부와, 상기 제2 콘덴서 접속부 사이의 배선 경로 거리 및 상기 제3 외부 단자 접속부와, 상기 제3 콘덴서 접속부 사이의 배선 경로 거리의 각각보다도 짧은, 전자 장치.
  15. 제1 배선을 구비하는 제1 배선 경로 및 상기 제1 배선을 따라 연장되는 제2 배선을 구비하는 제2 배선 경로를 갖는 배선 기판과,
    상기 배선 기판에 탑재되고, 상기 제1 배선 경로 및 상기 제2 배선 경로 각각과 전기적으로 접속되는 반도체 장치와,
    상기 배선 기판에 탑재되고, 상기 제1 배선 경로 및 상기 제2 배선 경로 각각을 개재하여 상기 반도체 장치와 전기적으로 접속되는 콘덴서를 갖고,
    상기 제1 배선 경로는, 제1 외부 단자가 접속되는 제1 외부 단자 접속부, 상기 반도체 장치의 제1 단자가 접속되는 제1 디바이스 접속부 및 상기 콘덴서의 제1 전극이 접속되며, 또한, 상기 제1 디바이스 접속부와 상기 제1 외부 단자 접속부 사이에 배치되고, 상기 제1 배선을 개재하여 전기적으로 접속되는 제1 콘덴서 접속부를 구비하고,
    상기 제2 배선 경로는, 제2 외부 단자가 접속되는 제2 외부 단자 접속부, 상기 반도체 장치의 제2 단자가 접속되는 제2 디바이스 접속부 및 상기 콘덴서의 제2 전극이 접속되며, 또한, 상기 제2 디바이스 접속부와 상기 제2 외부 단자 접속부 사이에 배치되고, 상기 제2 배선을 개재하여 전기적으로 접속되는 제2 콘덴서 접속부를 구비하고,
    상기 제1 배선 경로 중 상기 제1 디바이스 접속부와 상기 제1 콘덴서 접속부 사이의 배선 경로 거리는, 상기 제1 외부 단자 접속부와 상기 제1 콘덴서 접속부 사이의 배선 경로 거리 및 상기 제2 외부 단자 접속부와, 상기 제2 콘덴서 접속부 사이의 배선 경로 거리의 각각보다도 짧고,
    상기 제2 배선 경로 중 상기 제2 디바이스 접속부와 상기 제2 콘덴서 접속부 사이의 배선 경로 거리는, 상기 제1 외부 단자 접속부와 상기 제1 콘덴서 접속부 사이의 배선 경로 거리 및 상기 제2 외부 단자 접속부와, 상기 제2 콘덴서 접속부 사이의 배선 경로 거리의 각각보다도 짧은, 전자 장치.
  16. 제15항에 있어서,
    상기 콘덴서는, 상기 제1 배선과 상기 제2 배선에 걸쳐 탑재되어 있는, 전자 장치.
  17. 제16항에 있어서,
    상기 제1 배선 경로는, 상기 제1 콘덴서 접속부와 상기 제1 외부 단자 접속부 사이에 배치되고, 제1 방향을 따라 연장되는 상기 제1 배선을 갖고,
    상기 제2 배선 경로는, 상기 제2 콘덴서 접속부와 상기 제2 외부 단자 접속부 사이에 배치되고, 상기 제1 방향을 따라 연장되는 상기 제2 배선을 갖고,
    상기 제1 콘덴서 접속부의 상기 제1 방향에 직교하는 제2 방향에 있어서의 폭은, 상기 제1 배선의 상기 제2 방향에 있어서의 폭보다도 좁고,
    상기 제2 콘덴서 접속부의 상기 제2 방향에 있어서의 폭은, 상기 제2 배선의 상기 제2 방향에 있어서의 폭보다도 좁은, 전자 장치.
  18. 제17항에 있어서,
    상기 콘덴서는, 상기 제1 전극과,
    상기 제1 전극의 반대측에 위치하는 상기 제2 전극과,
    유전체층을 개재하여 적층된 복수의 도체판을 갖고 있는, 전자 장치.
  19. 제15항에 있어서,
    상기 제1 배선 경로는, 상기 제1 콘덴서 접속부와 상기 제1 디바이스 접속부 사이에 배치되고, 제3 방향을 따라 연장되는 제3 배선을 갖고,
    상기 제2 배선 경로는, 상기 제2 콘덴서 접속부와 상기 제2 디바이스 접속부 사이에 배치되고, 상기 제3 방향을 따라 연장되는 제4 배선을 갖고,
    상기 제1 콘덴서 접속부의 상기 제3 방향에 직교하는 제4 방향에 있어서의 폭은, 상기 제3 배선의 상기 제4 방향에 있어서의 폭보다도 좁고,
    상기 제2 콘덴서 접속부의 상기 제4 방향에 있어서의 폭은, 상기 제4 배선의 상기 제4 방향에 있어서의 폭보다도 좁은, 전자 장치.
  20. 제15항에 있어서,
    상기 배선 기판은, 상기 반도체 장치 및 상기 콘덴서가 탑재되는 제1 주면과, 상기 제1 주면의 반대측에 위치하는 제2 주면을 갖고,
    상기 제1 배선 경로 및 상기 제2 배선 경로를 구성하는 복수의 배선 중 일부는, 상기 제1 주면에 형성되고, 상기 제1 배선 경로 및 상기 제2 배선 경로를 구성하는 복수의 배선 중 다른 일부는, 상기 제2 주면에 형성되어 있는, 전자 장치.
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