CN112333914B - 电子器件 - Google Patents

Abstract

一实施方式的电子器件具有布线基板，上述布线基板具有连接有第一外部端子的第一布线、及连接有第二外部端子且沿着上述第一布线延伸的第二布线。另外，上述电子器件具有搭载于上述布线基板且与上述第一布线及上述第二布线分别电连接的半导体器件。另外，上述电子器件具有搭载于上述布线基板且经由上述第一布线及上述第二布线的各布线而与上述半导体器件电连接的电容器。另外，上述半导体器件与上述电容器的距离比上述第一外部端子及上述第二外部端子各自与上述电容器的距离短。

Description

电子器件

本发明申请是国际申请日为2015年11月30日、国际申请号为PCT/JP2015/083571、进入中国国家阶段的国家申请号为201580084020.4、发明名称为“电子器件”的发明申请的分案申请。

技术领域

本发明涉及例如具有搭载有半导体器件和电容器的布线基板的电子器件。

背景技术

例如，日本特开2013－236360号公报(专利文献1)中记载有将半导体器件的相位同步电路用的电源供给布线和基准电位供给布线耦合来抑制串扰噪声。另外，在耦合的电源供给布线和基准电位供给布线上连接有电容器。

现有技术文献

专利文献

专利文献1：日本特开2013－236360号公报

发明内容

半导体器件被用于各种用途，但从使半导体器件稳定地动作的观点出发，需要降低对半导体器件的动作带来影响的噪声的技术。作为降低对半导体器件的动作带来影响的噪声的方法，考虑在搭载有半导体器件的布线基板上搭载电容器等噪声对策部件的方法，但发现从有效地降低噪声的观点出发仍有改善的余地。

其他课题和新的特征将根据本说明书的记载及附图变得明朗。

一实施方式的电子器件布线基板，该布线基板具有连接有第一外部端子的第一布线、及连接有第二外部端子且沿着上述第一布线延伸的第二布线。另外，上述电子器件具有搭载于上述布线基板且与上述第一布线及上述第二布线分别电连接的半导体器件。另外，上述电子器件具有搭载于上述布线基板且经由上述第一布线及上述第二布线的各布线而与上述半导体器件电连接的电容器。另外，上述半导体器件与上述电容器的距离比上述第一外部端子及上述第二外部端子各自与上述电容器的距离短。

发明效果

根据上述一实施方式，能够提高搭载有半导体器件的电子器件的可靠性。

附图说明

图1是示意性表示通过电子器件控制电子部件的系统的结构例的说明图。

图2是表示试验图1所示的电子器件的耐噪性的试验装置的结构例的说明图。

图3是表示图2所示的电子器件的构造例的俯视图。

图4是图3所示的电子器件的相反侧的面的俯视图。

图5是沿着图3的A－A线的放大剖视图。

图6是沿着图3的B－B线的放大剖视图。

图7是图3所示电容器的放大剖视图。

图8是图3所示的电子器件的等效电路图。

图9是除去了图3所示的半导体器件及电容器的布线基板的俯视图。

图10是将图9所示的电容器用的连接部的周边放大表示的放大俯视图。

图11是表示陶瓷电容器和铝电解电容器的频率与阻抗的特性曲线的说明图。

图12是在图3所示的电子器件中，将作为噪声对策用的电容器而使用了电解电容器的情况、和作为噪声对策用的电容器而使用陶瓷了电容器的情况的特性曲线进行比较的说明图。

图13是表示相对于图3的变形例的电子器件的俯视图。

图14是表示相对于图3的其他变形例的电子器件的俯视图。

图15是表示相对于图14所示的电子器件的变形例的俯视图。

图16是沿着图15所示的基准电位用的布线中的、作为布线12g3而示出的布线的放大剖视图。

图17是表示相对于图3的其他变形例的俯视图。

图18是表示相对于图3的其他变形例的俯视图。

图19是表示相对于图3的其他变形例的俯视图。

图20是表示相对于图18的变形例的俯视图。

图21是示意性表示使用图9说明的布线路径的定义、及与其不同的布线路径的定义的说明图。

图22是示意性表示图21所示的外部端子示出的外部端子内部的布线路径的一例的放大剖视图。

图23是相对于图3的研究例的电子器件的俯视图。

图24是相对于图23的变形例的电子器件的俯视图。

图25是在图23所示的电子器件中，将作为噪声对策用的电容器而使用了电解电容器的情况、和作为噪声对策用的电容器而使用了陶瓷电容器的情况的特性曲线进行比较的说明图。

其中，附图标记说明如下：

10、10h布线基板

10b主面(面、背面、下表面、外部端子搭载面)

10B基材

10SR绝缘膜

10t主面(面、表面、上表面、半导体器件搭载面)

11A、11A1、11A2输出线(布线路径)

11a1、11a2、11a3、11a4、11a5、11a6、11v1、11v2、11v3、11v4、11v5、11v6布线路径距离

11E布线路径

11G基准电位线(布线路径、输入线)

11V电源线(布线路径)

12、布线

12a布线

12A布线

12a、12a1、12e、12g、12g1、12g2、12g3、12g4、12g5、12v布线

12ha、12hv、12he导体图案

12hv导体图案

12jc分支部

12TH通孔布线

13、13a、13e、13g、13v连接部(器件连接部)

13wa、13wv、14wa、14wa、14wv、17wa1、17wa2、17wv1、17wv2宽度

14、14a、14g、14v连接部(电容器连接部)

15、15a、15g、15v连接部(外部端子连接部)

16连接部(电子部件连接部)

17a1、17a2、17v1、17v2延伸部

20、20A、20B、20C、20D半导体器件

21半导体芯片

22、22a、22e22g、22v端子(器件端子、引线端子)

23封固体(树脂体)

24芯片焊盘

25芯片接合材料

26焊料

27a、27v电极

30、30ag、30ag1、30ag2、30vg电容器(片式电容器)

30C、30E特性曲线

30CP、30CPh、30EP、30Eph峰值

31、31a、31g、31v电极

32主体部

33绝缘层(电介质层)

34导体板

40电容器

41电极

50二极管

60外部端子(连接器)

61a、61v电极(引脚)

62外部连接部

COM1部件

DR1、DR2方向

EDV1、EDV2、EDV3、EDV4、EDV5、EDV6、EDV7、EDV8、Eh1、Eh2电子器件

GND基准电位

HAR1、HAR2、HAR3、HAR4、HAR5电线

IJP1线圈(注入探针)

LAM1灯

LISN1模拟电源电路网

OUT输出电位(或输出信号)

PWS1、PWS2电源

Vcc电源电位。

具体实施方式

(本申请的记载形式、基本术语、用法的说明)

在本申请中，关于实施方式的记载，根据需要，为了便于说明而分为多个部分等进行记载，但除了特别明示不是这样的情况以外，这些部分不是相互之间独立分开的，不论记载的前后位置怎样，单一的例子的各部分中一方是另一方的部分详细说明或一部分或全部的变形例等。另外，作为原则，省略对同样部分的重复说明。另外，关于实施方式中的各结构要素，除了特别明示不是这样的情况、理论上限定于该数的情况及从文脉明确不是这样的情况除外，则不是必须的。

同样地在实施方式等的记载，关于材料、组成等，即使提到“由A构成的X”等，除了特别明示并非如此的情况及从文脉明确不是这样的情况以外，不排除包含A以外的要素。例如，若提到成分，是表示“作为主要成分而含有A的X”等的意思。例如，即使提到“硅构件”等，也不限定于纯硅，当然包含SiGe(硅锗)合金或其他以硅为主要成分的多元合金、包含其他添加物等的材料。另外，即使提到镀金、Cu层、镀镍等，除了特别明示不是这样的情况以外，不仅包含纯镀层材料，也包含分别以金、Cu、镍等为主要成分的材料。

而且，在提到特定的数值、数量时，除了特别明示不是这样的情况、理论上限定于该数的情况及从文脉明确不是这样的情况以外，可以是超过该特定数值的数值，也可以是小于该特定数值的数值。

另外，在实施方式的各图中，同一或同样的部分以同一或类似的记号或附图标记来表示，原则上不重复进行说明。

另外，在附图中，在变得复杂的情况或与空隙的区别很明确的情况下，有时即使是截面反而也会省略阴影线等。与此关联地，在从说明等可明确的情况等下，有时即使是平面上封闭的孔也省略背景的轮廓线。而且，存在即使不是截面，但为了明示不是空隙或者为了明示区域的边界，而也赋予阴影线或点图案的情况。

(实施方式)

＜电子器件的使用例＞

首先，使用图1说明本实施方式的电子器件的用途的一例。图1是示意性表示通过本实施方式的电子器件控制电子部件的系统的结构例的说明图。另外，图2是表示试验图1所示的电子器件的耐噪性的试验装置的结构例的说明图。

伴随半导体器件的小型化及高功能化，半导体器件被装入各种电子设备而作为控制用部件来使用。例如若考虑以汽车或带马达的摩托车为例，则用于马达或马达等动力系统的驱动控制、将动力向轮胎传递的各种部件的动作控制、照明或信号灯等光学部件的控制、或者门、窗的动作控制等各种部件的控制。通过利用半导体器件构建控制系统，能够使控制系统高功能化。或者，通过利用半导体器件构建控制系统，能够使控制系统小型化。

如汽车或带马达的摩托车那样在大型的设备中装入控制用的电子器件的情况下，大多数情况下作为控制的对象物的部件与电子器件设有距离。例如，作为控制对象的各部件的驱动电路等优选配置于各部件的附近。另一方面，若考虑操作者的操作性或维护性，则控制电路等控制器部件优选集中配置于设备的一部分。其结果为，控制电路与各部件的距离变长。

如本实施方式，在作为控制的对象物的部件与电子器件设有距离的情况下，需要将部件和电子器件之间以某种方法电连接。例如，在图1所示的控制系统中，将作为控制部件的电子器件EDV1和作为被控制部件的部件COM1经由电线HAR1电连接。另外，将电源PWS1和作为控制部件的电子器件EDV1经由电线HAR2电连接。图1所示的电线HAR1及电线HAR2也可以是将多个布线路径捆扎在一起的集合布线(线束)。

另外，在图1所示的作为被控制部件的部件COM1中，如上述存在各种变形例，但在本实施方式中，作为部件COM1的一例，举出安装于带马达的摩托车上的方向指示器来进行说明。另外，电子器件EDV1所具有的半导体器件具备控制(继电控制)方向指示器的动作(点亮动作、熄灭动作、或闪烁动作)的控制电路。

在图1所示的例子中，电源电位Vc经由电线HAR2(电源线11V)从电源PWS1向电子器件EDV1传送。另外，来自电子器件EDV1的输出电位(或输出信号)OUT经由电线HAR1(输出线11A)从电子器件EDV1朝向部件COM1传送。另外，基准电位GND经由电线HAR3从电源PWS1朝向部件COM1传送。由此，在图1所示的控制系统中，利用电子器件EDV1所具备的控制电路来控制部件COM1的驱动。

如图1所示，在将控制部件和电源PWS1、或者控制部件和被控制部件之间利用电线HAR1或电线HAR2连接的情况下，有时从电线HAR1或电线HAR2施加来的噪声对控制电路的动作特性带来影响。若电线HAR1或电线HAR2的长度长，则对于电线HAR1、HAR2施加电磁波的可能性上升。因此，从提高控制系统的可靠性的观点出发，优选提高具有控制电路的电子器件EDV1的耐噪性。

因从与电子器件EDV1连接的电线施加来的噪声导致的对控制电路的动作特性的影响，能够使用例如图2所示的试验装置进行评价。图2所示的试验装置是进行试验对象品的抗扰试验的试验装置。详细而言，通过图2所示的试验装置进行的试验被称作BCI(BulkCurrent Injection(大电流注入法))试验，是进行通过ISO标准(ISO11452－4)确定的抗扰试验的试验装置。

在图2所示的试验装置中，将作为试验对象品的电子器件EDV1和电源PWS2经由多个电线HAR4、HAR5电连接。另外，在电线HAR4及电线HAR5各自，在电源PWS2和电子器件EDV1之间连接有模拟电源电路网LISN1。另外，电线HAR4及电线HAR5被捆扎，且被插入配置于电子器件EDV1的附近的线圈(注入探针)IJP1。在BCI试验中，通过在线圈IJP1中流通电流而模拟地产生噪声，评价作为试验对象品的电子器件EDV1的耐噪性。

在评价电子器件EDV1的耐噪性的情况下，也可以检测并评价来自电子器件EDV1的输出信号。在本实施方式中，如上所述，图1所示的部件COM1为方向指示器。因此，在图2所示的例子中，在电线HAR4的布线路径中配置灯LAM1，基于灯LAM1的点亮动作评价电子器件EDV1的耐噪性。例如，在线圈IJP1中流通电流时，由于电子器件EDV1受到噪声影响，从而灯LAM1的闪烁速度发生变化。而且，在灯LAM1的闪烁速度超过预先设定的容许范围(阈值)时，能够判定为电子器件EDV1误动作。

＜电子器件＞

接着，对图1及图2所示的电子器件EDV1的结构例进行说明。图3是表示图2所示的电子器件的构造例的俯视图。另外，图4是图3所示的电子器件的相反侧的面的俯视图。另外，图5是沿着图3的A－A线的放大剖视图，图6是沿着图3的B－B线的放大剖视图。另外，图7是图3所示的电容器的放大剖视图。另外，图8是图3所示的电子器件的等效电路图。

此外，如图5及图6所示，在本实施方式中，多个布线12分别形成于主面10t侧，且被绝缘膜10SR覆盖。但是，为了明示表示布线12的平面形状，图3及图4中由虚线表示布线12的轮廓。另外，图8中，作为形成于半导体芯片21的电路的例子，示出具备两个双极晶体管的振荡电路。但是，半导体芯片21所具备的电路有各种变形例。例如，也可以具备振荡电路以外的电路。另外，例如，作为晶体管，也可以使用MOSFET(Metal Oxide Semiconductor FieldEffect Transistor：金属氧化物半导体场效应晶体管)。

如图3及图4所示，本实施方式的电子器件EDV1为在作为基材的布线基板10上搭载有多个部件，且将各部件经由布线12电连接的构造体。如图3所示，电子器件EDV1具有搭载于布线基板10的主面10t的半导体器件20、及电容器30。另外，如图4所示，电子器件EDV1具有搭载于布线基板10的主面10b的电容器40、二极管50及多个外部端子(连接器)60。

布线基板10具有图3所示的主面(面、表面、上表面、半导体器件搭载面)10t、及主面10t的相反侧的主面(面、背面、下表面、外部端子搭载面)10b(参照图4)。在本实施方式的例子中，如图5所示，布线基板10具有由绝缘材料构成的基材10B，基材10B具备主面10t及主面10b。基材10B的主面10t及主面10b分别被绝缘膜(阻焊膜)覆盖。

另外，布线基板10具备多个布线12。如图3所示，多个布线12包含构成向半导体器件20供给电源电位的电源线(布线路径)11V的布线12v。另外，多个布线12包含构成传送从半导体器件20输出的电位(信号)的输出线(布线路径)11A的布线12a。另外，在图3所示的例子中，在与电源线11V及输出线11A不同的布线路径11E上，包含将半导体器件20和振荡电路用的电容器40(参照图4)电连接的布线12e。

此外，在以下的说明中，电源线11V或输出线11A等布线路径分别由一根布线12v、12a构成，将布线12v、12a的一部分看作连接部13、连接部14、或连接部15来进行说明。但是，作为其他表达方式，还能将连接部13、连接部14、连接部15及将这些连接部电连接的布线12分别看作不同的部件。该情况下，能够理解为电源线11V或输出线11A等布线路径分别具有经由多个布线12v、12a连接的、连接部13、连接部14、及连接部15。

另外，在本实施方式中，多个布线12分别形成于布线基板10的主面10t侧。多个布线12分别是例如由铜等金属材料形成的金属图案。如图5所示，多个布线12分别以将搭载于布线基板10的多个部件(例如半导体器件20、电容器30、电容器40、二极管50、及外部端子60等)电连接的方式被图案化成细长的图案。换言之，多个布线12分别具有以将搭载于布线基板10的多个部件电连接的方式延伸的延伸方向和与延伸方向正交的宽度方向，且上述宽度方向的长度比上述延伸方向的长度短。

另外，如图5及图6所示，多个布线12各自的大部分被绝缘膜10SR覆盖。另外，绝缘膜10SR在一部分设置有开口部，布线12的一部分在开口部从绝缘膜10SR露出。另外，在布线12中的、从绝缘膜10SR露出的部分，与图5所示的半导体器件20、电容器30及图6所示的外部端子60的电极部分电连接。

换言之，布线12中的、从绝缘膜10SR露出的部分作为用于将搭载于布线基板10的多个部件(例如半导体器件20、电容器30、电容器40、二极管50、及外部端子60等)电连接的连接部(器件连接部、电容器连接部、外部连接部)起作用。图3所示的多个连接部(器件连接部)13、多个连接部(电容器连接部)14、多个连接部(外部端子连接部)15、及多个连接部(电子部件连接部)16分别与布线12形成为一体。

详细而言，构成输出线11A的布线12a具有连接有半导体器件20的端子22a的连接部13a、连接有电容器30的电极31a的连接部14a、及连接有外部端子60(参照图6)的电极(引脚)61a(参照图4)的连接部15a。换言之，连接部13a、连接部14a及连接部15a分别经由布线12a相互电连接。另外，构成电源线11V的布线12v具有连接有半导体器件20的端子22v(参照图5)的连接部13v(参照图5)、连接有电容器30的电极31v的连接部14v、及连接有外部端子60(参照图6)的电极(引脚)61v(参照图4)的连接部15v。换言之，连接部13v、连接部14v及连接部15v分别经由布线12v相互电连接。

另外，如图3所示，在布线基板10的主面10t上搭载有半导体器件20。半导体器件20具备控制图1所示的部件COM1的控制电路。如上述，在本实施方式的例子中，图1所示的部件COM1为安装于带马达的摩托车上的方向指示器，半导体器件20具备控制方向指示器的动作(点亮动作、熄灭动作、或闪烁动作)的控制电路。另外，半导体器件20为具有将形成有上述控制电路的半导体芯片21(参照图5)、与半导体芯片21电连接的多个端子(器件端子、引线端子)22、及半导体芯片21封固的封固体(树脂体)23的、半导体封装。

半导体器件20经由多个端子22与布线基板10的布线12v、布线12a、及布线12e电连接。详细而言，如图3所示，半导体器件20所具有的多个端子22中的端子(引线端子)22a与布线12a电连接，构成输出线11A的一部分。端子22a经由焊料26与形成于布线基板10的连接部(器件连接部)13a电连接。另外，半导体器件20所具有的多个端子22中的端子22v(参照图5)与布线12v电连接，构成电源线11V的一部分。端子22v经由焊料26与形成于布线基板10的连接部(器件连接部)13v电连接。另外，半导体器件20所具有的多个端子22中的端子(引线端子)22e与布线12e电连接。端子22e经由焊料26与形成于布线基板10的连接部(器件连接部)13e电连接。

此外，在图5所示的例子中，半导体芯片21被搭载于芯片焊盘24上。半导体芯片21经由芯片接合材料25固定于芯片焊盘24。芯片接合材料25例如为焊料、或导电性粘接材料等导电性构件，半导体芯片21与芯片焊盘24电连接。另外，芯片焊盘24经由焊料26与形成于布线基板10的主面10t的连接部13v电连接。即，本实施方式的半导体器件20所具备的芯片焊盘24作为将半导体芯片21和连接部13v电连接的端子22v起作用。

另外，如图3所示，在布线基板10的主面10t上搭载有电容器30。如图8所示，电容器30的一电极与电源线11V连接，另一电极与输出线11A连接。若在电源线11V和输出线11A之间连接电容器30，则能够将流经电源线11V或输出线11A的噪声过滤。将如电容器30那样的并联连接地插入在电源线11V和输出线11A之间而将流经电源线11V或输出线11A的噪声过滤掉的电容器称作旁路电容器。

在图3所示的例子中，连接有电容器30的电极31a的连接部13a配置于布线12a延伸的方向DR1的中途。另外，连接有电容器30的电极31v的连接部13v配置于布线12v延伸的方向DR1的中途。另外，电容器30以使电极31a和电极31v沿着相对于方向DR1交叉的(图3中为正交)方向DR2并排的方式横跨地搭载于布线12a和布线12v。

如图3所示，电容器(片式电容器)30俯视时形成四边形。另外，电容器30具有两个长边(长侧面)和两个短边(短侧面)。另外，电容器30具有相互设于相反侧的端部的电极31a及电极31v。在本实施方式的例子中，两个电极31在电容器30的长边的延伸方向上位于相互为相反侧的端部。另外，电容器30具有夹持于电极31a和电极31v之间的主体部32。例如，如图7所示，主体部32具有隔着绝缘层(电介质层)33层叠的、多个导体板34，多个导体板34分别与电极31a及电极31v中的一方连接。电极31a及电极31v作为用于将形成于相对配置的多个导体板间的电容取出到外部的外部电极端子起作用。

图7所示的构造的电容器30大多数使用陶瓷制的绝缘层33，被称作陶瓷电容器。另外，如图7所示，电容器30为能够安装于布线基板10的表面上的、表面安装型的电子部件。表面安装型的电子部件也被称作芯片部件(电容器30的情况下为片式电容器)。

另一方面，图4及图5所示的电容器40为如下的电容器：通过对未图示的导体板实施化学处理，由此在电极的表面形成氧化膜等绝缘膜(或半导体膜)，且将该绝缘膜作为电介质来利用。电容器40通过层叠实施了表面处理的导体板而得到规定的容量，但以填埋所层叠的导体板的间隙的方式填充电解液。因此，电容器40的构造的电容器被称作电解电容器。在电解电容器的情况下，具有棒状的(引脚类型的)电极41(参照图4)。本实施方式中，将电容器40的电极41插入于布线基板10的贯通孔，将所插入的部分用焊料固定。在插入有电极41的部分设置有连接部16(参照图3)，连接部16和电极41经由焊料电连接。

作为陶瓷电容器的电容器30与作为电解电容器的电容器40相比，体积及安装面积小。另外，电容器30的容量比电容器40的容量小。例如，电容器30的容量为0.1μF～10μF左右。另一方面，电容器40的容量为22μF～100μF左右。

此外，上述中，说明了电容器30的构造的一例，但电容器30的构造或容量有各种变形例。

另外，如图4所示，在布线基板10的主面10b上搭载有多个外部端子60。外部端子60为电子器件EDV1的外部接口用的端子，为用于将电子器件的多个布线12和图1所示的电线HAR1、HAR2电连接的连接器。外部端子60考虑与图1所示的电线HAR1、HAR2的连接性而成为尺寸大的部件。例如，在本实施方式中，外部端子60的表面积比图3所示的电容器30的表面积、及半导体器件20的表面积大。详情后述，如本实施方式，在将表面积大的外部端子60插入图1所示的电源线11V及输出线11A的中途的情况下，需要考虑外部端子60自身的噪声影响。

另外，如图4所示，在布线基板10的主面10b上搭载有电容器40、二极管50等电子部件。在本实施方式的例子中，如图8所示，电容器40的一个电极与输出线11A连接，另一个电极与不同于电源线11V及输出线11A的布线路径11E连接。在图8所示的例子中，布线路径11E与半导体芯片21所具备的晶体管的输入端子(基极端子或栅极端子)连接。图8所示的电路作为交替重复从输出线11A供给有输出电位的状态(接通状态)和未被供给输出电位的状态(断开状态)的振荡电路而动作。如图1所示，输出线11A与作为负载侧的部件COM1连接，向部件COM1供给的电位进行接通断开动作。如上述，在本实施方式的例子中，部件COM1是方向指示器，因此，通过输出电位进行接通断开动作，方向指示器进行闪烁动作。闪烁动作的间隔根据图8所示的电容器40的电容值、及振荡电路中包含的电阻值的值来决定。

另外，在本实施方式的例子中，如图8所示，二极管50的阳极电极与输出线11A连接，阴极电极与电源线11V连接。二极管50具有棒状的(引脚类型的)电极51(参照图4)。在本实施方式中，将二极管50的电极51插入布线基板10的贯通孔，将插入的部分用焊料固定。在插入了电极51的部分设置有连接部16(参照图3)，连接部16和电极51经由焊料电连接。此外，电容器40或二极管50等电子部件是根据电子器件EDV1的规格来搭载的部件，也可以根据电子器件EDV1的电路而不搭载。

＜噪声和布局的关系＞

接着，一边参照对本实施方式的电子器件的研究例一边详细说明对电子器件所具有的半导体器件的噪声影响与布线基板上的布局的关系。图23是相对于图3的研究例的电子器件的俯视图。另外，图24是相对于图23的变形例的电子器件的俯视图。另外，图9是除去了图3所示的半导体器件及电容器的布线基板的俯视图。另外，图10是将图9所示的电容器用的连接部的周边放大示出的放大俯视图。

此外，图23及图24中用虚线表示导体图案12ha、12hv、12he、及外部端子60的轮廓。另外，图23及图24中，使用电路记号对配置于布线基板10的背面的电容器40及二极管50的布局的例子进行示意性说明。另外，图9中，对于布线路径距离11a1、11a2、11v1、及布线路径距离11v2标注双箭头示意性示出。另外，图10中，除图9所示的多个布线12中的、布线12a及布线12v以外省略图示。

如本实施方式，为了提高搭载有具备控制电路的半导体器件的电子器件的可靠性，需要提高形成于半导体器件的控制电路的动作可靠性。因此，需要构成为提高半导体器件的耐噪性，控制电路稳定地动作。

另外，从提高电子器件的通用性的观点出发，在较宽范围的频带，优选可抑制噪声的传送的噪声对策。为了提高电路的耐噪性，首先，在作为提高耐噪性的对象即频带中的、噪声的传播量增大的频带，将降低电路的阻抗值这样的旁路电容器连接于成为噪声对策的对象的布线路径的方法是有效的。通过在成为噪声对策的对象的两条布线路径之间连接电容器，能够在与电容器的静电电容的值对应的频带降低电路的阻抗。

例如，在图3所示的例子的情况下，作为对电路的噪声传播带来大的影响的部件，可举出半导体器件20。在接近半导体器件20的反共振频率的频带，电路的阻抗值急剧增大，噪声容易传播(换言之，耐噪性降低)。在考虑将某部件(上述例子的情况下为半导体器件20)作为电阻成分R、电容成分C、及电感成分L的并联共振电路考虑时的共振频率的值为f₀，反共振频率通过f₀＝1/2π(LC)^1/2的式子求得。在并联共振电路中，在共振频率下，流通的电流相互抵消，若从共振电路的外部来看，则电流值成为最小，因此，使看起来的阻抗最大化。

因此，若将具有在半导体器件20的反共振频率附近降低阻抗的电气特性的旁路电容器插入图8所示的电源线11V和输出线11A之间，则能够降低电源线11V或输出线11A传播的、因半导体器件20引起的噪声的量。但是，根据本申请发明人的研究发现，通过布线及旁路电容器的布局无法得到规定频带下的阻抗的降低效果。此后，详细说明该研究结果。

另外，如图1所示，在电子器件EDV1上连接电线的情况下，需要考虑来自电线侧(换言之为图4所示的外部端子60侧)的噪声向半导体器件20传播的影响。另外，如图6所示，在搭载表面积大的外部端子60(参照图6)的情况下，需要考虑外部端子60自身的噪声影响。因此，为了提高本实施方式的电路的耐噪性，需要在接近半导体器件20的反共振频率的频带、及接近外部端子60(在连接了电线的情况下也考虑电线的影响)的反共振频率的频带下降低阻抗。

因此，作为主要的噪声源存在多个的情况下的噪声对策方法，本申请发明人对将具有不同的频率特性的多个旁路电容器与电路连接，提高与多个噪声源的反共振频率分别接近的频带的耐噪性的方法进行了研究。该情况下，若多个噪声源的反共振频率的差很大，则能够连接与多种反共振频率分别对应的旁路电容器。另外，在进行低频率下的噪声过滤的情况下，也可以在电路中插入噪声过滤用的电感器。

此外，如本实施方式，在将多个布线以沿着彼此延伸的方式并行的情况下，在相邻的布线间产生电容耦合。因此，对将并行的成对布线之间产生的电容作为旁路电容器来利用的技术进行了研究。但是，例如，在将布线宽度设为0.2mm、将布线间距离设为0.1mm，并考虑无视并行的两个布线以外的影响的情况下，即使在并行延伸距离(两个布线沿着彼此延伸的距离)设为30mm的情况下，也为0.8pF(皮可法拉)左右的电容值。就该程度的电容值而言，难以得到作为噪声过滤用的旁路电容器的效果。因此，在设置噪声过滤用的旁路电容器的情况下，优选使用陶瓷电容器或电解电容器等、得到0.001μF以上的容量的电容器。

另外，若噪声对策用的电子部件的数量增加，则需要用于将电子部件搭载于布线基板上的空间。因此，本申请发明人对减少噪声对策部件的数量进行了研究。该研究的结果得知，例如图3所示的本实施方式的电子器件EDV1那样，通过改善布线基板10上的、旁路电容器(电容器30)和布线12v、12a的布局，能够通过电容器30的阻抗降低效果降低因半导体器件20导致的噪声的传播、及起因于外部端子60(参照图4)的噪声的传播。

以下，参照图23所示的研究例的电子器件Eh1和图3所示的本实施方式的电子器件EDV1进行说明。此外，在以下的说明中，关于电子器件Eh1，以与图3所示的电子器件EDV1的不同点为中心进行说明。因此，关于电子器件Eh1，以下说明的部分以外的部分与上述的电子器件EDV1的说明相同。

图23所示的电子器件Eh1与图3所示的电子器件EDV1的不同之处是形成于布线基板10h的电源线11V、输出线11A及布线路径11E的图案的形状、及搭载于布线基板10h的电子部件的位置关系。

在电子器件Eh1中，构成电源线11V的导体图案12hv、及构成输出线11A的导体图案12ha分别成为大面积的导体图案。布线基板10h的主面10t的大部分(至少为一半以上，在图23所示的例子中为2/3以上)由导体图案12hv或导体图案12ha覆盖。

另外，在图3所示的电子器件EDV1的情况下，沿着布线12v及布线12a各自的延伸方向依次连接有外部端子60(参照图4)、电容器30、及半导体器件20。另一方面，在图23所示的电子器件Eh1的情况下，虽没有像电子器件EDV1那样明确的连接顺序，但作为部件的配置，在电容器30和外部端子60之间配置有半导体器件20。此外，在电子器件Eh1的情况下，作为电路的连接关系，也与图8所示的电子器件EDV1的电路图同样地示出。

在电子器件Eh1的情况下，通过增大导体图案12hv及导体图案12ha的面积，能够降低电源线11V及输出线11A的电阻值。但是，针对电子器件Eh1进行了图2所示的耐噪性的试验的结果得知，在一部分的频带中，控制电路产生误动作。

在上述试验中，作为控制电路产生误动作的理由，考虑以下的理由。即，在如电子器件Eh1那样在半导体器件20和外部端子60之间未设置电容器30的情况下，不经由电容器30而使得噪声被传递，因此，认为无法获得电容器30带来的噪声降低的效果。

接着，如图24所示，对在半导体器件20和外部端子60之间配置有电容器30的电子器件Eh2进行了噪声传播量的降低效果的评价。图24所示的电子器件Eh2在电容器30的配置不同这一点、及将外部端子60搭载于布线上这一点上与图23所示的电子器件Eh1不同。除上述不同点以外与图23所示的电子器件Eh1相同，因此，省略重复的说明。

噪声传播量的降低效果除使用图2所说明的试验方法之外，还能够使用频率和电路的阻抗的关系图进行评价。即，若存在阻抗局部升高的频率，则意味着在该频带容易传播噪声。另外，在频率和阻抗的关系图中，认为若反共振频率附近的阻抗的峰值减小，则能够提高耐噪性。

在图24所示的电子器件Eh2的情况下，与图23所示的电子器件Eh1可知，在频率和阻抗的关系图中，虽然只有一点，但是还是能够降低阻抗的峰值的。可以认为这是因为，通过在半导体器件20和外部端子60之间配置电容器30，能够降低不介由电容器而被传播的噪声的量。因此，若减少绕过电容器30将外部端子60和半导体器件20电连接的路径，则能够使由电容器30带来的阻抗的降低效果增加。

另外，根据本申请发明人的研究发现，对于图24所示的电子器件Eh2而言，存在进一步提高耐噪性的余地。本申请发明人着眼于插入有旁路电容器的两个布线路径间的相位差。例如，在图24所示的电子器件Eh2的情况下，从与外部端子60连接的连接部15至与电容器30连接的连接部14的路径比电源线11V及输出线11A各自的布线路径距离短，因此，能够抑制外部端子60和电容器30之间产生相位差。但是，在电容器30和半导体器件20之间，导体图案12hv、12ha的图案宽度粗，传送路径不稳定，因此，在电源线11V和输出线11A之间容易产生相位差。其结果为，在半导体器件20中容易传播因电源线11V和输出线11A的相位差引起的噪声，成为作为电子器件Eh2整体的耐噪性降低的原因。

另一方面，如图3所示，在本实施方式的电子器件EDV1中，将构成电源线11V的布线12v和构成输出线11A的布线12a以使它们沿着彼此延伸的方式配置。此外，如图3所示，在和与外部端子60(参照图4)连接的连接部15重叠的部分，布线12v和布线12a向互不相同的方向延伸。但是，在将电容器30与半导体器件20连接的连接部14和连接部13之间，布线12v和布线12a沿着彼此延伸。另外，在将外部端子60与电容器30连接的连接部14和连接部15之间的大部分，布线12v和布线12a沿着彼此延伸。详细而言，在连接部14和连接部15(至连接部14的布线路径距离最近的连接部15)之间的区域，在布线12v和布线12a的布线路径中的一半以上，布线12v和布线12a沿着彼此延伸。

这样，若将布线12v和布线12a以使它们沿着彼此延伸的方式配置，则能够抑制在电源线11V和输出线11A之间产生相位差。其结果为，在电子器件EDV1中能够提高耐噪性。

另外，从抑制噪声在半导体器件20中传播的观点出发，抑制在电容器30和半导体器件20之间产生相位差特别重要。因此，优选电容器30和半导体器件20的布线路径距离尽可能地短。另一方面，在电容器30和外部端子60(参照图4)的布线路径距离变长的情况下，在电容器30和外部端子60之间可能产生相位差。但是，即使在电容器30和外部端子60之间产生了相位差的情况下，若因该相位差引起的噪声不那么大，则可通过电容器30过滤该噪声成分。因此，能够抑制因相位差引起的噪声在半导体器件20中传播。即，缩短电容器30和外部端子60之间的布线路径距离与缩短电容器30和半导体器件20的布线路径距离相比，优先级低。

另外，详情后述，在本实施方式的电子器件EDV1中，通过调整电容器30和外部端子60之间的布线路径距离，使半导体器件20侧的反共振频率的值与外部端子60侧的反共振频率的值接近，并利用一个电容器30降低在双方的反共振频率附近的阻抗。

因此，在本实施方式中，将图3所示的电容器30和半导体器件20连接的布线路径的布线路径距离比将电容器30和外部端子60连接的布线路径距离短。详细而言，图9所示的布线12a中、连接部13a和连接部14a之间的布线路径距离11a1比连接部15a和连接部14a之间的布线路径距离11a2、及布线12v的连接部15v和连接部14v之间的布线路径距离11v2的各距离短。另外，图9所示的布线12a中、连接部13v和连接部14v之间的布线路径距离11v1比连接部15v和连接部14v之间的布线路径距离11v2、及布线12a的连接部15a和连接部14a之间的布线路径距离11a2的各距离短。

此外，如图9所示，各连接部间的布线路径距离被定义为连结各连接部的中心的路径距离。另外，如图9所示，在存在多个连接部15a的情况下，从多个连接部15a中的到连接部14a为止的布线路径距离最短的连接部15a至该连接部14a为止的路径距离被定义为布线路径距离11a2。同样地，在存在多个连接部15v的情况下，从多个连接部15v中的到连接部14v为止的布线路径距离最短的连接部15v至该连接部14v为止的路径距离被定义为布线路径距离11v2。

如本实施方式，若缩短将图3所示的电容器30和半导体器件20连接的布线12的布线路径距离，则能够抑制在电容器30和半导体器件20之间于布线12a和布线12v之间产生相位差。例如，从不易产生相位差的观点出发，优选使各布线路径的阻抗一致，因此，特别优选使图9所示的布线路径距离11a1和布线路径距离11v1相等。但是，连接部13a、13v的位置及形状根据半导体器件20(参照图3)的端子22(参照图3及图5)的构造而决定。因此，如图9所示，也有布线路径距离11a1和布线路径距离11v1不相等的情况。但是，根据本实施方式，因为布线路径距离11a1和布线路径距离11v1各自很短，所以不易产生大的相位差。因此，根据本实施方式，能够抑制因将图3所示的电容器30和半导体器件20连接的布线路径产生的相位差引起的耐噪性的降低。

另外，根据本申请发明人的研究发现，通过固定图9所示的布线路径距离11a1、11v1，调节布线路径距离11a2、11v2的长度，使图3所示的半导体器件20侧及图4所示的外部端子60侧的反共振频率接近，由此减少噪声对策用的电容器30的数量。

如上述，在半导体器件20侧及外部端子60侧这两侧存在噪声影响大的部件的情况下，需要对多个反共振频率分别实施噪声对策。另外，若多个反共振频率各自的值成为接近的值，则因彼此的影响而导致电路的阻抗值在反共振频率的附近进一步增大。因此，为了提高存在多个反共振频率的电路的耐噪性，考虑使多个反共振频率的值成为有差异的值，并连接具备与多个反共振频率分别对应的阻抗降低特性(换言之为电容值)的旁路电容器的方法。

但是，根据本申请发明人的研究发明，如本实施方式，若减少绕过电容器30将外部端子60和半导体器件20电连接的路径，则即使在多个反共振频率的值接近的情况下，也能够通过电容器30降低阻抗。即，在本实施方式的电子器件EDV1中，利用一个电容器30抑制半导体器件20侧的反共振频率的阻抗的增加和外部端子60侧的反共振频率的阻抗的增加。例如，在本实施方式的情况下，图3所示的半导体器件20侧的反共振频率为265MHz(兆赫)左右。此时，若调整图9所示的布线路径距离11a2及布线路径距离11v2的长度，则布线12a、12v的电感发生变化，因此，能够调整外部端子60侧的反共振频率的值。

这样，若能够降低噪声对策用的电子部件(电容器30)的数量，则能够减小电子部件的安装面积，因此，能够降低布线基板10的平面尺寸。或者，因为布线基板10所具备的多个布线12的布局的自由度增加，所以容易调整布线路径距离11a1、11a2、11v1、及布线路径距离11v2的关系。换言之，容易调整多个反共振频率的值。另外，由于电子部件的数量减少，从而电子器件EDV1的组装变得容易，因此，制造效率提高。另外，由于电子部件的数量减少，从而能够防止一部分部件的故障所致的电路的可靠性降低。

另外，在本实施方式中，图3所示的布线12中的、与电容器30的电极31连接的连接部14的宽度比布线12的延伸部的宽度窄。详细而言，能够如下表现。

如图10所示，构成输出线11A的布线12a具有配置于连接部14a和连接部15a(参照图9)之间且沿着方向DR1延伸的延伸部17a1。另外，构成电源线11V的布线12v具有配置于连接部14v和连接部15v(参照图9)之间且沿着方向DR1延伸的延伸部17v1。在此，与连接部14a的方向DR1正交的方向DR2上的宽度14wa比延伸部17a1的方向DR2上宽度17wa1窄。另外，连接部14v的方向DR1上的宽度14wv比延伸部17v1的方向DR2上的宽度17wv1窄。

从降低电源线11V或输出线11A的阻抗的观点出发，布线12v或布线12a的宽度最好具有一定程度的宽度。另外，即使考虑布线图案的加工精度，也是具有一定程度的宽度的图案易于图案化。另一方面，从降低不经由图3所示的电容器30(换言之不通过电容器30过滤)而传播的噪声的量的观点出发，优选尽可能减少绕过电容器30和布线12之间的连接部分的路径。

因此，在本实施方式中，如图10所示，通过局部缩小连接部14a的宽度14wa、及连接部14v的宽度14wv的各宽度，减小绕过电容器30(参照图3)和布线12的连接部分的路径。另外，通过加宽布线12a中、布线路径距离长的延伸部17a1的宽度17wa1，能够降低输出线11A的阻抗。同样地，通过加宽布线12v中、布线路径距离长的延伸部17v1的宽度17wv1，能够降低电源线11V的阻抗。

另外，在图10所示的例子中，连接部14的宽度比连接部14和连接部13之间的延伸部的宽度窄。详细而言，如图10所示，构成输出线11A的布线12a具有配置于连接部14a和连接部13a之间且沿着方向DR1延伸的延伸部17a2。另外，构成电源线11V的布线12v具有配置于连接部14v和连接部13v之间且沿着方向DR1延伸的延伸部17v2。在此，连接部14a的方向DR2上的宽度14wa比延伸部17a2的方向DR2上的宽度17wa2窄。另外，连接部14v的方向DR1上的宽度14wv比延伸部17v2的方向DR2上的宽度17wv2窄。

这样，通过使延伸部17a2的宽度17wa2比连接部14a的宽度14wa宽，且使延伸部17v2的宽度17wv2比连接部14v的宽度14wv宽，能够降低连接图3所示半导体器件20和电容器30的布线路径的阻抗。

另外，在本实施方式中，布线12a的连接部14a的宽度14wa比布线12v的延伸部17v1的宽度17wv1及延伸部17v2的宽度17wv2窄。另外，布线12v的连接部14v的宽度14wv比布线12a的延伸部17a1的宽度17wa1及延伸部17a2的宽度17wa2窄。

另外，如图10所示，布线12a的连接部14a的宽度14wa比与半导体器件20(参照图3)的端子22a(参照图3)连接的连接部13a的方向DR2上的宽度13wa窄。若连接部14a的宽度14wa非常窄，则即使加宽连接部13a的宽度13wa，也不能产生噪声成分绕过电容器30(参照图3)的布线路径。另外，通过加宽连接部13a的宽度13wa，能够提高图3所示的端子22a的安装可靠性。

同样地，布线12v的连接部14v的宽度14wv比与半导体器件20(参照图5)的端子22v(参照图5)连接的连接部13v的方向DR2上的宽度13wv(参照图9)窄。连接部13v除作为向图5所示的半导体器件20供给电源电位的路径起作用之外，还作为固定半导体器件的固定部起作用。因此，由于通过加宽连接部13v的宽度13wv，使连接部13v的面积增大，所以半导体器件20的安装可靠性提高。

此外，省略图示，作为相对于本实施方式的变形例，图10所示的宽度14wa也可以与宽度17wa1或宽度17wa2相同，或者比宽度17wa1或宽度17wa2宽。另外，图10所示的宽度14wv也可以与宽度17wv1或宽度17wv2相同、或者比宽度17wv1或宽度17wv2宽。例如，因图3所示的电容器30的电极31的安装面的尺寸不同，即使尽可能减小宽度14wa、14wv，也有与宽度17wa1、17wa2、17wv1、17wv2为同程度的情况。

接着，使用频率和阻抗的关系图，说明提高耐噪性的效果。图11是表示陶瓷电容器和铝电解电容器的频率和阻抗的特性曲线的说明图。另外，图12是在图3所示的电子器件中，将作为噪声对策用的电容器而使用了电解电容器的情况、和作为噪声对策用的电容器而使用了陶瓷电容器的情况的特性曲线进行比较的说明图。另外，图25是在图23所示的电子器件中，将作为噪声对策用的电容器而使用了电解电容器的情况、和作为噪声对策用的电容器而使用了陶瓷电容器的情况的特性曲线进行比较的说明图。

此外，图11、图12、及图25分别是在横轴以对数刻度表示频率、在纵轴以对数刻度表示阻抗的图表。另外，图11中，作为一例，由实线表示33μF(微法)的陶瓷电容器的特性曲线30C，由虚线表示33μF的铝电解电容器的特性曲线30E。同样，图12及图25中，也由实线表示作为旁路电容器使用了陶瓷电容器的特性曲线，由虚线表示作为旁路电容器使用了电解电容器的特性曲线。

在本实施方式中，如图3所示，作为噪声对策用的旁路电容器，而使用陶瓷电容器。在陶瓷电容器的情况下，例如，与相同容量的电解电容器相比，能够减小等效串联电阻(ESR)或寄生电感(ESL)的值。因此，在频率高的区域，特别是陶瓷电容器的阻抗降低效果高。例如，在图11所示的例子中，在10kHz(千赫)左右以上的频带，特性曲线30C与特性曲线30E相比，阻抗变得更小。即，可知在比10kHz大的频带，陶瓷电容器与电解电容器相比更容易降低耐噪性。

此外，在图11所示的例子中，作为一例，示出33μF的电容器的特性曲线，但若电容值相等，则即使是其他电容值，陶瓷电容器和电解电容器的特性曲线的关系也与图11所示的例子相同。即，在超过10kHz的频带，陶瓷电容器与电解电容器相比，容易降低耐噪性。

另外，如图25所示，在图23所示的电子器件Eh1所具有的电容器30的位置连接噪声对策用的旁路电容器的情况下，陶瓷电容器与电解电容器对阻抗的降低效果不会有很大的差异。另一方面，如图12所示，在图3所示的电子器件EDV1具有的电容器30的位置连接噪声对策用的旁路电容器的情况下，与电解电容器相比，陶瓷电容器能够大幅降低阻抗。例如，在图12所示的例子中，特性曲线30C中的阻抗值的峰值30CP相对于特性曲线30E中的阻抗值的峰值30EP，为一半以下。另外，特性曲线30C在峰值30CP以外的频带与特性曲线30EP相比，阻抗值也降低。

通过比较图25和图12，如本实施方式那样，可知在以容易过滤噪声的构造连接电容器30(参照图3)的情况下，特别是使用陶瓷电容器时是有效的。

另外，图12所示的峰值30CP的阻抗与图25所示的峰值30CPh或峰值30Eph相比，为1/10以下(例如峰值30CP为峰值30CPh的7％左右)。另外，图12所示的峰值30EP的阻抗与图25所示的峰值30CPh或峰值30Eph相比，为1/5以下(例如峰值30EP为峰值30CPh的17％左右)。这样，根据本实施方式，能够在反共振频率的附近降低成为峰值的阻抗的值，因此，能够提高电子器件的耐噪性。

(变形例)

以上，基于实施方式具体说明由本发明人提出的发明，但本发明不限于上述实施方式，在不脱离其宗旨的范围内当然可以进行各种变更。

例如，上述实施方式中说明的电子器件EDV1如图8所示，将构成振荡电路的电容器40或二极管50与输出线11A连接。但是，电容器40或二极管50也可以不通过电路进行连接。图13是表示相对于图3的变形例的电子器件的俯视图。

图13所示的电子器件EDV2在于外部端子60用的连接部15和电容器30用的连接部14之间、及电容器30的连接部14和半导体器件20用的连接部13之间未连接其他电子部件这一点上，与图3～图8所示的电子器件EDV1不同。

详细而言，电子器件EDV2具备的构成输出线11A的布线12a在连接部15a和连接部14a之间未连接有其他电子部件(外部端子60及电容器30以外的电子部件)。另外，电子器件EDV2具备的构成电源线11V的布线12v在连接部15v和连接部14v之间未连接有其他电子部件(外部端子60及电容器30以外的电子部件)。由此，能够抑制在外部端子60和作为旁路电容器的电容器30之间的布线路径上，在输出线11A和电源线11V之间产生因其他电子部件引起的相位差。

另外，电子器件EDV2具备的构成输出线11A的布线12a在连接部13a和连接部14a之间未连接其他电子部件(半导体器件20及电容器30以外的电子部件)。另外，电子器件EDV2具备的构成电源线11V的布线12v在连接部13v和连接部14v之间未连接其他电子部件(半导体器件20及电容器30以外的电子部件)。由此，能够抑制在半导体器件20和作为旁路电容器的电容器30之间的布线路径上，在输出线11A和电源线11V之间产生因其他电子部件引起的相位差。

另外，在图3所示的电子器件EDV1的例子中，对以横跨输出线11A和电源线11V的方式搭载电容器30的实施方式进行了说明。但是，搭载旁路电容器的两个布线路径的例子存在各种变形例。图14是表示相对于图3的其他变形例的电子器件的俯视图。此外，图14中，为了易于观察电源线11V、输出线11A、及基准电位线(布线路径、输入线)11G各自的区别，虽然是俯视图，但在各布线路径上标注阴影来示出。

图14所示的电子器件EDV3具有的半导体器件20A的端子22的数量及布局，与图3所示的电子器件EDV1具备的半导体器件20不同。半导体器件20A具备多个用于供给电源电位的端子22v。另外，半导体器件20A成为从封固体的一侧面突出多个端子22v，从封固体的相反侧的侧面突出其他多个端子22的所谓SOP(Small Outline Package：小外形封装)的构造。另外，图14所示的电子器件EDV3除具备电源线11V、输出线11A之外，还具备向半导体器件20A供给基准电位GND(参照图1)的基准电位线11G，在这一点上与图3所示的电子器件EDV1不同。另外，电子器件EDV1在输出线11A和基准电位线11G之间、及电源线11V和基准电位线11G之间分别连接有电容器30。详细而言，横跨布线12a和布线12g1地搭载有电容器30ag，横跨布线12v和布线12g2地搭载有电容器30vg。

在图14所示的例子中，基准电位线11G具有沿着布线12a延伸的布线12g1和沿着布线12v延伸的布线12g2。布线12g1和布线12g2在图14所示的例子中与布线12g1和布线12电连接。但是，作为变形例，布线12g1及布线12g2也可以分别独立地与外部端子60及半导体器件20连接。另外，布线12g1及布线12g2分别具有连接半导体器件20的端子22g的连接部13g、连接电容器30的电极31g的连接部14g、及连接外部端子60的连接部15g。换言之，连接部13g、连接部14g及连接部15g各自经由布线12g1及布线12g2相互电连接。

在电子器件EDV3的情况下，构成输出线11A的布线12a、和构成基准电位线11G的布线12g1以沿着彼此延伸的方式配置。另外，构成电源线11V的布线12v和构成基准电位线11G的布线12g2以沿着彼此延伸的方式配置。而且，由输出线11A和基准电位线11G构成的成对的布线路径、及由电源线11V和基准电位线11G构成的成对的布线路径分别被实施与使用图3所示的电子器件EDV1说明的由输出线11A和电源线11V构成的成对的布线路径相同的噪声对策。

即，布线12a在连接部15a和连接部13a之间具备连接电容器30ag的连接部14a。另外，布线12g1在连接部15g和连接部13g之间具备连接电容器30ag的连接部14g。另外，布线12a中，连接部13a和连接部14a的布线路径距离比连接部14a和连接部15a的布线路径距离、及连接部14g和连接部15g的布线路径距离短。另外，布线12g1中，连接部13g和连接部14g的布线路径距离比连接部14a和连接部15a的布线路径距离、及连接部14g和连接部15g的布线路径距离短。

因此，在输出线11A和基准电位线11G构成的成对的布线路径中，与由图3所示的电子器件EDV1说明的由输出线11A和电源线11V构成的成对的布线路径同样地，能够提高耐噪性。

另外，如图14所示，布线12v在连接部15v和连接部13v之间具备连接电容器30vg的连接部14v。另外，布线12g2在连接部15g和连接部13g之间具备连接电容器30vg的连接部14g。另外，布线12v中，连接部13v和连接部14v的布线路径距离比连接部14v和连接部15v的布线路径距离、及连接部14g和连接部15g的布线路径距离短。另外，布线12g2中，连接部13g和连接部14g的布线路径距离比连接部14v和连接部15v的布线路径距离、及连接部14g和连接部15g的布线路径距离短。

因此，在电源线11V和基准电位线11G构成的成对的布线路径中，与由图3所示的电子器件EDV1说明的由输出线11A和电源线11V构成的成对的布线路径同样地，能够提高耐噪性。

另外，如图14所示，半导体器件20也可以具有多个电源电位用的端子22v。在图14所示的例子中，布线12v在与半导体器件20连接的前端部分具有多个连接部13v。另外，在图14所示的例子中，布线12v在多个连接部13v和一个连接部14v之间具有分支部12jc。在如布线12v那样在中途将布线12分支的情况下，优选从连接部14v至多个连接部13v的布线路径距离成为尽可能接近的值。因此，如图14所示，在沿着方向DR1排列有多个连接部13v的情况下，分支部优选在方向DR1上配置于多个连接部13v之间。

在此，在电子器件EDV3中，与上述的图3所示的电子器件EDV1同样地，缩短连接电容器30的连接部14和连接半导体器件20的连接部13的布线路径距离。因此，成为在连接部13和连接部14之间即使在成对的布线路径之间产生布线路径的差也不易产生相位差的构造。

另外，在上述的电子器件EDV1、EDV2、及电子器件EDV3中，对将连接外部端子60和半导体器件20的多个布线分别形成于布线基板10的一主面10t上，而在相反侧的主面10b(参照图4)未形成的实施方式进行了说明。但是，如图15所示的电子器件EDV4，也可以将布线12中的一部分形成于主面10t以外的面上。图15是表示图14所示的电子器件的变形例的俯视图。另外，图16是沿着图15所示的基准电位用的布线中、作为布线12g3而示出的布线的放大剖视图。此外，图15中为了容易观察，形成于布线基板10的主面10t以外的面上的布线12g3及布线12g4用双点划线示意性示出。但是，布线12g3及布线12g4的宽度与图15所示的布线12g的宽度相同。

电子器件EDV4在将多个布线12中的一部分形成于布线基板10的主面10b(参照图16)上这一点上与图14所示的电子器件EDV3不同。详细而言，电子器件EDV4具有的电路与图14所示的电子器件EDV4相同。但是，电子器件EDV4的半导体器件20A的布局与图14所示的电子器件EDV3不同。随之，多个布线12的布局也与电子器件EDV3不同。

在图15所示的例子中，在沿着供给电源电位的布线12v延伸的布线12g的延长线上设置有多个连接部13v中的一部分。因此，需要以布线12g和连接部13v不接触的方式使布线12g绕过。在此，如图15所示，在以俯视时绕过半导体器件20A的方式配置的布线12g3的情况下，从与电容器30vg之间的连接部14g至与半导体器件20A之间的连接部13g为止的布线路径距离比从连接部14v至连接部13v为止的布线路径距离长。因此，在电子器件EDV4中，将基准电位线11G的一部分形成于主面10t以外的面(图16所示的主面10b)，减小布线路径距离的差。即，经由布线12g4将从与电容器30vg之间的连接部14g至与半导体器件20之间的连接部13g为止电连接。由此，在由电源线11V及基准电位线11G构成的成对的布线路径上，因为能够缩短电容器30vg和半导体器件20A之间的布线路径距离，所以能够降低布线路径之间的相位差。

另外，在图15所示的例子中，在传送输出电位的布线12a的延长线上设置有多个连接部13v中的一部分。因此，需要以布线12a和连接部13v不接触的方式使布线12a绕过。在此，如上述，在输出线11A上，只要连接部13a和连接部14a的布线路径距离足够短，则连接部14a和连接部15a的布线路径距离长也没关系。但是，该情况下，为了降低在构成成对的布线路径间产生的相位差，优选将构成成对的布线12以沿着彼此延伸的方式配置。

因此，如图15所示，电子器件EDV1的布线12a以在俯视时绕过半导体器件20A的周围的方式形成。另外，在与输出线11A之间构成成对的基准电位线11G的一部分(布线12g3)如图15及图16所示的那样与布线12a在厚度方向上重叠。换言之，布线12a和布线12g3如图16所示经由布线基板10的基材10B并行延伸。因此，连接部14a和连接部15a的布线路径距离虽变长，但降低在构成成对的输出线11A和基准电位线11G之间产生的相位差。

此外，如图16所示，形成于主面10b的布线12g和形成于主面10t的布线12g3经由在主面10t及主面10b中的、从一方贯通至另一方的贯通孔中埋入的导体图案即通孔布线12TH电连接。图15所示的布线12g4未图示剖视图，但与图16所示的布线12g3同样地，经由通孔布线12TH与主面10t侧的布线12g电连接。

另外，图示省略，作为相对于电子器件EDV4的进一步的变形例，也可以将输出线11A的一部分形成于主面10t以外的面(例如图16所示的主面10b)，并以沿着图15所示的布线12g4的方式设置输出线11A用的布线。但是，通孔布线12TH因为构造与其他布线12不同，所以容易在布线路径的中途成为阻抗变化的阻抗不连续点。因此，输出线11A或电源线11V特别优选仅在安装有半导体器件20A及电容器30的主面10t侧布线。换言之，优选在图16所示的主面10b上不形成构成输出线11A的布线12a及构成电源线11V的布线12v。

另外，如图17所示的电子器件EDV5，也可以以多个噪声对策用的电容器30相互相邻的方式进行配置。图17是表示相对于图3的其他变形例的俯视图。电子器件EDV5以使横跨由输出线11A和基准电位线11G构成的成对的布线路径地搭载的电容器30ag、及横跨由电源线11V和基准电位线11G构成的成对的布线路径地搭载的电容器30vg相互相邻的方式配置。

该情况下，如图17所示在布线12g上，与电容器30ag连接的连接部14g和与电容器30vg连接的连接部14g被兼用。换言之，在布线12g具有的连接部14g的一部分搭载有电容器30ag，在连接部14g的另一部分搭载有电容器30vg。该情况下，需要根据电容器30ag、30vg的平面尺寸而增大连接部14g的面积。因此，在图17所示的例子中，与电容器30的电极连接的连接部14g的宽度(图17所示的方向DR2上的连接部14g的长度)比布线12g的延伸部的宽度(方向DR2上的布线12g的延伸部分的长度)宽。这样，在以使多个电容器30相邻的方式进行配置的情况下，即使连接部14g的宽度比延伸部的宽度宽，也难以成为不经由电容器30而使噪声被传播的原因。因此，在电子器件EDV5中，由于连接部14g的宽度比延伸部的宽度宽，从而能够提高多个电容器30的安装可靠性。

此外，在电子器件EDV5中，将多个布线12的延伸部的宽度分别设为相同宽度，但也可以使多个布线12中的一部分(例如布线12g)的延伸部的宽度比其他布线12的延伸部的宽度宽。该情况下，即使以将多个电容器30相邻的方式配置，也能够成为连接部14g的宽度比布线12g的延伸部的宽度窄的实施方式。

在此，在布线12的延伸部的宽度比其他布线12的延伸部的宽度宽的情况下，宽度宽的布线12的阻抗比其他布线12的阻抗小。而且，若成为成对的布线路径间的阻抗差增大，则成为产生相位差的原因。因此，在多个布线12中的一部分布线12的延伸部的宽度宽的情况下，优选实施使宽度相对宽的布线12的阻抗增加的对策(例如加长布线路径距离而增大布线电感的等对策)，使阻抗值接近。

另外，图17所示的电子器件EDV5所具有的半导体器件20B具有相互相邻配置的多个输出用的端子22a。这样，在将多个端子22相互相邻配置的情况下，也可以增大布线12a的连接部13的面积，在一个连接部13a连接多个端子22a。在图17所示的例子中，因为布线12g的从连接部13g至连接部14g的布线路径距离短，所以从连接部13a至连接部14a的布线路径距离之差增大。如上述，只要从连接部13a至连接部14a的布线路径距离足够短，成为成对的布线路径间的相位差就难以增大。但是，如电子器件EDV5那样，通过以使构成布线路径距离相对长的输出线11A的连接部13a的面积比布线路径距离相对短的基准电位线11G的连接部13g大的方式构成，能够降低输出线11A的阻抗。其结果为，能够降低输出线11A和基准电位线11G之间产生的相位差。同样，在电子器件EDV5的情况下，由于构成电源线11V的连接部13v的面积比连接部13g的面积大。所以能够降低电源线11V和基准电位线11G之间产生的相位差。

另外，如图18所示的电子器件EDV6或图19所示的电子器件EDV7所具有的半导体器件20C，在具有输出电位用的多个端子22a且从多个端子22a分别示出相同电位的情况下，也可以将输出线11A分支。图18及图19是表示相对于图3的其他变形例即电子器件的俯视图。

在图18及图19所示的例子中，输出线11A在连接部14a和多个连接部13a之间分支。在图18所示的电子器件EDV6的情况下，布线12g兼备与电源线11V构成成对的布线路径、及与输出线11A构成成对的布线路径。因此，与图19所示的电子器件EDV7相比，布线12的专有面积小，因此，电子器件EDV6能够小型化。

另一方面，图19所示的电子器件EDV6具有与输出线11A构成成对的布线12g1和与电源线11V构成成对的布线12g2。这样，通过分别形成布线12g1和布线12g2，使布线布局的自由度提高。另外，布线12g1和布线12g2在与半导体器件20C重叠的位置相互电连接。因此，在输出用的布线12a上，沿着连接部14a和连接部13a之间的部分设置有基准电位用的布线12g。因此，电子器件EDV7与电子器件EDV6相比，在从连接部13a至连接部14a之间能够降低布线路径间的相位差。

另外，如图19所示，电子器件EDV7的布线12g1和布线12g2经由形成于主面10t以外的面(例如主面10t的相反侧的主面)的布线12g5相互连接。这样，若将布线12g1和布线12g2电连接，则能够兼用基准电位用的外部端子60。

另外，如图20所示的电子器件EDV8具有的半导体器件20D，在从多个端子22a分别示出彼此不同的电位的情况下，也可以具有相互电分离的输出线11A1及输出线11A2。图20是表示相对于图18的变形例的俯视图。

电子器件EDV8具有的半导体器件20D从多个端子22a分别输出不同的电位。该情况下，需要具备相互电分离的输出线11A1及输出线11A2。另外，在输出线11A1及输出线11A2各自上形成有成对的布线12的情况下，布线密度变高，布局上的制约增大。因此，在电子器件EDV8具有的、输出线11A1和输出线11A2之间配置有基准电位线11G。另外，输出线11A1的布线12a1和输出线11A2的布线12a2分别以与基准电位线11G的布线12g1沿着彼此的方式延伸。

另外，电子器件EDV8以横跨由输出线11A1和基准电位线11G构成的成对的布线路径搭载的电容器30ag1、及横跨由电源线11V和基准电位线11G构成的成对的布线路径搭载的电容器30ag2相互相邻的方式配置。

如电子器件EDV8，在具备多个输出线11A1、11A2的电子器件的情况下，通过兼用与多个输出线11A1、11A2分别构成成对的布线12g1，能够抑制布线密度的增大。另外，在图20所示的例子中，布线12g2和布线12g1经由布线12g5电连接。因此，电子器件EDV1能够抑制外部端子60的增加。

另外，在上述实施方式及各变形例中，对横跨沿着彼此延伸的两条布线12地搭载有电容器30的实施方式进行了说明。但是，作为变形例，也可以在两条布线上连接未图示的引出布线，在引出布线的一部分设置连接部14。该情况下，能够与电容器30的外形尺寸无关地设定两条布线间的距离。但是，如上述实施方式中所说明的那样，从降低不经由电容器30而传播来的噪声的观点出发，优选将连接部14设置于布线12的延伸方向的中途。换言之，优选电容器30横跨两根布线搭载。

另外，在上述的实施方式中，作为在连接电容器30和半导体器件20的布线路径的布线路径距离比连接电容器30和外部端子60的布线路径距离短的一例，例如如使用图9所说明的那样，比较了布线基板10所具有的布线12的长度。详细而言，对图9所示的布线12a的连接部13a和连接部14a之间的布线路径距离11a1、连接部15a和连接部14a之间的布线路径距离11a2、布线12v的连接部13v和连接部14v之间的布线路径距离11v1、及连接部15v和连接部14v之间的布线路径距离11v2进行比较。

但是，能够考虑如图21所示的那样在上述的布线路径距离中包含半导体器件20的内部的布线路径、及外部端子60的内部的布线路径。图21是示意性表示使用图9说明的布线路径的定义及与其不同的布线路径的定义的说明图。另外，图22是示意性表示图21所示的外部端子所示的外部端子内部的布线路径的一例的放大剖视图。此外，图21与图8所示的电路图对应，但为了易于观察，图8所示的电容器40、二极管50、及与它们连接的路径省略图示。另外，图22中由双点划线表示将外部端子60中、连接外部布线(图1所示的电线或电线的前端安装的插座的接触导体部)的外部连接部62和其以外的部分区别开的边界线。

在图21所示的例子中，将电容器30和半导体器件20的半导体芯片21的电极27电连接的布线路径的布线路径距离11a3及布线路径距离11v3分别比将电容器30和外部端子60的外部连接部62电连接的布线路径距离11a4及布线路径距离11v4各自短。

在图21所示的布线路径距离11a3中，除使用图9说明的布线路径距离11a1外，还包含半导体器件20的内部的布线路径距离11a5。在布线路径距离11a5中包含图3所示的端子(引线端子)22a、将端子22a和半导体芯片21的电极27a(参照图21)连接的未图示的导电性构件(例如导线等)。

同样地，在图21所示的布线路径距离11v3中，除使用图9说明的布线路径距离11v1外，还包含半导体器件20的内部的布线路径距离11v5。在图5所示的例子中，在半导体芯片21的背面形成有图21所示的电极27v，因此，在布线路径距离11v5中包含图5所示的焊料26、芯片焊盘24及芯片接合材料25等导电性构件。

另外，在图21所示的布线路径距离11a4中，除使用图9说明的布线路径距离11a2外，还包含外部端子60内部的布线路径距离11a6。同样，在图21所示的布线路径距离11v4中，除使用图9说明的布线路径距离11v2外，还包含外部端子60内部的布线路径距离11v6。另外，如图22所示，布线路径距离11a6利用电极61a中的与连接部15a的连接部分至到达外部连接部62的部分为止的距离来规定。另外，布线路径距离11v6利用电极61a中的与连接部15v的连接部分至到达外部连接部62的部分为止的距离来规定。

如图22所示的例子，在外部端子60的一部分设置有贯通孔63的情况下，外部布线的一部分(图1所示的电线或在电线的前端安装的插座的接触导体部)与贯通孔63的周边接触。例如，在使安装于图1所示的电线的前端的未图示的插座的接触导体部(省略图示)与外部端子60接触的情况下，以覆盖贯通孔63的周围的方式安装插座，在贯通孔63内插入未图示的突起部(省略图示)，将插座和外部端子60固定。此时，在插座的内侧形成有与电线连接的接触导体部(例如金属板或金属膜)，在贯通孔63的周围的外部连接部62，接触导体部和外部端子60接触。另外，例如，在将电线直接卷绕于外部端子60的情况下，将电线的一部分插入贯通孔63，且在贯通孔63的周围的外部连接部62卷绕电线。因此，能够认为图22所示的外部端子60中的从外部连接部62至连接部15为止的部分为将电子器件EDV1的外部的电线和半导体器件20电连接的布线路径中的一部分。

另外，在不脱离上述实施方式中说明的技术思想的宗旨的范围内，能够将变形例彼此组合来应用。

除此之外，以下记载上述实施方式中记载的内容的一部分。

Claims (10)

1.一种电子器件，其具有：

布线基板，其包括第一主面、形成在所述第一主面上的第一布线、形成在所述第一主面的第二布线、以及与所述第一主面相反一侧的第二主面；

半导体器件，其安装在所述布线基板的所述第一主面上，并且包括半导体芯片、与所述半导体芯片电连接的第一端子、以及与所述半导体芯片电连接的第二端子；以及

第一电容器，其安装在所述布线基板的所述第一主面上，并且包括第一电极和第二电极，

所述第一布线具有：

与所述半导体器件的所述第一端子电连接的第一器件连接部；

与所述第一电容器的所述第一电极电连接的第一电容器连接部；

第一外部端子连接部，其位于与所述第一器件连接部相比更远离所述第一电容器连接部的位置；

连接在所述第一器件连接部与所述第一电容器连接部之间的第一延伸部；以及

连接在所述第一电容器连接部与所述第一外部端子连接部之间的第二延伸部，

所述第二布线具有：

与所述半导体器件的所述第二端子电连接的第二器件连接部；

与所述第一电容器的所述第二电极电连接的第二电容器连接部；

第二外部端子连接部，其位于与所述第二器件连接部相比更远离所述第二电容器连接部的位置；

连接在所述第二器件连接部与所述第二电容器连接部之间的第三延伸部；以及

连接在所述第二电容器连接部与所述第二外部端子连接部的第四延伸部，

所述第一电容器连接部位于从所述第一器件连接部到所述第一外部端子连接部的路径上，

所述第二电容器连接部位于从所述第二器件连接部到所述第二外部端子连接部的路径上，

用作在所述第一器件连接部与所述第一电容器连接部之间的第一布线路径的所述第一延伸部的长度比用作在所述第一外部端子连接部与所述第一电容器连接部之间的第二布线路径的所述第二延伸部的长度短，

用作在所述第二器件连接部与所述第二电容器连接部之间的第三布线路径的所述第三延伸部的长度比用作在所述第二外部端子连接部与所述第二电容器连接部之间的第四布线路径的所述第四延伸部的长度短，

所述第一延伸部的长度和所述第三延伸部的长度彼此不同，

所述第一布线的至少一部分沿着所述第二布线的至少一部分配置，

所述第一电容器连接部的宽度小于所述第一延伸部和所述第二延伸部各自的宽度，

所述第二电容器连接部的宽度小于所述第三延伸部和所述第四延伸部各自的宽度，

所述第一延伸部的宽度、所述第二延伸部的宽度、所述第三延伸部的宽度、以及所述第四延伸部的宽度彼此相同。

2.根据权利要求1的所述的电子器件，其中，

所述第一电容器连接部的宽度比所述第一器件连接部的宽度、所述第一延伸部的宽度、所述第二延伸部的宽度、以及所述第一外部端子连接部的宽度小，

所述第二电容器连接部的宽度比所述第二器件连接部的宽度、所述第三延伸部的宽度、所述第四延伸部的宽度、以及所述第二外部端子连接部的宽度小。

3.根据权利要求2所述的电子器件，其中，

具有两个双极晶体管和MOSFET的振荡电路之一形成于所述半导体芯片，所述MOSFET为金属氧化物半导体场效应晶体管。

4.根据权利要求3所述的电子器件，其中，

包括第三电极和第四电极的第二电容器安装在所述布线基板上，

所述布线基板包括形成在所述第一主面上的第三布线，

所述第一布线具有与所述第二电容器的所述第三电极电连接的第三电容器连接部，

所述第三布线具有：

与所述半导体器件的第三端子电连接的第三器件连接部；以及

与所述第二电容器的所述第四电极电连接的第四电容器连接部，

所述第三电容器连接部位于从所述第一器件连接部到所述第一外部端子连接部的所述路径上，并且位于所述第一电容器连接部与所述第一外部端子连接部之间。

5.根据权利要求4所述的电子器件，其中，

所述第二电容器安装在所述布线基板的所述第二主面上，

所述第一电容器为陶瓷电容器，

所述第二电容器为电解电容器。

6.根据权利要求4所述的电子器件，其中，

所述第二电容器安装在所述布线基板的所述第二主面上，

所述第一电容器的体积小于所述第二电容器的体积，

所述第一电容器的安装面积小于所述第二电容器的安装面积。

7.根据权利要求4所述的电子器件，其中，

所述第二电容器安装在所述布线基板的所述第二主面上，

所述第一电容器的容量小于所述第二电容器的容量。

8.根据权利要求7所述的电子器件，

所述第一电容器的所述容量为0.1μF～10μF，

所述第二电容器的所述容量为22μF～100μF。

9.根据权利要求3所述的电子器件，其中，

包括第五电极和第六电极的二极管安装在所述布线基板的所述第二主面上，

所述第一布线具有与所述二极管的所述第五电极电连接的第一二极管连接部，

所述第二布线具有与所述二极管的所述第六电极电连接的第二二极管连接部。

10.根据权利要求3所述的电子器件，其中，

包括与所述第一布线的所述第一外部端子连接部电连接的第七电极在内的第一外部端子、以及包括与所述第二布线的所述第二外部端子连接部电连接的第二外部端子在内的第二外部端子安装在所述布线基板的所述第二主面上。