JP2012164817A - 多層配線基板 - Google Patents

Abstract

【課題】 共振周波数での電源インピーダンスを低く保ったまま反共振周波数での電源インピーダンスを下げることが可能な多層配線基板を提供する。
【解決手段】 多層配線基板１に実装されているＩＣ５０の電源−グランド間には、ＥＳＬが１ｎＨ以下であり、ＥＳＲが１．５Ω以上２０Ω以下の１以上（図１では２個）の高ＥＳＲコンデンサ７０と、ＥＳＬが１ｎＨ以下であり、ＥＳＲが１００ｍΩ以下の１以上（図１では２個）の低ＥＳＲコンデンサ６０とが並列に接続されている。多層配線基板１によれば、共振周波数での電源インピーダンスを低く保ったまま、反共振周波数におけるインピーダンスを、低ＥＳＲコンデンサ６０のみの場合と比較して、半分以下に低減（−６ｄＢのノイズ低減に相当）することができる。
【選択図】 図１

Description

本発明は、多層配線基板に関し、特に、複数のデカップリングコンデンサが実装された多層配線基板に関する。

ディジタル回路では、ＩＣやＬＳＩの動作中の負荷変動を吸収したり、ノイズを除去するため、電源−グランド間にデカップリングコンデンサが挿入される。その際、電圧変動を抑制する観点から、電源インピーダンスは可能な限り低いことが望ましい。

ところで、現実のコンデンサには、容量成分（ＥＳＣ（Ｅｑｕｉｖａｌｅｎｔ Ｓｅｒｉｅｓ Ｃａｐａｃｉｔａｎｃｅ））の他、等価直列インダクタンス（ＥＳＬ（Ｅｑｕｉｖａｌｅｎｔ Ｓｅｒｉｅｓ Ｉｎｄｕｃｔａｎｃｅ）や等価直列抵抗（ＥＳＲ（Ｅｑｕｉｖａｌｅｎｔ Ｓｅｒｉｅｓ Ｒｅｓｉｓｔａｎｃｅ））が存在する。そのため、デカップリングコンデンサが実装された多層配線基板（多層プリント基板）では、デカップリングコンデンサの容量（ＥＳＣ）と、多層配線基板の配線等のインダクタンス（Ｌ成分）及びデカップリングコンデンサのＥＳＬとによる共振（直列共振）、及び、多層配線基板の電源プレーン−グランドプレーン間の容量と、多層配線基板の配線等のインダクタンス（Ｌ成分）及びデカップリングコンデンサのＥＳＬとによる反共振（並列共振）が起きる。

よって、電源インピーダンスは、共振周波数を境にして、低周波側では、周波数が高くなるに従って低くなるが、高周波側では、周波数が高くなるほど高くなる傾向を示す。すなわち、電源インピーダンスは、共振周波数付近で谷型の特性を示す。一方、電源インピーダンスは、反共振周波数を境にして、低周波側では周波数が高くなるに従って高くなるが、高周波側では周波数が高くなるほど低くなる。すなわち、反共振周波数付近で山型の特性を示す。ここで、共振周波数では、インピーダンスが極小となり低く保たれるため、電圧変動は小さくなるが、反共振周波数では、インピーダンスが極大となり高くなるため、電圧変動が大きくなる。このような反共振を抑制する方法としては、デカップリングコンデンサの等価直列抵抗を大きくする（Ｑ値を低くする）ことが考えられる。

ここで、非特許文献１には、抵抗を付与したコンデンサ（すなわち等価直列抵抗を高くしたコンデンサ）を用いて、インピーダンスの反共振を抑制する手法が提案されている。

Ｔａｋｅｓｈｉ Ｈａｋｏｄａ，Ｔａｋａｓｈｉ Ｓａｋｕｓａｂｅ，Ｔａｋｅｈｉｒｏ Ｔａｋａｈａｓｈｉ ａｎｄ Ｎｏｂｏｒｕ Ｓｃｈｉｂｕｙａ，"Ｓｔｕｄｙ ｏｎ Ｎｏｉｓｅ Ｒｅｄｕｃｔｉｏｎ Ｅｆｆｅｃｔ Ｕｓｉｎｇ ｔｈｅ Ｄｅｃｏｕｐｌｉｎｇ Ｃａｐａｃｉｔｏｒ ｗｉｔｈ Ｒｅｓｉｓｔｏｒ ｏｎ Ｐｏｗｅｒ Ｄｉｓｔｒｉｂｕｔｉｏｎ Ｌｉｎｅ"，Ｅｌｅｃｔｒｏｍａｇｎｅｔｉｃ Ｃｏｍｐａｔｉｂｉｌｉｔｙ ａｎｄ １９ｔｈ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｚｕｒｉｃｈ Ｓｙｍｐｏｓｉｕｍ ｏｎ Ｅｌｅｃｔｒｏｍａｇｎｅｔｉｃ Ｃｏｍｐａｔｉｂｉｌｉｔｙ，２００８．ＡＰＥＭＣ ２００８． Ａｓｉａ−Ｐａｃｉｆｉｃ Ｓｙｍｐｏｓｉｕｍ ｏｎ，１９−２３ Ｍａｙ ２００８，ｐ．８６３−８６６

非特許文献１において提案されている手法によれば、高抵抗を付与したコンデンサを用いることにより、反共振が抑制される。しかしながら、この手法では、反共振周波数でのインピーダンスは比較的低く抑えられるが、反共振周波数よりも低周波数側の領域、特に共振周波数周辺でインピーダンスが増大するという問題がある。

本発明は、上記問題点を解消する為になされたものであり、共振周波数での電源インピーダンスを低く保ったまま反共振周波数での電源インピーダンスを下げることが可能な多層配線基板を提供することを目的とする。

本発明に係る多層配線基板は、集積回路、及び該集積回路の電源−グランド間に互いに並列に接続された複数のデカップリングコンデンサが実装された多層配線基板であって、上記複数のデカップリングコンデンサが、等価直列抵抗が１．５Ω以上２０Ω以下の１以上の積層セラミックコンデンサと、等価直列抵抗が１００ｍΩ以下の１以上の積層セラミックコンデンサとを含むことを特徴とする。

本発明に係る多層配線基板によれば、ＩＣやＬＳＩ等の集積回路の電源−グランド間に互いに並列に実装された複数のデカップリングコンデンサが、等価直列抵抗（ＥＳＲ）の値が高い積層セラミックコンデンサと、等価直列抵抗（ＥＳＲ）の値が低い積層セラミックコンデンサとを含んでいる。そのため、電源からグランドに流れる電流は、反共振周波数の付近以外の周波数（共振周波数を含む）ではＥＳＲの値が低い方のコンデンサ（以下「低ＥＳＲコンデンサ」ともいう）を通り、反共振周波数の付近の周波数ではＥＳＲの値が高い方のコンデンサ（以下「高ＥＳＲコンデンサ」ともいう）を通る。そのため、共振周波数でのインピーダンスを低く保ったまま、反共振周波数でのインピーダンスを下げることができる。特に、本発明に係る多層配線基板では、高ＥＳＲコンデンサのＥＳＲが１．５Ω以上２０Ω以下に設定され、低ＥＳＲコンデンサのＥＳＲが１００ｍΩ以下に設定されているため、共振周波数での電源インピーダンスを低く保ったまま、反共振周波数における電源インピーダンスを、低ＥＳＲコンデンサのみの場合と比較して、半分以下に低減（−６ｄＢのノイズ低減に相当）することが可能となる。なお、ここで、多層配線基板には、プリント基板の他、インターポーザなどを含むものとする。

また、本発明に係る多層配線基板では、上記等価直列抵抗が１．５Ω以上２０Ω以下の積層セラミックコンデンサの数が、等価直列抵抗が１００ｍΩ以下の積層セラミックコンデンサの数以上であることが好ましい。

このようにすれば、並列に接続される高ＥＳＲコンデンサの数が多くなるため、より多くの高ＥＳＲコンデンサのＥＳＬが並列に接続されることとなり、高ＥＳＲコンデンサ全体のＥＳＬ（実効インダクタンス）がより低減される。その結果、反共振周波数での電源インピーダンスのピークを効果的に低減することができる。

また、本発明に係る多層配線基板では、上記等価直列抵抗が１．５Ω以上２０Ω以下の積層セラミックコンデンサの等価直列インダクタンスが１ｎＨ以下であり、等価直列抵抗が１００ｍΩ以下の積層セラミックコンデンサの等価直列インダクタンスが１ｎＨ以下であることが好ましい。

このようにすれば、１以上の高ＥＳＲコンデンサ及び１以上の低ＥＳＲコンデンサを含むバイパスコンデンサ全体のＥＳＬ（実効インダクタンス）がより低減される。その結果、反共振周波数での電源インピーダンスのピークをより低減することができる。

本発明に係る多層配線基板では、並列に接続された等価直列抵抗が１．５Ω以上２０Ω以下の１以上の積層セラミックコンデンサ全体の実効抵抗が、０．１６Ω以上３．９８Ω以下であることが好ましい。

このようにすれば、あらゆる条件で、反共振周波数における電源インピーダンスを、低ＥＳＲコンデンサのみの場合と比較して、半分以下に低減（−６ｄＢのノイズ低減に相当）することが可能となる。なお、この場合、並列に接続される高ＥＳＲコンデンサの数は、ＥＳＲに応じて、実効抵抗（合成抵抗）が、０．１６Ω以上３．９８Ω以下となるように設定される。

本発明によれば、共振周波数での電源インピーダンスを低く保ったまま反共振周波数での電源インピーダンスを下げることが可能となる。

実施形態に係る多層配線基板の構成を示す断面図である。 実施形態に係る多層配線基板に実装される低ＥＳＲコンデンサの断面図である。 実施形態に係る多層配線基板に実装される高ＥＳＲコンデンサの断面図である。 実施形態に係る多層配線基板の等価回路を示す図である。 高ＥＳＲコンデンサのＥＳＲの設定方法を説明するための図である。 実施形態に係る多層配線基板の電源インピーダンスを示す図である。

以下、図面を参照して本発明の好適な実施形態について詳細に説明する。なお、各図において、同一要素には同一符号を付して重複する説明を省略する。

まず、図１を用いて、実施形態に係る多層配線基板１の構成について説明する。図１は、多層配線基板１の構成を示す縦断面図である。

多層配線基板１は、図１において上側から、絶縁層３０、電源プレーン（電源層）１０、絶縁層３１、グランドプレーン（グランド層）２０、及び、絶縁層３２、が順番に積層されて構成されている。すなわち、多層配線基板１は、電源プレーン１０、及び、該電源プレーン１０と絶縁層３１を介して対向して配置されるグランドプレーン２０を内層として有している。

絶縁層３０，３１，３２それぞれは、例えば、絶縁性の樹脂やセラミックスなどから形成された矩形の薄板である。電源プレーン１０は、銅箔などからなる電源パターンが略一面に形成された所謂ベタ電源層である。また、グランドプレーン２０は、銅箔などからなるグランドパターンが略一面に形成された所謂ベタグランド層である。

多層配線基板１の上面１ａには、例えば銅箔などからなるプリント配線が形成されており、ＩＣ（特許請求の範囲に記載の集積回路に相当）５０等の電子部品が実装されている。なお、ＩＣ５０は、例えば、ＢＧＡ（Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ）パッケージのＩＣであり、ボール状電極（バンプ）を用いたフェースダウン実装によって、多層配線基板１の上面１ａに実装される。

ＩＣ５０の電源端子５１は、絶縁層３０を厚み方向に貫通するように形成された第１層間貫通ビア（以下単に「第１ビア」という）１１を介して電源プレーン１０と接続されている。また、ＩＣ５０のグランド端子５２は、絶縁層３０及び絶縁層３１を厚み方向に貫通するように形成された第２層間貫通ビア（以下単に「第２ビア」という）２１を介してグランドプレーン２０と接続されている。

一方、多層配線基板１の裏面１ｂには、例えば銅箔などからなるプリント配線が形成されており、複数（図１の例では４個）のデカップリングコンデンサ６０，７０がはんだ付けなどによって実装されている。これらのデカップリングコンデンサ６０，７０は、ＥＳＲが１．５Ω以上２０Ω以下の１以上（図１の例では２個）の高ＥＳＲコンデンサ７０と、ＥＳＲが１００ｍΩ以下の１以上（図１の例では２個）の低ＥＳＲコンデンサ６０とを含んでいる。

図１では、高ＥＳＲコンデンサ７０と低ＥＳＲコンデンサ６０とが２個づつ実装されている場合を例に示したが、高ＥＳＲコンデンサ７０及び低ＥＳＲコンデンサ６０それぞれの数は２個には限られない。ただし、高ＥＳＲコンデンサ７０及び低ＥＳＲコンデンサ６０それぞれの数は、１０以下に設定される。また、高ＥＳＲコンデンサ７０の数は、低ＥＳＲコンデンサ６０の数以上に設定される。その際、高ＥＳＲコンデンサ７０のＥＳＲ及び数は、要求されるインピーダンス特性、実装面積や、後述する実効抵抗などを考慮して設定される。さらに、高ＥＳＲコンデンサ７０の等価直列インダクタンス（ＥＳＬ）は１ｎＨ以下に設定され、低ＥＳＲコンデンサ６０の等価直列インダクタンス（ＥＳＬ）は１ｎＨ以下に設定される。

低ＥＳＲコンデンサ６０には、公知の積層セラミックコンデンサを用いることができる。すなわち、図２に断面図で示されるように、低ＥＳＲコンデンサ６０は、矩形に形成された複数の誘電体層６２と、複数の内部電極６３，６４とが交互に積層されることにより構成された直方体形状の積層体６１と、該積層体６１の対向する側面に形成された一対の外部電極６５，６６を備えて構成されている。

高ＥＳＲコンデンサ７０は、その構造にかかわらず、ＥＳＬが１ｎＨ以下、かつ、ＥＳＲが１．５Ω以上２０Ω以下であればよい。ここで、例えば、図３に断面図で示されるように、高ＥＳＲコンデンサ７０は、矩形に形成された複数の誘電体層７２と、複数の内部電極７３，７４とが交互に積層されることにより構成された直方体形状の積層体７１と、該積層体７１の対向する側面に形成された一対の外部電極７５，７６と、内部電極７３と外部電極７５との間に設けられた抵抗層７７とを備えて構成することができる。内部電極７３と外部電極７５との間に抵抗層７７が設けられること、すなわち内部電極７３が抵抗層７７を介して外部電極７５と接続されることにより、高ＥＳＲコンデンサ７０の容量に対して抵抗成分が直列に付加されることとなり、高ＥＳＲコンデンサ７０のＥＳＲが高くなる。

ここで、抵抗層７７は、例えば、抵抗成分を含有する抵抗ペーストを焼き付けることによって形成される。なお、抵抗成分としては、例えば、Ｉｎ−Ｓｎ複合酸化物（ＩＴＯ）、Ｌａ−Ｃｕ複合酸化物、Ｓｒ−Ｆｅ複合酸化物、Ｃａ−Ｓｒ−Ｒｕ複合酸化物などの複合酸化物が用いられる。また、抵抗層７７には、例えばＢ−Ｓｉ系ガラス、Ｂ−Ｓｉ−Ｚｎ系ガラスなどのガラスが添加される。さらに、抵抗層７７に、Ｎｉ，Ｃｕ、Ｍｏ、Ｃｒ、Ｎｂなどの金属や、Ａｌ２Ｏ３、ＴｉＯ２、ＺｒＯ２、ＺｎＯ２などの金属酸化物を添加することにより、比抵抗等を調整することができる。このようにして抵抗層７７の抵抗値を調節することにより、高ＥＳＲコンデンサ７０のＥＳＲを１．５Ω〜２０Ωの範囲内に調節することができる。

ここで、図４を参照しつつ、高ＥＳＲコンデンサ７０のＥＳＲの値の設定方法について説明する。ここで、図４は、多層配線基板１の等価回路を示す図である。図４において、６０Ａは、複数（本実施形態では２個）の低ＥＳＲコンデンサ６０の実効回路を示し、７０Ａは、複数（本実施形態では２個）の高ＥＳＲコンデンサ７０の実効回路を示す。なお、第１ビア１１のインダクタンス及び第２ビア２１のインダクタンスは、反共振には影響しないため、図４に示した等価回路では省略した。

まず、図４に示した多層配線基板１の等価回路において、低ＥＳＲコンデンサ６０の実効回路６０Ａの実効抵抗Ｒ１を１０ｍΩ、実効静電容量Ｃ１を１μＦとするとともに、高ＥＳＲコンデンサ７０の実効回路７０Ａの実効静電容量Ｃ２を１μＦとした。

そして、多層配線基板１のプレーン間容量（平板容量）Ｃｐを１００ｐＦ〜２ｎＦ（１０水準）、低ＥＳＲコンデンサ６０の実効インダクタンスＬ１を１００ｐＨ〜１ｎＨ（８水準）、高ＥＳＲコンデンサ７０の実効インダクタンスＬ２を１００ｐＨ〜１ｎＨ（８水準）（ただしＬ２≦Ｌ１）の間でそれぞれ変化させた、計６４０ケースに対して、高ＥＳＲコンデンサ７０の実効抵抗Ｒ２を１０ｍΩとした場合（すなわち低ＥＳＲコンデンサ６０と同じにした場合）と比較して、反共振のインピーダンスのピーク値が１／２以下になる最小と最大の実効抵抗Ｒ２を１０ｍ〜１００Ω（１０１水準）の範囲で探索した。

その結果、図５に示されるように、反共振のインピーダンスのピーク値が１／２以下になる実効抵抗Ｒ２は、最小が０．１６Ω、最大が３．９８Ωとなった。求められた実効抵抗Ｒ２に対して、並列に接続される高ＥＳＲコンデンサ７０の数を考慮し、各高ＥＳＲコンデンサ７０のＥＳＲを、１．５Ω以上２０Ω以下の範囲に設定すれば、反共振のインピーダンスのピークを、低ＥＳＲコンデンサ６０のみを使用した場合（実効抵抗Ｒ２が１０ｍΩの場合）と比較して、５０％以上低減できるという結果が得られた。すなわち、並列に接続される高ＥＳＲコンデンサ７０の数は、ＥＳＲに応じて、実行抵抗Ｒ２が上述した範囲内に収まるように設定される。

図１に戻り説明を続けると、各低ＥＳＲコンデンサ６０の一方の外部端子６１は、絶縁層３１及び絶縁層３２を厚み方向に貫通するように形成された第３層間貫通ビア（以下単に「第３ビア」という）１２を介して電源プレーン１０と接続されている。また、低ＥＳＲコンデンサ６０の他方の外部端子６２は、絶縁層３２を厚み方向に貫通するように形成された第４層間貫通ビア（以下単に「第４ビア」という）２２を介してグランドプレーン２０と接続されている。

各高ＥＳＲコンデンサ７０の一方の外部端子７１は、絶縁層３１及び絶縁層３２を貫通するように形成された第３ビア１２を介して電源プレーン１０と接続されている。また、高ＥＳＲコンデンサ７０の他方の外部端子７２は、絶縁層３２を貫通するように形成された第４ビア２２を介してグランドプレーン２０と接続されている。すなわち、２個の低ＥＳＲコンデンサ６０，６０と、２個の高ＥＳＲコンデンサ７０，７０とは、ＩＣ５０の電源−グランド間に互いに並列に接続されて実装される。

上述したように実装されることにより、高ＥＳＲコンデンサ７０と低ＥＳＲコンデンサ６０とが、並列に、ＩＣ５０の電源−グランド間に挿入される。そのため、電源からグランドに流れる電流は、反共振周波数の付近以外の周波数（共振周波数を含む）では低ＥＳＲコンデンサ６０を通り、反共振周波数の付近の周波数では高ＥＳＲコンデンサ７０を通る。よって、共振周波数でのインピーダンスが低く保たれたまま、反共振周波数でのインピーダンスが低減される。特に、本実施形態に係る多層配線基板１では、高ＥＳＲコンデンサ７０のＥＳＲが１．５Ω以上２０Ω以下に設定され、低ＥＳＲコンデンサ６０のＥＳＲが１００ｍΩ以下に設定されているため、共振周波数での電源インピーダンスが低く保たれたまま、反共振周波数における電源インピーダンスが、低ＥＳＲコンデンサ６０のみの場合と比較して、半分以下に低減（−６ｄＢのノイズ低減に相当）される。

ここで、本実施形態に係る多層配線基板１による電源インピーダンスの低減効果を確認するために、多層配線基板１の電源インピーダンスを測定した。また、比較例として、低ＥＳＲコンデンサ６０のみを実装した場合の電源インピーダンス、及び、高ＥＳＲコンデンサ７０のみを実装したときの電源インピーダンスを併せて測定した。なお、多層配線基板１として、ＥＳＲが２０ｍΩの低ＥＳＲコンデンサ６０が２個と、ＥＳＲが１．５Ωの高ＥＳＲコンデンサ７０が２個、実装されているものを用いた。一方、比較例として、低ＥＳＲコンデンサ６０のみが４個実装された多層配線基板、及び高ＥＳＲコンデンサ７０のみが４個実装された多層配線基板を用いた。

低ＥＳＲコンデンサ６０と高ＥＳＲコンデンサ７０が２個づつ実装された多層配線基板１、低ＥＳＲコンデンサ６０のみが４個実装された多層配線基板、及び、高ＥＳＲコンデンサ７０のみが４個実装された多層配線基板それぞれの電源インピーダンスの周波数特性（測定結果）を図６に示す。図６に示されたグラフの横軸は周波数（Ｈｚ）であり、縦軸はインピーダンス（Ω）である。また、図６のグラフでは、実施形態に係る多層配線基板１の測定結果を実線で、低ＥＳＲコンデンサ６０のみが実装された多層配線基板の測定結果を破線で、高ＥＳＲコンデンサ７０のみが実装された多層配線基板の測定結果を一点鎖線でそれぞれ示した。

図６に破線で示されるように、低ＥＳＲコンデンサ６０のみが実装された多層配線基板の場合、共振周波数（約１２ＭＨｚ）でのインピーダンスは低く（約１３ｍΩ）抑えられているが、反共振周波数（約５００ＭＨｚ）ではピークが生じ、インピーダンスが急激に増大（約１００Ω）した。

一方、図６に一点鎖線で示されるように、高ＥＳＲコンデンサ７０のみが実装された多層配線基板では、反共振周波数（約５００ＭＨｚ）でのインピーダンスは比較的低く（約３Ω）抑えられている。しかしながら、反共振周波数よりも低周波数側、特に６０ＭＨｚよりも低い周波数領域で、インピーダンスが増大（約２５０〜４００ｍΩ）している。

図６に実線で示されるように、本実施形態に係る多層配線基板１の場合、共振周波数（約１６ＭＨｚ）でのインピーダンスは比較的低く（約２２ｍΩ）抑えられている。また、反共振周波数（約５００ＭＨｚ）でのインピーダンスも比較的低く（約５．５Ω）抑えられている。このように、本実施形態に係る多層配線基板１によれば、共振周波数での電源インピーダンスが低く保たれたまま、反共振周波数での電源インピーダンスが、低ＥＳＲコンデンサ６０のみが実装された多層配線基板と比較して、１／２以下に低減される。

以上、詳細に説明したように、本実施形態によれば、ＩＣ５０の電源−グランド間に２個の高ＥＳＲコンデンサ７０と２個の低ＥＳＲコンデンサ６０とが並列に接続されている。そのため、電源からグランドに流れる電流は、反共振周波数の付近以外の周波数（共振周波数を含む）では低ＥＳＲコンデンサ６０を通り、反共振周波数の付近の周波数では高ＥＳＲコンデンサ７０を通る。そのため、共振周波数でのインピーダンスを低く保ったまま、反共振周波数でのインピーダンスを下げることができる。特に、本実施形態では、高ＥＳＲコンデンサ７０のＥＳＲが１．５Ω以上２０Ω以下に設定され、低ＥＳＲコンデンサ６０のＥＳＲが１００ｍΩ以下に設定されているため、共振周波数での電源インピーダンスを低く保ったまま、反共振周波数における電源インピーダンスを、低ＥＳＲコンデンサ６０のみの場合と比較して、半分以下に低減（−６ｄＢのノイズ低減に相当）することが可能となる。

さらに、本実施形態によれば、並列に接続された高ＥＳＲコンデンサ７０の実効抵抗Ｒ２が、０．１６Ω以上３．９８Ω以下に設定されているため、あらゆる条件で、反共振周波数における電源インピーダンスを、低ＥＳＲコンデンサ６０のみの場合と比較して、半分以下に低減することが可能となる。

また、本実施形態によれば、２個の高ＥＳＲコンデンサ７０が並列に接続されている。このように、高ＥＳＲコンデンサ７０の数を、低ＥＳＲコンデンサ６０の数と同じか又はそれよりも多くすることにより、並列に接続される高ＥＳＲコンデンサ７０の数が増えるため、高ＥＳＲコンデンサ７０全体のＥＳＬ（実効インダクタンス）がより低減される。その結果、反共振周波数での電源インピーダンスのピークを効果的に低減することができる。

また、本実施形態によれば、高ＥＳＲコンデンサ７０のＥＳＬ、及び低ＥＳＲコンデンサ６０のＥＳＬが共に１ｎＨ以下に設定されているため、１以上の（本実施形態では２個）高ＥＳＲコンデンサ７０及び１以上（本実施形態では２個）の低ＥＳＲコンデンサ６０を含む全体のＥＳＬ（実効インダクタンス）がより低減される。その結果、反共振周波数での電源インピーダンスのピークをより低減することができる。

以上、本発明の実施の形態について説明したが、本発明は、上記実施形態に限定されるものではなく種々の変形が可能である。例えば、上記実施形態では、低ＥＳＲコンデンサ６０及び高ＥＳＲコンデンサ７０を多層配線基板１の裏面１ｂに実装したが、ＩＣ５０と同じ側の実装面１ａに実装する構成としてもよい。

１ 多層配線基板
１０ 電源プレーン
２０ グランドプレーン
３０，３１，３２ 絶縁層
１１ 第１ビア
１２ 第３ビア
２１ 第２ビア
２２ 第４ビア
５０ ＩＣ
６０ 低ＥＳＲコンデンサ
７０ 高ＥＳＲコンデンサ

Claims (4)

1. 集積回路、及び該集積回路の電源−グランド間に互いに並列に接続された複数のデカップリングコンデンサが実装された多層配線基板であって、
   前記複数のデカップリングコンデンサは、等価直列抵抗が１．５Ω以上２０Ω以下の１以上の積層セラミックコンデンサと、等価直列抵抗が１００ｍΩ以下の１以上の積層セラミックコンデンサとを含むことを特徴とする多層配線基板。
2. 前記等価直列抵抗が１．５Ω以上２０Ω以下の積層セラミックコンデンサの数は、前記等価直列抵抗が１００ｍΩ以下の積層セラミックコンデンサの数以上であることを特徴とする請求項１に記載の多層配線基板。
3. 前記等価直列抵抗が１．５Ω以上２０Ω以下の積層セラミックコンデンサの等価直列インダクタンスは１ｎＨ以下であり、前記等価直列抵抗が１００ｍΩ以下の積層セラミックコンデンサの等価直列インダクタンスは１ｎＨ以下であることを特徴とする請求項１又は２に記載の多層配線基板。
4. 並列に接続された前記等価直列抵抗が１．５Ω以上２０Ω以下の１以上の積層セラミックコンデンサ全体の実効抵抗は、０．１６Ω以上３．９８Ω以下であることを特徴とする請求項１〜３のいずれか１項に記載の多層配線基板。
   

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