WO2017098768A1 - 積層コンデンサの実装構造 - Google Patents

Abstract

積層コンデンサの実装構造（１）は、配線基板（１０）におけるＩＣ（１３）の電源－グランド間に第１積層コンデンサ（１１）と第２積層コンデンサ（１２）が実装され、第１積層コンデンサ（１１）の第１外部電極（１１ｂ）及び第２積層コンデンサ（１２）の第１外部電極（１２ｂ）が配線基板（１０）の一面（１０ａ）に形成された電源パターン（１０ｊ）に電気的に接続され、第１積層コンデンサ（１１）の第２外部電極（１１ｃ）及び第２積層コンデンサ（１２）の第２外部電極（１２ｃ）が配線基板（１０）の一面（１０ａ）に形成されたグランドパターン（１０ｉ）に電気的に接続され、ＩＣ（１３）の電源－グランド間には第１積層コンデンサ（１１）を含む第１経路と第２積層コンデンサ（１２）を含む第２経路とが並列に形成され、第１経路は高ＥＳＲかつ低ＥＳＬであり、第２経路が低ＥＳＲかつ高ＥＳＬである。

Description

積層コンデンサの実装構造

　本発明は、積層コンデンサの実装構造に関する。

　ＩＣ等の集積回路が実装された配線基板には、集積回路の動作中の電圧変動の抑制やノイズの除去等のために、集積回路の電源－グランド間にデカップリングコンデンサが実装される場合がある。デカップリングコンデンサが実装された場合、電圧変動を抑制する観点から、電源インピーダンスは可能な限り低いことが望ましい。

　ところで、コンデンサには、容量成分の他、ＥＳＬ（Ｅｑｕｉｖａｌｅｎｔ　Ｓｅｒｉｅｓ　Ｉｎｄｕｃｔａｎｃｅ：等価直列インダクタンス）やＥＳＲ（Ｅｑｕｉｖａｌｅｎｔ　Ｓｅｒｉｅｓ　Ｒｅｓｉｓｔａｎｃｅ：等価直列抵抗）が存在する。そのため、デカップリングコンデンサが実装された配線基板では、配線基板や集積回路の容量と、デカップリングコンデンサのインダクタンスとの間で反共振が起きる。

　この反共振により、電源インピーダンスは、反共振周波数を境にして、低周波数側では周波数が高くなるほど高くなり、高周波数側では周波数が高くなるほど低くなる。すなわち、反共振周波数付近で山型の特性を示す。電源インピーダンスを低くするためには、この反共振を抑制することが望ましい。反共振を抑制する方法としては、デカップリングコンデンサのＥＳＲを大きくすることが考えられる。しかしながら、この方法により反共振周波数でのインピーダンスが比較的低く抑えられるが、反共振周波数よりも低周波数側のインピーダンスが高くなるという問題がある。

　この問題を解決するために、特許文献１には、配線基板に実装された集積回路の電源－グランド間に、ＥＳＬが１ｎＨ以下かつＥＳＲが１．５Ω以上２０Ω以下のコンデンサと、ＥＳＬが１ｎＨ以下かつＥＳＲが１００ｍΩ以下のコンデンサとが並列に設けられることが開示されている。このＥＳＲが高いほうのコンデンサにより反共振を抑制し、ＥＳＲが低いほうのコンデンサにより反共振周波数の低周波数側のインピーダンスを抑制している。これにより、配線基板の容量とコンデンサのインダクタンスとの間の反共振を抑制することができる。

特開２０１２－１６４８１７号公報

　しかしながら、実際には配線基板の容量とは別に、集積回路の容量とコンデンサのインダクタンスとの間の反共振も発生する場合がある。この集積回路の容量とコンデンサのインダクタンスとの間の反共振は、集積回路とコンデンサとの間に存在する配線のインダクタンスの影響を受ける（つまり、コンデンサのインダクタンスに配線のインダクタンスが上乗せられる）。そのため、反共振周波数でのインピーダンスが高くなり、特許文献１に開示される方法ではこの反共振を抑制することができない。この反共振によってインピーダンスが高くなることで、電圧変動が大きくなる。

　本発明は、上記問題点を解消する為になされたものであり、集積回路の容量と積層コンデンサのインダクタンスとの間の反共振を抑制できる積層コンデンサの実装構造を提供することを目的とする。

　本発明に係る積層コンデンサの実装構造は、配線基板と、配線基板に実装された集積回路と、配線基板における集積回路の電源－グランド間に実装された第１積層コンデンサと、配線基板における前記集積回路の電源－グランド間に実装された第２積層コンデンサと、を備え、第１積層コンデンサは、誘電体層を挟んで第１内部電極と第２内部電極とが交互に積層された積層体と、積層体の対向する一対の端面のうちの一方の端面に設けられ、第１内部電極に電気的に接続された第１外部電極と、積層体の一対の端面のうちの他方の端面に設けられ、第２内部電極に電気的に接続された第２外部電極と、を有し、第２積層コンデンサは、誘電体層を挟んで第１内部電極と第２内部電極とが交互に積層された積層体と、積層体の対向する一対の端面のうちの一方の端面に設けられ、第１内部電極に電気的に接続された第１外部電極と、積層体の一対の端面のうちの他方の端面に設けられ、第２内部電極に電気的に接続された第２外部電極と、を有し、第１積層コンデンサの第１外部電極及び第２積層コンデンサの第１外部電極は、配線基板の一面に形成された電源パターン側に電気的に接続され、第１積層コンデンサの第２外部電極及び第２積層コンデンサの第２外部電極は、配線基板の一面に形成されたグランドパターン側に電気的に接続され、集積回路の電源－グランド間には、第１積層コンデンサを少なくとも含む第１経路と、第２積層コンデンサを少なくとも含む第２経路とが並列に形成され、第１経路は第２経路よりも等価直列抵抗が高く、かつ、第２経路は第１経路よりも等価直列インダクタンスが高いことを特徴とする。

　本発明に係る積層コンデンサの実装構造によれば、配線基板における集積回路の電源－グランド間に第１積層コンデンサを少なくとも含む第１経路と第２積層コンデンサを少なくとも含む第２経路とが並列に形成される。第１経路は、低ＥＳＬかつ高ＥＳＲである。第２経路は、高ＥＳＬかつ低ＥＳＲである。この構成により、配線基板における集積回路と第１、第２積層コンデンサ（第１経路及び第２経路）との間に配線のインダクタンスが存在する場合でも、第２経路の高ＥＳＬ化により、第１経路の高ＥＳＲが集積回路の容量と第１、第２積層コンデンサのインダクタンスとの間の反共振の抑制に寄与できる。これにより、反共振周波数でのインピーダンスが低下し、電圧変動を抑制できる。このように、本発明に係る積層コンデンサの実装構造によれば、配線のインダクタンスの影響を受けても集積回路の容量と積層コンデンサのインダクタンスとの間の反共振を抑制できる。

　本発明に係る積層コンデンサの実装構造では、第１積層コンデンサの第１外部電極及び第２積層コンデンサの第１外部電極は、電源パターンに電気的に接続され、第１積層コンデンサの第２外部電極及び第２積層コンデンサの第２外部電極は、グランドパターンに電気的に接続され、第１積層コンデンサは第２積層コンデンサよりも等価直列抵抗が高い積層コンデンサであり、かつ、第２積層コンデンサは第１積層コンデンサよりも等価直列インダクタンスが高い積層コンデンサであることが好ましい。

　このようにすれば、第１経路の第１積層コンデンサが第２経路の第２積層コンデンサよりも等価直列抵抗が高いので、第１経路が第２経路よりも高ＥＳＲとなる。また、第２経路の第２積層コンデンサが第１経路の第１積層コンデンサよりも等価直列インダクタンスが高いので、第２経路が第１経路よりも高ＥＳＬとなる。これにより、第１経路は低ＥＳＬかつ高ＥＳＲとなり、第２経路が高ＥＳＬかつ低ＥＳＲとなる。

　本発明に係る積層コンデンサの実装構造では、第２積層コンデンサの第１内部電極の引き出し部の幅は当該第１内部電極の本体部の幅よりも狭い、又は／及び、第２積層コンデンサの第２内部電極の引き出し部の幅は当該第２内部電極の本体部の幅よりも狭いことが好ましい。このように構成することで、第２積層コンデンサの等価直列インダクタンスを第１積層コンデンサの等価直列インダクタンスよりも高くできる。

　本発明に係る積層コンデンサの実装構造では、第１積層コンデンサは、第２積層コンデンサよりも等価直列抵抗が高い積層コンデンサであり、第２積層コンデンサと集積回路との間を電気的に接続する第２配線パターンの長さは第１積層コンデンサと集積回路との間を電気的に接続する第１配線パターンの長さよりも長い、又は／及び、第２配線パターンの幅は第１配線パターンの幅よりも狭い、第１経路は第１積層コンデンサと第１配線パターンを含み、第２経路は第２積層コンデンサと第２配線パターンを含むことが好ましい。

　このようにすれば、第１経路の第１積層コンデンサが第２経路の第２積層コンデンサよりも等価直列抵抗が高いので、第１経路が第２経路よりも高ＥＳＲとなる。また、第２経路の第２積層コンデンサと集積回路との間の第２配線パターンが第１経路の第１積層コンデンサと集積回路との間の第１配線パターンよりも長い又は／及び狭いので、第２経路が第１経路よりも高ＥＳＬとなる。これにより、第１経路は低ＥＳＬかつ高ＥＳＲとなり、第２経路が高ＥＳＬかつ低ＥＳＲとなる。

　本発明に係る積層コンデンサの実装構造では、第１積層コンデンサは、第１外部電極又は／及び第２外部電極の内側に抵抗層を有することが好ましい。このように構成することで、第１積層コンデンサの等価直列抵抗を第２積層コンデンサの等価直列抵抗よりも高くできる。

　本発明に係る積層コンデンサの実装構造では、第１積層コンデンサの第１外部電極又は／及び第２外部電極は、第２積層コンデンサの第１外部電極及び第２外部電極よりも抵抗値の高い電極で形成されることが好ましい。このように構成することで、第１積層コンデンサの等価直列抵抗を第２積層コンデンサの等価直列抵抗よりも高くできる。

　本発明に係る積層コンデンサの実装構造では、配線基板の一面に実装された抵抗と、配線基板の一面に実装されたインダクタと、を備え、抵抗は、第１積層コンデンサと電源パターンとの間又は／及び第１積層コンデンサとグランドパターンとの間に電気的に接続され、インダクタは、第２積層コンデンサと電源パターンとの間又は／及び第２積層コンデンサとグランドパターンとの間に電気的に接続され、第１経路は第１積層コンデンサと抵抗を含み、第２経路は第２積層コンデンサとインダクタを含むことが好ましい。

　このようにすれば、第１経路には第１積層コンデンサに抵抗が直列に接続されているので、第１経路が第２経路よりも高ＥＳＲとなる。また、第２経路には第２積層コンデンサにインダクタが直列に接続されているので、第２経路が第１経路よりも高ＥＳＬとなる。これにより、第１経路は低ＥＳＬかつ高ＥＳＲとなり、第２経路が高ＥＳＬかつ低ＥＳＲとなる。

　本発明によれば、集積回路の容量と積層コンデンサのインダクタンスとの間の反共振を抑制することが可能となる。

第１実施形態に係る積層コンデンサの実装構造の構成を示す平面図である。 図１のＩＩ－ＩＩ線に沿った断面図である。 第１実施形態に係る第１積層コンデンサの平断面図である。 第１実施形態に係る第２積層コンデンサの平断面図である。 第１実施形態に係る積層コンデンサの実装構造の等価回路である。 第２実施形態に係る積層コンデンサの実装構造の構成を示す平面図である。 図６のＩＩＩ－ＩＩＩ線に沿った断面図である。 第２実施形態に係る第１積層コンデンサの平断面図である。 第２実施形態に係る積層コンデンサの実装構造の等価回路である。 第３実施形態に係る積層コンデンサの実装構造の構成を示す平面図である。 図１０のＩＶ－ＩＶ線に沿った断面図である。 第３実施形態に係る積層コンデンサの実装構造の等価回路である。 従来の積層コンデンサの実装構造における反共振に関与する等価回路である。 従来の積層コンデンサの実装構造におけるインピーダンスの周波数特性である。 従来の積層コンデンサの実装構造におけるアドミタンスの複素平面である。 従来の積層コンデンサの実装構造におけるインピーダンスの複素平面である。 実施形態に係る積層コンデンサの実装構造における反共振に関与する等価回路である。 実施形態に係る積層コンデンサの実装構造におけるインピーダンスの周波数特性である。 実施形態に係る積層コンデンサの実装構造におけるアドミタンスの複素平面である。 実施形態に係る積層コンデンサの実装構造におけるインピーダンスの複素平面である。

　以下、図面を参照して本発明の好適な実施形態について詳細に説明する。なお、図中、同一又は相当部分には同一符号を用いることとする。また、各図において、同一要素には同一符号を付して重複する説明を省略する。

　実施形態に係る積層コンデンサの実装構造は、配線基板の上面（請求の範囲に記載の一面に相当）に集積回路と並列の第１積層コンデンサ及び第２積層コンデンサとが少なくとも実装される実装構造である。以下の説明では、第１～第３の実施形態に係る積層コンデンサの実装構造について説明する。

　（第１実施形態）
　図１～図５を参照して、第１実施形態に係る積層コンデンサの実装構造１について説明する。図１は、第１実施形態に係る積層コンデンサの実装構造１の構成を示す平面図である。図２は、図１のＩＩ－ＩＩ線に沿った断面図である。図３は、第１実施形態に係る第１積層コンデンサ１１の平断面図である。図４は、第１実施形態に係る第２積層コンデンサ１２の平断面図である。図５は、第１実施形態に係る積層コンデンサの実装構造１の等価回路である。

　実装構造１は、配線基板１０と、２個の第１積層コンデンサ１１及び第２積層コンデンサ１２と、ＩＣ１３（請求の範囲に記載の集積回路に相当）と、を備えている。第１積層コンデンサ１１及び第２積層コンデンサ１２は、ＩＣ１３の電源－グランド間に接続されたデカップリングコンデンサである。

　配線基板１０は、多層配線基板である。配線基板１０の一面１０ａ（上面）には、第１，第２積層コンデンサ１１，１２とＩＣ１３とが表面実装されている。配線基板１０は、図２において上側から、絶縁層１０ｂ、グランドプレーン１０ｃ、絶縁層１０ｄ、電源プレーン１０ｅ及び絶縁層１０ｆが順に積層されている。また、配線基板１０は、絶縁層１０ｂの上面にグランドパターン１０ｈ，１０ｉ、電源パターン１０ｊなどの配線パターンが形成されている。

　絶縁層１０ｂ，１０ｄ，１０ｆは、例えば、絶縁性の樹脂やセラミックスなどから形成された矩形の薄板状である。グランドプレーン１０ｃは、例えば、銅箔などからなるグランドパターンが略一面に形成された所謂ベタグランド層である。電源プレーン１０ｅは、例えば、銅箔などからなる電源パターンが略一面に形成された所謂ベタ電源層である。グランドパターン１０ｈ，１０ｉ及び電源パターン１０ｊは、例えば、銅箔などからなるプリント配線パターンである。

　グランドパターン１０ｈは、ＩＣ１３のグランド端子（図示省略）が電気的に接続される配線パターンである。グランドパターン１０ｈは、絶縁層１０ｂを厚み方向に貫通するように形成された層間貫通ビア１０ｍを介して、グランドプレーン１０ｃに電気的に接続されている。

　グランドパターン１０ｉは、第１積層コンデンサ１１のグランド端子（第２外部電極１１ｃ）及び第２積層コンデンサ１２のグランド端子（第２外部電極１２ｃ）が電気的に接続される配線パターンである。グランドパターン１０ｉは、絶縁層１０ｂを厚み方向に貫通するように形成された層間貫通ビア１０ｎを介して、グランドプレーン１０ｃに電気的に接続されている。したがって、グランドパターン１０ｈとグランドパターン１０ｉとは、層間貫通ビア１０ｍ，１０ｎ及びグランドプレーン１０ｃを介して電気的に接続されている。

　電源パターン１０ｊは、第１積層コンデンサ１１の電源端子（第１外部電極１１ｂ）及び第２積層コンデンサ１２の電源端子（第１外部電極１２ｂ）とＩＣ１３の電源端子（図示省略）が電気的に接続される配線パターンである。電源パターン１０ｊは、絶縁層１０ｂ、グランドプレーン１０ｃ及び絶縁層１０ｄを厚み方向に貫通するように形成された層間貫通ビア１０ｐを介して、電源プレーン１０ｅに電気的に接続されている。なお、電源パターン１０ｊにおいて、第１積層コンデンサ１１の電源端子の接続箇所とＩＣ１３の電源端子の接続箇所との間の配線パターンと第２積層コンデンサ１２の電源端子の接続箇所とＩＣ１３の電源端子の接続箇所との間の配線パターンとは、長さが略同じ長さでありかつ幅が略同じ幅であることが好ましい。

　第１、第２積層コンデンサ１１，１２は、上述したようにデカップリングコンデンサであり、ＩＣ１３の動作中の電源の電圧変動を抑制する機能、ノイズ（例えば、電源－グランド間に入るノイズ、ＩＣ１３の動作により発生するノイズ）を除去する機能などを有している。また、第１、第２積層コンデンサ１１，１２は、ＩＣ１３との間の反共振を抑制する機能を有している。第１、第２積層コンデンサ１１，１２は、チップ型の積層セラミックコンデンサであり、略直方体形状である。

　第１積層コンデンサ１１は、第２積層コンデンサ１２よりもＥＳＲ（等価直列抵抗）が高くかつ第２積層コンデンサ１２よりもＥＳＬ（等価直列インダクタンス）が低い積層コンデンサである。図３に示すように、第１積層コンデンサ１１は、積層体１１ａと、第１外部電極１１ｂと、第２外部電極１１ｃと、を備えている。

　第１積層コンデンサ１１は、積層体１１ａと、電源端子となる第１外部電極１１ｂとグランド端子となる第２外部電極１１ｃとからなる２端子コンデンサである。第１外部電極１１ｂは、積層体１１ａの対向する一対の端面１１ｅ，１１ｆのうちの一方の端面１１ｅに設けられている。第２外部電極１１ｃは、他方の端面１１ｆに設けられている。第１外部電極１１ｂ及び第２外部電極１１ｃは、積層体１１ａの端面１１ｅ，１１ｆだけでなく、積層体１１ａの主面の一部及び側面の一部まで設けられている。

　積層体１１ａは、複数の誘電体層１１ｈと複数の第１内部電極１１ｉ及び第２内部電極１１ｊとを有しており、誘電体層１１ｈを挟んで第１内部電極１１ｉと第２内部電極１１ｊとが交互に積層されている。積層体１１ａは、直方体形状である。

　誘電体層１１ｈは、長方形状の膜状に形成されている。誘電体層１１ｈは、例えば、ＢａＴｉＯ_３、ＣａＴｉＯ_３、ＳｒＴｉＯ_３、ＣａＺｒＯ_３などを主成分とする誘電体セラミックからなる。なお、これらの主成分には、Ｍｎ化合物、Ｆｅ化合物、Ｃｒ化合物、Ｃｏ化合物、Ｎｉ化合物などの副成分が添加されていてもよい。

　第１、第２内部電極１１ｉ，１１ｊは、薄膜状に形成されている。第１、第２内部電極１１ｉ，１１ｊは、例えば、Ｎｉ、Ｃｕ、Ａｇ、Ｐｄ、Ａｇ－Ｐｄ合金、Ａｕなどからなる。第１内部電極１１ｊと第２内部電極１１ｊとは、誘電体層１１ｈを介して互いに対向するように、交互に積層されている。

　第１内部電極１１ｉは、本体部１１ｍと、引き出し部１１ｎとからなる。本体部１１ｍは、長方形状である。引き出し部１１ｎは、本体部１１ｍの一端部（第１外部電極１１ｂが設けられる端面１１ｅ側の端部）に設けられている。引き出し部１１ｎは、本体部１１ｍの幅と同じ幅であり、所定の長さを有している。引き出し部１１ｎは、第１外部電極１１ｂに電気的に接続されている。

　第２内部電極１１ｊは、本体部１１ｐと、引き出し部１１ｑとからなる。本体部１１ｐは、誘電体層１１ｈを介して第１内部電極１１ｉの本体部１１ｍと対向し、本体部１１ｍと同様の長方形状である。引き出し部１１ｑは、本体部１１ｐの一端部（第２外部電極１１ｃが設けられる端面１１ｆ側の端部）に設けられている。引き出し部１１ｑは、本体部１１ｐの幅と同じ幅であり、所定の長さを有している。引き出し部１１ｑは、第２外部電極１１ｃに電気的に接続されている。

　第１外部電極１１ｂは、複数の第１内部電極１１ｉの引き出し部１１ｎに電気的に接続されている。第１外部電極１１ｂは、電源パターン１０ｊに電気的に接続されている。したがって、第１外部電極１１ｂは、電源用（信号用）の端子である。

　第２外部電極１１ｃは、複数の第２内部電極１１ｊの引き出し部１１ｑに電気的に接続されている。第２外部電極１１ｃは、グランドパターン１０ｉに電気的に接続されている。したがって、第２外部電極１１ｃは、グランド用の端子である。

　第１、第２外部電極１１ｂ，１１ｃは、例えば、Ｃｕ電極と、Ｃｕ電極を覆うように形成されたメッキ層（例えば、ニッケルメッキ層とこのニッケルメッキ層を覆うスズメッキ層）と、を有している。特に、第１、第２外部電極１１ｂ，１１ｃは、抵抗値が大きくなるように、抵抗層１１ｓを有している。抵抗層１１ｓは、例えば、Ｃｕ電極の内側に配置され（つまり、積層体１１ａの端面１１ｅ，１１ｆに沿って配置され）、Ｃｕ電極に覆われている。

　抵抗層１１ｓは、例えば、抵抗成分を含有する抵抗ペーストを焼き付けることによって形成される。この抵抗成分としては、例えば、Ｉｎ－Ｓｎ複合酸化物（ＩＴＯ）、Ｌａ－Ｃｕ複合酸化物、Ｓｒ－Ｆｅ複合酸化物、Ｃａ－Ｓｒ－Ｒｕ複合酸化物などの複合酸化物、ルテニウム、カーボンなどが用いられる。また、抵抗層１１ｓは、例えば、Ｂ－Ｓｉ系ガラス、Ｂ－Ｓｉ－Ｚｎ系ガラスなどのガラスが添加されてもよい。また、抵抗層１１ｓは、Ｎｉ，Ｃｕ、Ｍｏ、Ｃｒ、Ｎｂなどの金属、Ａｌ２Ｏ３、ＴｉＯ２、ＺｒＯ２、ＺｎＯ２などの金属酸化物が添加されることにより、比抵抗等を調整できるようにしてもよい。この抵抗層１１ｓを有する第１、第２外部電極１１ｂ，１１ｃは、第２積層コンデンサ１２の第１、第２外部電極１２ｂ，１２ｃよりも抵抗値（ＥＳＲ）が高い。したがって、この抵抗層１１ｓにより、第１積層コンデンサ１１のＥＳＲを調整可能である。

　第２積層コンデンサ１２は、第１積層コンデンサ１１よりもＥＳＲが低くかつ第１積層コンデンサ１１よりもＥＳＬが高い積層コンデンサである。図４に示すように、第２積層コンデンサ１２は、積層体１２ａと、第１外部電極１２ｂと、第２外部電極１２ｃと、を備えている。

　第２積層コンデンサ１２は、積層体１２ａと、電源端子となる第１外部電極１２ｂとグランド端子となる第２外部電極１２ｃとからなる２端子コンデンサである。第１外部電極１２ｂは、積層体１２ａの対向する一対の端面１２ｅ，１２ｆのうちの一方の端面１２ｅに設けられている。第２外部電極１２ｃは、他方の端面１２ｆに設けられている。第１外部電極１２ｂ及び第２外部電極１２ｃは、積層体１２ａの端面１２ｅ，１２ｆだけでなく、積層体１２ａの主面の一部及び側面の一部まで設けられている。

　積層体１２ａは、第１積層コンデンサ１１の積層体１１ａと同様の構成であり、複数の誘電体層１２ｈと複数の第１内部電極１２ｉ及び第２内部電極１２ｊとを有している。誘電体層１２ｈは、第１積層コンデンサ１１の誘電体層１１ｈと同様のものである。

　第１、第２内部電極１２ｉ，１２ｊは、薄膜状に形成されている。第１、第２内部電極１２ｉ，１２ｊは、例えば、Ｎｉ、Ｃｕ、Ａｇ、Ｐｄ、Ａｇ－Ｐｄ合金、Ａｕなどからなる。第１内部電極１２ｉと第２内部電極１２ｊとは、誘電体層１２ｈを介して互いに対向するように、交互に積層されている。

　第１内部電極１２ｉは、本体部１２ｍと、引き出し部１２ｎとからなる。本体部１２ｍは、長方形状である。引き出し部１２ｎは、本体部１２ｍの一端部（第１外部電極１２ｂが設けられる端面１２ｅ側の端部）に設けられている。引き出し部１２ｎの幅は、本体部１２ｍの幅よりも狭い。引き出し部１２ｎは、第１外部電極１２ｂに電気的に接続されている。

　第２内部電極１２ｊは、本体部１２ｐと、引き出し部１２ｑとからなる。本体部１２ｐは、誘電体層１２ｈを介して第１内部電極１２ｉの本体部１２ｍと対向し、本体部１２ｍと同様の長方形状である。引き出し部１２ｑは、本体部１２ｐの一端部（第２外部電極１２ｃが設けられる端面１２ｆ側の端部）に設けられている。引き出し部１２ｑの幅は、本体部１２ｐの幅よりも狭い。引き出し部１２ｑは、第２外部電極１２ｃに電気的に接続されている。

　第２積層コンデンサ１２は、第１、第２内部電極１２ｉ，１２ｊの引き出し部１２ｎ，１２ｑが本体部１２ｍ，１２ｐよりも幅が狭いので、第１積層コンデンサ１１よりもインダクタンス（ＥＳＬ）が高くなる。また、第２積層コンデンサ１２は、引き出し部１２ｎ，１２ｑの長さを長くすることで、インダクタンスが高くなる。したがって、第２積層コンデンサ１２のＥＳＬは、引き出し部１２ｎ，１２ｑの幅が狭いほど高くなり、また、引き出し部１２ｎ，１２ｑの長さが長いほど高くなる。

　第１外部電極１２ｂは、複数の第１内部電極１２ｉの引き出し部１２ｎに電気的に接続されている。第１外部電極１２ｂは、電源パターン１０ｊに電気的に接続されている。したがって、第１外部電極１２ｂは、電源用（信号用）の端子である。

　第２外部電極１２ｃは、複数の第２内部電極１２ｊの引き出し部１２ｑに電気的に接続されている。第２外部電極１２ｃは、グランドパターン１０ｉに電気的に接続されている。したがって、第２外部電極１２ｃは、グランド用の端子である。

　第１、第２外部電極１２ｂ，１２ｃは、例えば、Ｃｕ電極と、Ｃｕ電極を覆うように形成されたメッキ層（例えば、ニッケルメッキ層とこのニッケルメッキ層を覆うスズメッキ層）と、を有している。

　実装構造１では、配線基板１０の電源パターン１０ｊに第１積層コンデンサ１１の第１外部電極１１ｂ及び第２積層コンデンサ１２の第１外部電極１２ｂが接続され、配線基板１０のグランドパターン１０ｉに第１積層コンデンサ１１の第２外部電極１１ｃ及び第２積層コンデンサ１２の第２外部電極１２ｃが接続されている。このように構成することで、実装構造１では、ＩＣ１３の電源―グランド間に、第１積層コンデンサ１１を含む第１経路Ａ１と、第２積層コンデンサ１２を含む第２経路Ａ２とが並列に形成される。

　図５には、この第１経路Ａ１と第２経路Ａ２を示す実装構造１における等価回路を示している。第１経路Ａ１のインピーダンスは、第１積層コンデンサ１１の抵抗Ｒ１１と、インダクタンスＬ１１と、容量Ｃ１１とからなる。一方、第２経路Ａ２のインピーダンスは、第２積層コンデンサ１２の抵抗Ｒ１２と、インダクタンスＬ１２と、容量Ｃ１２とからなる。第１経路Ａ１の抵抗Ｒ１１、インダクタンスＬ１１及び容量Ｃ１１と第２経路Ａ２の抵抗Ｒ１２、インダクタンスＬ１２及び容量Ｃ１２とは、並列である。

　第１経路Ａ１は、第１積層コンデンサ１１の抵抗層１１ｓを有する第１、第２外部電極１１ｂ，１１ｃを通るので、第２経路Ａ２よりも抵抗が高い（Ｒ１１＞Ｒ１２）。これにより、第１経路Ａ１は、第２経路Ａ２よりも高ＥＳＲである。また、第２経路Ａ２は、第２積層コンデンサ１２の第１、第２内部電極１２ｉ，１２ｊの幅の狭い引き出し部１２ｎ，１２ｑを通るので、第１経路Ａ１よりもインダクタンスが高い（Ｌ１２＞Ｌ１１）。これにより、第２経路Ａ２は、第１経路Ａ１よりも高ＥＳＬである。

　この並列の第１積層コンデンサ１１及び第２積層コンデンサ１２が配線基板１０のＩＣ１３の電源－グランド間に実装されることで、ＩＣ１３の電源－グランド間に第１経路Ａ１と第２経路Ａ２とが並列に挿入されることになる。ＩＣ１３は容量を有しているので、このＩＣ１３の容量と第１、第２積層コンデンサ１１，１２のインダクタンスとの間で反共振が起きる。しかし、実装構造１では、第１積層コンデンサ１１を含む第１経路Ａ１を高ＥＳＲ化しているので、この第１経路Ａ１の高ＥＳＲにより反共振を抑制できる。また、実装構造１では、第２積層コンデンサ１２を含む第２経路Ａ２を低ＥＳＲ化しているので、この第２経路Ａ２の低ＥＳＲにより反共振周波数の低周波数側のインピーダンスを抑制できる。

　しかし、第１、第２積層コンデンサ１１，１２とＩＣ１３との間には、配線（例えば、電源パターン１０ｊ、グランドパターン１０ｈ，１０ｉ、グランドプレーン１０ｃの一部）が存在する。この配線にも、インダクタンスがある。この配線のインダクタンスが第１、第２積層コンデンサ１１，１２のインダクタンスに上乗せされると（配線のインダクタンスの影響を受けると）、上述した第１経路Ａ１の高ＥＳＲが反共振の抑制に寄与できなくなり、反共振周波数でのインピーダンスが高くなってしまう。

　そこで、実装構造１では、第２経路Ａ２を高ＥＳＬ化している。この第２経路Ａ２の高ＥＳＬにより、第１、第２積層コンデンサ１１，１２とＩＣ１３との間に配線のインダクタンスが存在しても、第１経路Ａ１の高ＥＳＲが反共振の抑制に寄与できるようになる。これにより、ＩＣ１３の容量との間の反共振を抑制でき、反共振周波数でのインピーダンスが低くなる。その結果、電圧変動が抑制され、ＩＣ１３に安定した電力を供給できる。

　この第１実施形態に係る積層コンデンサの実装構造１は、配線基板１０におけるＩＣ１３の電源－グランド間に第１積層コンデンサ１１と第２積層コンデンサ１２とが並列に実装されることで、第１積層コンデンサ１１を含む第１経路Ａ１と第２積層コンデンサ１２を含む第２経路Ａ２とが並列に形成される。この第１経路Ａ１（第１積層コンデンサ１１）が低ＥＳＬかつ高ＥＳＲであり、第２経路Ａ２（第２積層コンデンサ１２）が高ＥＳＬかつ低ＥＳＲであるので、配線基板１０におけるＩＣ１３と第１、第２積層コンデンサ１１，１２との間に配線のインダクタンスが存在する場合でも、低ＥＳＲの第２経路Ａ２の高ＥＳＬ化により、第１経路Ａ１の高ＥＳＲがＩＣ１３の容量と第１、第２積層コンデンサ１１，１２のインダクタンスとの間の反共振の抑制に寄与できる。その結果、反共振周波数でのインピーダンスが低下することで、電源インピーダンスが低下し、電圧変動を抑制できる。このように、第１実施形態に係る積層コンデンサの実装構造１によれば、配線のインダクタンスの影響を受けてもＩＣ１３の容量と第１、第２積層コンデンサ１１，１２のインダクタンスとの間の反共振を抑制できる。

　また、第１実施形態に係る積層コンデンサの実装構造１によれば、第１積層コンデンサ１１の第１、第２外部電極１１ｂ，１１ｃが抵抗層１１ｓを有するので、抵抗層１１ｓにより第１経路Ａ１のＥＳＲを調整でき、第１経路Ａ１のＥＳＲを第２経路Ａ２のＥＳＲよりも高くできる。

　また、第１実施形態に係る積層コンデンサの実装構造１によれば、第２積層コンデンサ１２の第１、第２内部電極１２ｉ，１２ｊの各引き出し部１２ｎ，１２ｑの幅を狭くすることで、第２経路Ａ２のＥＳＬを調整でき、第２経路Ａ２のＥＳＬを第１経路Ａ１のＥＳＬよりも高くできる。

　（第２実施形態）
　図６～図９を参照して、第２実施形態に係る積層コンデンサの実装構造２について説明する。図６は、第２実施形態に係る積層コンデンサの実装構造２の構成を示す平面図である。図７は、図６のＩＩＩ－ＩＩＩ線に沿った断面図である。図８は、第２実施形態に係る第１積層コンデンサ２１の平断面図である。図９は、第２実施形態に係る積層コンデンサの実装構造２の等価回路である。

　実装構造２は、第１実施形態に係る実装構造１と比較すると、積層コンデンサとは別に抵抗を設けることで第１経路Ａ１を高ＥＳＲとすると共にインダクタを設けることで第２経路Ａ２を高ＥＳＬとすることが異なる。なお、実装構造２では、第１積層コンデンサ２１と第２積層コンデンサ２２が同様の構成の低ＥＳＲかつ低ＥＳＬの積層コンデンサである。

　実装構造２は、配線基板２０と、２個の第１積層コンデンサ２１及び第２積層コンデンサ２２と、ＩＣ２３（請求の範囲に記載の集積回路に相当）と、抵抗２４と、インダクタ２５と、を備えている。第１積層コンデンサ２１及び第２積層コンデンサ２２は、ＩＣ２３の電源－グランド間に接続されたデカップリングコンデンサである。

　配線基板２０は、多層配線基板である。配線基板２０の一面２０ａには、第１、第２積層コンデンサ２１，２２と、ＩＣ２３と、抵抗２４と、インダクタ２５とが表面実装されている。配線基板２０は、第１実施形態に係る配線基板１０と同様に、絶縁層２０ｂ、グランドプレーン２０ｃ、絶縁層２０ｄ、電源プレーン２０ｅ及び絶縁層２０ｆが順に積層されている。また、配線基板２０は、絶縁層２０ｂの上面にグランドパターン２０ｈ，２０ｉ、電源パターン２０ｊ、接続パターン２０ｋ，２０ｌなどの配線パターンが形成されている。

　グランドパターン２０ｈ，２０ｉ、電源パターン２０ｊ、接続パターン２０ｋ，２０ｌは、例えば、銅箔などからなるプリント配線パターンである。グランドパターン２０ｈは、第１実施形態に係るグランドパターン１０ｈと同様に、ＩＣ２３のグランド端子（図示省略）が電気的に接続される配線パターンであり、層間貫通ビア２０ｍを介してグランドプレーン２０ｃに電気的に接続されている。グランドパターン２０ｉは、第１実施形態に係るグランドパターン１０ｉと同様に、第１積層コンデンサ２１のグランド端子（第２外部電極２１ｃ）及び第２積層コンデンサ２２のグランド端子（第２外部電極２２ｃ）が電気的に接続される配線パターンであり、層間貫通ビア２０ｎを介してグランドプレーン２０ｃに電気的に接続されている。

　電源パターン２０ｊは、抵抗２４の一方の電極端子２４ａ及びインダクタ２５の一方の電極端子２５ａとＩＣ２３の電源端子（図示省略）が電気的に接続される配線パターンである。電源パターン２０ｊは、第１実施形態に係る電源パターン２０ｊと同様に層間貫通ビア２０ｐを介して電源プレーン２０ｅに電気的に接続されている。なお、電源パターン２０ｊにおいて、抵抗２４の電極端子２４ａの接続箇所とＩＣ２３の電源端子の接続箇所との間の配線パターンと、インダクタ２５の電極端子２５ａの接続箇所とＩＣ２３の電源端子の接続箇所との間の配線パターンとは、長さが略同じ長さでありかつ幅が略同じ幅であることが好ましい。

　接続パターン２０ｋは、抵抗２４の他方の電極端子２４ｂと第１積層コンデンサ２１の電源端子（第１外部電極２１ｂ）が電気的に接続される配線パターンである。接続パターン２０ｌは、インダクタ２５の他方の電極端子２５ｂと第２積層コンデンサ２２の電源端子（第１外部電極２２ｂ）が電気的に接続される配線パターンである。

　第１、第２積層コンデンサ２１，２２は、上述したようにデカップリングコンデンサである。第１、第２積層コンデンサ２１，２２は、チップ型の積層セラミックコンデンサであり、略直方体形状である。上述したように第１積層コンデンサ２１と第２積層コンデンサ２２とは同様の構成の積層コンデンサであるので、以下では第１積層コンデンサ２１についてのみ説明し、第２積層コンデンサ２２の説明を省略する。

　第１積層コンデンサ２１は、低ＥＳＲかつ低ＥＳＬの積層コンデンサである。第１積層コンデンサ２１は、積層体２１ａと、第１外部電極２１ｂと、第２外部電極２１ｃと、を備えている。

　第１積層コンデンサ２１は、積層体２１ａと、電源端子となる第１外部電極２１ｂとグランド端子となる第２外部電極２１ｃとからなる２端子コンデンサである。第１外部電極２１ｂは、積層体２１ａの対向する一対の端面２１ｅ，２１ｆのうちの一方の端面２１ｅに設けられている。第２外部電極２１ｃは、他方の端面２１ｆに設けられている。第１外部電極２１ｂ及び第２外部電極２１ｃは、積層体２１ａの端面２１ｅ，２１ｆだけでなく、積層体２１ａの主面の一部及び側面の一部まで設けられている。

　積層体２１ａは、第１実施形態に係る第１積層コンデンサ１１の積層体１１ａと同様の構成であり、複数の誘電体層２１ｈと複数の第１内部電極２１ｉ及び第２内部電極２１ｊとを有している。第１内部電極２１ｉは、第１実施形態に係る第１積層コンデンサ１１の第１内部電極１１ｉと同様の構成であり、本体部２１ｍと、本体部２１ｍと同じ幅の引き出し部２１ｎとからなる。第２内部電極２１ｊは、第１実施形態に係る第１積層コンデンサ１１の第２内部電極１１ｊと同様の構成であり、本体部２１ｐと、本体部２１ｐと同じ幅の引き出し部２１ｑとからなる。

　第１外部電極２１ｂは、第１実施形態に係る第２積層コンデンサ１２の第１外部電極１２ｂと同様の構成である。第２外部電極２１ｃは、第１実施形態に係る第２積層コンデンサ１２の第２外部電極１２ｃと同様の構成である。

　抵抗２４は、チップ型の抵抗であり、略直方体形状である。抵抗２４は、２個の電極端子２４ａ，２４ｂを有している。電極端子２４ａは、電源パターン２０ｊに電気的に接続されている。電極端子２４ｂは、接続パターン２０ｋに電気的に接続されている。これにより、抵抗２４は、第１積層コンデンサ２１に直列に接続される。抵抗２４は、所定の抵抗値を有しており、例えば、１００ｍΩである。

　インダクタ２５は、チップ型のインダクタであり、略直方体形状である。インダクタ２５は、２個の電極端子２５ａ，２５ｂを有している。電極端子２５ａは、電源パターン２０ｊに電気的に接続されている。電極端子２５ｂは、接続パターン２０ｌに電気的に接続されている。これにより、インダクタ２５は、第２積層コンデンサ２２に直列に接続される。インダクタ２５は、所定のインダクタンスを有しており、例えば、２００ｐＨである。

　実装構造２では、配線基板２０の電源パターン２０ｊに抵抗２４の電極端子２４ａが接続され、接続パターン２０ｋに抵抗２４の電極端子２４ｂ及び第１積層コンデンサ２１の第１外部電極２１ｂが接続され、グランドパターン２０ｉに第１積層コンデンサ２１の第２外部電極２１ｃが接続されている。また、実装構造２では、配線基板２０の電源パターン２０ｊにインダクタ２５の電極端子２５ａが接続され、接続パターン２０ｌにインダクタ２５の電極端子２５ｂ及び第２積層コンデンサ２２の第１外部電極２２ｂが接続され、グランドパターン２０ｉに第２積層コンデンサ２２の第２外部電極２２ｃが接続されている。このように構成することで、実装構造２では、ＩＣ２３の電源―グランド間に、第１積層コンデンサ２１と抵抗２４を含む第１経路Ａ１と、第２積層コンデンサ２２とインダクタ２５を含む第２経路Ａ２とが並列に形成される。

　図９には、この第１経路Ａ１と第２経路Ａ２を示す実装構造２における等価回路を示している。第１経路Ａ１のインピーダンスは、第１積層コンデンサ２１の抵抗Ｒ２１と、インダクタンスＬ２１と、容量Ｃ２１と、抵抗２４の抵抗Ｒ２３とからなる。一方、第２経路Ａ２のインピーダンスは、第２積層コンデンサ２２の抵抗Ｒ２２と、インダクタンスＬ２２と、容量Ｃ２２と、インダクタ２５のインダクタンスＬ２３とからなる。第１経路Ａ１の抵抗Ｒ２１、インダクタンスＬ２１、容量Ｃ２１及び抵抗Ｒ２３と第２経路Ａ２の抵抗Ｒ２２、インダクタンスＬ２２、容量Ｃ２２及びインダクタンスＬ２３とは、並列である。

　第１経路Ａ１は、抵抗２４を通るので、第２経路Ａ２よりも抵抗が高い（Ｒ２１＋Ｒ２３＞Ｒ２２）。これにより、第１経路Ａ１は、第２経路Ａ２よりも高ＥＳＲである。また、第２経路Ａ２は、インダクタ２５を通るので、第１経路Ａ１よりもインダクタンスが高い（Ｌ２２＋Ｌ２３＞Ｌ２１）。これにより、第２経路Ａ２は、第１経路Ａ１よりも高ＥＳＬである。なお、抵抗Ｒ２１と抵抗Ｒ２２とは、略同じ値である。また、インダクタンスＬ２１とインダクタンスＬ２２とは、略同じ値である。

　このように、実装構造２でも、第１実施形態に係る実装構造１と同様に、第１経路Ａ１を高ＥＳＲ化しかつ第２経路Ａ２を高ＥＳＬ化している。この第２経路Ａ２の高ＥＳＬにより、第１実施形態に係る実装構造１と同様に、第１、第２積層コンデンサ２１，２２とＩＣ２３との間に配線のインダクタンスが存在しても、第１経路Ａ１の高ＥＳＲがＩＣ２３の容量と第１、第２積層コンデンサ２１，２２のインダクタンスとの間の反共振の抑制に寄与できるようになる。

　この第２実施形態に係る積層コンデンサの実装構造２は、配線基板２０におけるＩＣ２３の電源－グランド間に第１積層コンデンサ２１及び抵抗２４と第２積層コンデンサ２２とインダクタ２５とが並列に実装されることで、第１積層コンデンサ２１と抵抗２４を含む第１経路Ａ１と第２積層コンデンサ２２とインダクタ２５を含む第２経路Ａ２とが並列に形成される。この第１経路Ａ１（第１積層コンデンサ２１、抵抗２４）が低ＥＳＬかつ高ＥＳＲであり、第２経路Ａ２（第２積層コンデンサ２２、インダクタ２５）が高ＥＳＬかつ低ＥＳＲであるので、配線基板２０におけるＩＣ２３と第１、第２積層コンデンサ２１，２２との間に配線のインダクタンスが存在する場合でも、低ＥＳＲの第２経路Ａ２の高ＥＳＬ化により、第１経路Ａ１の高ＥＳＲがＩＣ２３の容量と第１、第２積層コンデンサ２１，２２のインダクタンスとの間の反共振の抑制に寄与できる。このように、第２実施形態に係る積層コンデンサの実装構造２によれば、配線のインダクタンスの影響を受けてもＩＣ２３の容量と第１、第２積層コンデンサ２１，２２のインダクタンスとの間の反共振を抑制できる。

　また、第２実施形態に係る積層コンデンサの実装構造２によれば、抵抗２４を第１積層コンデンサ２１に直列に接続することで、第１経路Ａ１のＥＳＲを調整でき、第１経路Ａ１のＥＳＲを第２経路Ａ２のＥＳＲよりも高くできる。

　また、第２実施形態に係る積層コンデンサの実装構造２によれば、インダクタ２５を第２積層コンデンサ２２に直列に接続することで、第２経路Ａ２のＥＳＬを調整でき、第２経路Ａ２のＥＳＬを第１経路Ａ１のＥＳＬよりも高くできる。

　また、第２実施形態に係る積層コンデンサの実装構造２によれば、特殊な積層コンデンサを用いなくても、既存の低ＥＳＲかつ低ＥＳＬの第１積層コンデンサ２１，２２及び抵抗２４、インダクタ２５を用いることで、上述した反共振の抑制を実現できる。そのため、コストを抑えることができる。

　（第３実施形態）
　図１０～図１２を参照して、第３実施形態に係る積層コンデンサの実装構造３について説明する。図１０は、第３実施形態に係る積層コンデンサの実装構造３の構成を示す平面図である。図１１は、図１０のＩＶ－ＩＶ線に沿った断面図である。図１２は、第３実施形態に係る積層コンデンサの実装構造３の等価回路である。

　実装構造３は、第１実施形態に係る実装構造１と比較すると、第１経路Ａ１側と第２経路Ａ２側の配線パターンの長さを変えることで第２経路Ａ２を第１経路Ａ１よりも高ＥＳＬとすることが異なる。なお、配線パターンの長さ以外にも、配線パターンの幅を変えることで高ＥＳＬとしてもよい。

　実装構造３は、配線基板３０と、２個の第１積層コンデンサ３１及び第２積層コンデンサ３２と、ＩＣ３３（請求の範囲に記載の集積回路に相当）と、を備えている。第１積層コンデンサ３１及び第２積層コンデンサ３２は、ＩＣ３３の電源－グランド間に接続されたデカップリングコンデンサである。

　配線基板３０は、多層配線基板である。配線基板３０の一面３０ａには、第１、第２積層コンデンサ３１，３２と、ＩＣ３３とが表面実装されている。配線基板３０は、第１実施形態に係る配線基板１０と同様に、絶縁層３０ｂ、グランドプレーン３０ｃ、絶縁層３０ｄ、電源プレーン３０ｅ及び絶縁層３０ｆが順に積層されている。また、配線基板３０は、絶縁層３０ｂの上面にグランドパターン３０ｈ，３０ｉ、電源パターン３０ｊなどの配線パターンが形成されている。

　グランドパターン３０ｈ，３０ｉ、電源パターン３０ｊは、例えば、銅箔などからなるプリント配線パターンである。グランドパターン３０ｈは、第１実施形態に係るグランドパターン１０ｈと同様に、ＩＣ３３のグランド端子（図示省略）が電気的に接続される配線パターンであり、層間貫通ビア３０ｍを介してグランドプレーン３０ｃに電気的に接続されている。グランドパターン３０ｉは、第１実施形態に係るグランドパターン１０ｉと同様に、第１積層コンデンサ３１のグランド端子（第２外部電極３１ｃ）及び第２積層コンデンサ３２のグランド端子（第２外部電極３２ｃ）が電気的に接続される配線パターンであり、層間貫通ビア３０ｎを介してグランドプレーン３０ｃに電気的に接続されている。

　電源パターン３０ｊは、第１実施形態に係る電源パターン１０ｊと同様に、第１積層コンデンサ３１の電源端子（第１外部電極３１ｂ）及び第２積層コンデンサ３２の電源端子（第１外部電極３２ｂ）とＩＣ３３の電源端子（図示省略）が電気的に接続される配線パターンであり、層間貫通ビア３０ｐを介して電源プレーン３０ｅに電気的に接続されている。特に、電源パターン３０ｊは、第１積層コンデンサ３１の電源端子とＩＣ３３の電源端子の接続箇所との間の第１配線パターン３０ｓと、第２積層コンデンサ３２の電源端子の接続箇所とＩＣ３３の電源端子の接続箇所との間の第２配線パターン３０ｔとの長さが異なっている。具体的には、電源パターン３０ｊでは、第２配線パターン３０ｔが第１配線パターン３０ｓよりも長くなるようにパターンが形成されている。つまり、第２積層コンデンサ３２とＩＣ３３との間の配線が、第１積層コンデンサ３１とＩＣ３３との間の配線よりも長い。なお、図１０に示す一例の電源パターン３０ｊの場合、第１配線パターン３０ｓと第２配線パターン３０ｔとは、ＩＣ３３側の一部が共通のパターンとなっているので、これ以外の部分のパターンの長さが異なっている。

　このように、配線の長さを調整することで、インダクタンスを変えることができる。具体的には、配線パターン（配線）を長くすることで、インダクタンスが高くなる。したがって、長いほうの第２配線パターン３０ｔのインダクタンスは、短いほうの第１配線パターン３０ｓのインダクタンスよりも高くなる。

　なお、配線パターンの幅を調整することで、インダクタンスを変えることもできる。具体的には、配線パターン（配線）の幅を狭くすることで、インダクタンスが高くなる。したがって、第２配線パターン３０ｔの幅を第１配線パターン３０ｓの幅よりも狭くすることで、第２配線パターン３０ｔのインダクタンスを第１配線パターン３０ｓのインダクタンスよりも高くすることができる。第２配線パターン３０ｔの幅を狭くする場合、第２配線パターン３０ｔの全部の幅を狭くしもよいし、第２配線パターン３０ｔの一部を狭くしてもよい。

　第１、第２積層コンデンサ３１，３２は、上述したようにデカップリングコンデンサである。第１、第２積層コンデンサ３１，３２は、チップ型の積層セラミックコンデンサであり、略直方体形状である。

　第１積層コンデンサ３１は、高ＥＳＲ（第２積層コンデンサ３２よりもＥＳＲが高い）かつ低ＥＳＬの積層コンデンサである。第１積層コンデンサ３１は、積層体３１ａと、第１外部電極３１ｂと、第２外部電極３１ｃと、を備えている。第１積層コンデンサ３１は第１実施形態に係る第１積層コンデンサ１１と同様の構成の積層コンデンサであるので、説明を省略する。

　第２積層コンデンサ３２は、低ＥＳＲ（第１積層コンデンサ３１よりもＥＳＲが低い）かつ低ＥＳＬ（第１積層コンデンサ３１と同程度の大きさのＥＳＬ）の積層コンデンサである。第２積層コンデンサ３２は、積層体３２ａと、第１外部電極３２ｂと、第２外部電極３２ｃと、を備えている。第２積層コンデンサ３２は第２実施形態に係る第１、第２積層コンデンサ２１、２２と同様の構成の積層コンデンサであるので、説明を省略する。

　実装構造３では、配線基板３０の電源パターン３０ｊの第１配線パターン３０ｓ側に第１積層コンデンサ３１の第１外部電極３１ｂが接続され、グランドパターン３０ｉに第１積層コンデンサ３１の第２外部電極３１ｃが接続されている。また、実装構造３では、配線基板３０の電源パターン３０ｊの第２配線パターン３０ｔ側に第２積層コンデンサ３２の第１外部電極３２ｂが接続され、グランドパターン３０ｉに第２積層コンデンサ３２の第２外部電極３２ｃが接続されている。このように構成することで、実装構造３では、ＩＣ３３の電源－グランド間に、第１積層コンデンサ３１と第１配線パターン３０ｓを含む第１経路Ａ１と、第２積層コンデンサ３２と第２配線パターン３０ｔを含む第２経路Ａ２とが並列に形成される。

　図１２には、この第１経路Ａ１と第２経路Ａ２を示す実装構造３における等価回路を示している。第１経路Ａ１のインピーダンスは、第１積層コンデンサ３１の抵抗Ｒ３１と、インダクタンスＬ３１と、容量Ｃ３１と、第１配線パターン３０ｓのＬ３３とからなる。一方、第２経路Ａ２のインピーダンスは、第２積層コンデンサ３２の抵抗Ｒ３２と、インダクタンスＬ３２と、容量Ｃ３２と、第２配線パターン３０ｔのインダクタンスＬ３４とからなる。第１経路Ａ１の抵抗Ｒ３１、インダクタンスＬ３１、容量Ｃ３１及びインダクタンスＬ３３と第２経路Ａ２の抵抗Ｒ３２、インダクタンスＬ３２、容量Ｃ３２及びインダクタンスＬ３４とは、並列である。

　第１経路Ａ１は、第１積層コンデンサ３１の抵抗層（図示省略）を有する第１、第２外部電極３１ｂ，３１ｃを通るので、第２経路Ａ２よりも抵抗が高い（Ｒ３１＞Ｒ３２）。これにより、第１経路Ａ１は、第２経路Ａ２よりも高ＥＳＲである。また、第２経路Ａ２は、第１配線パターン３０ｓよりも長い第２配線パターン３０ｔを通るので、第１経路Ａ１よりもインダクタンスが高い（Ｌ３２＋Ｌ３４＞Ｌ３１＋Ｌ３３）。これにより、第２経路Ａ２は、第１経路Ａ１よりも高ＥＳＬである。なお、インダクタンスＬ３１とインダクタンスＬ３２とは、略同じ値である。

　このように、実装構造３でも、第１実施形態に係る実装構造１と同様に、第１経路Ａ１を高ＥＳＲ化しかつ第２経路Ａ２を高ＥＳＬ化している。この第２経路Ａ２の高ＥＳＬにより、第１実施形態に係る実装構造１と同様に、第１、第２積層コンデンサ３１，３２とＩＣ３３との間に配線のインダクタンスが存在しても、第１経路Ａ１の高ＥＳＲが反共振の抑制に寄与できるようになる。

　この第３実施形態に係る積層コンデンサの実装構造３は、配線基板３０におけるＩＣ３３の電源－グランド間に第１配線パターン３０ｓに接続された第１積層コンデンサ３１と第２配線パターン３０ｔに接続された第２積層コンデンサ３２とが並列に実装されることで、第１積層コンデンサ３１と第１配線パターン３０ｓを含む第１経路Ａ１と第２積層コンデンサ３２と第２配線パターン３０ｔを含む第２経路Ａ２とが並列に形成される。この第１経路Ａ１（第１積層コンデンサ３１、第１配線パターン３０ｓ）が低ＥＳＬかつ高ＥＳＲであり、第２経路Ａ２（第２積層コンデンサ３２、第２配線パターン３０ｔ）が高ＥＳＬかつ低ＥＳＲであるので、配線基板３０におけるＩＣ３３と第１、第２積層コンデンサ３１，３２との間に配線のインダクタンスが存在する場合でも、低ＥＳＲの第２経路Ａ２の高ＥＳＬ化により、第１経路Ａ１の高ＥＳＲがＩＣ３３の容量と第１、第２積層コンデンサ３１，３２のインダクタンスとの間の反共振の抑制に寄与できる。このように、第３実施形態に係る積層コンデンサの実装構造３によれば、配線のインダクタンスの影響を受けてもＩＣ３３の容量と第１、第２積層コンデンサ３１，３２のインダクタンスとの間の反共振を抑制できる。

　また、第３実施形態に係る積層コンデンサの実装構造３によれば、第２経路Ａ２側の第２配線パターン３０ｔを第１経路Ａ１側の第１配線パターン３０ｓよりも長くすることで、第１経路Ａ１と第２経路Ａ２のＥＳＬを調整でき、第２経路Ａ２のＥＳＬを第１経路Ａ１のＥＳＬよりも高くできる。

　上述した第１～第３実施形態に係る積層コンデンサの実装構造１，２，３を用いることで反共振を抑制できる理由を複素平面上のインピーダンス（Ｚ）と複素平面上のアドミタンス（Ｙ）を用いて詳細に説明する。以下では、まず、従来の積層コンデンサの実装構造において配線のインダクタンスが存在することで反共振の抑制効果が低下する理由を説明し、次に、第１～第３実施形態に係る積層コンデンサの実装構造１，２，３を用いた場合には配線のインダクタンスが存在しても反共振を抑制できる理由を説明する。なお、従来の積層コンデンサの実装構造は、配線基板のＩＣの電源－グランド間に低ＥＳＬかつ高ＥＳＲの第１積層コンデンサと低ＥＳＬと低ＥＳＲの第２積層コンデンサとが並列に接続されたものとする。

　図１３～図１６を参照して、従来の積層コンデンサの実装構造の場合について説明する。図１３は、従来の積層コンデンサの実装構造における反共振に関与する等価回路である。図１４は、従来の積層コンデンサの実装構造におけるインピーダンスの周波数特性である。図１５は、従来の積層コンデンサの実装構造におけるアドミタンスの複素平面である。図１６は、従来の積層コンデンサの実装構造におけるインピーダンスの複素平面である。

　図１３は、反共振に関与するものだけを示した簡易的な等価回路を示しおり、反共振に関与しない第１、第２積層コンデンサの容量などを省略している。符号Ｃ１’は、ＩＣの容量であり、３０ｎＦとした。このＩＣの容量Ｃ１’からなるインピーダンスをＺ２’とし、そのアドミタンスをＹ２’とする。符号Ｌ１’は、第１積層コンデンサのインダクタンス（低ＥＳＬ）であり、５０ｐＨとした。符号Ｒ１’は、第１積層コンデンサの抵抗（高ＥＳＲ）であり、１００ｍΩとした。この第１積層コンデンサのインダクタンスＬ１’と抵抗Ｒ１’とからなるインピーダンスをＺ３’とし、そのアドミタンスをＹ３’とする。符号Ｌ２’は、第２積層コンデンサのインダクタンス（低ＥＳＬ）であり、５０ｐＨとした。符号Ｒ２’は、第２積層コンデンサの抵抗（低ＥＳＲ）であり、１０ｍΩとした。この第２積層コンデンサのインダクタンスＬ２’と抵抗Ｒ２’とからなるインピーダンスをＺ４’とし、そのアドミタンスをＹ４’とする。符号Ｌ３’は、ＩＣと積層コンデンサとの間の配線のインダクタンスであり、１００ｐＨとした。この配線のインダクタンスＬ３’からなるインピーダンスをＺ５’とし、そのアドミタンスをＹ５’とする。並列の第１積層コンデンサのインピーダンスＺ３’と第２積層コンデンサのインピーダンスＺ４’とからなるインピーダンスをＺ６’とし、そのアドミタンスをＹ６’とする。直列のインピーダンスＺ６’とインピーダンスＺ５’とからなるインピーダンスをＺ７’とし、そのアドミタンスをＹ７’とする。並列のインピーダンスＺ２’とインピーダンスＺ７’とからなる回路全体のインピーダンス（電源インピーダンス）をＺ１’とし、そのアドミタンスをＹ１’とする。

　図１４に示すインピーダンスの周波数特性は、横軸が周波数［Ｈｚ］であり、縦軸がインピーダンス［Ω］である。周波数は、０．０１ＧＨｚから１．００ＧＨｚとする。符号ＺＦ１’で示す実線は、回路全体のインピーダンスＺ１’の周波数特性である。符号ＺＦ２’で示す破線は、ＩＣのインピーダンスＺ２’の周波数特性である。符号ＺＦ３’で示す一点鎖線は、第１積層コンデンサのインピーダンスＺ３’の周波数特性である。符号ＺＦ４’で示す二点鎖線は、第２積層コンデンサのインピーダンスＺ４’の周波数特性である。符号ＺＦ７’で示す破線は、インピーダンスＺ７’の周波数特性である。インピーダンスＺ１’の周波数特性ＺＦ１’上の符号ＡＦ’は、インピーダンスが最も高くなる反共振周波数を示す。

　図１５に示すアドミタンスの複素平面は、横軸がコンダクタンスＧ（実部）であり、縦軸がサセプタンスＢ（虚部）である。符号ＹＰ１’で示す実線は、アドミタンスＹ１’を複素平面上で示したものである。符号ＹＰ２’で示す破線は、アドミタンスＹ２’を複素平面上で示したものである。符号ＹＰ３’で示す一点鎖線は、アドミタンスＹ３’を複素平面上で示したものである。符号ＹＰ４’で示す二点鎖線は、アドミタンスＹ４’を複素平面上で示したものである。符号ＹＰ６’で示す破線は、アドミタンスＹ６’を複素平面上で示したものである。符号ＹＰ７’で示す破線は、アドミタンスＹ７’を複素平面上で示したものである。符号ＹＶ１’で示すベクトルは、反共振周波数ＡＦ’でのアドミタンスＹ１’を複素平面上で示したものである。符号ＹＶ２’で示すベクトルは、反共振周波数ＡＦ’ でのアドミタンスＹ２’を複素平面上で示したものである。符号ＹＶ３’で示すベクトルは、反共振周波数ＡＦ’でのアドミタンスＹ３’を複素平面上で示したものである。符号ＹＶ４’で示すベクトルは、反共振周波数ＡＦ’でのアドミタンスＹ４’を複素平面上で示したものである。符号ＹＶ６’で示すベクトルは、反共振周波数ＡＦ’でのアドミタンスＹ６’を複素平面上で示したものである。符号ＹＶ７’で示すベクトルは、反共振周波数ＡＦ’でのアドミタンスＹ７’を複素平面上で示したものである。

　図１６に示すインピーダンスの複素平面は、横軸がレジスタンスＲ（実部）であり、縦軸がリアクタンスＸ（虚部）である。符号ＺＰ１’で示す実線は、インピーダンスＺ１’を複素平面上で示したものである。符号ＺＰ５’で示す一点鎖線は、インピーダンスＺ５’を複素平面上で示したものである。符号ＺＰ６’で示す二点鎖線は、インピーダンスＺ６’を複素平面上で示したものである。符号ＺＰ７’で示す破線は、インピーダンスＺ７’を複素平面上で示したものである。符号ＺＶ１’で示すベクトルは、反共振周波数ＡＦ’でのインピーダンスＺ１’を複素平面上で示したものである。符号ＺＶ５’で示すベクトルは、反共振周波数ＡＦ’でのインピーダンスＺ５’を複素平面上で示したものである。符号ＺＶ６’で示すベクトルは、反共振周波数ＡＦ’でのインピーダンスＺ６’を複素平面上で示したものである。符号ＺＶ７’で示すベクトルは、反共振周波数ＡＦ’でのインピーダンスＺ７’を複素平面上で示したものである。

　なお、抵抗のみからなるインピーダンスは、実部のみである。容量のみからなるインピーダンスは、虚部のみである。インダクタンスのみからなるインピーダンスは、虚部のみである。直列の抵抗とインダクタンスとからなるインピーダンスは、実部と虚部がある。

　それでは、図１５と図１６を用いて、従来の積層コンデンサを用いた場合には反共振の抑制効果が低下する理由について説明する。以下の説明では、図１３に示す等価回路において並列で接続される部分については図１５に示す複素平面上のアドミタンスで考え、直列で接続される部分については図１６に示す複素平面上のインピーダンスで考える。

　第１積層コンデンサの抵抗Ｒ１’及びインダクタンスＬ１’（インピーダンスＺ３’）と第２積層コンデンサの抵抗Ｒ２’及びインダクタンスＬ２’（インピーダンスＺ４’）とは並列に接続されているので、図１５の複素平面上のアドミタンスＹＰ３’とアドミタンスＹＰ４’とが合成されてアドミタンスＹＰ６’となり、反共振周波数ＡＦ’でのアドミタンスＹ３’を示すベクトルＹＶ３’とアドミタンスＹ４’を示すベクトルＹＶ４’とが合成されてアドミタンスＹ６’を示すベクトルＹＶ６’となる。このアドミタンスＹＰ６’は図１６の複素平面上ではインピーダンスＺＰ６’となり、反共振周波数ＡＦ’でのアドミタンスＹ６’を示すベクトルＹＶ６’は図１６の複素平面上ではインピーダンスＺ６’を示すベクトルＺＶ６’となる。

　配線のインダクタンスＬ３’（インピーダンスＺ５’）と第１、第２積層コンデンサの並列部分（インピーダンスＺ６’）とは直列に接続されているので、図１６の複素平面上でインピーダンスＺＰ５’とインピーダンスＺＰ６’とが合成されてインピーダンスＺＰ７’となり、反共振周波数ＡＦ’でのインピーダンスＺ５’を示すベクトルＺＶ５’とインピーダンスＺ６’を示すベクトルＺＶ６’とが合成されてインピーダンスＺ７’を示すベクトルＺＶ７’となる。このように、配線のインダクタンスＬ３’が存在することで、インピーダンスＺＰ７’がＸ軸に近づく。このインピーダンスＺＰ７’は図１５の複素平面上ではアドミタンスＹＰ７’となり、反共振周波数ＡＦ’でのインピーダンスＺ７’を示すベクトルＺＶ７’は図１５の複素平面上ではアドミタンスＹ７’を示すベクトルＹＶ７’となる。

　ＩＣの容量Ｃ１’（インピーダンスＺ２’）と配線のインダクタンスＬ３’及び第１、第２積層コンデンサとの直列部分（インピーダンスＺ７’）とは並列に接続されているので、図１５の複素平面上でアドミタンスＹＰ２’とアドミタンスＹＰ７’とが合成されてアドミタンスＹＰ１’となり、反共振周波数ＡＦ’でのアドミタンスＹ２’を示すベクトルＹＶ２’とアドミタンスＹ７’を示すベクトルＹＶ７’とが合成されてアドミタンスＹ１’を示すベクトルＹＶ１’となる。このアドミタンスＹＰ１’は図１６の複素平面上ではインピーダンスＺＰ１’となり、反共振周波数ＡＦ’でのアドミタンスＹ１’を示すベクトルＹＶ１’は図１６の複素平面上ではインピーダンスＺ１’を示すベクトルＺＶ１’となる。

　図１６の複素平面上でインピーダンスＺＰ７’がＸ軸に近づくことで、図１５の複素平面上でアドミタンスＹＰ７’がＢ軸に近づく。これにより、反共振周波数ＡＦ’でのアドミタンスＹ７’を示すベクトルＹＶ７’はＢ軸に近づき、反共振周波数ＡＦ’でのアドミタンスＹ１’を示すベクトルＹＶ１’は図１５の複素平面の原点に近づく。これに応じて、反共振周波数ＡＦ’でのインピーダンスＺ１’を示すベクトルＺＶ１’は、図１６の複素平面の原点から離れる。つまり、反共振周波数ＡＦ’においてインピーダンスＺ１’のレベルが大きくなる。これにより、図１４に示すように、インピーダンスＺ１’の周波数特性ＺＦ１’において、反共振周波数ＡＦ’でインピーダンスのレベルが大きくなり、鋭角な山形の特性となる。つまり、反共振が抑制されない。

　図１７～図２０を参照して、第１～第３実施形態に係る積層コンデンサの実装構造１，２，３を用いた場合について説明する。図１７は、実施形態に係る積層コンデンサの実装構造における反共振に関与する等価回路である。図１８は、実施形態に係る積層コンデンサの実装構造におけるインピーダンスの周波数特性である。図１９は、実施形態に係る積層コンデンサの実装構造におけるアドミタンスの複素平面である。図２０は、実施形態に係る積層コンデンサの実装構造におけるインピーダンスの複素平面である。

　図１７は、反共振に関与するものだけを示した簡易的な等価回路を示しおり、反共振に関与しない第１積層コンデンサ１１，２１，３１や第２積層コンデンサ２１，２２，３２の容量などを省略している。符号Ｃ１は、ＩＣ１３，２３，３３の容量であり、図１３に示すＩＣの容量Ｃ１’と同じ３０ｎＦとした。このＩＣ１３，２３，３３の容量Ｃ１からなるインピーダンスをＺ２とし、そのアドミタンスをＹ２とする。

　符号Ｌ１は、第１経路Ａ１のインダクタンス（低ＥＳＬ）であり、図１３に示す第１積層コンデンサのインダクタンスＬ１’と同じ５０ｐＨとした。このインダクタンスＬ１は、実装構造１の場合には第１積層コンデンサ１１のインダクタンスＬ１１に相当し、実装構造２の場合には第１積層コンデンサ２１のインダクタンスＬ２１に相当し、実装構造３の場合には第１積層コンデンサ３１のインダクタンスＬ３１と第１配線パターン３０ｓのインダクタンスＬ３３に相当する。符号Ｒ１は、第１経路Ａ１の抵抗（高ＥＳＲ）であり、図１３に示す第１積層コンデンサの抵抗Ｒ１’と同じ１００ｍΩとした。この抵抗Ｒ１は、実装構造１の場合には第１積層コンデンサ１１の抵抗Ｒ１１に相当し、実装構造２の場合には第１積層コンデンサ２１の抵抗Ｒ２１と抵抗２４の抵抗Ｒ２３に相当し、実装構造３の場合には第１積層コンデンサ３１の抵抗Ｒ３１に相当する。この第１経路Ａ１のインダクタンスＬ１と抵抗Ｒ１とからなるインピーダンスをＺ３とし、そのアドミタンスをＹ３とする。

　符号Ｌ２は、第２経路Ａ２のインダクタンス（高ＥＳＬ）であり、２００ｐＨとした。このインダクタンスＬ２は、実装構造１の場合には第２積層コンデンサ１２のインダクタンスＬ１２に相当し、実装構造２の場合には第２積層コンデンサ２２のインダクタンスＬ２２とインダクタ２５のインダクタンスＬ２３に相当し、実装構造３の場合には第２積層コンデンサ３２のインダクタンスＬ３２と第２配線パターン３０ｔのインダクタンスＬ３４に相当する。符号Ｒ２は、第２経路Ａ２の抵抗（低ＥＳＲ）であり、図１３に示す第２積層コンデンサの抵抗Ｒ２’と同じ１０ｍΩとした。この抵抗Ｒ２は、実装構造１の場合には第２積層コンデンサ１２の抵抗Ｒ１２に相当し、実装構造２の場合には第２積層コンデンサ２２の抵抗Ｒ２２に相当し、実装構造３の場合には第２積層コンデンサ３２の抵抗Ｒ３２に相当する。この第２経路Ａ２のインダクタンスＬ２と抵抗Ｒ２とからなるインピーダンスをＺ４とし、そのアドミタンスをＹ４とする。

　符号Ｌ３は、ＩＣ１３，２３，３３と第１積層コンデンサ１１，２１，３１及び第２積層コンデンサ１２，２２，３２との間の配線のインダクタンスであり、図１３に示す配線のインダクタンスＬ３’と同じ１００ｐＨとした。この配線のインダクタンスＬ３からなるインピーダンスをＺ５とし、そのアドミタンスをＹ５とする。

　並列の第１経路Ａ１のインピーダンスＺ３と第２経路Ａ２のインピーダンスＺ４とからなるインピーダンスをＺ６とし、そのアドミタンスをＹ６とする。直列のインピーダンスＺ６とインピーダンスＺ５とからなるインピーダンスをＺ７とし、そのアドミタンスをＹ７とする。並列のインピーダンスＺ２とインピーダンスＺ７とからなる回路全体のインピーダンス（電源インピーダンス）をＺ１とし、そのアドミタンスをＹ１とする。

　図１８に示すインピーダンスの周波数特性は、横軸が周波数［Ｈｚ］であり、縦軸がインピーダンス［Ω］である。周波数は、０．０１ＧＨｚから１．００ＧＨｚとする。符号ＺＦ１で示す実線は、回路全体のインピーダンスＺ１の周波数特性である。符号ＺＦ２で示す破線は、ＩＣのインピーダンスＺ２の周波数特性である。符号ＺＦ３で示す一点鎖線は、第１経路Ａ１のインピーダンスＺ３の周波数特性である。符号ＺＦ４で示す二点鎖線は、第２経路Ａ２のインピーダンスＺ４の周波数特性である。符号ＺＦ７で示す破線は、インピーダンスＺ７’の周波数特性である。インピーダンスＺ１の周波数特性ＺＦ１上の符号ＡＦは、インピーダンスが最も高くなる反共振周波数を示す。

　図１９に示すアドミタンスの複素平面は、横軸がコンダクタンスＧ（実部）であり、縦軸がサセプタンスＢ（虚部）である。符号ＹＰ１で示す実線は、アドミタンスＹ１を複素平面上で示したものである。符号ＹＰ２で示す破線は、アドミタンスＹ２を複素平面上で示したものである。符号ＹＰ３で示す一点鎖線は、アドミタンスＹ３を複素平面上で示したものである。符号ＹＰ４で示す二点鎖線は、アドミタンスＹ４を複素平面上で示したものである。符号ＹＰ６で示す破線は、アドミタンスＹ６を複素平面上で示したものである。符号ＹＰ７で示す破線は、アドミタンスＹ７を複素平面上で示したものである。符号ＹＶ１で示すベクトルは、反共振周波数ＡＦでのアドミタンスＹ１を複素平面上で示したものである。符号ＹＶ２で示すベクトルは、反共振周波数ＡＦでのアドミタンスＹ２を複素平面上で示したものである。符号ＹＶ３で示すベクトルは、反共振周波数ＡＦでのアドミタンスＹ３を複素平面上で示したものである。符号ＹＶ４で示すベクトルは、反共振周波数ＡＦでのアドミタンスＹ４を複素平面上で示したものである。符号ＹＶ６で示すベクトルは、反共振周波数ＡＦでのアドミタンスＹ６を複素平面上で示したものである。符号ＹＶ７で示すベクトルは、反共振周波数ＡＦでのアドミタンスＹ７を複素平面上で示したものである。

　図２０に示すインピーダンスの複素平面は、横軸がレジスタンスＲ（実部）であり、縦軸がリアクタンスＸ（虚部）である。符号ＺＰ１で示す実線は、インピーダンスＺ１を複素平面上で示したものである。符号ＺＰ５で示す一点鎖線は、インピーダンスＺ５を複素平面上で示したものである。符号ＺＰ６で示す二点鎖線は、インピーダンスＺ６を複素平面上で示したものである。符号ＺＰ７で示す破線は、インピーダンスＺ７を複素平面上で示したものである。符号ＺＶ１で示すベクトルは、反共振周波数ＡＦでのインピーダンスＺ１を複素平面上で示したものである。符号ＺＶ５で示すベクトルは、反共振周波数ＡＦでのインピーダンスＺ５を複素平面上で示したものである。符号ＺＶ６で示すベクトルは、反共振周波数ＡＦでのインピーダンスＺ６を複素平面上で示したものである。符号ＺＶ７で示すベクトルは、反共振周波数ＡＦでのインピーダンスＺ７を複素平面上で示したものである。

　それでは、図１９と図２０を用いて、実装構造１，２，３を用いた場合には反共振を抑制できる理由について説明する。以下の説明では、図１７に示す等価回路において並列で接続される部分については図１９に示す複素平面上のアドミタンスで考え、直列で接続される部分については図２０に示す複素平面上のインピーダンスで考える。

　第１経路Ａ１の抵抗Ｒ１及びインダクタンスＬ１（インピーダンスＺ３）と第２経路Ａ２の抵抗Ｒ２及びインダクタンスＬ２（インピーダンスＺ４）とは並列に接続されているので、図１９の複素平面上でアドミタンスＹＰ３とアドミタンスＹＰ４とが合成されてアドミタンスＹＰ６となり、反共振周波数ＡＦでのアドミタンスＹ３を示すベクトルＹＶ３とアドミタンスＹ４を示すベクトルＹＶ４とが合成されてアドミタンスＹ６を示すベクトルＹＶ６となる。このアドミタンスＹＰ６は図２０の複素平面上ではインピーダンスＺＰ６となり、反共振周波数ＡＦでのアドミタンスＹ６を示すベクトルＹＶ６は図２０の複素平面上ではインピーダンスＺ６を示すベクトルＺＶ６となる。第２経路Ａ２のインダクタンスＬ２は図１３の第２積層コンデンサのインダクタンスＬ２’よりも高いので、図１９の複素平面上でのアドミタンスＹＰ４は図１５の複素平面上でのアドミタンスＹＰ４’と異なる曲線となる。これにより、図１９の複素平面上でのアドミタンスＹＰ６が図１５の複素平面上でのアドミタンスＹＰ６’よりもＢ軸から離れ、図２０の複素平面上でのインピーダンスＺＰ６が図１６の複素平面上でのインピーダンスＺＰ６’よりもＸ軸から離れる。

　配線のインダクタンスＬ３（インピーダンスＺ５）と第１、第２経路Ａ１，Ａ２の並列部分（インピーダンスＺ６）とは直列に接続されているので、図２０の複素平面上でのインピーダンスＺＰ５とインピーダンスＺＰ６とが合成されてインピーダンスＺＰ７となり、反共振周波数ＡＦでのインピーダンスＺ５を示すベクトルＺＶ５とインピーダンスＺ６を示すベクトルＺＶ６とが合成されてインピーダンスＺ７を示すベクトルＺＶ７となる。上述したようにインピーダンスＺＰ６がＸ軸から離れるので、配線のインダクタンスＬ３が存在しても、図２０の複素平面上でのインピーダンスＺＰ７が図１６の複素平面上でのインピーダンスＺＰ７’よりもＸ軸から離れる。このインピーダンスＺＰ７は図１９の複素平面上ではアドミタンスＹＰ７となり、反共振周波数ＡＦでのインピーダンスＺ７を示すベクトルＺＶ７は図１９の複素平面上ではアドミタンスＹ７を示すベクトルＹＶ７となる。

　ＩＣ３の容量Ｃ１（インピーダンスＺ２）と配線のインダクタンスＬ３及び第１、第２経路Ａ１，Ａ２の直列部分（インピーダンスＺ７）とは並列に接続されているので、図１９の複素平面上でアドミタンスＹＰ２とアドミタンスＹＰ７とが合成されてアドミタンスＹＰ１となり、反共振周波数ＡＦでのアドミタンスＹ２を示すベクトルＹＶ２とアドミタンスＹ７を示すベクトルＹＶ７とが合成されてアドミタンスＹ１を示すベクトルＹＶ１となる。このアドミタンスＹＰ１は図２０の複素平面上ではインピーダンスＺＰ１となり、反共振周波数ＡＦでのアドミタンスＹ１を示すベクトルＹＶ１は図２０の複素平面上ではインピーダンスＺ１を示すベクトルＺＶ１となる。

　上述したようにインピーダンスＺＰ７がＸ軸から離れることで、アドミタンスＹＰ７も図１５のアドミタンスＹＶ７’よりもＢ軸から離れる。これにより、反共振周波数ＡＦでのアドミタンスＹ７を示すベクトルＹＶ７は、図１５のベクトルＹＶ７’よりもＢ軸から離れる。これにより、図１９の反共振周波数ＡＦでのアドミタンスＹ１を示すベクトルＹＶ１は、図１５のベクトルＹＶ１’よりもアドミタンスの複素平面の原点から離れる。これに応じて、図２０の反共振周波数ＡＦでのインピーダンスＺ１を示すベクトルＺＶ１は、図１６のベクトルＺＶ１’よりもインピーダンスの複素平面の原点に近づく。つまり、反共振周波数ＡＦにおいてインピーダンスＺ１のレベルが低下する。これにより、図１８に示すように、インピーダンスＺ１の周波数特性ＺＦ１において、反共振周波数ＡＦでインピーダンスのレベルが小さくなり、山形の特性が緩和される。つまり、反共振が抑制される。このように、第１～第３実施形態に係る積層コンデンサの実装構造１，２，３とすることにより、配線のインダクタンスの影響を受けてもＩＣ１３，２３，３３の容量と第１積層コンデンサ１１，２１，３１及び第２積層コンデンサ１２，２２，３２のインダクタンスとの間の反共振を抑制できる。

　以上、本発明の実施の形態について説明したが、本発明は、上記実施形態に限定されるものではなく種々の変形が可能である。例えば、上記実施形態では配線基板１０，２０，３０の一面１０ａ，２０ａ，３０ａに第１積層コンデンサ１１，２１，３１及び第２積層コンデンサ１２，２２，３２とＩＣ１３，２３，３３とを実装する構成としたが、配線基板１０，２０，３０の一面（例えば、上面）にＩＣ１３，２３，３３を実装し、配線基板１０，２０，３０の他の面（例えば、下面）に第１積層コンデンサ１１，２１，３１及び第２積層コンデンサ１２，２２，３２を実装する構成としてもよい。

　上記第１実施形態では第１積層コンデンサ１１の外部電極１１ｂ，１１ｃの内側に抵抗層１１ｓを加えることで外部電極１１ｂ，１１ｃの抵抗値（ＥＳＲ）を高くする構成としたが、外部電極１１ｂ，１１ｃの金属電極の代わりに樹脂電極を用いるなどして、外部電極１１ｂ，１１ｃの抵抗値を高くする構成としてもよい。また、上記第１実施形態では第１積層コンデンサ１１の第１外部電極１１ｂ及び第２外部電極１１ｃの両方の抵抗値を高くする構成としたが、第１積層コンデンサ１１の第１外部電極１１ｂと第２外部電極１１ｃのうちの一方の抵抗値を高くする構成としてもよい。

　上記第１実施形態では第２積層コンデンサ１２の第１内部電極１２ｉ及び第２内部電極１２ｊの両方の引き出し部１２ｎ，１２ｑの幅を狭くすることでインダクタンスを高くする構成としたが、第２積層コンデンサ１２の第１内部電極１２ｉと第２内部電極１２ｊのうちの一方の内部電極の引き出し部の幅を狭くすることでインダクタンスを高くする構成としてもよい。

　上記第２実施形態では第１積層コンデンサ２１の電源側に抵抗２４を接続し、第２積層コンデンサ２２の電源側にインダクタ２５を接続する構成としたが、第１積層コンデンサ２１のグランド側に抵抗２４を接続してもよいし、第２積層コンデンサ２２のグランド側にインダクタ２５を接続してもよい。

　上記第３実施形態では第１積層コンデンサ３１の電源側の第１配線パターン３０ｓと第２積層コンデンサ３２の電源側の第２配線パターン３０ｔとの長さや幅を変えることで第１経路Ａ１よりも第２経路Ａ２のＥＳＬを高くする構成としたが、第１積層コンデンサ３１のグランド側の配線パターンと第２積層コンデンサ３２のグランド側の配線パターンとの長さや幅を変えることで第１経路Ａ１よりも第２経路Ａ２のＥＳＬを高くする構成としてもいし、電源側及びグランド側の両側の配線パターンの長さや幅を変えることで第１経路Ａ１よりも第２経路Ａ２のＥＳＬを高くする構成としてもよい。

　１，２，３，　積層コンデンサの実装構造
　１０，２０，３０　配線基板
　１０ｈ，１０ｉ，２０ｈ，２０ｉ，３０ｈ，３０ｉ　グランドパターン
　１０ｊ，２０ｊ，３０ｊ　電源パターン
　２０ｌ，２０ｌ　接続パターン
　３０ｓ　第１配線パターン
　３０ｔ　第２配線パターン
　１１，２１，３１　第１積層コンデンサ
　１１ａ，２１ａ，３１ａ　積層体
　１１ｂ，２１ｂ，３１ｂ　第１外部電極
　１１ｃ，２１ｃ，３１ｃ　第２外部電極
　１１ｈ，２１ｈ　誘電体層
　１１ｉ，２１ｉ　第１内部電極
　１１ｊ，２１ｊ　第２内部電極
　１１ｎ，１１ｑ，２１ｎ，２１ｑ　引き出し部
　１１ｓ　抵抗層
　１２，２２，３２　第２積層コンデンサ
　１２ａ，２２ａ，３２ａ　積層体
　１２ｂ，２２ｂ，３２ｂ　第１外部電極
　１２ｃ，２２ｃ，３２ｃ　第２外部電極
　１２ｈ　誘電体層
　１２ｉ　第１内部電極
　１２ｊ　第２外部電極
　１２ｎ，１２ｑ　引き出し部
　１３，２３，３３　ＩＣ（集積回路）

Claims (7)

1. 　配線基板と、
   　前記配線基板に実装された集積回路と、
   　前記配線基板における前記集積回路の電源－グランド間に実装された第１積層コンデンサと、
   　前記配線基板における前記集積回路の電源－グランド間に実装された第２積層コンデンサと、
   　を備え、
   　前記第１積層コンデンサは、誘電体層を挟んで第１内部電極と第２内部電極とが交互に積層された積層体と、前記積層体の対向する一対の端面のうちの一方の端面に設けられ、前記第１内部電極に電気的に接続された第１外部電極と、前記積層体の前記一対の端面のうちの他方の端面に設けられ、前記第２内部電極に電気的に接続された第２外部電極と、を有し、
   　前記第２積層コンデンサは、誘電体層を挟んで第１内部電極と第２内部電極とが交互に積層された積層体と、前記積層体の対向する一対の端面のうちの一方の端面に設けられ、前記第１内部電極に電気的に接続された第１外部電極と、前記積層体の前記一対の端面のうちの他方の端面に設けられ、前記第２内部電極に電気的に接続された第２外部電極と、を有し、
   　前記第１積層コンデンサの前記第１外部電極及び前記第２積層コンデンサの前記第１外部電極は、前記配線基板の一面に形成された電源パターン側に電気的に接続され、
   　前記第１積層コンデンサの前記第２外部電極及び前記第２積層コンデンサの前記第２外部電極は、前記配線基板の前記一面に形成されたグランドパターン側に電気的に接続され、
   　前記集積回路の電源－グランド間には、前記第１積層コンデンサを少なくとも含む第１経路と、前記第２積層コンデンサを少なくとも含む第２経路とが並列に形成され、
   　前記第１経路は前記第２経路よりも等価直列抵抗が高く、かつ、前記第２経路は前記第１経路よりも等価直列インダクタンスが高いことを特徴とする積層コンデンサの実装構造。
2. 　前記第１積層コンデンサの前記第１外部電極及び前記第２積層コンデンサの前記第１外部電極は、前記電源パターンに電気的に接続され、
   　前記第１積層コンデンサの前記第２外部電極及び前記第２積層コンデンサの前記第２外部電極は、前記グランドパターンに電気的に接続され、
   　前記第１積層コンデンサは前記第２積層コンデンサよりも等価直列抵抗が高い積層コンデンサであり、かつ、前記第２積層コンデンサは前記第１積層コンデンサよりも等価直列インダクタンスが高い積層コンデンサであることを特徴とする請求項１に記載の積層コンデンサの実装構造。
3. 　前記第２積層コンデンサの前記第１内部電極の引き出し部の幅は当該第１内部電極の本体部の幅よりも狭い、又は／及び、前記第２積層コンデンサの前記第２内部電極の引き出し部の幅は当該第２内部電極の本体部の幅よりも狭いことを特徴とする請求項２に記載の積層コンデンサの実装構造。
4. 　前記第１積層コンデンサは、前記第２積層コンデンサよりも等価直列抵抗が高い積層コンデンサであり、
   　前記第２積層コンデンサと前記集積回路との間を電気的に接続する第２配線パターンの長さは前記第１積層コンデンサと前記集積回路との間を電気的に接続する第１配線パターンの長さよりも長い、又は／及び、前記第２配線パターンの幅は前記第１配線パターンの幅よりも狭い、
   　前記第１経路は前記第１積層コンデンサと前記第１配線パターンを含み、前記第２経路は前記第２積層コンデンサと前記第２配線パターンを含むことを特徴とする請求項１に記載の積層コンデンサの実装構造。
5. 　前記第１積層コンデンサは、前記第１外部電極又は／及び前記第２外部電極の内側に抵抗層を有することを特徴とする請求項２～請求項４の何れか一項に記載の積層コンデンサの実装構造。
6. 　前記第１積層コンデンサの前記第１外部電極又は／及び前記第２外部電極は、前記第２積層コンデンサの前記第１外部電極及び前記第２外部電極よりも抵抗値の高い電極で形成されていることを特徴とする請求項２～請求項４の何れか一項に記載の積層コンデンサの実装構造。
7. 　前記配線基板の前記一面に実装された抵抗と、
   　前記配線基板の前記一面に実装されたインダクタと、
   　を備え、
   　前記抵抗は、前記第１積層コンデンサと前記電源パターンとの間又は／及び前記第１積層コンデンサと前記グランドパターンとの間に電気的に接続され、
   　前記インダクタは、前記第２積層コンデンサと前記電源パターンとの間又は／及び前記第２積層コンデンサと前記グランドパターンとの間に電気的に接続され、
   　前記第１経路は前記第１積層コンデンサと前記抵抗を含み、前記第２経路は前記第２積層コンデンサと前記インダクタを含むことを特徴とする請求項１に記載の積層コンデンサの実装構造。

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