WO2021250822A1 - フィルタ回路 - Google Patents

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藤之 中本
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Definitions

  • This disclosure relates to a filter circuit.
  • Electronic devices are generally equipped with a filter circuit that removes electromagnetic noise in the high frequency band that leaks from circuit elements such as large-scale integrated circuits (LSIs) or integrated circuits (ICs).
  • LSIs large-scale integrated circuits
  • ICs integrated circuits
  • a power supply wiring pattern, a bypass capacitor, a ground conductor surface, vias, and a proximity wiring line and a wiring line which are a part of the power supply wiring pattern are mounted on a printed circuit board.
  • Proximity wiring lines are connected in series via wiring lines and form mutual inductance by magnetic coupling. The negative inductance that appears equivalently corresponding to this mutual inductance cancels out the parasitic inductance of the bypass circuit including the bypass capacitor.
  • the filter circuit described in Patent Document 1 has a problem that the structure becomes large and the deterioration of bypass performance due to the parasitic inductance of the wiring used for mounting the bypass capacitor cannot be sufficiently suppressed.
  • the present disclosure solves the above-mentioned problems, and obtains a filter circuit capable of downsizing the structure and suppressing deterioration of bypass performance due to parasitic inductance of wiring used for mounting a bypass capacitor.
  • the purpose is.
  • the filter circuit according to the present disclosure includes a first wiring, a bypass capacitor, and a second wiring that is provided on a plane different from the first wiring and is arranged at a position overlapping the first wiring when viewed in a plane. , A third wiring extending from the end of the second wiring, a fourth wiring provided on the same plane as the first wiring and partially facing the first wiring, and a second wiring. A first connecting conductor connecting the end of the first wiring and the end of the second wiring opposite to the third wiring, and a second connecting one electrode terminal of the bypass capacitor to the third wiring.
  • the first structure comprising the first wiring, the first connecting conductor and the second wiring faces the second structure including the fourth wiring and the fourth connecting conductor.
  • the second wiring and the second wiring are provided on a plane different from the first wiring, the bypass capacitor, and the first wiring, and are arranged at positions overlapping the first wiring when viewed in a plane.
  • the third wiring extending from the end of the first wiring, the fourth wiring provided on the same plane as the first wiring and partially facing the first wiring, and the end of the first wiring.
  • the second connection conductor connecting one electrode terminal of the bypass capacitor to the third wiring, the bypass capacitor
  • a third connecting conductor for connecting the other electrode terminal to the ground conductor surface and a fourth connecting conductor for connecting the third wiring and the fourth wiring are provided.
  • the first structure containing the first wiring, the first connecting conductor and the second wiring faces the second structure including the fourth wiring and the fourth connecting conductor. Since the length of each portion of the first wiring and the fourth wiring facing each other can be shortened, the structure can be miniaturized. Further, the first structure and the second structure form mutual inductance by magnetic coupling, and the negative inductance that appears equivalently corresponding to this mutual inductance causes the paralysis of the bypass circuit including the bypass capacitor. The inductance is canceled. Thereby, the filter circuit according to the present disclosure can be miniaturized in structure and can suppress deterioration of bypass performance due to the parasitic inductance of the wiring used for mounting the bypass capacitor.
  • FIG. 1A is a cross-sectional view showing a printed circuit board provided with the filter circuit according to the first embodiment
  • FIG. 1B shows a filter circuit according to the first embodiment provided on the first surface of the printed circuit board of FIG. 1A
  • 1C is a plan view showing a filter circuit according to the first embodiment provided on the second surface of the printed circuit board of FIG. 1A. It is a perspective view which shows the structure of the filter circuit which concerns on Embodiment 1.
  • FIG. FIG. 3A shows a mutual induction including a parasitic inductor of a structure including a first wiring, a first connecting conductor and a second wiring, and a parasitic inductor of a structure including a fourth connecting conductor and a fourth wiring.
  • FIG. 3A shows a mutual induction including a parasitic inductor of a structure including a first wiring, a first connecting conductor and a second wiring, and a parasitic inductor of a structure including a fourth connecting conductor and a fourth wiring.
  • FIG. 3B is a circuit diagram schematically showing a circuit
  • FIG. 3B is a circuit diagram showing a T-type equivalent circuit of the mutual induction circuit of FIG. 3A. It is a circuit diagram which shows the main part of the equivalent circuit of the filter circuit which concerns on Embodiment 1. It is a graph which shows the electromagnetic field calculation result of the S parameter (S 21) which shows the filter performance.
  • FIG. 1A is a cross-sectional view showing a printed circuit board 2 provided with the filter circuit 1 according to the first embodiment.
  • FIG. 1B is a plan view showing a filter circuit 1 provided in the upper wiring layer 2A of the printed circuit board 2.
  • FIG. 1C is a plan view showing a filter circuit 1 provided in the lower wiring layer 2B of the printed circuit board 2.
  • the filter circuit 1 is, for example, a noise filter that removes electromagnetic noise in a high frequency band leaked from the circuit element 13, and is provided on the printed circuit board 2.
  • the printed circuit board 2 is a double-sided printed circuit board having a first surface and a second surface opposite to the first surface, and the first surface is an upper wiring layer 2A.
  • the second surface is the lower wiring layer 2B.
  • An insulating layer 2C is interposed between the upper wiring layer 2A and the lower wiring layer 2B.
  • the printed circuit board 2 has a structure in which the upper wiring layer 2A, the insulating layer 2C, and the lower wiring layer 2B are laminated in the thickness direction.
  • the insulating layer 2C is made of an electrically insulating material such as a non-conductive resin.
  • the ground conductor surface 3 is provided on the lower wiring layer 2B of the printed circuit board 2.
  • the printed circuit board 2 is provided with vias 4a, 4b, 4c, 4e and 4f penetrating the insulating layer 2C.
  • the vias 4a, 4b, 4c, 4e and 4f are holes penetrating the insulating layer 2C, and the inside of the holes is filled with, for example, a conductive paste. Further, a metal layer such as copper may be formed inside the hole portion by electroless plating.
  • wiring patterns 5, 6, 7, 8, 9 and 10 are formed in the upper wiring layer 2A, and wiring patterns are formed in the lower wiring layer 2B so as not to conduct with the ground conductor surface 3. 11 and 12 are formed. These wiring patterns are composed of a conductor such as copper foil.
  • the upper wiring layer 2A is provided with a circuit element 13, a connector circuit 14, an external power supply 15, and a bypass capacitor 16 for removing electromagnetic noise.
  • the circuit element 13 is an electronic component such as an LSI or an IC.
  • the external power source 15 is, for example, a DC-DC converter or an in-vehicle battery.
  • the connector circuit 14 is electrically connected to the external power supply 15.
  • the wiring pattern 5 is the first wiring provided in the upper wiring layer 2A of the printed circuit board 2, and one end thereof is electrically connected to the positive terminal of the external power supply 15 through the connector circuit 14.
  • the wiring pattern 6 is a fourth wiring provided so as to partially face the wiring pattern 5 in the upper wiring layer 2A which is the same plane as the wiring pattern 5. As shown in FIG. 1B, the portion of the wiring pattern 5 facing the wiring pattern 6 is the wiring portion 5a, and the portion of the wiring pattern 6 facing the wiring pattern 5 is the wiring portion 6a.
  • the wiring portion 5a and the wiring portion 6a are provided at positions facing each other and close to each other.
  • the wiring pattern 7 is a lead-out wiring electrically connected to one of the electrode terminals of the pair of electrode terminals of the bypass capacitor 16, and the wiring pattern 8 is a lead-out wire electrically connected to the other electrode terminal.
  • the wiring pattern 9 is a ground wiring electrically connected to the ground terminal of the circuit element 13.
  • the wiring pattern 10 is a ground wiring electrically connected to the ground terminal of the connector circuit 14.
  • the wiring pattern 11 is provided so as not to conduct with the ground conductor surface 3 in the lower wiring layer 2B which is a plane different from the wiring pattern 5, and is provided at a position overlapping the wiring pattern 5 in a plan view.
  • the wiring pattern 12 is a third wiring extending from the end portion of the wiring pattern 11. As shown in FIG. 1C, the wiring pattern 11 and the wiring pattern 12 have a bent portion bent at a right angle. However, instead of the wiring pattern 11 and the wiring pattern 12, a linear wiring pattern may be adopted, or a circular or elliptical wiring pattern may be adopted.
  • the end of the wiring portion 5a in the wiring pattern 5 is electrically connected to the end of the wiring pattern 11 opposite to the wiring pattern 12 by the via 4a which is the first connecting conductor.
  • the wiring pattern 7 connected to one of the electrode terminals of the bypass capacitor 16 is electrically connected to the wiring pattern 12 by the via 4b which is the second connecting conductor.
  • the wiring pattern 8 connected to the other electrode terminal of the bypass capacitor 16 is electrically connected to the ground conductor surface 3 by the via 4c which is the third connecting conductor.
  • the end of the wiring portion 6a in the wiring pattern 6 is electrically connected to the wiring pattern 12 by the via 4d which is the fourth connecting conductor. Further, the wiring pattern 9 connected to the ground terminal of the circuit element 13 is electrically connected to the ground conductor surface 3 by the via 4f. The wiring pattern 10 connected to the ground terminal of the connector circuit 14 is electrically connected to the ground conductor surface 3 by the via 4e.
  • FIG. 2 is a perspective perspective view showing the configuration of the filter circuit 1.
  • the end of the wiring portion 5a is electrically connected to the wiring pattern 11 by the via 4a
  • the end of the wiring portion 6a is electrically connected to the wiring pattern 12 by the via 4d. Since the wiring pattern 5 and the wiring pattern 6 are provided in parallel, the first structure including the wiring portion 5a, the via 4a, and the wiring pattern 11 is a second structure including the via 4d and the wiring portion 6a. Is close to and facing.
  • the wiring unit 5a and the wiring unit 6a are conducting with each other through the via 4a, the wiring pattern 11, the wiring pattern 12, and the via 4d. That is, the wiring portion 5a and the wiring portion 6a are connected in series via the via 4a, the wiring pattern 11, the wiring pattern 12, and the via 4d. Since the current flows through the wiring portion 5a and the wiring portion 6a in the same direction, the direction of the current flowing through the first structure and the direction of the current flowing through the second structure are the same direction. Further, due to the parasitic inductance, the magnetic flux generated between the first structure and the second structure is also in substantially the same direction.
  • One electrode terminal of the bypass capacitor 16 is electrically connected to the wiring pattern 12 through the wiring pattern 7 and the via 4b, and the other electrode terminal is electrically connected to the ground conductor surface 3 through the wiring pattern 8 and the via 4d. ing.
  • the end opposite to the wiring portion 5a is electrically connected to the external power supply 15 through the connector circuit 14, and in the wiring pattern 6, the end opposite to the wiring portion 6a is the circuit element 13. It is electrically connected to the power supply terminal.
  • the filter circuit 1 includes a first structure, a second structure, and a bypass capacitor 16.
  • the first structure and the second structure have a pair of parasitic inductances that cause mutual induction by magnetically coupling with each other.
  • FIG. 3A shows the parasitic inductor of the first structure including the wiring portion 5a which is the first wiring, the via 4a which is the first connecting conductor, and the wiring pattern 11 which is the second wiring, and the fourth connecting conductor.
  • FIG. 3B is a circuit diagram showing a T-type equivalent circuit of the mutual induction circuit of FIG. 3A.
  • FIGS. 3A and 3B when the current i 1 from the node a1 flows into the parasitic inductor 17 and the current i 2 from the setting a2 flows into the parasitic inductor 18, mutual inductance between the parasitic inductor 17 and the parasitic inductor 18 -M is formed.
  • the mutual induction circuit can be considered as an equivalent circuit shown in FIG. 3B, which consists of three inductors 19, 20 and 21 having three inductances L1 + M, L2 + M and ⁇ M. ..
  • the equivalent circuit shown in FIG. 3B is called a T-type equivalent circuit.
  • FIG. 4 is a circuit diagram schematically showing the main part of the equivalent circuit of the filter circuit 1.
  • the equivalent circuit shown in FIG. 4 includes a circuit element 13, a T-type equivalent circuit shown in FIG. 3B, a bypass capacitor 16, a parasitic inductor 22 having a wiring inductance L4, and a connector circuit 14.
  • the equivalent inductance of the inductor 19 is L1 + M
  • the equivalent inductance of the inductor 20 is L2 + M.
  • the bypass capacitor 16 includes a capacitor component 16a having a capacitance C and a parasitic inductor 16b having a residual inductance Lp which is an equivalent series inductance (ESL).
  • the parasitic inductor 22 is formed by the vias 4b and 4c shown in FIG. In FIG. 4, for convenience of explanation, the description of other circuit elements included in the filter circuit 1 is omitted. Other circuit elements include, for example, the resistance component and the parasitic inductor component of the wiring pattern 7.
  • the filter circuit 1 has a bypass circuit composed of via 4b, wiring pattern 7, bypass capacitor 16, wiring pattern 8 and via 4c.
  • FIG. 4 shows that the first structure including the wiring portion 5a, the via 4a, and the wiring pattern 11 and the second structure including the wiring portion 4d and the wiring portion 6a are magnetically coupled to this bypass circuit.
  • the inductor 21 having a negative inductance ⁇ M appears equivalently. That is, the inductor 21 is equivalently connected to the series connection point Np between the inductors 19 and 20.
  • the inductor 21 having a negative inductance ⁇ M, the capacitor component 16a, and the parasitic inductor 16b are connected in series.
  • the wiring inductance L4 is approximately calculated based on the dimensions (for example, length and via diameter) of the via 4b and the via 4c.
  • the residual inductance Lp can be calculated by measuring the characteristics of the bypass capacitor 16.
  • the negative inductance-M is designed so that the impedances cancel each other out with respect to the negative inductance-M, the via 4b, the wiring inductance L4, and the residual inductance Lp of the bypass capacitor 16.
  • the impedance of the bypass circuit becomes equivalent to the impedance of only the capacitor component 16a, and the negative inductance ⁇ M can be designed to be the optimum value by using the above equation (1).
  • the negative inductance ⁇ M may be designed in consideration of the parasitic inductances of the wiring patterns 7 and 8 which are the lead wires of the bypass capacitor 16.
  • the filter circuit 1 can suppress the deterioration of the bypass performance without adding new electronic components.
  • FIG. 5 is a graph showing the electromagnetic field calculation results of the S parameter (S 21 ) representing the filter performance in the conventional filter circuit and the filter circuit 1 according to the first embodiment, and the horizontal axis, which is the logarithmic axis, indicates the frequency.
  • the vertical axis shows the passage characteristics of the S parameter (dB).
  • a chip capacitor having a capacitance C of 0.1 ( ⁇ F) is used as the bypass capacitor, and the termination impedance at the input / output terminals is 50 ( ⁇ ).
  • the broken line curve with the reference numeral A shows the electromagnetic field calculation result of the filter circuit 1
  • the solid line curve with the reference numeral B shows the electromagnetic field calculation result of the conventional filter circuit.
  • the conventional filter circuit is the filter circuit described in Patent Document 1, in which one electrode terminal of the bypass capacitor 16 is connected to the end of the wiring portion 6a, and the other electrode terminal is a ground conductor by a via.
  • the configuration is the same as that of the filter circuit 1 except that it is connected to the surface 3.
  • the wiring portion 5a and the wiring portion 6a in the conventional filter circuit are about twice as long as the wiring portion 5a and the wiring portion 6a in the filter circuit 1.
  • the structure of the filter circuit 1 is smaller than that of the filter circuit described in Patent Document 1.
  • the filter circuit 1 has improved deterioration of the filter performance on the high frequency side of the resonance frequency of about 50 (MHz) as compared with the conventional filter circuit.
  • the filter circuit 1 can shorten the lengths of the wiring portion 5a and the wiring portion 6a as compared with the conventional filter circuit. Since the filter circuit 1 can obtain a large mutual inductance, it is possible to sufficiently suppress the performance deterioration of the bypass circuit.
  • the filter circuit 1 has a wiring pattern 5 provided in the upper wiring layer 2A of the printed board 2, a wiring pattern 11 provided in the lower wiring layer 2B of the printed board 2, and a wiring pattern.
  • the wiring pattern 12 extending from the end of 11, the wiring pattern 6 provided in the upper wiring layer 2A partially facing the wiring pattern 5, and the wiring pattern 12 and the ground conductor surface provided in the upper wiring layer 2A.
  • a bypass capacitor 16 connected to 3, a via 4a connecting the end of the wiring pattern 5 and the wiring pattern 11, and a via 4d connecting the wiring pattern 12 and the wiring pattern 6 are provided.
  • the first structure including the wiring pattern 5, the via 4a and the wiring pattern 11 faces the second structure including the wiring pattern 4a and the wiring pattern 6.
  • the structure can be miniaturized. Further, the first and second structures form mutual inductance by magnetic coupling, and the negative inductance-M that appears equivalently corresponding to this mutual inductance causes the parasitic inductance of the bypass circuit including the bypass capacitor 16. Is canceled. As a result, the structure of the filter circuit 1 can be miniaturized, and deterioration of bypass performance due to the parasitic inductance of the wiring used for mounting the bypass capacitor 16 can be suppressed.
  • the filter circuit 1 according to the first embodiment can be provided on a multilayer printed circuit board having three or more wiring layers. Further, by realizing the wiring and the connecting conductor with the bus bar, the filter circuit 1 can be configured other than the printed circuit board.
  • the filter circuit 1 may be provided with a power supply element as an internal power supply in the printed circuit board 2 instead of the external power supply 15.
  • the filter circuit 1 can suppress the propagation of high frequency electromagnetic noise to the power supply element.
  • the filter circuit according to the present disclosure can be used, for example, as a noise filter for removing electromagnetic noise in a high frequency band.
  • 1 filter circuit 2 printed circuit board, 2A upper wiring layer, 2B lower wiring layer, 2C insulation layer, 3 ground conductor surface, 4a to 4f vias, 5 to 12 wiring patterns, 5a, 6a wiring part, 13 circuit elements, 14 connectors Circuit, 15 external power supply, 16 bypass capacitor, 16a capacitor component, 16b, 17, 18, 22 parasitic inductor, 19-21 inductor.

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Abstract

フィルタ回路（１）は、プリント基板（２）の上部配線層（２Ａ）に設けられた配線パターン（５）、プリント基板（２）の下部配線層（２Ｂ）に設けられた配線パターン（１１）、配線パターン（１１）の端部から延びた配線パターン（１２）、上部配線層（２Ａ）において配線パターン（５）と部分的に対向して設けられた配線パターン（６）、上部配線層（２Ａ）に設けられ、配線パターン（１２）とグラウンド導体面（３）に接続されたバイパスコンデンサ（１６）、配線パターン（５）の端部と配線パターン（１１）を接続するビア（４ａ）および配線パターン（１２）と配線パターン（６）を接続するビア（４ｄ）を備え、配線パターン（５）、ビア（４ａ）および配線パターン（１１）を含む構造体は、ビア（４ａ）および配線パターン（６）を含む構造体と対向している。

Description

フィルタ回路
　本開示は、フィルタ回路に関する。
　電子機器には、一般的に、大規模集積回路（ＬＳＩ）または集積回路（ＩＣ）といった回路素子から漏洩する高周波帯域の電磁ノイズを除去するフィルタ回路が実装されている。例えば、特許文献１に記載された従来のフィルタ回路では、プリント基板に、電源配線パターン、バイパスコンデンサ、グラウンド導体面、ビア、電源配線パターンの一部である近接配線ラインおよび配線ラインが実装されている。近接配線ラインは、配線ラインを介して直列に接続されており、磁気的結合によって相互インダクタンスを形成する。この相互インダクタンスに対応して等価的に現れる負のインダクタンスにより、バイパスコンデンサを含むバイパス回路の寄生インダクタンスが打ち消される。
特開２０１７－３４１１５号公報
　特許文献１に記載されたフィルタ回路は、構造が大きくなりかつバイパスコンデンサの実装に使用される配線の寄生インダクタンスに起因したバイパス性能の劣化を十分に抑制できないという課題があった。
　本開示は上記課題を解決するものであり、構造の小型化が可能でありかつバイパスコンデンサの実装に使用される配線の寄生インダクタンスに起因したバイパス性能の劣化を抑制することができるフィルタ回路を得ることを目的とする。
　本開示に係るフィルタ回路は、第１の配線と、バイパスコンデンサと、第１の配線とは異なる平面に設けられ、平面的にみて第１の配線に重なる位置に配置された第２の配線と、第２の配線の端部から延伸している第３の配線と、第１の配線と同一の平面に設けられ、第１の配線と部分的に対向している第４の配線と、第１の配線の端部と第２の配線における第３の配線とは反対側の端部とを接続する第１の接続導体と、バイパスコンデンサの一方の電極端子を第３の配線に接続する第２の接続導体と、バイパスコンデンサの他方の電極端子をグラウンド導体面に接続する第３の接続導体と、第３の配線と第４の配線とを電気的に接続する第４の接続導体を備え、第１の配線、第１の接続導体および第２の配線を含む第１の構造体は、第４の配線および第４の接続導体を含む第２の構造体と対向している。
　本開示によれば、第１の配線、バイパスコンデンサ、第１の配線とは異なる平面に設けられ、平面的にみて第１の配線に重なる位置に配置された第２の配線、第２の配線の端部から延伸している第３の配線、第１の配線と同一の平面に設けられ、第１の配線と部分的に対向している第４の配線、第１の配線の端部と第２の配線における第３の配線とは反対側の端部とを接続する第１の接続導体、バイパスコンデンサの一方の電極端子を第３の配線に接続する第２の接続導体、バイパスコンデンサの他方の電極端子をグラウンド導体面に接続する第３の接続導体および第３の配線と第４の配線とを接続する第４の接続導体を備える。第１の配線、第１の接続導体および第２の配線を含む第１の構造体は、第４の配線および第４の接続導体を含む第２の構造体と対向している。第１の配線と第４の配線とで対向する各部分の長さを短く構成できるため、構造の小型化が可能である。さらに、第１の構造体と第２の構造体は、磁気的結合によって相互インダクタンスを形成し、この相互インダクタンスに対応して等価的に現れる負のインダクタンスによって、バイパスコンデンサを含んだバイパス回路の寄生インダクタンスが打ち消される。これにより、本開示に係るフィルタ回路は、構造の小型化が可能であり、かつバイパスコンデンサの実装に使用される配線の寄生インダクタンスに起因したバイパス性能の劣化を抑制することができる。
図１Ａは、実施の形態１に係るフィルタ回路が設けられるプリント基板を示す断面図であり、図１Ｂは、図１Ａのプリント基板における第１面に設けられた実施の形態１に係るフィルタ回路を示す平面図であり、図１Ｃは、図１Ａのプリント基板における第２面に設けられた実施の形態１に係るフィルタ回路を示す平面図である。 実施の形態１に係るフィルタ回路の構成を示す透視斜視図である。 図３Ａは、第１の配線、第１の接続導体および第２の配線を含む構造体の寄生インダクタと、第４の接続導体および第４の配線を含む構造体の寄生インダクタとを含む相互誘導回路を模式的に示す回路図であり、図３Ｂは、図３Ａの相互誘導回路のＴ型等価回路を示す回路図である。 実施の形態１に係るフィルタ回路の等価回路の主要部を概略的に示す回路図である。 フィルタ性能を表すＳパラメータ（Ｓ２１）の電磁界計算結果を示すグラフである。
実施の形態１．
　図１Ａは、実施の形態１に係るフィルタ回路１が設けられるプリント基板２を示す断面図である。図１Ｂは、プリント基板２における上部配線層２Ａに設けられたフィルタ回路１を示す平面図である。図１Ｃは、プリント基板２における下部配線層２Ｂに設けられたフィルタ回路１を示す平面図である。フィルタ回路１は、例えば、回路素子１３から漏洩した高周波帯域の電磁ノイズを除去するノイズフィルタであり、プリント基板２に設けられる。
　プリント基板２は、図１Ａに示すように、第１面と、第１の面とは反対側の第２の面を有した両面プリント基板であり、第１の面は上部配線層２Ａであり、第２の面は下部配線層２Ｂである。上部配線層２Ａと下部配線層２Ｂとの間には絶縁層２Ｃが介在している。プリント基板２は、上部配線層２Ａ、絶縁層２Ｃおよび下部配線層２Ｂが厚み方向に積層された構造を有する。絶縁層２Ｃは、例えば、非導電性樹脂といった電気絶縁材料によって構成されている。
　図１Ｃにおいて、プリント基板２の下部配線層２Ｂには、グラウンド導体面３が設けられている。さらに、図１Ｂおよび図１Ｃに示すように、プリント基板２には、絶縁層２Ｃを貫通するビア４ａ、４ｂ、４ｃ、４ｅおよび４ｆが設けられている。ビア４ａ、４ｂ、４ｃ、４ｅおよび４ｆは、絶縁層２Ｃを貫通する孔部であり、孔部の内部には、例えば、導電性ペーストが充填される。また、孔部の内部には、無電解メッキにより銅などの金属層が形成されてもよい。
　図１Ｂおよび図１Ｃにおいて、上部配線層２Ａには、配線パターン５、６、７、８、９および１０が形成され、下部配線層２Ｂには、グラウンド導体面３と導通しないように、配線パターン１１および１２が形成されている。これらの配線パターンは、銅箔などの導電体によって構成されている。
　上部配線層２Ａには、回路素子１３、コネクタ回路１４、外部電源１５および電磁ノイズ除去用のバイパスコンデンサ１６が設けられる。回路素子１３は、ＬＳＩまたはＩＣといった電子部品である。外部電源１５は、例えば、ＤＣ－ＤＣコンバータまたは車載用バッテリである。コネクタ回路１４は、外部電源１５と電気的に接続されている。
　配線パターン５は、プリント基板２の上部配線層２Ａに設けられた第１の配線であり、一方の端部がコネクタ回路１４を通じて外部電源１５のプラス端子と電気的に接続されている。配線パターン６は、配線パターン５と同一の平面である上部配線層２Ａにおいて、配線パターン５と部分的に対向して設けられた第４の配線である。図１Ｂに示すように、配線パターン６と対向する配線パターン５の部分が配線部５ａであり、配線パターン５と対向する配線パターン６の部分が配線部６ａである。配線部５ａと配線部６ａは、対向しかつ近接した位置に設けられる。
　配線パターン７は、バイパスコンデンサ１６が有する一対の電極端子のうち、一方の電極端子に電気的に接続された引き出し配線であり、配線パターン８は、他方の電極端子に電気的に接続された引き出し配線である。配線パターン９は、回路素子１３が有する接地端子に電気的に接続されたグラウンド配線である。また、配線パターン１０は、コネクタ回路１４が有する接地端子に電気的に接続されたグラウンド配線である。
　配線パターン１１は、配線パターン５とは異なる平面である下部配線層２Ｂにおいて、グラウンド導体面３と導通しないように設けられ、平面的にみて配線パターン５に重なる位置に設けられた第２の配線である。配線パターン１２は、配線パターン１１の端部から延びている第３の配線である。図１Ｃに示すように、配線パターン１１と配線パターン１２とは、直角に折れ曲がった屈曲部分を有する。ただし、配線パターン１１および配線パターン１２の代わりに、直線状の配線パターンが採用されてもよいし、円形状もしくは楕円形状の配線パターンが採用されてもよい。
　配線パターン５における配線部５ａの端部は、第１の接続導体であるビア４ａによって配線パターン１１における配線パターン１２とは反対側の端部に電気的に接続される。バイパスコンデンサ１６が有する一方の電極端子に接続された配線パターン７は、第２の接続導体であるビア４ｂによって配線パターン１２に電気的に接続されている。バイパスコンデンサ１６が有する他方の電極端子に接続された配線パターン８は、第３の接続導体であるビア４ｃによってグラウンド導体面３に電気的に接続されている。
　配線パターン６における配線部６ａの端部は、第４の接続導体であるビア４ｄによって配線パターン１２に電気的に接続される。また、回路素子１３の接地端子に接続された配線パターン９は、ビア４ｆによってグラウンド導体面３に電気的に接続される。コネクタ回路１４の接地端子に接続された配線パターン１０は、ビア４ｅによってグラウンド導体面３に電気的に接続される。
　図２は、フィルタ回路１の構成を示す透視斜視図である。図２において、配線部５ａの端部は、ビア４ａによって配線パターン１１に電気的に接続され、配線部６ａの端部は、ビア４ｄによって配線パターン１２に電気的に接続される。配線パターン５と配線パターン６とが並列して設けられているので、配線部５ａ、ビア４ａおよび配線パターン１１を含む第１の構造体は、ビア４ｄおよび配線部６ａを含む第２の構造体と近接して対向している。
　配線部５ａと配線部６ａとは、ビア４ａ、配線パターン１１、配線パターン１２およびビア４ｄを通じて導通している。すなわち、配線部５ａと配線部６ａは、ビア４ａ、配線パターン１１、配線パターン１２およびビア４ｄを介して直列に接続されている。配線部５ａと配線部６ａには、同一方向に電流が流れるので、第１の構造体に流れる電流の向きと、第２の構造体に流れる電流の向きは、同一方向となる。さらに、寄生インダクタンスに起因して、第１の構造体と第２の構造体との間で発生する磁束もほぼ同一方向となる。
　バイパスコンデンサ１６の一方の電極端子は、配線パターン７およびビア４ｂを通じて配線パターン１２と電気的に接続され、他方の電極端子は、配線パターン８およびビア４ｄを通じてグラウンド導体面３に電気的に接続されている。配線パターン５は、配線部５ａとは反対側の端部がコネクタ回路１４を通じて外部電源１５と電気的に接続され、配線パターン６は、配線部６ａとは反対側の端部が回路素子１３の電源端子と電気的に接続されている。
　フィルタ回路１は、第１の構造体、第２の構造体およびバイパスコンデンサ１６を含んで構成される。第１の構造体と第２の構造体は、互いに磁気的に結合することにより相互誘導を起こす一対の寄生インダクタンスを有する。
　図３Ａは、第１の配線である配線部５ａ、第１の接続導体であるビア４ａおよび第２の配線である配線パターン１１を含む第１の構造体の寄生インダクタと、第４の接続導体であるビア４ｄおよび第４の配線である配線部６ａを含む第２の構造体の寄生インダクタとを含む相互誘導回路を模式的に示す回路図である。図３Ｂは、図３Ａの相互誘導回路のＴ型等価回路を示す回路図である。
　図３Ａおよび図３Ｂにおいて、節点ａ１からの電流ｉ１が寄生インダクタ１７に流れ、設定ａ２からの電流ｉ２が寄生インダクタ１８に流れ込むと、寄生インダクタ１７と寄生インダクタ１８との間には相互インダクタンス－Ｍが形成される。節点ｂ１およびｂ２が共通電位である場合、相互誘導回路は、３つのインダクタンスＬ１＋Ｍ、Ｌ２＋Ｍおよび－Ｍを有した３つのインダクタ１９、２０および２１からなる、図３Ｂに示す等価回路と考えることができる。図３Ｂに示す等価回路は、Ｔ型等価回路と呼ばれる。
　配線部５ａ、ビア４ａおよび配線パターン１１を含む第１の構造体と、ビア４ｄおよび配線部６ａを含む第２の構造体との間の相互インダクタンスの大きさＭは、下記式（１）によって与えられる。下記式（１）において、ｋは結合係数である。
　Ｍ＝ｋ×（Ｌ１×Ｌ２）１／２　　　　　　　　　　　　　　　　（１）
　図４は、フィルタ回路１の等価回路の主要部を概略的に示す回路図である。図４に示す等価回路は、回路素子１３、図３Ｂに示したＴ型等価回路、バイパスコンデンサ１６、配線インダクタンスＬ４を有した寄生インダクタ２２、およびコネクタ回路１４を備える。インダクタ１９の等価インダクタンスは、Ｌ１＋Ｍであり、インダクタ２０の等価インダクタンスは、Ｌ２＋Ｍである。
　バイパスコンデンサ１６は、容量Ｃのコンデンサ成分１６ａと、等価直列インダクタンス（ＥＳＬ）である残留インダクタンスＬｐを有した寄生インダクタ１６ｂとを備える。寄生インダクタ２２は、図２に示したビア４ｂおよびビア４ｃによって形成される。図４においては、説明の便宜上、フィルタ回路１が備える他の回路要素の記載は省略されている。他の回路要素には、例えば、配線パターン７の抵抗成分および寄生インダクタ成分がある。
　フィルタ回路１は、ビア４ｂ、配線パターン７、バイパスコンデンサ１６、配線パターン８およびビア４ｃによって構成されるバイパス回路を有する。このバイパス回路には、配線部５ａ、ビア４ａおよび配線パターン１１を含む第１の構造体と、ビア４ｄおよび配線部６ａを含む第２の構造体とが磁気的に結合すると、図４に示すように、負のインダクタンス－Ｍを有するインダクタ２１が等価的に現れる。すなわち、インダクタ１９と２０との間の直列接続点Ｎｐにインダクタ２１が等価的に接続されたことになる。バイパス回路には、負のインダクタンス－Ｍを有したインダクタ２１と、コンデンサ成分１６ａと、寄生インダクタ１６ｂとが直列に接続されたことになる。
　配線インダクタンスＬ４は、ビア４ｂおよびビア４ｃの寸法（例えば、長さおよびビア径）に基づいて、近似的に算出される。残留インダクタンスＬｐは、バイパスコンデンサ１６の特性を測定することによって算出可能である。
　フィルタ回路１においては、負のインダクタンス－Ｍ、ビア４ｂ、配線インダクタンスＬ４およびバイパスコンデンサ１６の残留インダクタンスＬｐについてインピーダンスが打ち消し合うように、負のインダクタンス－Ｍが設計される。これにより、バイパス回路のインピーダンスは、コンデンサ成分１６ａのみのインピーダンスと等価になり、上記式（１）を用いて、負のインダクタンス－Ｍが最適な値となる設計を行うことができる。
　バイパス回路におけるバイパス経路が実質的にインダクタンス成分を含まないので、配線パターン６を伝搬する電磁ノイズの周波数が高くても、バイパス性能が低下することを抑制できる。なお、バイパスコンデンサ１６の引き出し配線である配線パターン７および８の寄生インダクタンスを考慮して、負のインダクタンス－Ｍが設計されてもよい。
　バイパス回路における寄生インダクタンスを打ち消すためには、一般的に、インダクタなどの電子部品を追加することが考えられる。しかしながら、新たな電子部品の追加は、プリント基板２の製造コストの増加を招くとともに、新たな電子部品が、プリント基板２における配線または電子部品に電磁的に作用して悪影響を与える虞がある。これに対し、フィルタ回路１は、新たな電子部品を追加することなく、バイパス性能の劣化を抑制することができる。
　図５は、従来のフィルタ回路と実施の形態１に係るフィルタ回路１とにおけるフィルタ性能を表すＳパラメータ（Ｓ２１）の電磁界計算結果を示すグラフであり、対数軸である横軸は周波数を示しており、縦軸はＳパラメータ（ｄＢ）の通過特性を示している。電磁界計算において、バイパスコンデンサには、容量Ｃが０．１（μＦ）のチップコンデンサを用い、入出力端子における終端インピーダンスは、５０（Ω）である。
　符号Ａが付された破線の曲線は、フィルタ回路１の電磁界計算結果を示しており、符号Ｂが付された実線の曲線は、従来のフィルタ回路の電磁界計算結果を示している。図５において、従来のフィルタ回路は、特許文献１に記載されたフィルタ回路であり、バイパスコンデンサ１６の一方の電極端子が配線部６ａの端部に接続され、ビアによって他方の電極端子がグラウンド導体面３に接続されたこと以外は、フィルタ回路１の構成と同じである。従来のフィルタ回路における配線部５ａと配線部６ａとは、フィルタ回路１における配線部５ａと配線部６ａよりも約２倍長い。このように、フィルタ回路１は、特許文献１に記載されたフィルタ回路に比べて構造が小型化される。
　電磁界計算結果ＡおよびＢから明らかなように、フィルタ回路１は、従来のフィルタ回路に比べて、共振周波数である約５０（ＭＨｚ）よりも高周波側におけるフィルタ性能の劣化が改善されている。フィルタ回路１は、従来のフィルタ回路よりも配線部５ａおよび配線部６ａの長さを短くできる。フィルタ回路１は、大きな相互インダクタンスが得られるので、バイパス回路の性能劣化を十分に抑制することが可能である。
　以上のように、実施の形態１に係るフィルタ回路１は、プリント基板２の上部配線層２Ａに設けられた配線パターン５、プリント基板２の下部配線層２Ｂに設けられた配線パターン１１、配線パターン１１の端部から延伸している配線パターン１２、上部配線層２Ａにおいて配線パターン５と部分的に対向して設けられた配線パターン６、上部配線層２Ａに設けられ、配線パターン１２とグラウンド導体面３に接続されたバイパスコンデンサ１６、配線パターン５の端部と配線パターン１１を接続するビア４ａ、および配線パターン１２と配線パターン６とを接続するビア４ｄを備える。配線パターン５、ビア４ａおよび配線パターン１１を含む第１の構造体は、ビア４ａおよび配線パターン６を含む第２の構造体と対向している。配線部５ａおよび配線部６ａの長さを短く構成できるため、構造の小型化が可能である。さらに、第１および第２の構造体は、磁気的結合によって相互インダクタンスを形成し、この相互インダクタンスに対応して等価的に現れる負のインダクタンス－Ｍにより、バイパスコンデンサ１６を含むバイパス回路の寄生インダクタンスが打ち消される。これにより、フィルタ回路１は、構造の小型化が可能であり、かつバイパスコンデンサ１６の実装に使用される配線の寄生インダクタンスに起因したバイパス性能の劣化を抑制することができる。
　これまでの説明では、プリント基板２が２層構造の両面プリント基板である場合を示したが、これに限定されるものではない。実施の形態１に係るフィルタ回路１は、３層以上の配線層を有した多層プリント基板に設けることが可能である。また、配線および接続導体をバスバーで実現することで、フィルタ回路１は、プリント基板以外に構成することができる。
　また、フィルタ回路１には、外部電源１５に代えて、プリント基板２における内部電源として電源素子が設けられてもよい。フィルタ回路１は、第１の構造体と第２の構造体を有することで、電源素子への高周波電磁ノイズの伝播を抑制することが可能である。
　なお、実施の形態の任意の構成要素の変形もしくは実施の形態の任意の構成要素の省略が可能である。
　本開示に係るフィルタ回路は、例えば、高周波帯域の電磁ノイズを除去するノイズフィルタに利用可能である。
　１　フィルタ回路、２　プリント基板、２Ａ　上部配線層、２Ｂ　下部配線層、２Ｃ　絶縁層、３　グラウンド導体面、４ａ～４ｆ　ビア、５～１２　配線パターン、５ａ，６ａ　配線部、１３　回路素子、１４　コネクタ回路、１５　外部電源、１６　バイパスコンデンサ、１６ａ　コンデンサ成分、１６ｂ，１７，１８，２２　寄生インダクタ、１９～２１　インダクタ。

Claims (2)

  1. 　第１の配線と、
    　バイパスコンデンサと、
    　前記第１の配線とは異なる平面に設けられ、平面的にみて前記第１の配線に重なる位置に配置された第２の配線と、
    　前記第２の配線の端部から延伸している第３の配線と、
    　前記第１の配線と同一の平面に設けられ、前記第１の配線と部分的に対向している第４の配線と、
    　前記第１の配線の端部と前記第２の配線における前記第３の配線とは反対側の端部とを接続する第１の接続導体と、
    　前記バイパスコンデンサの一方の電極端子を前記第３の配線に接続する第２の接続導体と、
    　前記バイパスコンデンサの他方の電極端子をグラウンド導体面に接続する第３の接続導体と、
    　前記第３の配線と前記第４の配線とを電気的に接続する第４の接続導体と、
    　を備え、
    　前記第１の配線、前記第１の接続導体および前記第２の配線を含む第１の構造体は、前記第４の配線および前記第４の接続導体を含む第２の構造体と対向していること
    　を特徴とするフィルタ回路。
  2. 　前記第１の配線における、前記第１の接続導体が接続した端部とは反対側の端部に接続された電源と、
    　前記第４の配線における、前記第４の接続導体が接続した端部とは反対側の端部に接続された回路素子と、
    　を備えたことを特徴とする請求項１記載のフィルタ回路。
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