JP6338784B1 - ノイズフィルタ - Google Patents
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- 239000004020 conductor Substances 0.000 claims description 41
- 239000010410 layer Substances 0.000 description 94
- 239000011229 interlayer Substances 0.000 description 41
- 239000003990 capacitor Substances 0.000 description 23
- 230000003071 parasitic effect Effects 0.000 description 9
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 3
- 239000011889 copper foil Substances 0.000 description 3
- 239000002344 surface layer Substances 0.000 description 3
- 230000015556 catabolic process Effects 0.000 description 2
- 238000006731 degradation reaction Methods 0.000 description 2
- 230000006866 deterioration Effects 0.000 description 2
- 230000002542 deteriorative effect Effects 0.000 description 2
- 239000003822 epoxy resin Substances 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 229920000647 polyepoxide Polymers 0.000 description 2
- 229920001721 polyimide Polymers 0.000 description 2
- 239000009719 polyimide resin Substances 0.000 description 2
- 239000011347 resin Substances 0.000 description 2
- 229920005989 resin Polymers 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 230000000087 stabilizing effect Effects 0.000 description 2
- 239000000758 substrate Substances 0.000 description 2
- 230000000593 degrading effect Effects 0.000 description 1
- 238000007599 discharging Methods 0.000 description 1
- 230000001771 impaired effect Effects 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000037361 pathway Effects 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
- 230000035515 penetration Effects 0.000 description 1
- 238000007747 plating Methods 0.000 description 1
- 230000001629 suppression Effects 0.000 description 1
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
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- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
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- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
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- H03H7/01—Frequency selective two-port networks
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- H05K1/00—Printed circuits
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- H05K1/0213—Electrical arrangements not otherwise provided for
- H05K1/0216—Reduction of cross-talk, noise or electromagnetic interference
-
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- H05K1/02—Details
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- H05K1/023—Reduction of cross-talk, noise or electromagnetic interference using auxiliary mounted passive components or auxiliary substances
- H05K1/0231—Capacitors or dielectric substances
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- H05K1/16—Printed circuits incorporating printed electric components, e.g. printed resistor, capacitor, inductor
- H05K1/162—Printed circuits incorporating printed electric components, e.g. printed resistor, capacitor, inductor incorporating printed capacitors
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- H05K1/00—Printed circuits
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- H05K1/167—Printed circuits incorporating printed electric components, e.g. printed resistor, capacitor, inductor incorporating printed resistors
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- H05K1/18—Printed circuits structurally associated with non-printed electric components
- H05K1/181—Printed circuits structurally associated with non-printed electric components associated with surface mounted components
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- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H1/00—Constructional details of impedance networks whose electrical mode of operation is not specified or applicable to more than one type of network
- H03H2001/0021—Constructional details
- H03H2001/0042—Wound, ring or feed-through type capacitor
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- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/0213—Electrical arrangements not otherwise provided for
- H05K1/0216—Reduction of cross-talk, noise or electromagnetic interference
- H05K1/023—Reduction of cross-talk, noise or electromagnetic interference using auxiliary mounted passive components or auxiliary substances
- H05K1/0234—Resistors or by disposing resistive or lossy substances in or near power planes
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- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
- H05K2201/09—Shape and layout
- H05K2201/09209—Shape and layout details of conductors
- H05K2201/0929—Conductive planes
- H05K2201/093—Layout of power planes, ground planes or power supply conductors, e.g. having special clearance holes therein
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- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
- H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
- H05K2201/10007—Types of components
- H05K2201/10015—Non-printed capacitor
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- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
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Abstract
副配線パターン（２１）は、主配線パターン（２０）の第１の分岐部（２０ａ）から分岐し、第２の分岐部（２０ｂ）で主配線パターン（２０）に接続する。第１の分岐部（２０ａ）から第２の分岐部（２０ｂ）の主配線パターン（２０）には抵抗素子（１２）と３端子型容量素子（１３）とが直列接続されている。副配線パターン（２１）の経路長が、主配線パターン（２０）における第１の分岐部（２０ａ）から第２の分岐部（２０ｂ）までの経路長より大きく形成されている。
Description
本発明は、プリント基板の寄生成分に起因する反共振が原因となり漏洩する高周波の電磁ノイズを除去するノイズフィルタに関するものである。
プリント基板には、半導体集積素子などの種々の回路素子を実装することができる。また、プリント基板には、そのプリント基板で発生した高周波の電磁ノイズを除去するノイズフィルタとしてバイパスコンデンサが実装されていることが多い。例えば、プリント基板の電源ノイズの低減のためには、電源インピーダンスを低減することが求められる。そのために、プリント基板上の電源端子と回路素子との間にバイパスコンデンサからなるノイズフィルタが実装されている。
近年、このバイパスコンデンサには３端子コンデンサが採用される例が増えている。３端子コンデンサは、従来使用されていた２端子コンデンサに比べてノイズ抑制性能が高いと言われており、回路素子と給電用の電源回路とを接続するプリント基板に形成された電源パターンを分断して実装、すなわち貫通実装される。
しかしながら、３端子コンデンサを貫通実装した場合に以下の２点の課題が生じる。
一つ目の課題は、３端子コンデンサ及び実装のための配線及びビアの寄生インダクタンスと、プリント基板に形成される電源パターンとグラウンドパターン間の寄生容量により、特定の周波数でＬＣ並列共振（反共振）を引き起こすことである。反共振が生じている周波数領域では、寄生インダクタンスと寄生容量の間でノイズ電流の充放電が繰り返されるため、バイパスコンデンサが機能せずノイズ低減効果が損なわれる。したがって、ノイズフィルタの性能改善のためには、この反共振が生じる周波数領域のノイズ電流を低減することが要求される。
二つ目の課題は、３端子コンデンサの貫通実装は、基板の歪みなどにより３端子コンデンサに応力が加わりクラックが入った際に、回路素子に対して給電が不可能となる。従って、製品の耐久性が低下することである。
しかしながら、３端子コンデンサを貫通実装した場合に以下の２点の課題が生じる。
一つ目の課題は、３端子コンデンサ及び実装のための配線及びビアの寄生インダクタンスと、プリント基板に形成される電源パターンとグラウンドパターン間の寄生容量により、特定の周波数でＬＣ並列共振（反共振）を引き起こすことである。反共振が生じている周波数領域では、寄生インダクタンスと寄生容量の間でノイズ電流の充放電が繰り返されるため、バイパスコンデンサが機能せずノイズ低減効果が損なわれる。したがって、ノイズフィルタの性能改善のためには、この反共振が生じる周波数領域のノイズ電流を低減することが要求される。
二つ目の課題は、３端子コンデンサの貫通実装は、基板の歪みなどにより３端子コンデンサに応力が加わりクラックが入った際に、回路素子に対して給電が不可能となる。従って、製品の耐久性が低下することである。
一つ目の課題であるノイズ電流を低減に関しては、例えば特許文献１に示されるように、直列接続されたコンデンサと抵抗を含むＣＲスナバ回路を、回路素子の電源端子とグラウンド端子との間に設けた構成が有った。コンデンサを介した電流のバイパス経路に抵抗を挿入することで、この抵抗がノイズ電流を消費し、反共振が生じる周波数領域のノイズフィルタの性能を改善することができる。
また、二つ目の課題である製品の耐久性の低下に関しては、回路素子と給電用の電源回路とを接続するプリント基板に形成された電源パターンを分断しない実装（非貫通実装）があった。
また、二つ目の課題である製品の耐久性の低下に関しては、回路素子と給電用の電源回路とを接続するプリント基板に形成された電源パターンを分断しない実装（非貫通実装）があった。
しかしながら、上記特許文献１に記載された技術では、反共振が生じる周波数領域において、抵抗でノイズ電流を消費し、反共振が生じる周波数領域のノイズフィルタの性能を改善することができるが、その他の周波数領域では、電流のバイパス経路に挿入された抵抗の抵抗値と、抵抗及びその接続配線の寄生インダクタンスにより、ノイズフィルタの性能が劣化するという問題があった。特に、３端子コンデンサを用いたノイズフィルタの性能を引き出すためには、バイパス経路に挿入された寄生インダクタンスを低減することが必須である。この点については、当該配線の寄生インダクタンスを磁気的に打ち消すために、抵抗とコンデンサに流れる電流が逆向きになるように部品を配置する対策が考えられる。しかしながら、このような方法ではインダクタンスを完全に打ち消すことはできず、抵抗値は低減できない。
また、二つ目の課題の解決策である非貫通実装は、回路素子と給電用の電源回路とを接続する電源パターンを分断しないので、３端子コンデンサを通過せずに回路素子から給電点にノイズが流出する経路がある。そのため、インダクタンスが支配的になる高周波領域でノイズフィルタの性能が劣化するという問題があった。
この発明は、かかる問題を解決するためになされたもので、反共振が生じる周波数領域のノイズ電流を低減しつつ、その他の周波数領域での性能劣化を防止し、かつ耐久性を向上させることのできるノイズフィルタを提供することを目的とする。
この発明に係るノイズフィルタは、電源素子と回路素子との間に設けられた主電流経路部と、主電流経路部の一端の第１の分岐点から分岐し、主電流経路部の他端の第２の分岐点で主電流経路部に接続する副電流経路部と、一対の電極端子と、一対の電極端子間に設けられたグラウンド端子とを有し、一対の電極端子が、第１の分岐点から第２の分岐点までの経路に直列に接続され、グラウンド端子がグラウンド導体に接続される３端子型容量素子と、一対の電極端子を有し、一対の電極端子が、第１の分岐点から第２の分岐点までの経路に直列に接続される抵抗素子とを備え、３端子型容量素子と抵抗素子とは直列接続され、ノイズ電流による反共振が生じる周波数以上の周波数領域において、副電流経路部のインピーダンスが第１の分岐点から第２の分岐点までの経路のインピーダンスより高くなるように、副電流経路部の経路長を、主電流経路部における第１の分岐点から第２の分岐点までの経路長よりも大きくしたものである。
この発明に係るノイズフィルタは、ノイズ電流による反共振が生じる周波数以上の周波数領域において、副電流経路部のインピーダンスが第１の分岐点から第２の分岐点までの経路のインピーダンスより高くなるように、副電流経路部の経路長を、主電流経路部における第１の分岐点から第２の分岐点までの経路長よりも大きくしたものである。これにより、反共振が生じる周波数領域のノイズ電流を低減しつつ、その他の周波数領域での性能劣化を防止し、かつ耐久性を向上させることができる。
以下、この発明をより詳細に説明するために、この発明を実施するための形態について、添付の図面に従って説明する。
実施の形態１．
図１は、本実施の形態によるノイズフィルタを実現するプリント基板１の層構造の説明図である。図示のプリント基板１は、第１配線層２が絶縁層３の厚み方向Ｚに積層された層構造を有する。このプリント基板１は片面基板である。第１配線層２は、厚み方向Ｚと直交するＸ−Ｙ平面上に分布している。また、このプリント基板１の表面には、回路素子であるＬＳＩまたはＩＣなどの電子部品１０、電源素子１１、抵抗素子１２及び３端子型容量素子１３が実装されている。絶縁層３は、例えば、エポキシ樹脂またはポリイミド樹脂などの電気絶縁性の樹脂材料で構成されている。
実施の形態１．
図１は、本実施の形態によるノイズフィルタを実現するプリント基板１の層構造の説明図である。図示のプリント基板１は、第１配線層２が絶縁層３の厚み方向Ｚに積層された層構造を有する。このプリント基板１は片面基板である。第１配線層２は、厚み方向Ｚと直交するＸ−Ｙ平面上に分布している。また、このプリント基板１の表面には、回路素子であるＬＳＩまたはＩＣなどの電子部品１０、電源素子１１、抵抗素子１２及び３端子型容量素子１３が実装されている。絶縁層３は、例えば、エポキシ樹脂またはポリイミド樹脂などの電気絶縁性の樹脂材料で構成されている。
図２は、実施の形態１のノイズフィルタ１００の構成図である。図示のノイズフィルタ１００は、主配線パターン２０と、主配線パターン２０の一端側の第１の分岐部２０ａから分岐し主配線パターン２０の他端側の第２の分岐部２０ｂで接続する副配線パターン２１と、グラウンド導体２２と、抵抗素子１２と、３端子型容量素子１３とを備える。主配線パターン２０、副配線パターン２１及びグラウンド導体２２は、第１配線層２の構成要素群として、絶縁層３の表層に形成されている。また、第１配線層２は、銅箔などの導電体で構成される。
主配線パターン２０と副配線パターン２１は、電子部品１０と電源素子１１との間を接続する電源供給用の導体パターンである。抵抗素子１２と３端子型容量素子１３と主配線パターンの一部２０ｃを含む主配線パターン２０の経路が主電流経路部を構成し、副配線パターン２１が副電流経路部を構成している。主配線パターン２０の一端側は、電子部品１０の電源端子と電気的に接続され、主配線パターン２０の他端側は、電源素子１１の正極と電気的に接続されている。副配線パターン２１は、主配線パターン２０の第１の分岐部２０ａから分岐し、主配線パターン２０の第２の分岐部２０ｂで再び接続するよう構成されている。
なお、本実施の形態では、プリント基板１に電源素子１１が実装されているが、これに限定されるものでない。電源素子１１に代えて外部の電源素子を採用してもよい。
主配線パターン２０と副配線パターン２１は、電子部品１０と電源素子１１との間を接続する電源供給用の導体パターンである。抵抗素子１２と３端子型容量素子１３と主配線パターンの一部２０ｃを含む主配線パターン２０の経路が主電流経路部を構成し、副配線パターン２１が副電流経路部を構成している。主配線パターン２０の一端側は、電子部品１０の電源端子と電気的に接続され、主配線パターン２０の他端側は、電源素子１１の正極と電気的に接続されている。副配線パターン２１は、主配線パターン２０の第１の分岐部２０ａから分岐し、主配線パターン２０の第２の分岐部２０ｂで再び接続するよう構成されている。
なお、本実施の形態では、プリント基板１に電源素子１１が実装されているが、これに限定されるものでない。電源素子１１に代えて外部の電源素子を採用してもよい。
また、抵抗素子１２は、長手方向すなわち主配線パターン２０方向の両端に電極端子を有する。３端子型容量素子１３は、長手方向の両端に電極端子を有し、この両端の電極間は導通しており、両端の電極間にグラウンド端子を有する。これらの抵抗素子１２及び３端子型容量素子１３は、第１配線層２に配置されるようにプリント基板１の表面に実装されている。抵抗素子１２と３端子型容量素子１３は、第１の分岐部２０ａから第２の分岐部２０ｂまでの間の主配線パターンの一部２０ｃを介して直列に接続されている。接続の順番は、第１の分岐部２０ａからみて、抵抗素子１２、３端子型容量素子１３の順である。抵抗素子１２の二つの電極端子のうち、一方は主配線パターン２０の第１の分岐部２０ａ側に、他方は主配線パターンの一部２０ｃ側に接続されている。また、３端子型容量素子１３の両端の電極端子のうち、一方は主配線パターンの一部２０ｃ側に、他方は第２の分岐部２０ｂ側に接続されている。３端子型容量素子１３のグラウンド端子はグラウンド導体２２に接続されている。このグラウンド導体２２は、電気的に接地されている。
なお、本実施の形態では、抵抗素子１２として表面実装型のチップ抵抗を使用しているが、これに限定されるものでない。チップ抵抗に代えて、リード端子タイプの抵抗を使用してもよい。同様に、３端子型容量素子１３として積層型のチップコンデンサを使用しているが、これに限定されるものではない。チップコンデンサに代えて、電解コンデンサまたはフィルムコンデンサを使用してもよい。後述する実施の形態２で使用される抵抗素子１２及び３端子型容量素子１３についても同様である。
上記したノイズフィルタ１００は、電子部品１０で高周波電磁ノイズが発生したときにノイズフィルタとして機能し、主配線パターン２０に入力されたノイズ電流を３端子型容量素子１３経由でグラウンド導体２２に流すことができる。なお、ノイズフィルタ１００は、ノイズ電流の除去により電源電圧を安定化させる機能をも有する。
図２に示されるように、主電流経路である主配線パターン２０には、抵抗素子１２と３端子型容量素子１３が直列に接続されており、副電流経路である副配線パターン２１の経路長は、この主配線パターン２０における第１の分岐部２０ａから第２の分岐部２０ｂ間の経路長に比べて長く形成される。これにより、周波数に応じてノイズ電流を分離することが可能となる。
図３は、実施の形態１のノイズ低減効果の原理を説明するためのノイズフィルタ１００の平面図である。
主電流経路である主配線パターン２０の一端からノイズ電流が流入すると、ノイズ電流は、周波数に依存し、主配線パターン２０と副配線パターン２１の電流経路に分離される。これは、副配線パターン２１からなる副電流経路が、主配線パターン２０の第１の分岐部２０ａから第２の分岐部２０ｂまでの間の主電流経路よりも長いことによるものである。第１の分岐部２０ａから第２の分岐部２０ｂまでの間の主電流経路のインピーダンスは、電流経路の長さに依存するインダクタンスと、抵抗素子１２の抵抗値の和で決まる。インダクタンスによるインピーダンスは周波数と比例関係にある一方、抵抗素子１２の抵抗値は周波数によらずほぼ一定である。また、副配線パターン２１による副電流経路のインピーダンスは、同様に電流経路の長さに依存するインダクタンスに決まる。
図３は、実施の形態１のノイズ低減効果の原理を説明するためのノイズフィルタ１００の平面図である。
主電流経路である主配線パターン２０の一端からノイズ電流が流入すると、ノイズ電流は、周波数に依存し、主配線パターン２０と副配線パターン２１の電流経路に分離される。これは、副配線パターン２１からなる副電流経路が、主配線パターン２０の第１の分岐部２０ａから第２の分岐部２０ｂまでの間の主電流経路よりも長いことによるものである。第１の分岐部２０ａから第２の分岐部２０ｂまでの間の主電流経路のインピーダンスは、電流経路の長さに依存するインダクタンスと、抵抗素子１２の抵抗値の和で決まる。インダクタンスによるインピーダンスは周波数と比例関係にある一方、抵抗素子１２の抵抗値は周波数によらずほぼ一定である。また、副配線パターン２１による副電流経路のインピーダンスは、同様に電流経路の長さに依存するインダクタンスに決まる。
従って、反共振が生じる周波数以下では抵抗素子１２の影響が大きく、副電流経路のインピーダンスが、第１の分岐部２０ａから第２の分岐部２０ｂまでの間の主電流経路のインピーダンスより低くなる。そのため、図３中の破線で示すように、ノイズ電流の反共振が生じる周波数以下の成分ＩｎＡが副電流経路に流れて主電流経路の第２の分岐部２０ｂに到達し、３端子型容量素子１３を介して電流がバイパスされる。
一方、反共振が生じる周波数以上では、電流経路の長さに依存するインダクタンスの影響が大きく、副配線パターン２１からなる副電流経路のインピーダンスが、第１の分岐部２０ａから第２の分岐部２０ｂ間の主電流経路のインピーダンスより高くなる。そのため、図中の実線で示すように、ノイズ電流の反共振が生じる周波数以上の成分ＩｎＢが抵抗素子１２と３端子型容量素子１３とを介してバイパスされる。
このように、実施の形態１によれば、主配線パターン２０の第１の分岐部２０ａと第２の分岐部２０ｂとの間に抵抗素子１２と３端子型容量素子１３とが直列に接続されており、副電流経路である副配線パターン２１の経路長は、主電流経路の第１の分岐部２０ａから第２の分岐部２０ｂまでの経路長に比べて長く形成されることで、ノイズ電流の反共振が生じる周波数領域の成分ＩｎＢのみを抵抗素子１２で消費することが可能となる。従って、反共振が生じる周波数領域のノイズフィルタの性能を改善しつつ、その他の周波数領域でノイズフィルタの性能が劣化することを防ぐことができるノイズフィルタ及びプリント基板を実現することができる。
また、主電流経路に直列に実装された３端子型容量素子１３の電源端子間が絶縁状態となった場合でも、副配線パターン２１からなる副電流経路により電源素子１１から電子部品１０への給電が可能である。一方、電源端子間が絶縁状態でない場合は、上述したように、ノイズ電流の高周波数成分が主経路に接続された抵抗素子１２と３端子型容量素子１３を介してバイパスされる。そのため、３端子型容量素子１３を通過せずに回路素子から給電点に流出するノイズ電流の高周波成分を抑制することができる。
従って、反共振が生じる周波数領域のノイズフィルタの性能を改善しつつ、その他の周波数領域でノイズフィルタの性能が劣化することを防ぎ、かつ性能劣化せずに製品の耐久性を向上するノイズフィルタを提供することができる。
従って、反共振が生じる周波数領域のノイズフィルタの性能を改善しつつ、その他の周波数領域でノイズフィルタの性能が劣化することを防ぎ、かつ性能劣化せずに製品の耐久性を向上するノイズフィルタを提供することができる。
なお、本実施の形態のプリント基板１は、片面プリント実装基板であるので、第１配線層２は、両面プリント実装基板の外層として構成されているが、これに限定されるものではない。例えば、第１配線層２が、３層以上の配線層を含む多層プリント基板に内層として構成されてもよい。ここで、外層とは、プリント基板の複数の配線層のうち最も外側に配置された配線層を意味し、内層とは、プリント基板の複数の配線層のうち内部に配置された配線層を意味する。
また、主配線パターン２０は線状に形成されているが、この形状に限定されるものではない。さらに、副配線パターン２１はミアンダ状に形成されているが、この形状に限定されるものではない。
また、主配線パターン２０は線状に形成されているが、この形状に限定されるものではない。さらに、副配線パターン２１はミアンダ状に形成されているが、この形状に限定されるものではない。
以上説明したように、実施の形態１のノイズフィルタによれば、電源素子と回路素子との間に設けられた主電流経路部と、主電流経路部の一端の第１の分岐点から分岐し、主電流経路部の他端の第２の分岐点で主電流経路部に接続する副電流経路部と、一対の電極端子と、一対の電極端子間に設けられたグラウンド端子とを有し、一対の電極端子が、第１の分岐点から第２の分岐点までの経路に直列に接続され、グラウンド端子がグラウンド導体に接続される３端子型容量素子と、一対の電極端子を有し、一対の電極端子が、第１の分岐点から第２の分岐点までの経路に直列に接続される抵抗素子とを備え、副電流経路部の経路長を、主電流経路部における第１の分岐点から第２の分岐点までの経路長よりも大きくしたので、反共振が生じる周波数領域のノイズ電流を低減しつつ、その他の周波数領域での性能劣化を防止し、かつ耐久性を向上させることができる。
また、実施の形態１のノイズフィルタによれば、主電流経路部、副電流経路部、３端子型容量素子、グラウンド導体及び抵抗素子は、プリント基板における同一の配線層に実装され、主電流経路部は主配線パターンとして配線層に形成されると共に、副電流経路部は副配線パターンとして配線層に形成され、かつ、３端子型容量素子及び抵抗素子は、主配線パターンに直列に接続されたので、反共振が生じる周波数領域のノイズ電流を低減しつつ、その他の周波数領域での性能劣化を防止し、かつ耐久性を向上させることのできるプリント基板のノイズフィルタを得ることができる。
実施の形態２．
実施の形態２のノイズフィルタは、本発明のノイズフィルタを多層基板に拡張した場合に、複数層でフィルタ構造を実現し、実装面積を低減させたものである。
図４は、実施の形態２のノイズフィルタを実現するプリント基板１ａの層構造の説明図である。図示のプリント基板１ａは、第１配線層２ａと第２配線層４ａとが絶縁層３ａを介して、また、第２配線層４ａと第３配線層６ａとが絶縁層５ａを介して厚み方向Ｚに積層された層構造を有する３層プリント基板である。第１配線層２ａ、第２配線層４ａ及び第３配線層６ａの各々は、厚み方向Ｚと直交するＸ−Ｙ平面上に分布している。また、このプリント基板１ａの表面の第１配線層２ａには、ＬＳＩまたはＩＣなどの電子部品１０、電源素子１１、抵抗素子１２及び３端子型容量素子１３が実装されている。絶縁層３ａは、例えば、エポキシ樹脂またはポリイミド樹脂などの電気絶縁性の樹脂材料で構成されている。また、図４には示されていないが、絶縁層３ａ及び絶縁層５ａを厚み方向Ｚに貫通して、第１配線層２ａと第２配線層４ａ、または、第１配線層２ａと第３配線層６ａとの間を電気的に接続するビアもしくはスルーホールと呼ばれる層間接続孔が形成されている（後述する図５参照）。
実施の形態２のノイズフィルタは、本発明のノイズフィルタを多層基板に拡張した場合に、複数層でフィルタ構造を実現し、実装面積を低減させたものである。
図４は、実施の形態２のノイズフィルタを実現するプリント基板１ａの層構造の説明図である。図示のプリント基板１ａは、第１配線層２ａと第２配線層４ａとが絶縁層３ａを介して、また、第２配線層４ａと第３配線層６ａとが絶縁層５ａを介して厚み方向Ｚに積層された層構造を有する３層プリント基板である。第１配線層２ａ、第２配線層４ａ及び第３配線層６ａの各々は、厚み方向Ｚと直交するＸ−Ｙ平面上に分布している。また、このプリント基板１ａの表面の第１配線層２ａには、ＬＳＩまたはＩＣなどの電子部品１０、電源素子１１、抵抗素子１２及び３端子型容量素子１３が実装されている。絶縁層３ａは、例えば、エポキシ樹脂またはポリイミド樹脂などの電気絶縁性の樹脂材料で構成されている。また、図４には示されていないが、絶縁層３ａ及び絶縁層５ａを厚み方向Ｚに貫通して、第１配線層２ａと第２配線層４ａ、または、第１配線層２ａと第３配線層６ａとの間を電気的に接続するビアもしくはスルーホールと呼ばれる層間接続孔が形成されている（後述する図５参照）。
図５は、実施の形態２のノイズフィルタ１００ａの構成を示す斜視図である。図示のノイズフィルタ１００ａは、主配線パターン３０、副配線パターン３１、グラウンド接続配線３２、抵抗素子１２及び３端子型容量素子１３とを備える。
主配線パターン３０及びグラウンド接続配線３２は、第１配線層２ａの構成要素群として、絶縁層３ａの表層に形成されている。また、副配線パターン３１は、第３配線層６ａの構成要素群として、絶縁層５ａの表層に形成されている。また、第１配線層２ａ及び第３配線層６ａは、銅箔などの導電体で構成される。また、ノイズフィルタ１００ａは、電気的に接地されたグラウンド導体３３を第２配線層４ａの構成要素として備える。グラウンド導体３３は、銅箔などの導電性材料からなり、シート状に形成されている。さらに、ノイズフィルタ１００ａは、絶縁層３ａ及び絶縁層５ａを厚み方向Ｚに貫通する第１の層間接続孔３４及び第２の層間接続孔３５と、絶縁層３ａを厚み方向Ｚに貫通する第３の層間接続孔３６及び第４の層間接続孔３７とを備えている。これら第１の層間接続孔３４、第２の層間接続孔３５、第３の層間接続孔３６及び第４の層間接続孔３７の内部には、それぞれ導電性ペーストまたは金属メッキ層などの接続導体が形成されている。すなわち、第１の層間接続孔３４及び第２の層間接続孔３５中にはパターン接続導体が形成され、第２の層間接続孔３５及び第３の層間接続孔３６中にはグラウンド接続導体が形成されている。そのため、第１配線層２ａでは、主配線パターン３０における一端側の第１の分岐部３０ａと第１の層間接続孔３４中のパターン接続導体が電気的に接続され、主配線パターン３０における他端側の第２の分岐部３０ｂと第２の層間接続孔３５中のパターン接続導体が電気的に接続されている。また、グラウンド接続配線３２と、第３の層間接続孔３６及び第４の層間接続孔３７中のグラウンド接続導体とが電気的に接続されている。
主配線パターン３０及びグラウンド接続配線３２は、第１配線層２ａの構成要素群として、絶縁層３ａの表層に形成されている。また、副配線パターン３１は、第３配線層６ａの構成要素群として、絶縁層５ａの表層に形成されている。また、第１配線層２ａ及び第３配線層６ａは、銅箔などの導電体で構成される。また、ノイズフィルタ１００ａは、電気的に接地されたグラウンド導体３３を第２配線層４ａの構成要素として備える。グラウンド導体３３は、銅箔などの導電性材料からなり、シート状に形成されている。さらに、ノイズフィルタ１００ａは、絶縁層３ａ及び絶縁層５ａを厚み方向Ｚに貫通する第１の層間接続孔３４及び第２の層間接続孔３５と、絶縁層３ａを厚み方向Ｚに貫通する第３の層間接続孔３６及び第４の層間接続孔３７とを備えている。これら第１の層間接続孔３４、第２の層間接続孔３５、第３の層間接続孔３６及び第４の層間接続孔３７の内部には、それぞれ導電性ペーストまたは金属メッキ層などの接続導体が形成されている。すなわち、第１の層間接続孔３４及び第２の層間接続孔３５中にはパターン接続導体が形成され、第２の層間接続孔３５及び第３の層間接続孔３６中にはグラウンド接続導体が形成されている。そのため、第１配線層２ａでは、主配線パターン３０における一端側の第１の分岐部３０ａと第１の層間接続孔３４中のパターン接続導体が電気的に接続され、主配線パターン３０における他端側の第２の分岐部３０ｂと第２の層間接続孔３５中のパターン接続導体が電気的に接続されている。また、グラウンド接続配線３２と、第３の層間接続孔３６及び第４の層間接続孔３７中のグラウンド接続導体とが電気的に接続されている。
第２配線層４ａでは、グラウンド導体３３と第３の層間接続孔３６及び第４の層間接続孔３７中のグラウンド接続導体が電気的に接続されている。また、第２配線層４ａにおける第１の層間接続孔３４の周辺には第１のクリアランス３８が形成され、第２の層間接続孔３５の周辺には第２のクリアランス３９が形成されている。そのため、第１の層間接続孔３４及び第２の層間接続孔３５は、グラウンド導体３３とは電気的に絶縁されている。第３配線層６ａでは、副配線パターン３１の一端部と第１の層間接続孔３４が電気的に接続され、副配線パターン３１の他端部と第２の層間接続孔３５が電気的に接続されている。主配線パターン３０の第１の分岐部３０ａ側は電子部品１０の電源端子と電気的に接続され、主配線パターン３０の第２の分岐部３０ｂ側は電源素子１１の正極と電気的に接続されている。
なお、本実施の形態では、プリント基板１に電源素子１１が実装されているが、これに限定されるものでない。電源素子１１に代えて外部の電源素子を採用してもよい。
なお、本実施の形態では、プリント基板１に電源素子１１が実装されているが、これに限定されるものでない。電源素子１１に代えて外部の電源素子を採用してもよい。
また、ノイズフィルタ１００ａは、図５に示すように、抵抗素子１２と３端子型容量素子１３を備えている。これらの抵抗素子１２と３端子型容量素子１３とは、第１配線層２ａに配置されるようにプリント基板１ａの表面に実装されている。抵抗素子１２と３端子型容量素子１３は、主配線パターン３０の第１の分岐部３０ａから第２の分岐部３０ｂまでの間に、主配線パターンの一部３０ｃを介して直列に接続されている。接続の順番は、第１の分岐部３０ａからみて、抵抗素子１２、３端子型容量素子１３の順である。抵抗素子１２の一方の電極端子は主配線パターン３０の第１の分岐部３０ａ側に、他方の電極端子は主配線パターンの一部３０ｃに接続されている。３端子型容量素子１３の一方の電極端子は主配線パターンの一部３０ｃに、他方の電極端子は第２の分岐部３０ｂに接続されており、グラウンド端子はグラウンド接続配線３２に接続されている。
ノイズフィルタ１００ａは、電子部品１０で高周波電磁ノイズが発生したときにノイズフィルタとして機能し、主配線パターン３０に入力されたノイズ電流を３端子型容量素子１３経由でグラウンド導体３３に流すことができる。なお、ノイズフィルタ１００ａは、ノイズ電流の除去により電源電圧を安定化させる機能をも有する。
図５に示すように、主配線パターン３０の第１の分岐部３０ａと第２の分岐部３０ｂとの間には、抵抗素子１２と３端子型容量素子１３が直列に接続されており、副配線パターン３１と第１の層間接続孔３４及び第２の層間接続孔３５中のパターン接続導体の副電流経路の経路長は、第１の分岐部３０ａと第２の分岐部３０ｂとの主電流経路の経路長に比べて長く形成される。これにより、本実施の形態でも、上記実施の形態１と同様の原理でノイズ低減効果を実現することができる。また、実施の形態２では、第１の層間接続孔３４及び第２の層間接続孔３５中のパターン接続導体が副電流経路に含まれるために、実施の形態１よりも小面積のプリント基板１ａでノイズフィルタを実現できる。
なお、本実施の形態のプリント基板１ａは３層プリント実装基板であるので、第１配線層２ａは、両面プリント実装基板の外層として構成されているが、これに限定されるものではない。例えば、第１配線層２ａが、４層以上の配線層を含む多層プリント基板に内層として構成されてもよい。ここで、外層とは、プリント基板の複数の配線層のうち最も外側に配置された配線層を意味し、内層とは、プリント基板の複数の配線層のうち内部に配置された配線層を意味する。
また、上記主配線パターン３０、副配線パターン３１及びグラウンド接続配線３２は、それぞれ線状に形成されているが、これに限定されるものではない。さらに、副電流経路には、絶縁層３ａを厚み方向Ｚに貫通する第１の層間接続孔３４と、第２の層間接続孔３５の２本の接続孔を用いるが、この本数に限定されるものではない。同様に、グラウンド接続配線３２には、第３の層間接続孔３６と第４の層間接続孔３７の２本が接続されているが、この本数に限定されるものではない。
また、グラウンド導体３３は第２配線層４ａに設けたが、実施の形態１と同様に第１配線層２ａに設けても良い。
さらに、第１の層間接続孔３４、第２の層間接続孔３５、第３の層間接続孔３６及び第４の層間接続孔３７は、円柱形状を有しているが、これに限定されるものではない。当該円柱形状に代えて多角柱形状を採用してもよい。
さらに、第１の層間接続孔３４、第２の層間接続孔３５、第３の層間接続孔３６及び第４の層間接続孔３７は、円柱形状を有しているが、これに限定されるものではない。当該円柱形状に代えて多角柱形状を採用してもよい。
以上説明したように、実施の形態２のノイズフィルタによれば、主電流経路部、３端子型容量素子、グラウンド導体及び抵抗素子は、複数の配線層を有するプリント基板の第１配線層に実装され、主電流経路部は、主配線パターンとして第１配線層に形成され、かつ、副電流経路部は、第１配線層とは異なる配線層に形成された副配線パターンと、主配線パターンと副配線パターンとを接続するパターン接続導体とで形成されると共に、３端子型容量素子及び抵抗素子は、主配線パターンに直列に接続されたので、実施の形態１の効果に加えてプリント基板の実装面積を低減することができる。
また、実施の形態２のノイズフィルタによれば、主電流経路部、３端子型容量素子及び抵抗素子は、３層以上の配線層を有するプリント基板の第１配線層に実装され、主電流経路部は、主配線パターンとして第１配線層に形成され、かつ、副電流経路部は、第３配線層に形成された副配線パターンと、主配線パターンと副配線パターンとを接続するパターン接続導体とで形成されると共に、グラウンド導体は、第２配線層に形成され、グラウンド導体とグラウンド端子とがグラウンド接続導体で接続され、３端子型容量素子及び抵抗素子は、主配線パターンに直列に接続されたので、さらに実装面積を低減することができる。
以上、図面を参照して本発明に係る種々の実施の形態について説明したが、これら実施の形態は本発明の例示であり、これら実施の形態以外の様々な形態を採用することもできる。例えば、上記の各実施の形態のノイズフィルタ１００，１００ａは、１個に限らず、複数個実装されてもよい。また、上記実施の形態のノイズフィルタ１００，１００ａの複数個を縦列接続して構成されるフィルタアレイを一つのプリント基板に実装することができる。また、ノイズフィルタ１００，１００ａはどちらが入出力であっても良い。
また、上記実施の形態１、２のノイズフィルタ１００，１００ａの基本構成は、プリント基板だけでなく、半導体集積回路などの層構造の回路に適用可能である。
なお、本発明の範囲内において、実施の形態１、２の自由な組み合わせ、各実施の形態の任意の構成要素の変形、または各実施の形態の任意の構成要素の省略が可能である。
なお、本発明の範囲内において、実施の形態１、２の自由な組み合わせ、各実施の形態の任意の構成要素の変形、または各実施の形態の任意の構成要素の省略が可能である。
以上のように、この発明に係るノイズフィルタは、プリント基板の寄生成分に起因する反共振が原因となり漏洩する高周波の電磁ノイズを除去する構成に関するものであり、種々の回路素子を実装するプリント基板に用いるのに適している。
１，１ａ プリント基板、２，２ａ 第１配線層、３，３ａ，５ａ 絶縁層、４ａ 第２配線層、６ａ 第３配線層、１０ 電子部品、１１ 電源素子、１２ 抵抗素子、１３ ３端子型容量素子、２０，３０ 主配線パターン、２０ａ，３０ａ 第１の分岐部、２０ｂ，３０ｂ 第２の分岐部、２１，３１ 副配線パターン、２２，３３ グラウンド導体、３２ グラウンド接続配線、３４ 第１の層間接続孔、３５ 第２の層間接続孔、３６ 第３の層間接続孔、３７ 第４の層間接続孔、３８ 第１のクリアランス、３９ 第２のクリアランス、１００，１００ａ ノイズフィルタ。
Claims (4)
- 電源素子と回路素子との間に設けられた主電流経路部と、
前記主電流経路部の一端の第１の分岐点から分岐し、前記主電流経路部の他端の第２の分岐点で当該主電流経路部に接続する副電流経路部と、
一対の電極端子と、前記一対の電極端子間に設けられたグラウンド端子とを有し、前記一対の電極端子が、前記第１の分岐点から前記第２の分岐点までの経路に直列に接続され、前記グラウンド端子がグラウンド導体に接続される３端子型容量素子と、
一対の電極端子を有し、前記一対の電極端子が、前記第１の分岐点から前記第２の分岐点までの経路に直列に接続される抵抗素子とを備え、
前記３端子型容量素子と前記抵抗素子とは直列接続され、
ノイズ電流による反共振が生じる周波数以上の周波数領域において、前記副電流経路部のインピーダンスが前記第１の分岐点から前記第２の分岐点までの経路のインピーダンスより高くなるように、前記副電流経路部の経路長を、前記主電流経路部における前記第１の分岐点から前記第２の分岐点までの経路長よりも大きくしたことを特徴とするノイズフィルタ。 - 前記主電流経路部、前記副電流経路部、前記３端子型容量素子、前記グラウンド導体及び前記抵抗素子は、プリント基板における同一の配線層に実装され、
前記主電流経路部は主配線パターンとして前記配線層に形成されると共に、前記副電流経路部は副配線パターンとして前記配線層に形成され、かつ、
前記３端子型容量素子及び前記抵抗素子は、前記主配線パターンに直列に接続されたことを特徴とする請求項１記載のノイズフィルタ。 - 前記主電流経路部、前記３端子型容量素子、前記グラウンド導体及び前記抵抗素子は、複数の配線層を有するプリント基板の第１配線層に実装され、
前記主電流経路部は、主配線パターンとして前記第１配線層に形成され、かつ、前記副電流経路部は、前記第１配線層とは異なる配線層に形成された副配線パターンと、前記主配線パターンと前記副配線パターンとを接続するパターン接続導体とで形成されると共に、
前記３端子型容量素子及び前記抵抗素子は、前記主配線パターンに直列に接続されたことを特徴とする請求項１記載のノイズフィルタ。 - 前記主電流経路部、前記３端子型容量素子及び前記抵抗素子は、３層以上の配線層を有するプリント基板の第１配線層に実装され、
前記主電流経路部は、主配線パターンとして前記第１配線層に形成され、かつ、前記副電流経路部は、第３配線層に形成された副配線パターンと、前記主配線パターンと前記副配線パターンとを接続するパターン接続導体とで形成されると共に、前記グラウンド導体は、第２配線層に形成され、当該グラウンド導体と前記グラウンド端子とがグラウンド接続導体で接続され、
前記３端子型容量素子及び前記抵抗素子は、前記主配線パターンに直列に接続されたことを特徴とする請求項１記載のノイズフィルタ。
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| PCT/JP2017/004198 WO2018142611A1 (ja) | 2017-02-06 | 2017-02-06 | ノイズフィルタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP6338784B1 true JP6338784B1 (ja) | 2018-06-06 |
| JPWO2018142611A1 JPWO2018142611A1 (ja) | 2019-02-07 |
Family
ID=62487366
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2017536369A Expired - Fee Related JP6338784B1 (ja) | 2017-02-06 | 2017-02-06 | ノイズフィルタ |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US20190372542A1 (ja) |
| JP (1) | JP6338784B1 (ja) |
| CN (1) | CN110249524A (ja) |
| DE (1) | DE112017006666B4 (ja) |
| WO (1) | WO2018142611A1 (ja) |
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-
2017
- 2017-02-06 WO PCT/JP2017/004198 patent/WO2018142611A1/ja active Application Filing
- 2017-02-06 JP JP2017536369A patent/JP6338784B1/ja not_active Expired - Fee Related
- 2017-02-06 CN CN201780085443.7A patent/CN110249524A/zh active Pending
- 2017-02-06 DE DE112017006666.2T patent/DE112017006666B4/de not_active Expired - Fee Related
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Also Published As
| Publication number | Publication date |
|---|---|
| DE112017006666T5 (de) | 2019-10-17 |
| CN110249524A (zh) | 2019-09-17 |
| DE112017006666B4 (de) | 2020-10-08 |
| US20190372542A1 (en) | 2019-12-05 |
| WO2018142611A1 (ja) | 2018-08-09 |
| JPWO2018142611A1 (ja) | 2019-02-07 |
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