JP6791107B2

JP6791107B2 - 積層帯域通過フィルタ

Info

Publication number: JP6791107B2
Application number: JP2017236077A
Authority: JP
Inventors: 光利今村
Original assignee: Murata Manufacturing Co Ltd
Current assignee: Murata Manufacturing Co Ltd
Priority date: 2017-12-08
Filing date: 2017-12-08
Publication date: 2020-11-25
Anticipated expiration: 2037-12-08
Also published as: US20190181826A1; TW201929428A; TWI729327B; CN110048686A; CN110048686B; US10944375B2; JP2019103108A

Description

本発明は、積層帯域通過フィルタに関する。

従来、積層帯域通過フィルタが知られている。たとえば、国際公開第２００７／１１９３５６号（特許文献１）には、複数の電極層のうちの所定の電極層に、入力電極と出力電極との間を容量で接続するための入出力間キャパシタ電極が設けられた積層帯域通過フィルタが開示されている。入出力間キャパシタ電極によって、通過帯域の高域側に減衰極が生じるとともに通過帯域の低域側に２つの減衰極が生じる。その結果、通過帯域から低域側への減衰特性および通過帯域から高域側への減衰特性をともに急峻にすることができる。

国際公開第２００７／１１９３５６号

積層帯域通過フィルタの周波数特性を所望の周波数特性に近づけるために、通過帯域よりも高い周波数において生じる減衰極あるいは通過帯域よりも低い周波数において生じる減衰極のいずれか一方の周波数を変化させることが必要になり得る。しかし、特許文献１には、通過帯域よりも高い周波数において生じる減衰極あるいは通過帯域よりも低い周波数において生じる減衰極のいずれか一方の周波数を変化させることが可能な構成については具体的に開示されていない。

本発明は上記のような課題を解決するためになされたものであり、その目的は、積層帯域通過フィルタの周波数特性を所望の周波数特性に近づけることである。

本発明に係る積層帯域通過フィルタの一態様は、複数の誘電体層が積層方向に積層された積層体として形成されている。積層帯域通過フィルタは、第１および第２端子と、第１〜第３ＬＣ並列共振器と、バイパス部とを備える。第１ＬＣ並列共振器は、第１端子に電気的に接続される。第１ＬＣ並列共振器は、第１インダクタを含む。第２ＬＣ並列共振器は、第２端子に電気的に接続される。第２ＬＣ並列共振器は、第２インダクタを含む。第３ＬＣ並列共振器は、第１ＬＣ並列共振器と磁気結合する。第３ＬＣ並列共振器は、第２ＬＣ並列共振器と磁気結合する。バイパス部は、第１インダクタと第２インダクタとを接続する。第１インダクタとバイパス部との第１接続点は、第１インダクタの一方端と他方端との間に位置している。第２インダクタとバイパス部との第２接続点は、第２インダクタの一方端と他方端との間に位置している。

本発明に係る積層帯域通過フィルタによれば、第１インダクタと第２インダクタとを接続するバイパス部により、通過帯域よりも高い周波数において生じている減衰極あるいは通過帯域よりも低い周波数において生じている減衰極のいずれか一方の周波数を変化させることができる。その結果、積層帯域通過フィルタの周波数特性を所望の周波数特性に近づけることができる。

実施の形態１に係る積層帯域通過フィルタの等価回路図である。図１の積層帯域通過フィルタの外観斜視図である。図２の積層帯域通過フィルタの積層構造の一例を示す分解斜視図である。実施の形態１の比較例に係る積層帯域通過フィルタの等価回路図である。図４の積層帯域通過フィルタにおいて、両端のＬＣ並列共振器を容量結合させているキャパシタの容量を２段階に変化させた場合の、それぞれの挿入損失を併せて示す図である。図１の積層帯域通過フィルタの挿入損失、および図５の挿入損失を併せて示す図である。図１の積層帯域通過フィルタにおいて、両端のＬＣ並列共振器を容量結合させているキャパシタの容量を２段階に変化させた場合の、それぞれの挿入損失を併せて示す図である。実施の形態２に係る積層帯域通過フィルタの等価回路図である。図８の積層帯域通過フィルタの積層構造の一例を示す分解斜視図である。実施の形態２の比較例に係る積層帯域通過フィルタの等価回路図である。図８の積層帯域通過フィルタの挿入損失、および図１０の積層帯域通過フィルタの挿入損失を併せて示す図である。

以下、本発明の実施の形態について、図面を参照しながら詳細に説明する。なお、図中同一または相当部分には同一符号を付してその説明は原則として繰り返さない。

［実施の形態１］
図１は、実施の形態１に係る積層帯域通過フィルタ１の等価回路図である。図１に示されるように、積層帯域通過フィルタ１は、入出力端子Ｐ１０，Ｐ１００と、ＬＣ並列共振器１１〜１４と、キャパシタ１０３，１０８，１１１と、バイパス部１９３とを備える。

キャパシタ１０３は、ＬＣ並列共振器１１と１２との間に接続されている。ＬＣ並列共振器１１は、接続点１１２においてキャパシタ１０３に接続されている。ＬＣ並列共振器１１は、接続点１１２と接地点ＧＮＤとの間に接続されている。ＬＣ並列共振器１２は、接続点１１３においてキャパシタ１０３に接続されている。ＬＣ並列共振器１２は、接続点１１３と接地点ＧＮＤとの間に接続されている。

キャパシタ１０８は、ＬＣ並列共振器１３と１４との間に接続されている。ＬＣ並列共振器１３は、接続点１１４においてキャパシタ１０８に接続されている。ＬＣ並列共振器１３は、接続点１１４と接地点ＧＮＤとの間に接続されている。ＬＣ並列共振器１４は、接続点１１５においてキャパシタ１０８に接続されている。ＬＣ並列共振器１４は、接続点１１５と接地点ＧＮＤとの間に接続されている。

キャパシタ１１１は、接続点１１２と１１５との間に接続されている。
ＬＣ並列共振器１１は、インダクタ１０１とキャパシタ１０２とを含む。ＬＣ並列共振器１２は、インダクタ１０４とキャパシタ１０５とを含む。ＬＣ並列共振器１３は、インダクタ１０６とキャパシタ１０７とを含む。ＬＣ並列共振器１４は、インダクタ１０９とキャパシタ１１０とを含む。

インダクタ１０１と１０４との間には、磁気結合Ｍ１５が生じる。インダクタ１０４と１０６との間には、磁気結合Ｍ１６が生じる。インダクタ１０６と１０９との間には、磁気結合Ｍ１７が生じる。

バイパス部１９３は、インダクタ１０１と１０９とを接続している。インダクタ１０１とバイパス部１９３との接続点１９１は、インダクタ１０１の一方端と他方端との間に位置している。インダクタ１０９とバイパス部１９３との接続点１９２は、インダクタ１０９の一方端と他方端との間に位置している。

ＬＣ並列共振器１１は、入出力端子Ｐ１０に電気的に接続され、入出力端子Ｐ１０との間で磁気結合を介さずに信号が伝達される。ＬＣ並列共振器１４は、入出力端子Ｐ１００に電気的に接続され、入出力端子Ｐ１００との間で磁気結合を介さずに信号が伝達される。

入出力端子Ｐ１０に信号が入力された場合、当該信号は磁気結合を介さずにＬＣ並列共振器１１に伝達される。ＬＣ並列共振器１１に伝達された信号は、磁気結合Ｍ１５を介してＬＣ並列共振器１２に伝達され、磁気結合Ｍ１６を介してＬＣ並列共振器１３に伝達され、磁気結合Ｍ１７を介してＬＣ並列共振器１４に伝達される。ＬＣ並列共振器１４に伝達された信号は、磁気結合を介さずに入出力端子Ｐ１００に伝達され、入出力端子Ｐ１００から出力される。

入出力端子Ｐ１００に信号が入力された場合、当該信号は磁気結合を介さずにＬＣ並列共振器１４に伝達される。ＬＣ並列共振器１４に伝達された信号は、磁気結合Ｍ１７を介してＬＣ並列共振器１３に伝達され、磁気結合Ｍ１６を介してＬＣ並列共振器１２に伝達され、磁気結合Ｍ１５を介してＬＣ並列共振器１１に伝達される。ＬＣ並列共振器１１に伝達された信号は、磁気結合を介さずに入出力端子Ｐ１０に伝達され、入出力端子Ｐ１０から出力される。

以下では、ＬＣ並列共振器１１，１４のように、信号が入力される入力端子に電気的に接続されるとともに入力端子との間で磁気結合を介さずに信号が伝達されるＬＣ並列共振器（入力側のＬＣ並列共振器）、および、入力端子からの信号が出力される出力端子に電気的に接続されるとともに出力端子との間で磁気結合を介さずに信号が伝達されるＬＣ並列共振器（出力側のＬＣ並列共振器）を、両端のＬＣ並列共振器と呼ぶ。また、ＬＣ並列共振器１２，１３のように、両端のＬＣ並列共振器からの信号を、磁気結合を介して伝達するＬＣ並列共振器を、両端のＬＣ並列共振器の間に配置されているＬＣ並列共振器と呼ぶ。

入力端子から入力側のＬＣ並列共振器に至る信号経路のインピーダンスは、入力端子から両端のＬＣ並列共振器の間に配置されているＬＣ並列共振器に至る各信号経路のインピーダンス、および入力端子から出力側のＬＣ並列共振器に至る信号経路のインピーダンスのいずれよりも小さい。

積層帯域通過フィルタ１においては、入出力端子Ｐ１０からＬＣ並列共振器１１に至る信号経路のインピーダンスは、入出力端子Ｐ１０からＬＣ並列共振器１２〜１４に至る各信号経路のインピーダンスよりも小さい。入出力端子Ｐ１００からＬＣ並列共振器１４に至る信号経路のインピーダンスは、入出力端子Ｐ１００からＬＣ並列共振器１３〜１１に至る各信号経路のインピーダンスよりも小さい。

なお、２つの回路要素が電気的に接続されている場合には、２つの回路要素が直接に接続されている場合、および他の回路要素（たとえばキャパシタ）を介して間接的に接続されている場合の双方が含まれる。

図２は、図１の積層帯域通過フィルタ１の外観斜視図である。座標軸に関して、Ｘ軸およびＹ軸は直交し、Ｚ軸（積層方向）はＸ軸およびＹ軸に直交している。図３，図９に示される座標軸についても同様である。

図２に示されるように、積層帯域通過フィルタ１は、たとえば直方体状である。積層方向に垂直な積層帯域通過フィルタ１の最外層の面を上面ＵＦおよび底面ＢＦとする。

底面ＢＦには、入出力端子Ｐ１０，Ｐ１００、および接地端子Ｇ１２０が形成されている。接地端子Ｇ１２０は、接地点ＧＮＤを形成している。入出力端子Ｐ１０，Ｐ１００、および接地端子Ｇ１２０は、たとえば底面ＢＦに平面電極が規則的に配置されたＬＧＡ（Land Grid Array）端子である。底面ＢＦは、不図示の基板に接続される。

図３は、図２の積層帯域通過フィルタ１の積層構造の一例を示す分解斜視図である。図３に示されるように、積層帯域通過フィルタ１は、複数の誘電体層１２１〜１２９がＺ軸方向に積層された積層体である。

図３に示されるように、誘電体層１２１には、キャパシタ導体パターン１３０，１３１が形成されている。キャパシタ導体パターン１３０は、ビア導体パターン１５１によって入出力端子Ｐ１０に接続されている。キャパシタ導体パターン１３１は、ビア導体パターン１５６によって入出力端子Ｐ１００に接続されている。

誘電体層１２２には、接地導体パターン１３２が形成されている。接地導体パターン１３２は、ビア導体パターン１５２〜１５５によって接地端子Ｇ１２０に接続されている。キャパシタ導体パターン１３０および接地導体パターン１３２は、キャパシタ１０２を形成している。キャパシタ導体パターン１３１および接地導体パターン１３２は、キャパシタ１１０を形成している。

誘電体層１２３には、キャパシタ導体パターン１３３，１３４が形成されている。接地導体パターン１３２およびキャパシタ導体パターン１３３は、キャパシタ１０５を形成している。接地導体パターン１３２およびキャパシタ導体パターン１３４は、キャパシタ１０７を形成している。

誘電体層１２４には、キャパシタ導体パターン１３５，１３６が形成されている。キャパシタ導体パターン１３５は、ビア導体パターン１５７によってキャパシタ導体パターン１３０に接続されている。キャパシタ導体パターン１３３，１３５は、キャパシタ１０３を形成している。キャパシタ導体パターン１３６は、ビア導体パターン１５８によってキャパシタ導体パターン１３１に接続されている。キャパシタ導体パターン１３４，１３６は、キャパシタ１０８を形成している。

誘電体層１２５には、キャパシタ導体パターン１３７が形成されている。キャパシタ導体パターン１３５〜１３７は、キャパシタ１１１を形成している。

誘電体層１２６には、バイパス導体パターン１３８が形成されている。バイパス導体パターン１３８は、バイパス部１９３を形成している。バイパス導体パターン１３８は、ビア導体パターン１５９，１６２によって接地導体パターン１３２に接続されている。バイパス導体パターン１３８とビア導体パターン１５９との接続部分は、接続点１９１を含む。バイパス導体パターン１３８とビア導体パターン１６２との接続部分は、接続点１９２を含む。バイパス部１９３は、積層帯域通過フィルタの内部構造に応じて複数の誘電体層に亘って形成されてもよい。すなわち、バイパス部１９３は、ビア導体パターンを含んでもよい。

誘電体層１２７には、線路導体パターン１３９〜１４２が形成されている。線路導体パターン１３９は、ビア導体パターン１５７によってキャパシタ導体パターン１３５に接続されている。線路導体パターン１３９は、ビア導体パターン１５９によってバイパス導体パターン１３８に接続されている。

線路導体パターン１４０は、ビア導体パターン１６０によって接地導体パターン１３２に接続されている。線路導体パターン１４０は、ビア導体パターン１６２によってキャパシタ導体パターン１３３に接続されている。

線路導体パターン１４１は、ビア導体パターン１６１によって接地導体パターン１３２に接続されている。線路導体パターン１４１は、ビア導体パターン１６３によってキャパシタ導体パターン１３４に接続されている。

線路導体パターン１４２は、ビア導体パターン１５８によってキャパシタ導体パターン１３１に接続されている。線路導体パターン１４２は、ビア導体パターン１６２によってバイパス導体パターン１３８に接続されている。

誘電体層１２８には、線路導体パターン１４３〜１４６が形成されている。線路導体パターン１４３は、ビア導体パターン１５７，１５９によって線路導体パターン１３９に接続されている。線路導体パターン１４４は、ビア導体パターン１６０，１６２によって線路導体パターン１４０に接続されている。線路導体パターン１４５は、ビア導体パターン１６１，１６３によって線路導体パターン１４１に接続されている。線路導体パターン１４６は、ビア導体パターン１５８，１６２によって線路導体パターン１４２に接続されている。

ビア導体パターン１５７、線路導体パターン１３９，１４３、およびビア導体パターン１５９は、インダクタ１０１を形成している。ビア導体パターン１６２，線路導体パターン１４０，１４４、およびビア導体パターン１６０は、インダクタ１０４を形成している。ビア導体パターン１６３，線路導体パターン１４１，１４５、およびビア導体パターン１６１は、インダクタ１０６を形成している。ビア導体パターン１５８，線路導体パターン１４２，１４６、およびビア導体パターン１６２は、インダクタ１０９を形成している。

図４は、実施の形態１の比較例に係る積層帯域通過フィルタ９の等価回路図である。積層帯域通過フィルタ９の等価回路図は、図１の等価回路図からバイパス部１９３が除かれた等価回路図である。それ以外の構成は同様であるため、説明を繰り返さない。

図５は、図４の積層帯域通過フィルタ９において、両端のＬＣ並列共振器１１，１４を容量結合させているキャパシタ１１１の容量を２段階に変化させた場合の、それぞれの挿入損失ＩＬ３０，ＩＬ４０を併せて示す図である。積層帯域通過フィルタ９の通過帯域は、周波数帯ｆ３３〜ｆ３４（＞ｆ３３）であるとする。挿入損失ＩＬ３０の場合のキャパシタ１１１の容量は、挿入損失ＩＬ４０の場合のキャパシタ１１１の容量よりも大きい。挿入損失ＩＬ３０に関して、減衰極が生じている周波数ｆ３１，ｆ３２，ｆ３５は、この順に高い。挿入損失ＩＬ４０に関して、減衰極が生じている周波数ｆ４１〜ｆ４３は、この順に高い。

図５において縦軸の減衰量（ｄＢ）はマイナスの値である。減衰量の絶対値が大きいほど挿入損失は大きい。挿入損失とは、電子部品の或る端子に入力された信号のうち、電子部品の他の端子に伝達された信号の割合を示す指標である。挿入損失が大きい程、電子部品に入力された信号のうち当該電子部品の内部で失われた信号の割合が大きいことを意味する。図６，７，１１においても同様である。

図５に示されるように、挿入損失ＩＬ３０に関して、通過帯域よりも低い周波数帯では、周波数ｆ３１，ｆ３２（＜ｆ３３）において減衰極が生じている。通過帯域よりも高い周波数帯では、周波数ｆ３５（＞ｆ３４）において減衰極が生じている。挿入損失ＩＬ４０に関して、通過帯域よりも低い周波数帯では、周波数ｆ４１（＞ｆ３１），ｆ４２（＜ｆ３２）において減衰極が生じている。通過帯域よりも高い周波数帯では、周波数ｆ４３（＞ｆ３５）において減衰極が生じている。

減衰極の周波数に関して、挿入損失ＩＬ３０の周波数ｆ３１，ｆ３２，ｆ３５は、挿入損失ＩＬ４０においてはそれぞれ周波数ｆ４１，ｆ４２，ｆ４３に変化している。すなわち、積層帯域通過フィルタ９においては、キャパシタ１１１の容量を変化させると、通過帯域よりも低い周波数帯に生じている減衰極の周波数および通過帯域よりも高い周波数帯に生じている減衰極の周波数のいずれもが変化する。

しかし、積層帯域通過フィルタの周波数特性を所望の周波数特性に近づけるために、通過帯域よりも高い周波数において生じている減衰極あるいは通過帯域よりも低い周波数において生じている減衰極のいずれか一方の周波数を変化させることが必要になり得る。

そこで、図１の積層帯域通過フィルタ１においては、両端のＬＣ並列共振器１１，１４にそれぞれ含まれるインダクタ１０１，１０９をバイパス部１９３によって接続する。積層帯域通過フィルタ１によれば、通過帯域よりも高い周波数帯に生じている減衰極の周波数ｆ３５をほとんど変化させずに、通過帯域よりも低い周波数帯に生じている減衰極の周波数ｆ３１，ｆ３２を変化させることができる。その結果、積層帯域通過フィルタ１の周波数特性を所望の周波数特性に近づけることができる。

図６は、図１の積層帯域通過フィルタ１の挿入損失ＩＬ５０、および図５の挿入損失ＩＬ３０を併せて示す図である。図６に示されるように、挿入損失ＩＬ５０に関して、通過帯域よりも低い周波数帯においては、周波数ｆ５１（＞ｆ３１），ｆ５２（＜ｆ３２）において減衰極が生じている。通過帯域よりも高い周波数帯においては、挿入損失ＩＬ３０と同様に周波数ｆ３５付近において減衰極が生じている。

図７は、図１の積層帯域通過フィルタ１において、両端のＬＣ並列共振器１１，１４を容量結合させているキャパシタ１１１の容量を２段階に変化させた場合の、それぞれの挿入損失ＩＬ５０，ＩＬ６０を併せて示す図である。挿入損失ＩＬ５０は、図６の挿入損失ＩＬ５０と同じである。

図７に示されるように、挿入損失ＩＬ６０に関して、通過帯域よりも低い周波数帯では、挿入損失ＩＬ５０と同様に周波数ｆ５１付近において減衰極が生じているとともに、周波数ｆ６１（＞ｆ５２）において減衰極が生じている。通過帯域よりも高い周波数帯では、挿入損失ＩＬ５０と同様に周波数ｆ３５付近で減衰極が生じている。両端のＬＣ並列共振器１１，１４を容量結合させているキャパシタ１１１の容量を変化させることにより、通過帯域よりも低い周波数帯に生じている減衰極の周波数を変化させることができる。

再び図１を参照して、入出力端子Ｐ１０から信号が入力された場合に、複数のＬＣ並列共振器１１〜１４のうち、ＬＣ並列共振器１１に当該信号が最初に伝達される。また、入出力端子Ｐ１００から信号が入力された場合に、複数のＬＣ並列共振器１１〜１４のうち、ＬＣ並列共振器１４に当該信号が最初に伝達される。そのため、ＬＣ並列共振器１１および１４のインピーダンスは、積層帯域通過フィルタ１の通過帯域の形成に支配的な影響を与える。

再び図３を参照して、バイパス導体パターン１３８は、接地導体パターン１３２に接続されているビア導体パターン１５９，１６２を接続している。バイパス導体パターン１３８は、インダクタ１０１，１０９を接続すればよく、たとえば、線路導体パターン１３９，１４２を接続してもよいし、線路導体パターン１４３，１４６を接続してもよいし、あるいはビア導体パターン１５７，１５８を接続してもよい。

インダクタ１０１において、バイパス導体パターン１３８との接続点１９１から接地導体パターン１３２までの部分は、ＬＣ並列共振器１１のインダクタとしてはほとんど機能しなくなる。同様に、インダクタ１０９において、バイパス導体パターン１３８との接続点１９２から接地導体パターン１３２までの部分は、ＬＣ並列共振器１４のインダクタとしてはほとんど機能しなくなる。ＬＣ並列共振器１１，１４のインダクタンスが小さくなると、ＬＣ並列共振器１１，１４のインピーダンスが変化し、積層帯域通過フィルタ１の通過帯域が所望の通過帯域から乖離し得る。

そこで、積層帯域通過フィルタ１においては、積層帯域通過フィルタ１の通過帯域が所望の通過帯域から乖離するのを抑制するため、接地導体パターン１３２に接続されているビア導体パターン１５９，１６２がバイパス導体パターン１３８によって接続される。

インダクタ１０１においては、ビア導体パターン１５７、線路導体パターン１４３（１３９）、および線路導体パターン１４０から接続点１９１までのビア導体パターン１５９の部分がＬＣ並列共振器１１のインダクタとして機能する。インダクタ１０９においては、ビア導体パターン１５８、線路導体パターン１４６（１４２）、および線路導体パターン１４６から接続点１９２までのビア導体パターン１６２の部分がＬＣ並列共振器１４のインダクタとして機能する。

接地導体パターン１３２に接続されているビア導体パターン１５９，１６２がバイパス導体パターン１３８によって接続されることにより、線路導体パターン１３９，１４２、線路導体パターン１４３，１４６、あるいはビア導体パターン１５７，１５８がバイパス導体パターン１３８によって接続される場合よりも、ＬＣ並列共振器１１のインダクタとして機能するインダクタ１０１の部分の信号経路およびＬＣ並列共振器１４のインダクタとして機能するインダクタ１０９の部分の信号経路を長くすることができる。

積層帯域通過フィルタ１によれば、バイパス導体パターン１３８によってインダクタ１０１と１０９とを接続することによるＬＣ並列共振器１１，１４の各インダクタンスの減少を抑制することができる。すなわち、積層帯域通過フィルタ１によれば、通過帯域の減衰量を損なうことなく、通過帯域よりも高い周波数帯、または通過帯域よりも低い周波数帯のいずれか一方の減衰極を制御することができる。その結果、積層帯域通過フィルタ１の通過帯域が所望の通過帯域から乖離するのを抑制することができる。

以上、実施の形態１に係る積層帯域通過フィルタによれば、積層帯域通過フィルタの周波数特性を所望の周波数特性に近づけることができる。

実施の形態に係る積層帯域通過フィルタによれば、両端のＬＣ並列共振器の間に配置されているＬＣ並列共振器が偶数個である場合、通過帯域よりも低い周波数帯に生じる減衰極の周波数を変化させることができる。一方、両端のＬＣ並列共振器の間に配置されているＬＣ並列共振器が奇数個である場合、通過帯域よりも高い周波数帯に生じる減衰極の周波数を変化させることができる。

実施の形態１においては、両端のＬＣ並列共振器の間に配置されているＬＣ並列共振器の数が偶数である場合の一例として、積層帯域通過フィルタが４つのＬＣ並列共振器を備える場合について説明した。

実施の形態２においては、両端のＬＣ並列共振器の間に配置されているＬＣ並列共振器の数が奇数である場合の一例として、積層帯域通過フィルタが３つのＬＣ並列共振器を備える場合について説明する。

［実施の形態２］
図８は、実施の形態２に係る積層帯域通過フィルタ２の等価回路図である。図８に示されるように、積層帯域通過フィルタ２は、入出力端子Ｐ２０，Ｐ２００と、ＬＣ並列共振器２１〜２３と、キャパシタ２０３，２０６，２０９と、バイパス部２９３とを備える。

キャパシタ２０３は、ＬＣ並列共振器２１と２２との間に接続されている。ＬＣ並列共振器２１は、接続点２６においてキャパシタ２０３に接続されている。ＬＣ並列共振器２１は、接続点２６と接地点ＧＮＤとの間に接続されている。ＬＣ並列共振器２２は、接続点２７においてキャパシタ２０３に接続されている。ＬＣ並列共振器２２は、接続点２７と接地点ＧＮＤとの間に接続されている。

キャパシタ２０６は、ＬＣ並列共振器２２と２３との間に接続されている。ＬＣ並列共振器２２は、接続点２７においてキャパシタ２０６に接続されている。ＬＣ並列共振器２２は、接続点２７と接地点ＧＮＤとの間に接続されている。ＬＣ並列共振器２３は、接続点２８においてキャパシタ２０６に接続されている。ＬＣ並列共振器２３は、接続点２８と接地点ＧＮＤとの間に接続されている。

キャパシタ２０９は、接続点２６と２８との間に接続されている。
ＬＣ並列共振器２１は、インダクタ２０１とキャパシタ２０２とを含む。ＬＣ並列共振器２２は、インダクタ２０４とキャパシタ２０５とを含む。ＬＣ並列共振器２３は、インダクタ２０７とキャパシタ２０８とを含む。インダクタ２０１と２０４との間には、磁気結合Ｍ２４が生じる。インダクタ２０４と２０７との間には、磁気結合Ｍ２５が生じる。

バイパス部２９３は、インダクタ２０１と２０７とを接続している。インダクタ２０１とバイパス部２９３との接続点２９１は、インダクタ２０１の一方端と他方端との間に位置している。インダクタ２０７とバイパス部２９３との接続点２９２は、インダクタ２０７の一方端と他方端との間に位置している。

ＬＣ並列共振器２１は、入出力端子Ｐ２０に電気的に接続され、入出力端子Ｐ２０からの信号が磁気結合を介さずに伝達される。ＬＣ並列共振器２３は、入出力端子Ｐ２００に電気的に接続され、入出力端子Ｐ２００からの信号が磁気結合を介さずに伝達される。

入出力端子Ｐ２０に信号が入力された場合、当該信号は磁気結合を介さずにＬＣ並列共振器２１に伝達される。ＬＣ並列共振器２１に伝達された信号は、磁気結合Ｍ２５を介してＬＣ並列共振器２２に伝達され、磁気結合Ｍ２６を介してＬＣ並列共振器２３に伝達される。ＬＣ並列共振器２３に伝達された信号は、磁気結合を介さずに入出力端子Ｐ２００に伝達され、入出力端子Ｐ２００から出力される。

入出力端子Ｐ２００に信号が入力された場合、当該信号は磁気結合を介さずにＬＣ並列共振器２３に伝達される。ＬＣ並列共振器２３に伝達された信号は、磁気結合Ｍ２５を介してＬＣ並列共振器２２に伝達され、磁気結合Ｍ２４を介してＬＣ並列共振器２１に伝達される。ＬＣ並列共振器２１に伝達された信号は、磁気結合を介さずに入出力端子Ｐ２０に伝達され、入出力端子Ｐ２０から出力される。

図９は、図８の積層帯域通過フィルタ２の積層構造の一例を示す分解斜視図である。積層帯域通過フィルタ２の外観斜視図は、図２に示される積層帯域通過フィルタ１の外観斜視図と同様である。図９に示されるように、積層帯域通過フィルタ２は、複数の誘電体層２１１〜２１９がＺ軸方向に積層された積層体である。

底面ＢＦには、入出力端子Ｐ２０，Ｐ２００、および接地端子Ｇ２１０が形成されている。接地端子Ｇ２１０は、接地点ＧＮＤを形成している。入出力端子Ｐ２０，Ｐ２００、および接地端子Ｇ２１０は、たとえば底面ＢＦに平面電極が規則的に配置されたＬＧＡ（Land Grid Array）端子である。

誘電体層２１１には、キャパシタ導体パターン２２１，２２２が形成されている。キャパシタ導体パターン２２１は、ビア導体パターン２４１によって入出力端子Ｐ２０に接続されている。キャパシタ導体パターン２２２は、ビア導体パターン２４６によって入出力端子Ｐ２００に接続されている。

誘電体層２１２には、接地導体パターン２２３が形成されている。接地導体パターン２２３は、ビア導体パターン２４２〜２４５によって接地端子Ｇ２１０に接続されている。キャパシタ導体パターン２２１および接地導体パターン２２３は、キャパシタ２０２を形成している。キャパシタ導体パターン２２２および接地導体パターン２２３は、キャパシタ２０８を形成している。

誘電体層２１３には、キャパシタ導体パターン２２４が形成されている。接地導体パターン２２３およびキャパシタ導体パターン２２４は、キャパシタ２０５を形成している。

誘電体層２１４には、キャパシタ導体パターン２２５，２２６が形成されている。キャパシタ導体パターン２２５は、ビア導体パターン２４７によってキャパシタ導体パターン２２１に接続されている。キャパシタ導体パターン２２４，２２５は、キャパシタ２０３を形成している。キャパシタ導体パターン２２６は、ビア導体パターン２４８によってキャパシタ導体パターン２２２に接続されている。キャパシタ導体パターン２２４，２２６は、キャパシタ２０６を形成している。

誘電体層２１５には、キャパシタ導体パターン２２７が形成されている。キャパシタ導体パターン２２５〜２２７は、キャパシタ２０９を形成している。

誘電体層２１６には、バイパス導体パターン２２８が形成されている。バイパス導体パターン２２８は、バイパス部２９３を形成している。バイパス導体パターン２２８は、ビア導体パターン２４９，２５１によって接地導体パターン２２３に接続されている。バイパス導体パターン２２８とビア導体パターン２４９との接続部分は、接続点２９１を含む。バイパス導体パターン２２８とビア導体パターン２５１との接続部分は、接続点２９２を含む。

誘電体層２１７には、線路導体パターン２２９〜２３１が形成されている。線路導体パターン２２９は、ビア導体パターン２４７によってキャパシタ導体パターン２２１に接続されている。線路導体パターン２２９は、ビア導体パターン２４９によってバイパス導体パターン２２８に接続されている。

線路導体パターン２３０は、ビア導体パターン２５２によってキャパシタ導体パターン２２４に接続されている。線路導体パターン２３０は、ビア導体パターン２５０によって接地導体パターン２２３に接続されている。

線路導体パターン２３１は、ビア導体パターン２４８によってキャパシタ導体パターン２２２に接続されている。線路導体パターン２３１は、ビア導体パターン２５１によってバイパス導体パターン２２８に接続されている。

誘電体層２１８には、線路導体パターン２３２〜２３４が形成されている。線路導体パターン２３２は、ビア導体パターン２４７，２４９によって線路導体パターン２２９に接続されている。線路導体パターン２３３は、ビア導体パターン２５０，２５２によって線路導体パターン２３０に接続されている。線路導体パターン２３４は、ビア導体パターン２４８，２５１によって線路導体パターン２３１に接続されている。

ビア導体パターン２４７、線路導体パターン２２９，２３２、およびビア導体パターン２４９は、インダクタ２０１を形成している。ビア導体パターン２５２、線路導体パターン２３０，２３３、およびビア導体パターン２５０は、インダクタ２０４を形成している。ビア導体パターン２４８、線路導体パターン２３１，２３４、およびビア導体パターン２５１は、インダクタ２０７を形成している。

図１０は、実施の形態２の比較例に係る積層帯域通過フィルタ９Ａの等価回路図である。積層帯域通過フィルタ９Ａの等価回路図は、図８の等価回路図からバイパス部２９３が除かれた等価回路図である。それ以外の構成は同様であるため、説明を繰り返さない。

図１１は、図８の積層帯域通過フィルタ２の挿入損失ＩＬ７０と図１０の積層帯域通過フィルタ９Ａの挿入損失ＩＬ８０とを併せて示す図である。積層帯域通過フィルタ２および９Ａの通過帯域は、周波数帯ｆ７１〜ｆ７２（＞ｆ７１）であるとする。

図１１に示されるように、挿入損失ＩＬ７０およびＩＬ８０のいずれにおいても、通過帯域よりも高い周波数帯において減衰極が生じている。挿入損失ＩＬ７０においては周波数ｆ７３（＞ｆ７２）において減衰極が生じている。一方、挿入損失ＩＬ８０においては周波数ｆ８１（＞ｆ７３）において減衰極が生じている。積層帯域通過フィルタ２によれば、両端のＬＣ並列共振器２１，２３にそれぞれ含まれるインダクタ２０１と２０７とをバイパス部２９３によって接続することにより、通過帯域よりも高い周波数帯に生じる減衰極の周波数を変化させることができる。

以上、実施の形態２に係る積層帯域通過フィルタによれば、積層帯域通過フィルタの周波数特性を所望の周波数特性に近づけることができる。

なお、両端のＬＣ並列共振器の間に配置されているＬＣ並列共振器の数について、実施の形態１においては２の場合を説明し、実施の形態２においては１の場合を説明した。両端のＬＣ並列共振器の間に配置されているＬＣ並列共振器の数は、３以上でもよい。

今回開示された各実施の形態は、矛盾しない範囲で適宜組み合わされて実施されることも予定されている。今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。

１，２，９，９Ａ積層帯域通過フィルタ、１１〜１４，２１〜２３ＬＣ並列共振器、１０１，１０４，１０６，１０９，２０１，２０４，２０７インダクタ、１０２，１０３，１０５，１０７，１０８，１１０，１１１，２０２，２０３，２０５，２０６，２０８，２０９キャパシタ、１２１〜１２９，２１１〜２１９誘電体層、１３０，１３１，１３３〜１３７，２２１，２２２，２２４〜２２７キャパシタ導体パターン、１３２，２２３接地導体パターン、１３８，２２８バイパス導体パターン、１３９〜１４６，２２９〜２３４線路導体パターン、１５１〜１６３，２４１〜２５２ビア導体パターン、１９３，２９３バイパス部、Ｇ１２０，Ｇ２１０接地端子、Ｐ１０，Ｐ２０，Ｐ１００，Ｐ２００端子。

Claims

複数の誘電体層が積層方向に積層された積層帯域通過フィルタであって、
第１および第２端子と、
第１ＬＣ並列共振器と、
第２ＬＣ並列共振器と、
第３ＬＣ並列共振器と、
第４ＬＣ並列共振器と、
前記誘電体層に形成されたバイパス導体パターンを含むバイパス部と、
第１キャパシタと、
第２キャパシタと、
第３キャパシタとを備え、
前記第１ＬＣ並列共振器は、前記第１端子に電気的に接続され、
前記第２ＬＣ並列共振器は、前記第２端子に電気的に接続され、
前記第３ＬＣ並列共振器は、前記第１ＬＣ並列共振器および前記第４ＬＣ並列共振器と磁気結合し、
前記第４ＬＣ並列共振器は、前記第２ＬＣ並列共振器と磁気結合し、
前記第１ＬＣ並列共振器は、第１インダクタを含み、
前記第２ＬＣ並列共振器は、第２インダクタを含み、
前記第３ＬＣ並列共振器は、第３インダクタを含み、
前記第４ＬＣ並列共振器は、第４インダクタを含み、
前記バイパス部は、前記第１インダクタと前記第２インダクタとを接続し、
前記第１インダクタと前記バイパス部との第１接続点は、前記第１インダクタの一方端と他方端との間に位置し、
前記第２インダクタと前記バイパス部との第２接続点は、前記第２インダクタの一方端と他方端との間に位置し、
前記第３インダクタは、前記誘電体層に形成された第１線路導体パターンを含み、
前記第４インダクタは、前記誘電体層に形成された第２線路導体パターンを含み、
前記第１キャパシタは、前記第１ＬＣ並列共振器と前記第３ＬＣ並列共振器との間に接続され、
前記第２キャパシタは、前記第２ＬＣ並列共振器と前記第４ＬＣ並列共振器との間に接続され、
前記第１ＬＣ並列共振器は、接地点と、前記第１キャパシタおよび前記第１ＬＣ並列共振器の第３接続点との間に接続され、
前記第２ＬＣ並列共振器は、前記接地点と、前記第２キャパシタおよび前記第２ＬＣ並列共振器の第４接続点との間に接続され、
前記第３ＬＣ並列共振器は、前記接地点と、前記第１キャパシタおよび前記第３ＬＣ並列共振器の第５接続点との間に接続され、
前記第４ＬＣ並列共振器は、前記接地点と、前記第２キャパシタおよび前記第４ＬＣ並列共振器の第６接続点との間に接続され、
前記第３キャパシタは、前記第３接続点と前記第４接続点との間に接続されており、
前記第１キャパシタは、第１キャパシタ導体パターンおよび第２キャパシタ導体パターンとから形成され、
前記第２キャパシタは、第３キャパシタ導体パターンおよび第４キャパシタ導体パターンとから形成され、
前記積層方向から前記積層帯域通過フィルタを見た場合に、前記バイパス導体パターンは、前記第１線路導体パターンまたは前記第２線路導体パターンの一方、または両方と重なる部分を有し、
前記複数の誘電体層は、
前記第１キャパシタ導体パターンおよび前記第４キャパシタ導体パターンが形成された第１誘電体層と、
第５キャパシタ導体パターンが形成された第２誘電体層と、
前記第２キャパシタ導体パターンおよび前記第３キャパシタ導体パターンが形成された第３誘電体層とをさらに含み、
前記第１誘電体層は、前記第２誘電体層と前記第３誘電体層との間に配置され、
前記第３キャパシタは、前記第５キャパシタ導体パターンを介して、前記第１キャパシタ導体パターンおよび前記第４キャパシタ導体パターンとから形成されている、積層帯域通過フィルタ。
前記複数の誘電体層は、接地導体パターンが形成された第４誘電体層を含み、
前記第１インダクタは、前記積層方向に延在する第１ビア導体パターンを有し、
前記第２インダクタは、前記積層方向に延在する第２ビア導体パターンを有し、
前記第１および第２ビア導体パターンは、前記接地導体パターンに接続され、
前記第１接続点は、前記第１ビア導体パターンの一方端と他方端との間に位置し、
前記第２接続点は、前記第２ビア導体パターンの一方端と他方端との間に位置している、請求項１に記載の積層帯域通過フィルタ。
前記複数の誘電体層は、前記バイパス導体パターンが形成された第５誘電体層をさらに含み、
前記バイパス導体パターンは、前記第１接続点と前記第２接続点とを接続する、請求項２に記載の積層帯域通過フィルタ。