WO2019087739A1 - 積層帯域通過フィルタ - Google Patents

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WO2019087739A1
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光利 今村
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株式会社村田製作所
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    • H03H2001/0085—Multilayer, e.g. LTCC, HTCC, green sheets

Definitions

  • the present invention relates to a laminated band pass filter.
  • a multilayer band pass filter in which a plurality of dielectric layers are formed as a laminate in which the plurality of dielectric layers are stacked in the stacking direction.
  • WO 2007/119356 discloses a laminated band pass filter in which adjacent LC parallel resonators are coupled to each other.
  • the LC parallel resonator included in the multilayer band pass filter disclosed in Patent Document 1 includes a line electrode formed in a certain dielectric layer, and a bottom surface of the laminated body from both ends of the line electrode. Loop-shaped inductor (loop via inductor) formed by the two via electrodes extending toward the surface of the laminated body).
  • the line electrode of the loop via inductor is disposed close to the upper surface (the surface of the laminate facing the bottom surface) of the laminate, and the via electrode of the loop via inductor Are often arranged close to the side surface (surface parallel to the stacking direction).
  • the present invention has been made to solve the problems as described above, and an object thereof is to suppress the frequency characteristics of the multilayer band pass filter from deviating from the desired frequency characteristics.
  • the multilayer bandpass filter according to the present invention is formed as a laminate in which a plurality of dielectric layers are stacked in the stacking direction.
  • the plurality of dielectric layers include first and second dielectric layers.
  • the laminated band pass filter comprises first and second LC parallel resonators.
  • the first and second LC parallel resonators include first and second inductors, respectively.
  • the first inductor includes a first line conductor pattern and first and second via conductor patterns.
  • the first line conductor pattern extends in the first direction in the first dielectric layer.
  • the first and second via conductor patterns extend from the first line conductor pattern toward the second dielectric layer.
  • the second inductor is formed of a third via conductor pattern extending in the stacking direction.
  • the first inductor formed of the first line conductor pattern, the first via conductor pattern, and the second via conductor pattern, and the second inductor formed of the third via conductor pattern With the inductor, it is possible to suppress the frequency characteristic from deviating from the desired frequency characteristic.
  • FIG. 1 is an equivalent circuit diagram of a multilayer bandpass filter according to a first embodiment. It is an external appearance perspective view of the multilayer band pass filter of FIG. It is a disassembled perspective view which shows an example of the laminated structure of the laminated band pass filter of FIG. It is a disassembled perspective view which shows an example of the laminated structure of the lamination
  • FIG. 7 is a diagram showing the insertion loss of the multilayer bandpass filter according to the first embodiment and the insertion loss of the multilayer bandpass filter according to the comparative example.
  • FIG. 7 is a diagram showing the insertion loss of the multilayer bandpass filter according to the first embodiment and the insertion loss of the multilayer bandpass filter according to the comparative example.
  • FIG. 6 is a plan view of a multilayer bandpass filter according to a first variation of the first embodiment, viewed from the Y-axis direction.
  • FIG. 13 is a plan view of a multilayer bandpass filter according to a second modification of the first embodiment, viewed from the Y-axis direction.
  • FIG. 7 is an equivalent circuit diagram of a multilayer bandpass filter according to a second embodiment. It is a disassembled perspective view which shows an example of the laminated structure of the laminated band pass filter of FIG.
  • FIG. 10 is an equivalent circuit diagram of a multilayer bandpass filter according to a third embodiment. It is a disassembled perspective view which shows an example of the laminated structure of the laminated band pass filter of FIG.
  • FIG. 16 is an equivalent circuit diagram of a multilayer bandpass filter according to a fourth embodiment. It is a disassembled perspective view which shows an example of the laminated structure of the laminated band pass filter of FIG.
  • FIG. 1 is an equivalent circuit diagram of the multilayer bandpass filter 1 according to the first embodiment.
  • FIG. 1 is also an equivalent circuit diagram of a multilayer bandpass filter 9 according to a comparative example to be described later with reference to FIG.
  • the multilayer band pass filter 1 includes terminals P10 and P100, LC parallel resonators 11 to 14, and capacitors 103, 108, and 111.
  • the LC parallel resonators 11 to 14 are arranged in this order between the terminals P10 and P100.
  • the LC parallel resonators 11 and 12 are adjacent, the LC parallel resonators 12 and 13 are adjacent, and the LC parallel resonators 13 and 14 are adjacent.
  • the signal input to the terminal P10 is transmitted in order of the LC parallel resonators 11, 12, 13, and 14, and output from the terminal P100.
  • the signal input to the terminal P100 is transmitted in the order of the LC parallel resonators 14, 13, 12, and 11 and output from the terminal P10.
  • the LC parallel resonator 11 includes an inductor 101 and a capacitor 102.
  • the LC parallel resonator 12 includes an inductor 104 and a capacitor 105.
  • the LC parallel resonator 13 includes an inductor 106 and a capacitor 107.
  • the LC parallel resonator 14 includes an inductor 109 and a capacitor 110.
  • One end of the inductor 101 is connected to the terminal P10.
  • the other end of the inductor 101 is connected to the ground point GND.
  • the capacitor 103 is connected between one end of the inductor 101 and one end of the inductor 104.
  • the other end of the inductor 104 is connected to the ground point GND.
  • a magnetic coupling M15 occurs between the inductors 101 and 104.
  • Capacitor 108 is connected between one end of inductor 106 and one end of inductor 109. One end of the inductor 109 is connected to the terminal P100. Each of the other end of inductor 106 and the other end of inductor 109 is connected to ground GND.
  • a magnetic coupling M16 occurs between the inductors 104 and 106.
  • a magnetic coupling M17 occurs between the inductors 106 and 109.
  • the capacitor 111 is connected between one end of the inductor 101 and one end of the inductor 109.
  • FIG. 2 is an external perspective view of the multilayer band pass filter 1 of FIG.
  • the multilayer band pass filter 1 is a laminate in which a plurality of dielectric layers 121 to 131 are stacked in the Z-axis direction (stacking direction).
  • the X and Y axes are orthogonal, and the Z axis is orthogonal to the X and Y axes. The same applies to the coordinate axes shown in FIGS. 2 to 5, 7, 8, 10, and 12.
  • the laminated band pass filter 1 has, for example, a rectangular parallelepiped shape.
  • the surface of the outermost layer of the multilayer bandpass filter 1 perpendicular to the stacking direction is referred to as a top surface UF and a bottom surface BF.
  • planes parallel to the stacking direction planes parallel to the ZX plane are referred to as side faces SA and SC.
  • planes parallel to the YZ plane are referred to as side faces SB and SD.
  • a direction identification pattern DM is disposed on the upper surface UF.
  • terminals P10 and P100 and a ground terminal G101 are formed on the bottom face BF.
  • the ground terminal G101 forms a ground point GND.
  • the terminals P10 and P100 and the ground terminal G101 are, for example, LGA (Land Grid Array) terminals in which planar electrodes are regularly arranged on the bottom surface BF.
  • the bottom surface BF is connected to a substrate (not shown).
  • Shield electrodes SH are disposed on the side surfaces SA to SD.
  • the shield electrode SH covers the side surface of the dielectric layer between the lowermost dielectric layer 121 and the uppermost dielectric layer 131.
  • the shield electrode SH may cover the side surfaces of the dielectric layer 121 to the dielectric layer 131.
  • the portions of the shield electrode SH formed on portions of the side surfaces SA to SD are referred to as shield electrodes SHA to SHD, respectively.
  • FIG. 3 is an exploded perspective view showing an example of the laminated structure of the laminated band pass filter 1 of FIG.
  • Line conductor patterns 132 to 135 are formed on the dielectric layer 121.
  • the line conductor patterns 132 to 135 are connected to the ground terminal G101 by via conductor patterns 169 to 172, respectively.
  • a line conductor pattern 136 In the dielectric layer 122, a line conductor pattern 136, a capacitor conductor pattern 137, and a line conductor pattern 138 are formed.
  • the line conductor pattern 136 is connected to the terminal P10 by the via conductor pattern 168.
  • the line conductor pattern 138 is connected to the terminal P100 by the via conductor pattern 173.
  • Capacitor conductor patterns 139 and 140 are formed on the dielectric layer 123.
  • the capacitor conductor pattern 139 is connected to the line conductor pattern 136 by the via conductor pattern 178.
  • the capacitor conductor pattern 140 is connected to the line conductor pattern 138 by the via conductor pattern 179.
  • the capacitor conductor patterns 137, 139 and 140 form a capacitor 111.
  • a ground conductor pattern 150 is formed on the dielectric layer 124.
  • the ground conductor pattern 150 is connected to the shield electrodes SHA to SHD.
  • the ground conductor patterns 150 are connected to the line conductor patterns 132 to 135 by via conductor patterns 174 to 177, respectively.
  • the capacitor conductor pattern 139 and the ground conductor pattern 150 form a capacitor 102.
  • the capacitor conductor pattern 140 and the ground conductor pattern 150 form a capacitor 110.
  • Capacitor conductor patterns 151 and 152 are formed on the dielectric layer 125.
  • the ground conductor pattern 150 and the capacitor conductor pattern 151 form a capacitor 105.
  • the ground conductor pattern 150 and the capacitor conductor pattern 152 form a capacitor 107.
  • Capacitor conductor patterns 153 and 154 are formed on the dielectric layer 126.
  • the capacitor conductor pattern 153 is connected to the capacitor conductor pattern 139 by the via conductor pattern 178.
  • the capacitor conductor pattern 154 is connected to the capacitor conductor pattern 140 by the via conductor pattern 179.
  • the capacitor conductor patterns 151 and 153 form a capacitor 103.
  • Capacitor conductor patterns 152 and 154 form a capacitor 108.
  • Line conductor patterns 155 to 158 are formed on the dielectric layer 127.
  • the line conductor patterns 155 and 157 are connected to the shield electrode SHD.
  • the line conductor patterns 156 and 158 are connected to the shield electrode SHB.
  • a line conductor pattern 159, a ground conductor pattern 160, and a line conductor pattern 161 are formed in the dielectric layer 128, a line conductor pattern 159, a ground conductor pattern 160, and a line conductor pattern 161 are formed.
  • the line conductor patterns 159 and 161 extend in the X-axis direction.
  • the line conductor pattern 159 is connected to the ground conductor pattern 150 by the via conductor pattern 180.
  • the line conductor pattern 159 is connected to the capacitor conductor pattern 153 by the via conductor pattern 178.
  • the ground conductor pattern 160 is connected to the capacitor conductor pattern 151 by the via conductor pattern 182.
  • the ground conductor pattern 160 is connected to the capacitor conductor pattern 152 by the via conductor pattern 183.
  • the ground conductor patterns 160 are connected to the line conductor patterns 155 to 158 by via conductor patterns 184 to 187, respectively.
  • the line conductor pattern 161 is connected to the capacitor conductor pattern 154 by the via conductor pattern 179.
  • the line conductor pattern 161 is connected to the ground conductor pattern 150 by the via conductor pattern 181.
  • a line conductor pattern 162 is connected to the line conductor pattern 159 by via conductor patterns 178 and 180.
  • the ground conductor pattern 163 is connected to the ground conductor pattern 160 by via conductor patterns 182 to 187.
  • the line conductor pattern 164 is connected to the line conductor pattern 161 by via conductor patterns 179 and 181.
  • a line conductor pattern 165 In the dielectric layer 130, a line conductor pattern 165, a ground conductor pattern 166, and a line conductor pattern 167 are formed.
  • the line conductor pattern 165 is connected to the line conductor pattern 162 by via conductor patterns 178 and 180.
  • the ground conductor pattern 166 is connected to the ground conductor pattern 163 by via conductor patterns 182 to 187.
  • the line conductor pattern 167 is connected to the line conductor pattern 164 by via conductor patterns 179 and 181.
  • the line conductor patterns 159, 162, 165 and the via conductor patterns 178, 180 form an inductor 101.
  • the inductor 101 is a loop via inductor.
  • the via conductor patterns 182 and 183 form inductors 104 and 106, respectively.
  • Each of the inductors 104 and 106 is a straight inductor formed of one via conductor pattern extending in the Z-axis direction.
  • the line conductor patterns 161, 164, and 167 and the via conductor patterns 179 and 181 form an inductor 109.
  • the inductor 109 is a loop via inductor.
  • FIG. 4 is an exploded perspective view showing an example of the laminated structure of the laminated band pass filter 9 according to the comparative example.
  • the equivalent circuit diagram of the multilayer band pass filter 9 is an equivalent circuit diagram in which the terminals P10 and P100 of the equivalent circuit diagram of the multilayer band pass filter 1 shown in FIG. 1 are replaced with the terminals P90 and P900, respectively.
  • the multilayer bandpass filter 9 is a multilayer body in which a plurality of dielectric layers 901 to 909 are stacked in the Z-axis direction.
  • terminals P90 and P900 and a ground terminal G910 are formed on the bottom surface BF.
  • the ground terminal G910 forms a ground point GND.
  • the terminals P10 and P100 and the ground terminal G910 are, for example, LGA (Land Grid Array) terminals in which plane electrodes are regularly arranged on the bottom surface BF.
  • Line conductor patterns 911 to 916 and a capacitor conductor pattern 917 are formed on the dielectric layer 901.
  • the line conductor pattern 911 is connected to the terminal P 90 by the via conductor pattern 941.
  • the line conductor patterns 912 to 915 are connected to the ground terminal G 910 by via conductor patterns 942 to 945, respectively.
  • the line conductor pattern 916 is connected to the terminal P 900 by the via conductor pattern 946.
  • capacitor conductor patterns 918 and 919 are formed in the dielectric layer 902.
  • the capacitor conductor pattern 918 is connected to the line conductor pattern 911 by the via conductor pattern 947.
  • Capacitor conductor pattern 919 is connected to line conductor pattern 916 by via conductor pattern 952.
  • Capacitor conductor patterns 917, 918, 919 form a capacitor 111.
  • a ground conductor pattern 920 is formed on the dielectric layer 903.
  • the ground conductor pattern 920 is connected to the line conductor patterns 912 to 915 by via conductor patterns 948 to 951, respectively.
  • Capacitor conductor pattern 918 and ground conductor pattern 920 form capacitor 102.
  • Capacitor conductor pattern 919 and ground conductor pattern 920 form capacitor 110.
  • capacitor conductor patterns 921 and 922 are formed in the dielectric layer 904.
  • the ground conductor pattern 920 and the capacitor conductor pattern 921 form a capacitor 105.
  • the ground conductor pattern 920 and the capacitor conductor pattern 922 form a capacitor 107.
  • Capacitor conductor patterns 923 and 924 are formed on the dielectric layer 905. Capacitor conductor pattern 923 is connected to capacitor conductor pattern 918 by via conductor pattern 947. Capacitor conductor pattern 924 is connected to capacitor conductor pattern 919 by via conductor pattern 952. The capacitor conductor patterns 921 and 923 form a capacitor 103. Capacitor conductor patterns 922 and 924 form a capacitor 108.
  • Line conductor patterns 926 to 930 are formed on the dielectric layer 906.
  • the line conductor patterns 926 to 929 extend in the X-axis direction.
  • the line conductor pattern 930 connects the line conductor patterns 927 and 928.
  • the line conductor pattern 930 is connected to the ground conductor pattern 920 by a via conductor pattern 954.
  • the line conductor pattern 926 is connected to the ground conductor pattern 920 by a via conductor pattern 953.
  • the line conductor pattern 926 is connected to the capacitor conductor pattern 923 by the via conductor pattern 947.
  • the line conductor pattern 927 is connected to the capacitor conductor pattern 921 by the via conductor pattern 956.
  • the line conductor pattern 928 is connected to the capacitor conductor pattern 922 by a via conductor pattern 957.
  • the line conductor pattern 929 is connected to the capacitor conductor pattern 924 by a via conductor pattern 952.
  • the line conductor pattern 929 is connected to the ground conductor pattern 920 by a via conductor pattern 955.
  • Line conductor patterns 931 to 935 are formed on the dielectric layer 907.
  • the line conductor patterns 931 to 934 extend in the X-axis direction.
  • the line conductor pattern 935 connects the line conductor patterns 932 and 933.
  • the line conductor pattern 935 is connected to the line conductor pattern 930 by a via conductor pattern 954.
  • the line conductor pattern 931 is connected to the line conductor pattern 926 by via conductor patterns 947 and 953.
  • the line conductor pattern 932 is connected to the line conductor pattern 927 by via conductor patterns 956 and 958.
  • the line conductor pattern 933 is connected to the line conductor pattern 928 by via conductor patterns 957 and 959.
  • the line conductor pattern 934 is connected to the line conductor pattern 929 by via conductor patterns 952 and 955.
  • Line conductor patterns 936 to 940 are formed on the dielectric layer 908.
  • the line conductor patterns 936 to 939 extend in the X-axis direction.
  • the line conductor pattern 940 connects the line conductor patterns 937 and 938.
  • the line conductor pattern 940 is connected to the line conductor pattern 935 by the via conductor pattern 954.
  • the line conductor pattern 936 is connected to the line conductor pattern 931 by via conductor patterns 947 and 953.
  • the line conductor pattern 937 is connected to the line conductor pattern 932 by via conductor patterns 956 and 958.
  • the line conductor pattern 938 is connected to the line conductor pattern 933 by via conductor patterns 957 and 959.
  • the line conductor pattern 939 is connected to the line conductor pattern 934 by via conductor patterns 952 and 955.
  • the line conductor patterns 926, 931, 936 and the via conductor patterns 947, 953 form an inductor 101.
  • the line conductor patterns 927, 932, 937 and the via conductor patterns 956, 958 form an inductor 104.
  • the line conductor patterns 928, 933, 938 and the via conductor patterns 957, 959 form an inductor 106.
  • the line conductor patterns 929, 934, 939 and the via conductor patterns 952, 955 form an inductor 109.
  • the inductors 101, 104, 106, and 109 are loop via inductors.
  • the line conductor pattern of the loop via inductor is often arranged close to the upper surface UF, and the via conductor pattern of the loop via inductor is often arranged close to the side.
  • a conductor for example, a shield electrode
  • unnecessary electromagnetic field coupling occurs between the loop via inductor and the conductor.
  • a conductor for example, a housing
  • Unwanted electromagnetic field coupling occurs. Unwanted electromagnetic field coupling not designed in design may cause the frequency characteristics of the multilayer band pass filter 9 to deviate from the desired frequency characteristics.
  • a part of the inductors included in the multilayer band pass filter is a straight inductor, and a loop via inductor and a straight inductor are mixed.
  • an inductance is secured by a loop via inductor capable of forming an air core, and an unnecessary electromagnetic field coupling is generated by a straight inductor capable of being spaced apart from the outside of the laminate. Suppress.
  • securing of the inductance necessary for forming the pass band and suppression of unnecessary electromagnetic field coupling can be compatible, and the frequency characteristic of the multilayer band pass filter is a desired frequency. Deviation from the characteristics can be suppressed.
  • FIG. 5 is a plan view of the multilayer bandpass filter 1 of FIG. 2 from the Y-axis direction.
  • conductor patterns 165, 178, 180 included in inductor 101 which is a loop via inductor, and straight inductors are used.
  • a via conductor pattern 182 forming a certain inductor 104 is shown, and conductor patterns other than these are not shown.
  • via conductor pattern 182 is disposed between via conductor patterns 180 and 178. Therefore, the distance DstX between the via conductor pattern 182 and the shield electrode SHB is larger than the distance DstZ between the via conductor pattern 178 and the shield electrode SHB. Further, the distance DstY between the via conductor pattern 182 and the shield electrode SHD is larger than the distance DstW between the via conductor pattern 180 and the shield electrode SHD. That is, the inductor 104 can be disposed farther from the shield electrode SH than the inductor 101. Therefore, the electromagnetic field coupling generated between the inductor 104 and the shield electrode SH can be suppressed more than the electromagnetic field coupling generated between the inductor 101 and the shield electrode SH.
  • FIG. 6 is a diagram showing the insertion loss IL50 of the multilayer bandpass filter 1 according to the first embodiment and the insertion loss IL90 of the multilayer bandpass filter 9 according to the comparative example.
  • the insertion loss IL90 indicates the insertion loss when the laminated band pass filter 9 is covered with a metal casing.
  • the passbands of the multilayer band pass filters 1 and 9 are assumed to be frequency bands f52 to f53.
  • the attenuation (dB) on the vertical axis is a negative value.
  • the insertion loss is an index indicating the ratio of the signal transmitted to the other terminal of the electronic component out of the signals input to the certain terminal of the electronic component. The larger the insertion loss, the larger the proportion of the signal input to the electronic component that is lost inside the electronic component.
  • the attenuation pole that occurs at the frequency f41 occurs at the frequency f51 ( ⁇ f52) higher than the frequency f41 at the insertion loss IL50.
  • the insertion loss IL50 is steeper than the insertion loss IL90 with respect to the aspect of the change in attenuation in the frequency band f51 to f52.
  • the attenuation pole generated at the frequency f44 occurs in the insertion loss IL50 at the frequency f54 (> f53) lower than the frequency f44.
  • the insertion loss IL50 is steeper than the insertion loss IL90 regarding the aspect of the change in attenuation in the frequency band f53 to f54. Furthermore, the insertion loss IL50 in the pass band f52 to f53 is substantially constant and is flattened more than the insertion loss IL90.
  • the multilayer band pass filter 1 a large gap is formed between the insertion loss in the passbands f52 to f53 and the insertion loss other than the passband, so that the lamination band in which the passable signal frequency is limited to a certain frequency band
  • the function of the pass filter is improved over the laminated band pass filter 9.
  • the signal when a signal is input from terminal P10, the signal is first transmitted to LC parallel resonator 11 among the plurality of LC parallel resonators 11-14.
  • the signal When a signal is input from the terminal P100, the signal is first transmitted to the LC parallel resonator 14 among the plurality of LC parallel resonators 11 to 14. Therefore, the impedances of the LC parallel resonators 11 and 14 have a dominant influence on the formation of the pass band of the multilayer band pass filter 1.
  • the inductor 101 included in the LC parallel resonator 11 and the inductor 104 included in the LC parallel resonator 14 are used as loop via inductors to secure an inductance necessary for forming a pass band.
  • FIG. 7 is a plan view of the multilayer bandpass filter 1A according to the first modification of the first embodiment, viewed from the Y-axis direction.
  • the difference between the first embodiment and the first modification is that in the first modification, the shield electrode is not formed on the side surfaces SA to SD, and the shield electrode SHU is formed on the upper surface UF.
  • the shield electrode SHU is electrically connected to the ground terminal G101 via a conductor pattern formed on the side surfaces SA to SD of the multilayer bandpass filter 1A or a conductor pattern formed inside the multilayer body.
  • the other configuration is the same, so the description will not be repeated.
  • the distance between the via conductor pattern 182 and the shield electrode SHU and the distance between the line conductor pattern 165 and the shield electrode SHU are all distances DstU.
  • the width DstW of the portion of the via conductor pattern 182 facing the shield electrode SHU is smaller than the width DstV of the portion of the line conductor pattern 165 facing the shield electrode SHU. Therefore, the electromagnetic field coupling generated between the inductor 104 and the shield electrode SHU can be suppressed more than the electromagnetic field coupling generated between the inductor 101 and the shield electrode SHU.
  • FIG. 8 is a plan view of the multilayer bandpass filter 1B according to the second modification of the first embodiment viewed from the Y-axis direction.
  • FIG. 8 shows that the laminated band pass filter is covered by the housing HS.
  • the difference between the first embodiment and the second modification is that shield electrodes are not formed on the side surfaces SA to SD in the second modification.
  • the other configuration is the same, so the description will not be repeated.
  • the inductor 104 can be spaced further from the housing HS than the inductor 101. Further, when viewed in plan in the Z-axis direction, the portion of the inductor 104 overlapping the housing HS can be smaller than the portion of the inductor 101 overlapping the housing HS. Therefore, the electromagnetic field coupling generated between the inductor 104 and the housing HS can be suppressed more than the electromagnetic field coupling generated between the inductor 101 and the housing HS.
  • the multilayer bandpass filter according to the first embodiment and the first and second modifications it is possible to suppress the frequency characteristic from deviating from the desired frequency characteristic.
  • the laminated band pass filter including four LC parallel resonators has been described.
  • the number of LC parallel resonators included in the multilayer bandpass filter according to the embodiment may be three or less, or five or more.
  • a multilayer band pass filter including five LC parallel resonators in the second embodiment will be described, and a multilayer band pass filter including three LC parallel resonators in the third embodiment will be described.
  • FIG. 9 is an equivalent circuit diagram of the multilayer band pass filter 2 according to the second embodiment.
  • the multilayer band pass filter 2 includes terminals P20 and P200, LC parallel resonators 21 to 25, and capacitors 203, 210, and 213 to 215.
  • the LC parallel resonators 21 to 25 are arranged between the terminals P20 and P200 in this order.
  • the LC parallel resonators 21 and 22 are adjacent, the LC parallel resonators 22 and 23 are adjacent, the LC parallel resonators 23 and 24 are adjacent, and the LC parallel resonators 24 and 25 are adjacent.
  • the signals input to the terminal P20 are transmitted in the order of the LC parallel resonators 21, 22, 23, 24, 25 and output from the terminal P200.
  • the signal input to the terminal P200 is transmitted in order of the LC parallel resonators 25, 24, 23, 22, 21 and output from the terminal P20.
  • the LC parallel resonator 21 includes an inductor 201 and a capacitor 202.
  • the LC parallel resonator 22 includes an inductor 204 and a capacitor 205.
  • the LC parallel resonator 23 includes an inductor 206 and a capacitor 207.
  • the LC parallel resonator 24 includes an inductor 208 and a capacitor 209.
  • the LC parallel resonator 25 includes an inductor 211 and a capacitor 212.
  • One end of the inductor 201 is connected to the terminal P20.
  • the other end of the inductor 201 is connected to the ground point GND.
  • the capacitor 203 is connected between one end of the inductor 201 and one end of the inductor 204.
  • the other end of the inductor 204 is connected to the ground point GND.
  • a magnetic coupling M26 occurs between the inductors 201 and 204.
  • Capacitor 214 is connected between one end of inductor 201 and one end of inductor 206. The other end of the inductor 206 is connected to the ground point GND. A magnetic coupling M27 occurs between the inductors 204 and 206.
  • Capacitor 215 is connected between one end of inductor 206 and one end of inductor 211. One end of the inductor 211 is connected to the terminal P200. The other end of the inductor 211 is connected to the ground point GND.
  • Capacitor 210 is connected between one end of inductor 208 and one end of inductor 211. The other end of the inductor 208 is connected to the ground point GND.
  • a magnetic coupling M28 occurs between the inductors 206 and 208.
  • a magnetic coupling M29 occurs between the inductors 208 and 211.
  • Capacitor 213 is connected between one end of inductor 201 and one end of inductor 211.
  • FIG. 10 is an exploded perspective view showing an example of the laminated structure of the laminated band pass filter 2 of FIG.
  • the external appearance perspective view of the multilayer band pass filter 2 is the same as the external appearance perspective view of the multilayer band pass filter 1 shown in FIG.
  • the multilayer bandpass filter 2 is a multilayer body in which a plurality of dielectric layers 221 to 231 are stacked in the Z-axis direction.
  • terminals P20 and P200 and a ground terminal G201 are formed on the bottom surface BF.
  • the ground terminal G201 forms a ground point GND.
  • the terminals P20 and P200 and the ground terminal G201 are, for example, LGA (Land Grid Array) terminals in which flat electrodes are regularly arranged on the bottom surface BF.
  • Line conductor patterns 232 to 235 are formed on the dielectric layer 221.
  • the line conductor patterns 232 to 235 are connected to the ground terminal G201 by via conductor patterns 270 to 273, respectively.
  • a line conductor pattern 236, a capacitor conductor pattern 237, and a line conductor pattern 238 are formed in the dielectric layer 222.
  • the line conductor pattern 236 is connected to the terminal P20 by the via conductor pattern 269.
  • the line conductor pattern 238 is connected to the terminal P200 by the via conductor pattern 274.
  • Capacitor conductor patterns 239 and 240 are formed on the dielectric layer 223.
  • the capacitor conductor pattern 239 is connected to the line conductor pattern 236 by the via conductor pattern 279.
  • the capacitor conductor pattern 240 is connected to the line conductor pattern 238 by the via conductor pattern 280.
  • the capacitor conductor patterns 237, 239 and 240 form a capacitor 213.
  • a ground conductor pattern 250 is formed on the dielectric layer 224.
  • the ground conductor pattern 250 is connected to the shield electrodes SHA to SHD.
  • the ground conductor patterns 250 are connected to the line conductor patterns 232 to 235 by via conductor patterns 275 to 278, respectively.
  • the capacitor conductor pattern 239 and the ground conductor pattern 250 form a capacitor 202.
  • the capacitor conductor pattern 240 and the ground conductor pattern 250 form a capacitor 212.
  • Capacitor conductor patterns 251 to 253 are formed on the dielectric layer 225.
  • the ground conductor pattern 250 and the capacitor conductor pattern 251 form a capacitor 205.
  • the ground conductor pattern 250 and the capacitor conductor pattern 252 form a capacitor 207.
  • the ground conductor pattern 250 and the capacitor conductor pattern 253 form a capacitor 209.
  • Capacitor conductor patterns 254 and 255 are formed on the dielectric layer 226.
  • the capacitor conductor pattern 254 is connected to the capacitor conductor pattern 239 by the via conductor pattern 279.
  • Capacitor conductor pattern 255 is connected to capacitor conductor pattern 240 by via conductor pattern 280.
  • the capacitor conductor patterns 251 and 254 form a capacitor 203.
  • Capacitor conductor patterns 252 and 254 form a capacitor 214.
  • Capacitor conductor patterns 252 and 255 form a capacitor 215.
  • Capacitor conductor patterns 253 and 255 form a capacitor 210.
  • Line conductor patterns 256 to 259 are formed on the dielectric layer 227.
  • the line conductor patterns 256, 258 are connected to the shield electrode SHD.
  • the line conductor patterns 257 and 259 are connected to the shield electrode SHB.
  • a line conductor pattern 260, a ground conductor pattern 261, and a line conductor pattern 262 are formed in the dielectric layer 228, a line conductor pattern 260, a ground conductor pattern 261, and a line conductor pattern 262 are formed.
  • the line conductor patterns 260 and 262 extend in the X-axis direction.
  • the line conductor pattern 260 is connected to the ground conductor pattern 250 by the via conductor pattern 281.
  • the line conductor pattern 260 is connected to the capacitor conductor pattern 254 by the via conductor pattern 279.
  • the ground conductor pattern 261 is connected to the capacitor conductor pattern 251 by the via conductor pattern 283.
  • the ground conductor pattern 261 is connected to the capacitor conductor pattern 252 by the via conductor pattern 284.
  • the ground conductor pattern 261 is connected to the capacitor conductor pattern 253 by the via conductor pattern 285.
  • the ground conductor patterns 261 are connected to the line conductor patterns 256 to 259 by via conductor patterns 286 to 289, respectively.
  • the line conductor pattern 262 is connected to the capacitor conductor pattern 255 by the via conductor pattern 280.
  • the line conductor pattern 262 is connected to the ground conductor pattern 250 by the via conductor pattern 282.
  • a line conductor pattern 263, a ground conductor pattern 264, and a line conductor pattern 265 are formed in the dielectric layer 229.
  • the line conductor pattern 263 is connected to the line conductor pattern 260 by via conductor patterns 279 and 281.
  • the ground conductor pattern 264 is connected to the ground conductor pattern 261 by via conductor patterns 283 to 289.
  • the line conductor pattern 265 is connected to the line conductor pattern 262 by via conductor patterns 280 and 282.
  • a line conductor pattern 266, a ground conductor pattern 267, and a line conductor pattern 268 are formed in the dielectric layer 230.
  • the line conductor pattern 266 is connected to the line conductor pattern 263 by via conductor patterns 279 and 281.
  • the ground conductor pattern 267 is connected to the ground conductor pattern 264 by via conductor patterns 283 to 289.
  • the line conductor pattern 268 is connected to the line conductor pattern 265 by via conductor patterns 280 and 282.
  • the line conductor patterns 260, 263, 266 and the via conductor patterns 279, 281 form an inductor 201.
  • the inductor 201 is a loop via inductor.
  • the via conductor patterns 283 to 285 form inductors 204, 206 and 208, respectively.
  • Each of the inductors 204, 206, 208 is a straight inductor.
  • the line conductor patterns 262, 265, 268 and the via conductor patterns 280, 282 form an inductor 211.
  • the inductor 211 is a loop via inductor.
  • the multilayer bandpass filter according to the second embodiment it is possible to suppress the frequency characteristic from deviating from the desired frequency characteristic.
  • FIG. 11 is an equivalent circuit diagram of the multilayer band pass filter 3 according to the third embodiment.
  • the multilayer band pass filter 3 includes terminals P30 and P300, LC parallel resonators 31 to 33, and capacitors 303, 306, and 309.
  • the LC parallel resonators 31 to 33 are arranged in this order between the terminals P30 and P300.
  • the LC parallel resonators 31 and 32 are adjacent, and the LC parallel resonators 32 and 33 are adjacent.
  • the signals input to the terminal P30 are transmitted in order of the LC parallel resonators 31, 32, and 33, and output from the terminal P300.
  • the signal input to the terminal P300 is transmitted in order of the LC parallel resonators 33, 32, and 31 and output from the terminal P30.
  • the LC parallel resonator 31 includes an inductor 301 and a capacitor 302.
  • the LC parallel resonator 32 includes an inductor 304 and a capacitor 305.
  • the LC parallel resonator 33 includes an inductor 307 and a capacitor 308.
  • One end of the inductor 301 is connected to the terminal P30.
  • the other end of the inductor 301 is connected to the ground point GND.
  • Capacitor 303 is connected between one end of inductor 301 and one end of inductor 304.
  • the other end of the inductor 304 is connected to the ground point GND.
  • a magnetic coupling M34 occurs between the inductors 301 and 304.
  • the capacitor 306 is connected between one end of the inductor 304 and one end of the inductor 307.
  • One end of the inductor 307 is connected to the terminal P300.
  • the other end of the inductor 307 is connected to the ground point GND.
  • a magnetic coupling M35 occurs between the inductors 304 and 307.
  • One end of capacitor 309 is connected between one end of inductor 301 and one end of inductor 307.
  • FIG. 12 is an exploded perspective view showing an example of the laminated structure of the laminated band pass filter 3 of FIG.
  • the external appearance perspective view of the multilayer band pass filter 3 is the same as the external appearance perspective view of the multilayer band pass filter 1 shown in FIG.
  • the multilayer bandpass filter 3 is a multilayer body in which a plurality of dielectric layers 311 to 321 are stacked in the Z-axis direction.
  • Terminals P30 and P300 and a ground terminal G301 are formed on the bottom surface BF.
  • the ground terminal G301 forms a ground point GND.
  • the terminals P30 and P300 and the ground terminal G301 are, for example, LGA (Land Grid Array) terminals in which flat electrodes are regularly arranged on the bottom surface BF.
  • Line conductor patterns 332 to 335 are formed on the dielectric layer 311.
  • the line conductor patterns 332 to 335 are connected to the ground terminal G301 by via conductor patterns 367 to 370, respectively.
  • a line conductor pattern 336, a capacitor conductor pattern 337, and a line conductor pattern 338 are formed in the dielectric layer 312.
  • the line conductor pattern 336 is connected to the terminal P30 by the via conductor pattern 385.
  • the line conductor pattern 338 is connected to the terminal P300 by the via conductor pattern 371.
  • Capacitor conductor patterns 339 and 340 are formed on the dielectric layer 313.
  • the capacitor conductor pattern 339 is connected to the line conductor pattern 336 by the via conductor pattern 378.
  • the capacitor conductor pattern 340 is connected to the line conductor pattern 338 by the via conductor pattern 377.
  • the capacitor conductor patterns 337, 339 and 340 form a capacitor 309.
  • a ground conductor pattern 350 is formed on the dielectric layer 314.
  • the ground conductor pattern 350 is connected to the shield electrodes SHA to SHD.
  • the ground conductor patterns 350 are connected to the line conductor patterns 332 to 335 by via conductor patterns 372 to 375, respectively.
  • the ground conductor pattern 350 and the capacitor conductor pattern 339 form a capacitor 302.
  • the ground conductor pattern 350 and the capacitor conductor pattern 340 form a capacitor 308.
  • a capacitor conductor pattern 351 is formed on the dielectric layer 315.
  • the capacitor conductor pattern 351 and the ground conductor pattern 350 form a capacitor 305.
  • Capacitor conductor patterns 352 and 353 are formed on the dielectric layer 316.
  • the capacitor conductor patterns 351 and 352 form a capacitor 303.
  • the capacitor conductor patterns 351 and 353 form a capacitor 306.
  • Line conductor patterns 354 to 357 are formed on the dielectric layer 317.
  • the line conductor patterns 354 and 356 are connected to the shield electrode SHD.
  • Each of the line conductor patterns 355 and 357 is connected to the shield electrode SHB.
  • a line conductor pattern 358, a ground conductor pattern 359, and a line conductor pattern 360 are formed on the dielectric layer 318.
  • the line conductor patterns 358 and 360 extend in the X-axis direction.
  • the line conductor pattern 358 is connected to the ground conductor pattern 350 by the via conductor pattern 376.
  • the line conductor pattern 358 is connected to the capacitor conductor pattern 339 by the via conductor pattern 378.
  • the ground conductor pattern 359 is connected to the capacitor conductor pattern 351 by the via conductor pattern 380.
  • the ground conductor patterns 359 are connected to the line conductor patterns 354 to 357 by via conductor patterns 381 to 384, respectively.
  • the line conductor pattern 360 is connected to the capacitor conductor pattern 340 by the via conductor pattern 377.
  • the line conductor pattern 360 is connected to the ground conductor pattern 350 by a via conductor pattern 379.
  • a line conductor pattern 361, a ground conductor pattern 362, and a line conductor pattern 363 are formed in the dielectric layer 319.
  • the line conductor patterns 361 and 363 extend in the X axis direction.
  • the line conductor pattern 361 is connected to the line conductor pattern 358 by via conductor patterns 376 and 378.
  • the ground conductor pattern 362 is connected to the ground conductor pattern 359 by via conductor patterns 380 to 384.
  • the line conductor pattern 363 is connected to the line conductor pattern 360 by via conductor patterns 377 and 379.
  • a line conductor pattern 364, a ground conductor pattern 365, and a line conductor pattern 366 are formed in the dielectric layer 320.
  • the line conductor patterns 364 and 366 extend in the X-axis direction.
  • the line conductor pattern 364 is connected to the line conductor pattern 361 by via conductor patterns 376 and 378.
  • the ground conductor pattern 365 is connected to the ground conductor pattern 362 by via conductor patterns 380 to 384.
  • the line conductor pattern 366 is connected to the line conductor pattern 363 by via conductor patterns 377 and 379.
  • the line conductor patterns 358, 361, 364 and the via conductor patterns 376, 378 form an inductor 301.
  • the inductor 301 is a loop via inductor.
  • the via conductor pattern 380 forms an inductor 304.
  • the inductor 304 is a straight inductor.
  • the line conductor patterns 360, 363, 366 and the via conductor patterns 377, 379 form an inductor 307.
  • the inductor 307 is a loop via inductor.
  • the multilayer bandpass filter according to the third embodiment it is possible to suppress the frequency characteristic from deviating from the desired frequency characteristic.
  • the laminated band pass filter has been described as including the LC parallel resonator including one straight inductor.
  • the multilayer band pass filter according to the embodiment may include an LC parallel resonator including a plurality of straight inductors.
  • the case where the multilayer bandpass filter includes an LC parallel resonator including two straight inductors will be described.
  • FIG. 13 is an equivalent circuit diagram of the multilayer bandpass filter 4 according to the fourth embodiment.
  • the multilayer band pass filter 4 includes terminals P40 and P400, LC parallel resonators 41 to 44, and capacitors 403, 408, and 411.
  • the LC parallel resonators 41 to 44 are arranged in this order between the terminals P40 and P400.
  • the LC parallel resonators 41 and 42 are adjacent, the LC parallel resonators 42 and 43 are adjacent, and the LC parallel resonators 43 and 44 are adjacent.
  • the signal input to the terminal P40 is transmitted in order of the LC parallel resonators 41, 42, 43, and 44, and output from the terminal P400.
  • the signal input to the terminal P400 is transmitted in order of the LC parallel resonators 44, 43, 42, and 41, and output from the terminal P40.
  • the LC parallel resonator 41 includes an inductor 401 and a capacitor 402.
  • the LC parallel resonator 42 includes inductors 404 and 414 and a capacitor 405.
  • the inductors 404 and 414 are connected in parallel between one electrode and the other electrode of the capacitor 405.
  • the inductors 404 and 414 are at the same potential.
  • the LC parallel resonator 43 includes inductors 406 and 416 and a capacitor 407.
  • the inductors 406 and 416 are connected in parallel between one electrode and the other electrode of the capacitor 407.
  • the inductors 406 and 416 are at the same potential.
  • LC parallel resonator 44 includes an inductor 409 and a capacitor 410.
  • One end of the inductor 401 is connected to the terminal P40.
  • the other end of the inductor 401 is connected to the ground point GND.
  • the capacitor 403 is connected between one end of the inductor 401 and one end of the inductor 404.
  • the other end of the inductor 404 is connected to the ground point GND.
  • a magnetic coupling M45 occurs between the inductors 401, 404 and 414.
  • Capacitor 408 is connected between one end of inductor 406 and one end of inductor 409. One end of the inductor 409 is connected to the terminal P400. Each of the other end of inductor 406 and the other end of inductor 409 is connected to ground GND.
  • a magnetic coupling M46 occurs between the inductors 404, 414, 406 and 416.
  • a magnetic coupling M47 occurs between the inductors 406, 416 and 409.
  • Capacitor 411 is connected between one end of inductor 401 and one end of inductor 409.
  • FIG. 14 is an exploded perspective view showing an example of the laminated structure of the laminated band pass filter 4 of FIG.
  • the external appearance perspective view of the multilayer band pass filter 4 is the same as the external appearance perspective view of the multilayer band pass filter 1 shown in FIG.
  • the multilayer bandpass filter 4 is a multilayer body in which a plurality of dielectric layers 421 to 431 are stacked in the Z-axis direction.
  • Terminals P40 and P400 and a ground terminal G401 are formed on the bottom surface BF.
  • the ground terminal G401 forms a ground point GND.
  • the terminals P40 and P400 and the ground terminal G401 are, for example, LGA (Land Grid Array) terminals in which planar electrodes are regularly arranged on the bottom surface BF.
  • Line conductor patterns 432 to 435 are formed on the dielectric layer 421.
  • the line conductor patterns 432 to 435 are connected to the ground terminal G 401 by via conductor patterns 469 to 472 respectively.
  • a line conductor pattern 436, a capacitor conductor pattern 437, and a line conductor pattern 438 are formed in the dielectric layer 422.
  • the line conductor pattern 436 is connected to the terminal P40 by the via conductor pattern 468.
  • the line conductor pattern 438 is connected to the terminal P 400 by the via conductor pattern 473.
  • Capacitor conductor patterns 439 and 440 are formed on the dielectric layer 423.
  • the capacitor conductor pattern 439 is connected to the line conductor pattern 436 by the via conductor pattern 478.
  • the capacitor conductor pattern 440 is connected to the line conductor pattern 438 by a via conductor pattern 479.
  • the capacitor conductor patterns 437, 439 and 440 form a capacitor 411.
  • a ground conductor pattern 450 is formed on the dielectric layer 424.
  • the ground conductor pattern 450 is connected to the shield electrodes SHA to SHD.
  • the ground conductor patterns 450 are connected to the line conductor patterns 432 to 435 by via conductor patterns 474 to 477, respectively.
  • Capacitor conductor pattern 439 and ground conductor pattern 450 form capacitor 402.
  • the capacitor conductor pattern 440 and the ground conductor pattern 450 form a capacitor 410.
  • Capacitor conductor patterns 451 and 452 are formed on the dielectric layer 425.
  • the ground conductor pattern 450 and the capacitor conductor pattern 451 form a capacitor 405.
  • the ground conductor pattern 450 and the capacitor conductor pattern 452 form a capacitor 407.
  • Capacitor conductor patterns 453 and 454 are formed on the dielectric layer 426.
  • the capacitor conductor pattern 453 is connected to the capacitor conductor pattern 439 by a via conductor pattern 478.
  • the capacitor conductor pattern 454 is connected to the capacitor conductor pattern 440 by the via conductor pattern 479.
  • Capacitor conductor patterns 451 and 453 form a capacitor 403.
  • Capacitor conductor patterns 452 and 454 form a capacitor 408.
  • Line conductor patterns 455 to 458 are formed on the dielectric layer 427.
  • the line conductor patterns 455 and 457 are connected to the shield electrode SHD.
  • the line conductor patterns 456 and 458 are connected to the shield electrode SHB.
  • a line conductor pattern 459, a ground conductor pattern 460, and a line conductor pattern 461 are formed in the dielectric layer 428.
  • the line conductor patterns 459 and 461 have portions extending in the X-axis direction.
  • the line conductor pattern 459 is connected to the ground conductor pattern 450 by the via conductor pattern 480.
  • the line conductor pattern 459 is connected to the capacitor conductor pattern 453 by a via conductor pattern 478.
  • the ground conductor pattern 460 is connected to the capacitor conductor pattern 451 by via conductor patterns 482 and 488.
  • the ground conductor pattern 460 is connected to the capacitor conductor pattern 452 by via conductor patterns 483 and 489.
  • the ground conductor patterns 460 are connected to the line conductor patterns 455 to 458 by via conductor patterns 484 to 487, respectively.
  • the line conductor pattern 461 is connected to the capacitor conductor pattern 454 by the via conductor pattern 479.
  • the line conductor pattern 461 is connected to the ground conductor pattern 450 by the via conductor pattern 481.
  • a line conductor pattern 462 In the dielectric layer 429, a line conductor pattern 462, a ground conductor pattern 463, and a line conductor pattern 464 are formed.
  • the line conductor pattern 462 is connected to the line conductor pattern 459 by via conductor patterns 478 and 480.
  • the ground conductor pattern 463 is connected to the ground conductor pattern 460 by via conductor patterns 482 to 489.
  • the line conductor pattern 464 is connected to the line conductor pattern 461 by via conductor patterns 479 and 481.
  • a line conductor pattern 465 In the dielectric layer 430, a line conductor pattern 465, a ground conductor pattern 466, and a line conductor pattern 467 are formed.
  • the line conductor pattern 465 is connected to the line conductor pattern 462 by via conductor patterns 478 and 480.
  • the ground conductor pattern 466 is connected to the ground conductor pattern 463 by via conductor patterns 482 to 489.
  • the line conductor pattern 467 is connected to the line conductor pattern 464 by via conductor patterns 479 and 481.
  • the line conductor patterns 459, 462, 465 and the via conductor patterns 478, 480 form an inductor 401.
  • the inductor 401 is a loop via inductor.
  • the via conductor patterns 482, 488, 483, 489 form inductors 404, 414, 406, and 416, respectively.
  • Each of the inductors 404, 414, 406, and 416 is a straight inductor formed of one via conductor pattern extending in the Z-axis direction.
  • the line conductor patterns 461, 464, 467 and the via conductor patterns 479, 481 form an inductor 409.
  • the inductor 409 is a loop via inductor.
  • the current is distributed to each of the plurality of straight inductors, thereby improving the insertion loss of the multilayer bandpass filter.
  • the number of straight inductors can be selected as appropriate depending on the size of the multilayer bandpass filter and the desired characteristics.
  • the multilayer bandpass filter according to the fourth embodiment it is possible to suppress the frequency characteristic from deviating from the desired frequency characteristic.

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Abstract

積層帯域通過フィルタの周波数特性が所望の周波数特性から乖離することを抑制する。積層帯域通過フィルタ（１）は、第１および第２ＬＣ並列共振器を備える。第１および第２ＬＣ並列共振器は、第１インダクタ（１０１）および第２インダクタ（１０４）をそれぞれ含む。第１インダクタ（１０１）は、第１線路導体パターン（１６５）と、第１ビア導体パターン（１７８）および第２ビア導体パターン（１８０）とを含む。第１線路導体パターン（１６５）は、第１誘電体層においてＸ軸方向に延在している。第１ビア導体パターン（１７８）および第２ビア導体パターン（１８０）は、第１線路導体パターン（１６５）から第２誘電体層に向かって延在している。第２インダクタ（１０４）は、Ｚ軸方向に延在する第３ビア導体パターン（１８２）から形成されている。

Description

積層帯域通過フィルタ
　本発明は、積層帯域通過フィルタに関する。
　従来、複数の誘電体層が積層方向に積層された積層体として形成された積層帯域通過フィルタが知られている。たとえば、国際公開第２００７／１１９３５６号（特許文献１）には、隣接するＬＣ並列共振器同士が結合している積層帯域通過フィルタが開示されている。
国際公開第２００７／１１９３５６号
　特許文献１に開示されている積層帯域通過フィルタに含まれるＬＣ並列共振器は、或る誘電体層に形成された線路電極と、当該線路電極の両端部から積層体の底面（基板に実装される積層体の面）へ向かって伸びる２つのビア電極とにより形成されたループ状のインダクタ（ループビアインダクタ）を含む。
　線路電極および２つのビア電極によって囲まれた空芯部の面積が大きいほど、ループビアインダクタのインダクタンスは大きくなる。限られた設計空間を効率的に活用するため、ループビアインダクタの線路電極は積層体の上面（底面に対向している積層体の面）に寄せて配置されるとともに、ループビアインダクタのビア電極は側面（積層方向に平行な面）に寄せて配置されることが多い。
　積層体の上面または側面に導体が配置されると、ループビアインダクタと当該導体との間に不要な電磁界結合が生じる。また、積層帯域通過フィルタの実装位置によっては、上面または側面の近くに導体が近接する場合が想定され、このような場合にもループビアインダクタと当該導体との間に不要な電磁界結合が生じる。設計上想定されていない不要な電磁界結合は、積層帯域通過フィルタの周波数特性を所望の周波数特性から乖離させ得る。
　本発明は上記のような課題を解決するためになされたものであり、その目的は、積層帯域通過フィルタの周波数特性が所望の周波数特性から乖離することを抑制することである。
　本発明に係る積層帯域通過フィルタの一態様は、複数の誘電体層が積層方向に積層された積層体として形成されている。複数の誘電体層は、第１および第２誘電体層を含む。積層帯域通過フィルタは、第１および第２ＬＣ並列共振器を備える。第１および第２ＬＣ並列共振器は、第１および第２インダクタをそれぞれ含む。第１インダクタは、第１線路導体パターンと、第１および第２ビア導体パターンとを含む。第１線路導体パターンは、第１誘電体層において第１方向に延在している。第１および第２ビア導体パターンは、第１線路導体パターンから第２誘電体層に向かって延在している。第２インダクタは、積層方向に延在する第３ビア導体パターンから形成されている。
　本発明に係る積層帯域通過フィルタによれば、第１線路導体パターン、第１ビア導体パターン、および第２ビア導体パターンから形成された第１インダクタと、第３ビア導体パターンから形成された第２インダクタとにより、周波数特性が所望の周波数特性から乖離することを抑制することができる。
実施の形態１に係る積層帯域通過フィルタの等価回路図である。 図１の積層帯域通過フィルタの外観斜視図である。 図２の積層帯域通過フィルタの積層構造の一例を示す分解斜視図である。 比較例に係る積層帯域通過フィルタの積層構造の一例を示す分解斜視図である。 図２の積層帯域通過フィルタをＹ軸方向から平面視した図である。 実施の形態１に係る積層帯域通過フィルタの挿入損失と比較例に係る積層帯域通過フィルタの挿入損失とを併せて示す図である。 実施の形態１の変形例１に係る積層帯域通過フィルタをＹ軸方向から平面視した図である。 実施の形態１の変形例２に係る積層帯域通過フィルタをＹ軸方向から平面視した図である。 実施の形態２に係る積層帯域通過フィルタの等価回路図である。 図９の積層帯域通過フィルタの積層構造の一例を示す分解斜視図である。 実施の形態３に係る積層帯域通過フィルタの等価回路図である。 図１１の積層帯域通過フィルタの積層構造の一例を示す分解斜視図である。 実施の形態４に係る積層帯域通過フィルタの等価回路図である。 図１３の積層帯域通過フィルタの積層構造の一例を示す分解斜視図である。
　以下、本発明の実施の形態について、図面を参照しながら詳細に説明する。なお、図中同一または相当部分には同一符号を付してその説明は原則として繰り返さない。
　［実施の形態１］
　図１は、実施の形態１に係る積層帯域通過フィルタ１の等価回路図である。図１は、後に図４を用いて説明する比較例に係る積層帯域通過フィルタ９の等価回路図でもある。図１に示されるように、積層帯域通過フィルタ１は、端子Ｐ１０，Ｐ１００と、ＬＣ並列共振器１１～１４と、キャパシタ１０３，１０８，１１１とを備える。
　ＬＣ並列共振器１１～１４は、端子Ｐ１０とＰ１００との間に、この順に配置されている。ＬＣ並列共振器１１および１２が隣接し、ＬＣ並列共振器１２および１３が隣接し、ＬＣ並列共振器１３および１４が隣接している。
　端子Ｐ１０に入力された信号は、ＬＣ並列共振器１１，１２，１３，１４の順に伝達されて、端子Ｐ１００から出力される。端子Ｐ１００に入力された信号は、ＬＣ並列共振器１４，１３，１２，１１の順に伝達されて、端子Ｐ１０から出力される。
　ＬＣ並列共振器１１は、インダクタ１０１とキャパシタ１０２とを含む。ＬＣ並列共振器１２は、インダクタ１０４とキャパシタ１０５とを含む。ＬＣ並列共振器１３は、インダクタ１０６とキャパシタ１０７とを含む。ＬＣ並列共振器１４は、インダクタ１０９とキャパシタ１１０とを含む。
　インダクタ１０１の一方端は端子Ｐ１０に接続されている。インダクタ１０１の他方端は、接地点ＧＮＤに接続されている。キャパシタ１０３は、インダクタ１０１の一方端とインダクタ１０４の一方端との間に接続されている。インダクタ１０４の他方端は接地点ＧＮＤに接続されている。インダクタ１０１と１０４との間には、磁気結合Ｍ１５が生じる。
　キャパシタ１０８は、インダクタ１０６の一方端とインダクタ１０９の一方端との間に接続されている。インダクタ１０９の一方端は、端子Ｐ１００に接続されている。インダクタ１０６の他方端およびインダクタ１０９の他方端の各々は、接地点ＧＮＤに接続されている。インダクタ１０４と１０６との間には、磁気結合Ｍ１６が生じる。インダクタ１０６と１０９との間には、磁気結合Ｍ１７が生じる。キャパシタ１１１は、インダクタ１０１の一方端とインダクタ１０９の一方端との間に接続されている。
　図２は、図１の積層帯域通過フィルタ１の外観斜視図である。積層帯域通過フィルタ１は、複数の誘電体層１２１～１３１をＺ軸方向（積層方向）に積層した積層体である。座標軸に関して、Ｘ軸およびＹ軸は直交し、Ｚ軸はＸ軸およびＹ軸に直交している。図２～図５，図７，図８，図１０，図１２に示される座標軸についても同様である。
　図２に示されるように、積層帯域通過フィルタ１は、たとえば直方体状である。積層方向に垂直な積層帯域通過フィルタ１の最外層の面を上面ＵＦおよび底面ＢＦとする。積層方向に平行な面のうちＺＸ平面と平行な面を側面ＳＡおよびＳＣとする。積層方向に平行な面のうちＹＺ平面と平行な面を側面ＳＢおよびＳＤとする。
　上面ＵＦには、方向識別パターンＤＭが配置されている。底面ＢＦには、端子Ｐ１０，Ｐ１００、および接地端子Ｇ１０１が形成されている。接地端子Ｇ１０１は、接地点ＧＮＤを形成している。端子Ｐ１０，Ｐ１００、および接地端子Ｇ１０１は、たとえば底面ＢＦに平面電極が規則的に配置されたＬＧＡ（Land　Grid　Array）端子である。底面ＢＦは、不図示の基板に接続される。
　側面ＳＡ～ＳＤには、シールド電極ＳＨが配置されている。シールド電極ＳＨは、最下層の誘電体層１２１と最上層の誘電体層１３１との間の誘電体層の側面を覆っている。シールド電極ＳＨは、誘電体層１２１～誘電体層１３１の側面を覆っても構わない。側面ＳＡ～ＳＤの各部分に形成されているシールド電極ＳＨの部分をそれぞれシールド電極ＳＨＡ～ＳＨＤとする。
　図３は、図２の積層帯域通過フィルタ１の積層構造の一例を示す分解斜視図である。誘電体層１２１には、線路導体パターン１３２～１３５が形成されている。線路導体パターン１３２～１３５は、それぞれビア導体パターン１６９～１７２によって接地端子Ｇ１０１に接続されている。
　誘電体層１２２には、線路導体パターン１３６、キャパシタ導体パターン１３７、および線路導体パターン１３８が形成されている。線路導体パターン１３６は、ビア導体パターン１６８によって端子Ｐ１０に接続されている。線路導体パターン１３８は、ビア導体パターン１７３によって端子Ｐ１００に接続されている。
　誘電体層１２３には、キャパシタ導体パターン１３９，１４０が形成されている。キャパシタ導体パターン１３９は、ビア導体パターン１７８によって線路導体パターン１３６に接続されている。キャパシタ導体パターン１４０は、ビア導体パターン１７９によって線路導体パターン１３８に接続されている。キャパシタ導体パターン１３７，１３９，１４０は、キャパシタ１１１を形成している。
　誘電体層１２４には、接地導体パターン１５０が形成されている。接地導体パターン１５０は、シールド電極ＳＨＡ～ＳＨＤに接続されている。接地導体パターン１５０は、ビア導体パターン１７４～１７７によって、線路導体パターン１３２～１３５にそれぞれ接続されている。キャパシタ導体パターン１３９および接地導体パターン１５０は、キャパシタ１０２を形成している。キャパシタ導体パターン１４０および接地導体パターン１５０は、キャパシタ１１０を形成している。
　誘電体層１２５には、キャパシタ導体パターン１５１，１５２が形成されている。接地導体パターン１５０およびキャパシタ導体パターン１５１は、キャパシタ１０５を形成している。接地導体パターン１５０およびキャパシタ導体パターン１５２は、キャパシタ１０７を形成している。
　誘電体層１２６には、キャパシタ導体パターン１５３，１５４が形成されている。キャパシタ導体パターン１５３は、ビア導体パターン１７８によってキャパシタ導体パターン１３９に接続されている。キャパシタ導体パターン１５４は、ビア導体パターン１７９によってキャパシタ導体パターン１４０に接続されている。キャパシタ導体パターン１５１，１５３は、キャパシタ１０３を形成している。キャパシタ導体パターン１５２，１５４は、キャパシタ１０８を形成している。
　誘電体層１２７には、線路導体パターン１５５～１５８が形成されている。線路導体パターン１５５，１５７は、シールド電極ＳＨＤに接続している。線路導体パターン１５６，１５８は、シールド電極ＳＨＢに接続している。
　誘電体層１２８には、線路導体パターン１５９、接地導体パターン１６０、および線路導体パターン１６１が形成されている。線路導体パターン１５９，１６１は、Ｘ軸方向に延在している。
　線路導体パターン１５９は、ビア導体パターン１８０によって接地導体パターン１５０に接続されている。線路導体パターン１５９は、ビア導体パターン１７８によってキャパシタ導体パターン１５３に接続されている。
　接地導体パターン１６０は、ビア導体パターン１８２によってキャパシタ導体パターン１５１に接続されている。接地導体パターン１６０は、ビア導体パターン１８３によってキャパシタ導体パターン１５２に接続されている。接地導体パターン１６０は、ビア導体パターン１８４～１８７によって線路導体パターン１５５～１５８にそれぞれ接続されている。
　線路導体パターン１６１は、ビア導体パターン１７９によってキャパシタ導体パターン１５４に接続されている。線路導体パターン１６１は、ビア導体パターン１８１によって接地導体パターン１５０に接続されている。
　誘電体層１２９には、線路導体パターン１６２、接地導体パターン１６３、および線路導体パターン１６４が形成されている。線路導体パターン１６２は、ビア導体パターン１７８，１８０によって線路導体パターン１５９に接続されている。接地導体パターン１６３は、ビア導体パターン１８２～１８７によって接地導体パターン１６０に接続されている。線路導体パターン１６４は、ビア導体パターン１７９，１８１によって線路導体パターン１６１に接続されている。
　誘電体層１３０には、線路導体パターン１６５、接地導体パターン１６６、および線路導体パターン１６７が形成されている。線路導体パターン１６５は、ビア導体パターン１７８，１８０によって線路導体パターン１６２に接続されている。接地導体パターン１６６は、ビア導体パターン１８２～１８７によって接地導体パターン１６３に接続されている。線路導体パターン１６７は、ビア導体パターン１７９，１８１によって線路導体パターン１６４に接続されている。
　線路導体パターン１５９，１６２，１６５、およびビア導体パターン１７８，１８０は、インダクタ１０１を形成している。インダクタ１０１は、ループビアインダクタである。ビア導体パターン１８２，１８３は、それぞれインダクタ１０４，１０６を形成している。インダクタ１０４，１０６の各々は、Ｚ軸方向に延在する１つのビア導体パターンから形成されたストレートインダクタである。線路導体パターン１６１，１６４，１６７、およびビア導体パターン１７９，１８１は、インダクタ１０９を形成している。インダクタ１０９は、ループビアインダクタである。
　図４は、比較例に係る積層帯域通過フィルタ９の積層構造の一例を示す分解斜視図である。積層帯域通過フィルタ９の等価回路図は、図１に示される積層帯域通過フィルタ１の等価回路図の端子Ｐ１０，Ｐ１００が端子Ｐ９０，Ｐ９００にそれぞれ置き換えられた等価回路図である。図４に示されるように、積層帯域通過フィルタ９は、複数の誘電体層９０１～９０９がＺ軸方向に積層された積層体である。
　底面ＢＦには、端子Ｐ９０，Ｐ９００、および接地端子Ｇ９１０が形成されている。接地端子Ｇ９１０は、接地点ＧＮＤを形成している。端子Ｐ１０，Ｐ１００、および接地端子Ｇ９１０は、たとえば底面ＢＦに平面電極が規則的に配置されたＬＧＡ（Land　Grid　Array）端子である。
　誘電体層９０１には、線路導体パターン９１１～９１６、およびキャパシタ導体パターン９１７が形成されている。線路導体パターン９１１は、ビア導体パターン９４１によって端子Ｐ９０に接続されている。線路導体パターン９１２～９１５は、それぞれビア導体パターン９４２～９４５によって接地端子Ｇ９１０に接続されている。線路導体パターン９１６は、ビア導体パターン９４６によって端子Ｐ９００に接続されている。
　誘電体層９０２には、キャパシタ導体パターン９１８，９１９が形成されている。キャパシタ導体パターン９１８は、ビア導体パターン９４７によって線路導体パターン９１１に接続されている。キャパシタ導体パターン９１９は、ビア導体パターン９５２によって線路導体パターン９１６に接続されている。キャパシタ導体パターン９１７，９１８，９１９は、キャパシタ１１１を形成している。
　誘電体層９０３には、接地導体パターン９２０が形成されている。接地導体パターン９２０は、ビア導体パターン９４８～９５１によって、線路導体パターン９１２～９１５にそれぞれ接続されている。キャパシタ導体パターン９１８および接地導体パターン９２０は、キャパシタ１０２を形成している。キャパシタ導体パターン９１９および接地導体パターン９２０は、キャパシタ１１０を形成している。
　誘電体層９０４には、キャパシタ導体パターン９２１，９２２が形成されている。接地導体パターン９２０およびキャパシタ導体パターン９２１は、キャパシタ１０５を形成している。接地導体パターン９２０およびキャパシタ導体パターン９２２は、キャパシタ１０７を形成している。
　誘電体層９０５には、キャパシタ導体パターン９２３，９２４が形成されている。キャパシタ導体パターン９２３は、ビア導体パターン９４７によってキャパシタ導体パターン９１８に接続されている。キャパシタ導体パターン９２４は、ビア導体パターン９５２によってキャパシタ導体パターン９１９に接続されている。キャパシタ導体パターン９２１，９２３は、キャパシタ１０３を形成している。キャパシタ導体パターン９２２，９２４は、キャパシタ１０８を形成している。
　誘電体層９０６には、線路導体パターン９２６～９３０が形成されている。線路導体パターン９２６～９２９は、Ｘ軸方向に延在している。線路導体パターン９３０は、線路導体パターン９２７と９２８とを接続している。線路導体パターン９３０は、ビア導体パターン９５４によって、接地導体パターン９２０に接続されている。
　線路導体パターン９２６は、ビア導体パターン９５３によって接地導体パターン９２０に接続されている。線路導体パターン９２６は、ビア導体パターン９４７によってキャパシタ導体パターン９２３に接続されている。
　線路導体パターン９２７は、ビア導体パターン９５６によってキャパシタ導体パターン９２１に接続されている。線路導体パターン９２８は、ビア導体パターン９５７によってキャパシタ導体パターン９２２に接続されている。
　線路導体パターン９２９は、ビア導体パターン９５２によってキャパシタ導体パターン９２４に接続されている。線路導体パターン９２９は、ビア導体パターン９５５によって接地導体パターン９２０に接続されている。
　誘電体層９０７には、線路導体パターン９３１～９３５が形成されている。線路導体パターン９３１～９３４は、Ｘ軸方向に延在している。線路導体パターン９３５は、線路導体パターン９３２と９３３とを接続している。線路導体パターン９３５は、ビア導体パターン９５４によって線路導体パターン９３０に接続されている。
　線路導体パターン９３１は、ビア導体パターン９４７，９５３によって線路導体パターン９２６に接続されている。線路導体パターン９３２は、ビア導体パターン９５６，９５８によって線路導体パターン９２７に接続されている。線路導体パターン９３３は、ビア導体パターン９５７，９５９によって線路導体パターン９２８に接続されている。線路導体パターン９３４は、ビア導体パターン９５２，９５５によって線路導体パターン９２９に接続されている。
　誘電体層９０８には、線路導体パターン９３６～９４０が形成されている。線路導体パターン９３６～９３９は、Ｘ軸方向に延在している。線路導体パターン９４０は、線路導体パターン９３７と９３８とを接続している。線路導体パターン９４０は、ビア導体パターン９５４によって線路導体パターン９３５に接続されている。
　線路導体パターン９３６は、ビア導体パターン９４７，９５３によって線路導体パターン９３１に接続されている。線路導体パターン９３７は、ビア導体パターン９５６，９５８によって線路導体パターン９３２に接続されている。線路導体パターン９３８は、ビア導体パターン９５７，９５９によって線路導体パターン９３３に接続されている。線路導体パターン９３９は、ビア導体パターン９５２，９５５によって線路導体パターン９３４に接続されている。
　線路導体パターン９２６，９３１，９３６、およびビア導体パターン９４７，９５３は、インダクタ１０１を形成している。線路導体パターン９２７，９３２，９３７、およびビア導体パターン９５６，９５８は、インダクタ１０４を形成している。線路導体パターン９２８，９３３，９３８、およびビア導体パターン９５７，９５９は、インダクタ１０６を形成している。線路導体パターン９２９，９３４，９３９、およびビア導体パターン９５２，９５５は、インダクタ１０９を形成している。インダクタ１０１，１０４，１０６，１０９は、ループビアインダクタである。
　線路導体パターンおよび２つのビア導体パターンによって囲まれた空芯部の面積が大きいほど、ループビアインダクタのインダクタンスは大きくなる。限られた設計空間を効率的に活用するため、ループビアインダクタの線路導体パターンは上面ＵＦに寄せて配置されるとともに、ループビアインダクタのビア導体パターンは側面に寄せて配置されることが多い。
　積層帯域通過フィルタ９の上面または側面に導体（たとえばシールド電極）が配置されると、ループビアインダクタと当該導体との間に不要な電磁界結合が生じる。また、積層帯域通過フィルタ９の実装位置によっては、上面ＵＦまたは側面の近くに導体（たとえば筐体）が近接する場合が想定され、このような場合にもループビアインダクタと当該導体との間に不要な電磁界結合が生じる。設計上想定されていない不要な電磁界結合は、積層帯域通過フィルタ９の周波数特性を所望の周波数特性から乖離させ得る。
　そこで、実施の形態１においては、積層帯域通過フィルタに含まれるインダクタの一部をストレートインダクタとして、ループビアインダクタとストレートインダクタとを混在させる。限られた設計空間の中で、空芯部を形成可能なループビアインダクタによってインダクタンスを確保するとともに、積層体の外部から離間して配置することが可能なストレートインダクタによって不要な電磁界結合の発生を抑制する。実施の形態１に係る積層帯域通過フィルタによれば、通過帯域の形成に必要なインダクタンスの確保および不要な電磁界結合の抑制が両立することができ、積層帯域通過フィルタの周波数特性が所望の周波数特性から乖離することを抑制することができる。
　図５は、図２の積層帯域通過フィルタ１をＹ軸方向から平面視した図である。図５においては、積層体の内部に形成された導体パターンに関して、実施の形態１の特徴を強調するため、ループビアインダクタであるインダクタ１０１に含まれる導体パターン１６５，１７８，１８０、およびストレートインダクタであるインダクタ１０４を形成するビア導体パターン１８２を示し、これら以外の導体パターンを示していない。
　図５に示されるように、ビア導体パターン１８２は、ビア導体パターン１８０と１７８との間に配置されている。そのため、ビア導体パターン１８２とシールド電極ＳＨＢとの距離ＤｓｔＸは、ビア導体パターン１７８とシールド電極ＳＨＢとの距離ＤｓｔＺよりも大きい。また、ビア導体パターン１８２とシールド電極ＳＨＤとの距離ＤｓｔＹは、ビア導体パターン１８０とシールド電極ＳＨＤとの距離ＤｓｔＷより大きい。すなわち、インダクタ１０４は、インダクタ１０１よりもシールド電極ＳＨから離間して配置されることができる。したがって、インダクタ１０４とシールド電極ＳＨとの間に生じる電磁界結合を、インダクタ１０１とシールド電極ＳＨとの間に生じる電磁界結合よりも抑制することができる。
　図６は、実施の形態１に係る積層帯域通過フィルタ１の挿入損失ＩＬ５０と比較例に係る積層帯域通過フィルタ９の挿入損失ＩＬ９０とを併せて示す図である。挿入損失ＩＬ９０は、積層帯域通過フィルタ９を金属製の筐体で覆った場合の挿入損失を示している。積層帯域通過フィルタ１および９の通過帯域は、周波数帯ｆ５２～ｆ５３であるとする。
　図６において縦軸の減衰量（ｄＢ）はマイナスの値である。減衰量の絶対値が大きいほど挿入損失は大きい。挿入損失とは、電子部品の或る端子に入力された信号のうち、電子部品の他の端子に伝達された信号の割合を示す指標である。挿入損失が大きい程、電子部品に入力された信号のうち当該電子部品の内部で失われた信号の割合が大きいことを意味する。
　図６に示されるように、挿入損失ＩＬ９０においては周波数ｆ４１で生じていた減衰極が、挿入損失ＩＬ５０においては周波数ｆ４１よりも高い周波数ｆ５１（＜ｆ５２）で生じている。その結果、周波数帯ｆ５１～ｆ５２の減衰量の変化の態様に関して、挿入損失ＩＬ９０よりも挿入損失ＩＬ５０の方が急峻となっている。また、挿入損失ＩＬ９０においては周波数ｆ４４で生じていた減衰極が、挿入損失ＩＬ５０においては周波数ｆ４４よりも低い周波数ｆ５４（＞ｆ５３）で生じている。その結果、周波数帯ｆ５３～ｆ５４の減衰量の変化の態様に関して、挿入損失ＩＬ９０よりも挿入損失ＩＬ５０の方が急峻になっている。さらに、通過帯域ｆ５２～ｆ５３における挿入損失ＩＬ５０は、ほぼ一定であり、挿入損失ＩＬ９０よりも平坦化されている。
　積層帯域通過フィルタ１においては、通過帯域ｆ５２～ｆ５３の挿入損失と通過帯域以外の挿入損失とに大きな隔たりが形成されるため、通過可能な信号の周波数を或る周波数帯に限定するという積層帯域通過フィルタの機能が積層帯域通過フィルタ９よりも改善されている。
　再び図１を参照して、端子Ｐ１０から信号が入力された場合に、複数のＬＣ並列共振器１１～１４のうち、ＬＣ並列共振器１１に当該信号が最初に伝達される。また、端子Ｐ１００から信号が入力された場合に、複数のＬＣ並列共振器１１～１４のうち、ＬＣ並列共振器１４に当該信号が最初に伝達される。そのため、ＬＣ並列共振器１１および１４のインピーダンスは、積層帯域通過フィルタ１の通過帯域の形成に支配的な影響を与える。そこで積層帯域通過フィルタ１においては、ＬＣ並列共振器１１に含まれるインダクタ１０１、およびＬＣ並列共振器１４に含まれるインダクタ１０４をループビアインダクタとして通過帯域の形成に必要なインダクタンスを確保している。
　実施の形態１においては、側面にシールド電極が配置されている場合について説明した。シールド電極は、積層体の上面に形成されてもよい。図７は、実施の形態１の変形例１に係る積層帯域通過フィルタ１ＡをＹ軸方向から平面視した図である。実施の形態１と変形例１との違いは、変形例１においては側面ＳＡ～ＳＤにシールド電極が形成されておらず、上面ＵＦにシールド電極ＳＨＵが形成されている点である。シールド電極ＳＨＵは、積層帯域通過フィルタ１Ａの側面ＳＡ～ＳＤに形成された導体パターンまたは積層体の内部に形成された導体パターンを介して、接地端子Ｇ１０１に電気的に接続される。それ以外の構成は同様であるため、説明を繰り返さない。
　図７に示されるように、ビア導体パターン１８２とシールド電極ＳＨＵとの距離および線路導体パターン１６５とシールド電極ＳＨＵとの距離は、いずれも距離ＤｓｔＵである。しかし、シールド電極ＳＨＵと対向するビア導体パターン１８２の部分の幅ＤｓｔＷは、シールド電極ＳＨＵと対向する線路導体パターン１６５の部分の幅ＤｓｔＶよりも小さい。そのため、インダクタ１０４とシールド電極ＳＨＵの間に生じる電磁界結合を、インダクタ１０１とシールド電極ＳＨＵの間に生じる電磁界結合よりも抑制することができる。
　シールド電極は、積層体の側面および上面のいずれにも形成されていなくてもよい。図８は、実施の形態１の変形例２に係る積層帯域通過フィルタ１ＢをＹ軸方向から平面視した図である。図８においては、積層帯域通過フィルタが筐体ＨＳに覆われている様子が示されている。実施の形態１と変形例２との違いは、変形例２においては側面ＳＡ～ＳＤにシールド電極が形成されていない点である。それ以外の構成は同様であるため、説明を繰り返さない。
　図８に示されるように、インダクタ１０４は、インダクタ１０１よりも筐体ＨＳから離間して配置されることができる。また、Ｚ軸方向から平面視したとき、筐体ＨＳと重なるインダクタ１０４の部分を、筐体ＨＳと重なるインダクタ１０１の部分よりも小さくすることができる。したがって、インダクタ１０４と筐体ＨＳとの間に生じる電磁界結合を、インダクタ１０１と筐体ＨＳとの間に生じる電磁界結合よりも抑制することができる。
　以上、実施の形態１および変形例１，２に係る積層帯域通過フィルタによれば、周波数特性が所望の周波数特性から乖離することを抑制することができる。
　実施の形態１においては、ＬＣ並列共振器を４つ備える積層帯域通過フィルタについて説明した。実施の形態に係る積層帯域通過フィルタが含むＬＣ並列共振器の数は、３以下であってもよいし、５以上であってもよい。以下では、実施の形態２において５つのＬＣ並列共振器を備える積層帯域通過フィルタについて説明し、実施の形態３において３つのＬＣ並列共振器を備える積層帯域通過フィルタについて説明する。
　［実施の形態２］
　図９は、実施の形態２に係る積層帯域通過フィルタ２の等価回路図である。図９に示されるように、積層帯域通過フィルタ２は、端子Ｐ２０，Ｐ２００と、ＬＣ並列共振器２１～２５と、キャパシタ２０３，２１０，２１３～２１５とを備える。
　ＬＣ並列共振器２１～２５は、端子Ｐ２０とＰ２００との間に、この順に配置されている。ＬＣ並列共振器２１および２２が隣接し、ＬＣ並列共振器２２および２３が隣接し、ＬＣ並列共振器２３および２４が隣接し、ＬＣ並列共振器２４および２５が隣接している。
　端子Ｐ２０に入力された信号は、ＬＣ並列共振器２１，２２，２３，２４，２５の順に伝達されて、端子Ｐ２００から出力される。端子Ｐ２００に入力された信号は、ＬＣ並列共振器２５，２４，２３，２２，２１の順に伝達されて、端子Ｐ２０から出力される。
　ＬＣ並列共振器２１は、インダクタ２０１とキャパシタ２０２とを含む。ＬＣ並列共振器２２は、インダクタ２０４とキャパシタ２０５とを含む。ＬＣ並列共振器２３は、インダクタ２０６とキャパシタ２０７とを含む。ＬＣ並列共振器２４は、インダクタ２０８とキャパシタ２０９とを含む。ＬＣ並列共振器２５は、インダクタ２１１とキャパシタ２１２とを含む。
　インダクタ２０１の一方端は端子Ｐ２０に接続されている。インダクタ２０１の他方端は、接地点ＧＮＤに接続されている。キャパシタ２０３は、インダクタ２０１の一方端とインダクタ２０４の一方端との間に接続されている。インダクタ２０４の他方端は、接地点ＧＮＤに接続されている。インダクタ２０１と２０４との間には、磁気結合Ｍ２６が生じる。
　キャパシタ２１４は、インダクタ２０１の一方端とインダクタ２０６の一方端との間に接続されている。インダクタ２０６の他方端は、接地点ＧＮＤに接続されている。インダクタ２０４と２０６との間には、磁気結合Ｍ２７が生じる。
　キャパシタ２１５は、インダクタ２０６の一方端とインダクタ２１１の一方端との間に接続されている。インダクタ２１１の一方端は、端子Ｐ２００に接続されている。インダクタ２１１の他方端は、接地点ＧＮＤに接続されている。
　キャパシタ２１０は、インダクタ２０８の一方端とインダクタ２１１の一方端との間に接続されている。インダクタ２０８に他方端は、接地点ＧＮＤに接続されている。インダクタ２０６と２０８との間には、磁気結合Ｍ２８が生じる。インダクタ２０８と２１１との間には、磁気結合Ｍ２９が生じる。キャパシタ２１３は、インダクタ２０１の一方端とインダクタ２１１の一方端との間に接続されている。
　図１０は、図９の積層帯域通過フィルタ２の積層構造の一例を示す分解斜視図である。積層帯域通過フィルタ２の外観斜視図は、図２に示される積層帯域通過フィルタ１の外観斜視図と同様である。図９に示されるように、積層帯域通過フィルタ２は、複数の誘電体層２２１～２３１がＺ軸方向に積層された積層体である。
　底面ＢＦには、端子Ｐ２０，Ｐ２００、および接地端子Ｇ２０１が形成されている。接地端子Ｇ２０１は、接地点ＧＮＤを形成している。端子Ｐ２０，Ｐ２００、および接地端子Ｇ２０１は、たとえば底面ＢＦに平面電極が規則的に配置されたＬＧＡ（Land　Grid　Array）端子である。
　誘電体層２２１には、線路導体パターン２３２～２３５が形成されている。線路導体パターン２３２～２３５は、それぞれビア導体パターン２７０～２７３によって接地端子Ｇ２０１に接続されている。
　誘電体層２２２には、線路導体パターン２３６、キャパシタ導体パターン２３７、および線路導体パターン２３８が形成されている。線路導体パターン２３６は、ビア導体パターン２６９によって端子Ｐ２０に接続されている。線路導体パターン２３８は、ビア導体パターン２７４によって端子Ｐ２００に接続されている。
　誘電体層２２３には、キャパシタ導体パターン２３９，２４０が形成されている。キャパシタ導体パターン２３９は、ビア導体パターン２７９によって線路導体パターン２３６に接続されている。キャパシタ導体パターン２４０は、ビア導体パターン２８０によって線路導体パターン２３８に接続されている。キャパシタ導体パターン２３７，２３９，２４０は、キャパシタ２１３を形成している。
　誘電体層２２４には、接地導体パターン２５０が形成されている。接地導体パターン２５０は、シールド電極ＳＨＡ～ＳＨＤに接続している。接地導体パターン２５０は、ビア導体パターン２７５～２７８によって、線路導体パターン２３２～２３５にそれぞれ接続されている。キャパシタ導体パターン２３９および接地導体パターン２５０は、キャパシタ２０２を形成している。キャパシタ導体パターン２４０および接地導体パターン２５０は、キャパシタ２１２を形成している。
　誘電体層２２５には、キャパシタ導体パターン２５１～２５３が形成されている。接地導体パターン２５０およびキャパシタ導体パターン２５１は、キャパシタ２０５を形成している。接地導体パターン２５０およびキャパシタ導体パターン２５２は、キャパシタ２０７を形成している。接地導体パターン２５０およびキャパシタ導体パターン２５３は、キャパシタ２０９を形成している。
　誘電体層２２６には、キャパシタ導体パターン２５４，２５５が形成されている。キャパシタ導体パターン２５４は、ビア導体パターン２７９によってキャパシタ導体パターン２３９に接続されている。キャパシタ導体パターン２５５は、ビア導体パターン２８０によってキャパシタ導体パターン２４０に接続されている。キャパシタ導体パターン２５１，２５４は、キャパシタ２０３を形成している。キャパシタ導体パターン２５２，２５４は、キャパシタ２１４を形成している。キャパシタ導体パターン２５２，２５５は、キャパシタ２１５を形成している。キャパシタ導体パターン２５３，２５５は、キャパシタ２１０を形成している。
　誘電体層２２７には、線路導体パターン２５６～２５９が形成されている。線路導体パターン２５６，２５８は、シールド電極ＳＨＤに接続されている。線路導体パターン２５７，２５９は、シールド電極ＳＨＢに接続されている。
　誘電体層２２８には、線路導体パターン２６０、接地導体パターン２６１、および線路導体パターン２６２が形成されている。線路導体パターン２６０，２６２は、Ｘ軸方向に延在している。
　線路導体パターン２６０は、ビア導体パターン２８１によって接地導体パターン２５０に接続されている。線路導体パターン２６０は、ビア導体パターン２７９によってキャパシタ導体パターン２５４に接続されている。
　接地導体パターン２６１は、ビア導体パターン２８３によってキャパシタ導体パターン２５１に接続されている。接地導体パターン２６１は、ビア導体パターン２８４によってキャパシタ導体パターン２５２に接続されている。接地導体パターン２６１は、ビア導体パターン２８５によってキャパシタ導体パターン２５３に接続されている。接地導体パターン２６１は、ビア導体パターン２８６～２８９によって線路導体パターン２５６～２５９にそれぞれ接続されている。
　線路導体パターン２６２は、ビア導体パターン２８０によってキャパシタ導体パターン２５５に接続されている。線路導体パターン２６２は、ビア導体パターン２８２によって接地導体パターン２５０に接続されている。
　誘電体層２２９には、線路導体パターン２６３、接地導体パターン２６４、および線路導体パターン２６５が形成されている。線路導体パターン２６３は、ビア導体パターン２７９，２８１によって線路導体パターン２６０に接続されている。接地導体パターン２６４は、ビア導体パターン２８３～２８９によって接地導体パターン２６１に接続されている。線路導体パターン２６５は、ビア導体パターン２８０，２８２によって線路導体パターン２６２に接続されている。
　誘電体層２３０には、線路導体パターン２６６、接地導体パターン２６７、および線路導体パターン２６８が形成されている。線路導体パターン２６６は、ビア導体パターン２７９，２８１によって線路導体パターン２６３に接続されている。接地導体パターン２６７は、ビア導体パターン２８３～２８９によって接地導体パターン２６４に接続されている。線路導体パターン２６８は、ビア導体パターン２８０，２８２によって線路導体パターン２６５に接続されている。
　線路導体パターン２６０，２６３，２６６、およびビア導体パターン２７９，２８１は、インダクタ２０１を形成している。インダクタ２０１は、ループビアインダクタである。ビア導体パターン２８３～２８５は、それぞれインダクタ２０４，２０６，２０８を形成している。インダクタ２０４，２０６，２０８の各々は、ストレートインダクタである。線路導体パターン２６２，２６５，２６８、およびビア導体パターン２８０，２８２は、インダクタ２１１を形成している。インダクタ２１１は、ループビアインダクタである。
　以上、実施の形態２に係る積層帯域通過フィルタによれば、周波数特性が所望の周波数特性から乖離することを抑制することができる。
　［実施の形態３］
　図１１は、実施の形態３に係る積層帯域通過フィルタ３の等価回路図である。図１１に示されるように、積層帯域通過フィルタ３は、端子Ｐ３０，Ｐ３００と、ＬＣ並列共振器３１～３３と、キャパシタ３０３，３０６，３０９とを備える。
　ＬＣ並列共振器３１～３３は、端子Ｐ３０とＰ３００との間に、この順に配置されている。ＬＣ並列共振器３１および３２が隣接し、ＬＣ並列共振器３２および３３が隣接している。
　端子Ｐ３０に入力された信号は、ＬＣ並列共振器３１，３２，３３の順に伝達されて、端子Ｐ３００から出力される。端子Ｐ３００に入力された信号は、ＬＣ並列共振器３３，３２，３１の順に伝達されて、端子Ｐ３０から出力される。
　ＬＣ並列共振器３１は、インダクタ３０１とキャパシタ３０２とを含む。ＬＣ並列共振器３２は、インダクタ３０４とキャパシタ３０５とを含む。ＬＣ並列共振器３３は、インダクタ３０７とキャパシタ３０８とを含む。
　インダクタ３０１の一方端は、端子Ｐ３０に接続されている。インダクタ３０１の他方端は、接地点ＧＮＤに接続されている。キャパシタ３０３は、インダクタ３０１の一方端とインダクタ３０４の一方端との間に接続されている。インダクタ３０４の他方端は、接地点ＧＮＤに接続されている。インダクタ３０１と３０４との間には、磁気結合Ｍ３４が生じる。
　キャパシタ３０６は、インダクタ３０４の一方端とインダクタ３０７の一方端との間に接続されている。インダクタ３０７の一方端は、端子Ｐ３００に接続されている。インダクタ３０７の他方端は、接地点ＧＮＤに接続されている。インダクタ３０４と３０７との間には、磁気結合Ｍ３５が生じる。キャパシタ３０９の一方端は、インダクタ３０１の一方端とインダクタ３０７の一方端との間に接続されている。
　図１２は、図１１の積層帯域通過フィルタ３の積層構造の一例を示す分解斜視図である。積層帯域通過フィルタ３の外観斜視図は、図２に示される積層帯域通過フィルタ１の外観斜視図と同様である。図１２に示されるように、積層帯域通過フィルタ３は、複数の誘電体層３１１～３２１がＺ軸方向に積層された積層体である。
　底面ＢＦには、端子Ｐ３０，Ｐ３００、および接地端子Ｇ３０１が形成されている。接地端子Ｇ３０１は、接地点ＧＮＤを形成している。端子Ｐ３０，Ｐ３００、および接地端子Ｇ３０１は、たとえば底面ＢＦに平面電極が規則的に配置されたＬＧＡ（Land　Grid　Array）端子である。
　誘電体層３１１には、線路導体パターン３３２～３３５が形成されている。線路導体パターン３３２～３３５は、それぞれビア導体パターン３６７～３７０によって接地端子Ｇ３０１に接続されている。
　誘電体層３１２には、線路導体パターン３３６、キャパシタ導体パターン３３７、および線路導体パターン３３８が形成されている。線路導体パターン３３６は、ビア導体パターン３８５によって端子Ｐ３０に接続されている。線路導体パターン３３８は、ビア導体パターン３７１によって端子Ｐ３００に接続されている。
　誘電体層３１３には、キャパシタ導体パターン３３９，３４０が形成されている。キャパシタ導体パターン３３９は、ビア導体パターン３７８によって線路導体パターン３３６に接続されている。キャパシタ導体パターン３４０は、ビア導体パターン３７７によって線路導体パターン３３８に接続されている。キャパシタ導体パターン３３７，３３９，３４０は、キャパシタ３０９を形成している。
　誘電体層３１４には、接地導体パターン３５０が形成されている。接地導体パターン３５０は、シールド電極ＳＨＡ～ＳＨＤに接続している。接地導体パターン３５０は、ビア導体パターン３７２～３７５によって、線路導体パターン３３２～３３５にそれぞれ接続されている。
　接地導体パターン３５０およびキャパシタ導体パターン３３９は、キャパシタ３０２を形成している。接地導体パターン３５０およびキャパシタ導体パターン３４０は、キャパシタ３０８を形成している。
　誘電体層３１５には、キャパシタ導体パターン３５１が形成されている。キャパシタ導体パターン３５１および接地導体パターン３５０は、キャパシタ３０５を形成している。
　誘電体層３１６には、キャパシタ導体パターン３５２，３５３が形成されている。キャパシタ導体パターン３５１，３５２は、キャパシタ３０３を形成している。キャパシタ導体パターン３５１，３５３は、キャパシタ３０６を形成している。
　誘電体層３１７には、線路導体パターン３５４～３５７が形成されている。線路導体パターン３５４，３５６は、シールド電極ＳＨＤに接続している。線路導体パターン３５５，３５７の各々は、シールド電極ＳＨＢに接続している。
　誘電体層３１８には、線路導体パターン３５８、接地導体パターン３５９、および線路導体パターン３６０が形成されている。線路導体パターン３５８，３６０は、Ｘ軸方向に延在している。
　線路導体パターン３５８は、ビア導体パターン３７６によって接地導体パターン３５０に接続されている。線路導体パターン３５８は、ビア導体パターン３７８によってキャパシタ導体パターン３３９に接続されている。
　接地導体パターン３５９は、ビア導体パターン３８０によってキャパシタ導体パターン３５１に接続されている。接地導体パターン３５９は、ビア導体パターン３８１～３８４によって線路導体パターン３５４～３５７にそれぞれ接続されている。
　線路導体パターン３６０は、ビア導体パターン３７７によってキャパシタ導体パターン３４０に接続されている。線路導体パターン３６０は、ビア導体パターン３７９によって接地導体パターン３５０に接続されている。
　誘電体層３１９には、線路導体パターン３６１、接地導体パターン３６２、および線路導体パターン３６３が形成されている。線路導体パターン３６１，３６３は、Ｘ軸方向に延在している。
　線路導体パターン３６１は、ビア導体パターン３７６および３７８によって線路導体パターン３５８に接続されている。接地導体パターン３６２は、ビア導体パターン３８０～３８４によって接地導体パターン３５９に接続されている。線路導体パターン３６３は、ビア導体パターン３７７および３７９によって線路導体パターン３６０に接続されている。
　誘電体層３２０には、線路導体パターン３６４、接地導体パターン３６５、および線路導体パターン３６６が形成されている。線路導体パターン３６４，３６６は、Ｘ軸方向に延在している。
　線路導体パターン３６４は、ビア導体パターン３７６および３７８によって線路導体パターン３６１に接続されている。接地導体パターン３６５は、ビア導体パターン３８０～３８４によって接地導体パターン３６２に接続されている。線路導体パターン３６６は、ビア導体パターン３７７および３７９によって線路導体パターン３６３に接続されている。
　線路導体パターン３５８，３６１，３６４、およびビア導体パターン３７６，３７８は、インダクタ３０１を形成している。インダクタ３０１は、ループビアインダクタである。ビア導体パターン３８０は、インダクタ３０４を形成している。インダクタ３０４は、ストレートインダクタである。線路導体パターン３６０，３６３，３６６、およびビア導体パターン３７７，３７９は、インダクタ３０７を形成している。インダクタ３０７は、ループビアインダクタである。
　以上、実施の形態３に係る積層帯域通過フィルタによれば、周波数特性が所望の周波数特性から乖離することを抑制することができる。
　［実施の形態４］
　実施の形態１～３においては、積層帯域通過フィルタが、１つのストレートインダクタを含むＬＣ並列共振器を備える場合について説明した。実施の形態に係る積層帯域通過フィルタは、複数のストレートインダクタを含むＬＣ並列共振器を備えてもよい。実施の形態４においては、積層帯域通過フィルタが２つのストレートインダクタを含むＬＣ並列共振器を備える場合について説明する。
　図１３は、実施の形態４に係る積層帯域通過フィルタ４の等価回路図である。図４に示されるように、積層帯域通過フィルタ４は、端子Ｐ４０，Ｐ４００と、ＬＣ並列共振器４１～４４と、キャパシタ４０３，４０８，４１１とを備える。
　ＬＣ並列共振器４１～４４は、端子Ｐ４０とＰ４００との間に、この順に配置されている。ＬＣ並列共振器４１および４２が隣接し、ＬＣ並列共振器４２および４３が隣接し、ＬＣ並列共振器４３および４４が隣接している。
　端子Ｐ４０に入力された信号は、ＬＣ並列共振器４１，４２，４３，４４の順に伝達されて、端子Ｐ４００から出力される。端子Ｐ４００に入力された信号は、ＬＣ並列共振器４４，４３，４２，４１の順に伝達されて、端子Ｐ４０から出力される。
　ＬＣ並列共振器４１は、インダクタ４０１とキャパシタ４０２とを含む。ＬＣ並列共振器４２は、インダクタ４０４，４１４とキャパシタ４０５とを含む。インダクタ４０４および４１４は、キャパシタ４０５の一方電極と他方電極との間において並列に接続されている。インダクタ４０４，４１４は、同電位である。
　ＬＣ並列共振器４３は、インダクタ４０６，４１６とキャパシタ４０７とを含む。インダクタ４０６および４１６は、キャパシタ４０７の一方電極と他方電極との間において並列に接続されている。インダクタ４０６，４１６は、同電位である。ＬＣ並列共振器４４は、インダクタ４０９とキャパシタ４１０とを含む。
　インダクタ４０１の一方端は端子Ｐ４０に接続されている。インダクタ４０１の他方端は、接地点ＧＮＤに接続されている。キャパシタ４０３は、インダクタ４０１の一方端とインダクタ４０４の一方端との間に接続されている。インダクタ４０４の他方端は接地点ＧＮＤに接続されている。インダクタ４０１、４０４、および４１４の間には、磁気結合Ｍ４５が生じる。
　キャパシタ４０８は、インダクタ４０６の一方端とインダクタ４０９の一方端との間に接続されている。インダクタ４０９の一方端は、端子Ｐ４００に接続されている。インダクタ４０６の他方端およびインダクタ４０９の他方端の各々は、接地点ＧＮＤに接続されている。インダクタ４０４、４１４、４０６、および４１６の間には、磁気結合Ｍ４６が生じる。インダクタ４０６、４１６、および４０９の間には、磁気結合Ｍ４７が生じる。キャパシタ４１１は、インダクタ４０１の一方端とインダクタ４０９の一方端との間に接続されている。
　図１４は、図１３の積層帯域通過フィルタ４の積層構造の一例を示す分解斜視図である。積層帯域通過フィルタ４の外観斜視図は、図２に示される積層帯域通過フィルタ１の外観斜視図と同様である。図１４に示されるように、積層帯域通過フィルタ４は、複数の誘電体層４２１～４３１がＺ軸方向に積層された積層体である。
　底面ＢＦには、端子Ｐ４０，Ｐ４００、および接地端子Ｇ４０１が形成されている。接地端子Ｇ４０１は、接地点ＧＮＤを形成している。端子Ｐ４０，Ｐ４００、および接地端子Ｇ４０１は、たとえば底面ＢＦに平面電極が規則的に配置されたＬＧＡ（Land　Grid　Array）端子である。
　誘電体層４２１には、線路導体パターン４３２～４３５が形成されている。線路導体パターン４３２～４３５は、それぞれビア導体パターン４６９～４７２によって接地端子Ｇ４０１に接続されている。
　誘電体層４２２には、線路導体パターン４３６、キャパシタ導体パターン４３７、および線路導体パターン４３８が形成されている。線路導体パターン４３６は、ビア導体パターン４６８によって端子Ｐ４０に接続されている。線路導体パターン４３８は、ビア導体パターン４７３によって端子Ｐ４００に接続されている。
　誘電体層４２３には、キャパシタ導体パターン４３９，４４０が形成されている。キャパシタ導体パターン４３９は、ビア導体パターン４７８によって線路導体パターン４３６に接続されている。キャパシタ導体パターン４４０は、ビア導体パターン４７９によって線路導体パターン４３８に接続されている。キャパシタ導体パターン４３７，４３９，４４０は、キャパシタ４１１を形成している。
　誘電体層４２４には、接地導体パターン４５０が形成されている。接地導体パターン４５０は、シールド電極ＳＨＡ～ＳＨＤに接続されている。接地導体パターン４５０は、ビア導体パターン４７４～４７７によって、線路導体パターン４３２～４３５にそれぞれ接続されている。キャパシタ導体パターン４３９および接地導体パターン４５０は、キャパシタ４０２を形成している。キャパシタ導体パターン４４０および接地導体パターン４５０は、キャパシタ４１０を形成している。
　誘電体層４２５には、キャパシタ導体パターン４５１，４５２が形成されている。接地導体パターン４５０およびキャパシタ導体パターン４５１は、キャパシタ４０５を形成している。接地導体パターン４５０およびキャパシタ導体パターン４５２は、キャパシタ４０７を形成している。
　誘電体層４２６には、キャパシタ導体パターン４５３，４５４が形成されている。キャパシタ導体パターン４５３は、ビア導体パターン４７８によってキャパシタ導体パターン４３９に接続されている。キャパシタ導体パターン４５４は、ビア導体パターン４７９によってキャパシタ導体パターン４４０に接続されている。キャパシタ導体パターン４５１，４５３は、キャパシタ４０３を形成している。キャパシタ導体パターン４５２，４５４は、キャパシタ４０８を形成している。
　誘電体層４２７には、線路導体パターン４５５～４５８が形成されている。線路導体パターン４５５，４５７は、シールド電極ＳＨＤに接続している。線路導体パターン４５６，４５８は、シールド電極ＳＨＢに接続している。
　誘電体層４２８には、線路導体パターン４５９、接地導体パターン４６０、および線路導体パターン４６１が形成されている。線路導体パターン４５９，４６１は、Ｘ軸方向に延在している部分を有する。
　線路導体パターン４５９は、ビア導体パターン４８０によって接地導体パターン４５０に接続されている。線路導体パターン４５９は、ビア導体パターン４７８によってキャパシタ導体パターン４５３に接続されている。
　接地導体パターン４６０は、ビア導体パターン４８２，４８８によってキャパシタ導体パターン４５１に接続されている。接地導体パターン４６０は、ビア導体パターン４８３，４８９によってキャパシタ導体パターン４５２に接続されている。接地導体パターン４６０は、ビア導体パターン４８４～４８７によって線路導体パターン４５５～４５８にそれぞれ接続されている。
　線路導体パターン４６１は、ビア導体パターン４７９によってキャパシタ導体パターン４５４に接続されている。線路導体パターン４６１は、ビア導体パターン４８１によって接地導体パターン４５０に接続されている。
　誘電体層４２９には、線路導体パターン４６２、接地導体パターン４６３、および線路導体パターン４６４が形成されている。線路導体パターン４６２は、ビア導体パターン４７８，４８０によって線路導体パターン４５９に接続されている。接地導体パターン４６３は、ビア導体パターン４８２～４８９によって接地導体パターン４６０に接続されている。線路導体パターン４６４は、ビア導体パターン４７９，４８１によって線路導体パターン４６１に接続されている。
　誘電体層４３０には、線路導体パターン４６５、接地導体パターン４６６、および線路導体パターン４６７が形成されている。線路導体パターン４６５は、ビア導体パターン４７８，４８０によって線路導体パターン４６２に接続されている。接地導体パターン４６６は、ビア導体パターン４８２～４８９によって接地導体パターン４６３に接続されている。線路導体パターン４６７は、ビア導体パターン４７９，４８１によって線路導体パターン４６４に接続されている。
　線路導体パターン４５９，４６２，４６５、およびビア導体パターン４７８，４８０は、インダクタ４０１を形成している。インダクタ４０１は、ループビアインダクタである。ビア導体パターン４８２，４８８，４８３，４８９は、それぞれインダクタ４０４，４１４，４０６，４１６を形成している。インダクタ４０４，４１４，４０６，４１６の各々は、Ｚ軸方向に延在する１つのビア導体パターンから形成されたストレートインダクタである。線路導体パターン４６１，４６４，４６７、およびビア導体パターン４７９，４８１は、インダクタ４０９を形成している。インダクタ４０９は、ループビアインダクタである。
　ストレートインダクタの数を増やすことにより、複数のストレートインダクタの各々に電流が分散されるため、積層帯域通過フィルタの挿入損失が改善される。積層帯域通過フィルタのサイズおよび所望の特性に応じて、ストレートインダクタの数を適宜選択することができる。
　以上、実施の形態４に係る積層帯域通過フィルタによれば、周波数特性が所望の周波数特性から乖離することを抑制することができる。
　今回開示された各実施の形態は、矛盾しない範囲で適宜組み合わされて実施されることも予定されている。今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて請求の範囲によって示され、請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
　１～３，１Ａ，１Ｂ，９　積層帯域通過フィルタ、１０，２０，３０，Ｐ１０，Ｐ２０，Ｐ３０，Ｐ４０，Ｐ９０，Ｐ１００，Ｐ２００，Ｐ３００，Ｐ４００，Ｐ９００　端子、１１～１４，２１～２５，３１～３３，４１～４４　ＬＣ並列共振器、１０１，１０４，１０６，１０９，２０１，２０４，２０６，２０８，２１１，３０１，３０４，３０７，４０１，４０４，４０６，４０９，４１４，４１６　インダクタ、１０２，１０３，１０５，１０７，１０８，１１０，１１１，２０２，２０３，２０５，２０７，２０９，２１０，２１２～２１４，２１５，３０２，３０３，３０５，３０６，３０８，３０９，４０２，４０３，４０５，４０７，４０８　キャパシタ、１２１～１３１，２２１～２３１，３１１～３２１，４２１～４３１，９０１～９０９　誘電体層、１３２，１３５，１３６，１３８，１５５～１５９，１６１，１６２，１６４，１６５，１６７，２３２，２３５，２３６，２３８，２５６～２５９，２６０～２６３，２６５，２６６，２６８，３３２，３３５，３３６，３３８，３５４～３５８，３６０，３６１，３６３，３６４，３６６，４３２，４３５，４３６，４３８，４５５～４５９，４６１，４６２，４６４，４６５，４６７，９１１，９１２，９１５，９１６，９２６～９４０　線路導体パターン、１３７，１３９，１４０，１５１～１５４，２３７，２３９，２４０，２５１～２５５，３３７，３３９，３４０，３５１～３５３，４３７，４３９，４４０，４５１～４５４，９１７～９１９，９２１～９２４　キャパシタ導体パターン、１５０，１６０，１６３，１６６，２５０，２６１，２６４，２６７，３５０，３５９，３６２，３６５，４５０，４６０，４６３，４６６，９２０　接地導体パターン、１６８～１８７，２６９～２８９，３６７～３８５，４６８～４８９，９４１～９５９　ビア導体パターン、ＤＭ　方向識別パターン、Ｇ１０１，Ｇ２０１，Ｇ３０１，Ｇ４０１，Ｇ９１０　接地端子、ＨＳ　筐体、ＳＨ，ＳＨＡ，ＳＨＢ，ＳＨＤ，ＳＨＵ　シールド電極。

Claims (6)

  1. 　第１および第２誘電体層を含む複数の誘電体層が積層方向に積層された積層体として形成された積層帯域通過フィルタであって、
    　第１インダクタを含む第１ＬＣ並列共振器と、
    　第２インダクタを含む第２ＬＣ並列共振器とを備え、
    　前記第１インダクタは、前記第１誘電体層において第１方向に延在する第１線路導体パターンと、前記第１線路導体パターンから前記第２誘電体層に向かって伸びる第１および第２ビア導体パターンとを含み、
    　前記第２インダクタは、前記積層方向に延在する第３ビア導体パターンから形成されている、積層帯域通過フィルタ。
  2. 　前記第１誘電体層において前記第１方向に直交する第２方向から平面視したとき、前記第３ビア導体パターンは、前記第１および第２ビア導体パターンの間に配置されている、請求項１に記載の積層帯域通過フィルタ。
  3. 　第１および第２端子と、
    　第３インダクタを含む第３ＬＣ並列共振器とをさらに備え、
    　前記第１端子に入力された信号は、前記第１ＬＣ並列共振器、前記第２ＬＣ並列共振器、および前記第３ＬＣ並列共振器の順に伝達された後、前記第２端子から出力され、
    　前記第３インダクタは、前記第１誘電体層において前記第１方向に延在する第２線路導体パターンと、前記第２線路導体パターンから前記第２誘電体層に向かって伸びる第４および第５ビア導体パターンとから形成されている、請求項１または２に記載の積層帯域通過フィルタ。
  4. 　前記積層帯域通過フィルタは、前記積層体の外部に配置されたシールド電極をさらに備える、請求項１～３のいずれか１項に記載の積層帯域通過フィルタ。
  5. 　前記シールド電極は、前記積層体の前記積層方向に沿う側面の少なくとも一部を覆っている、請求項４に記載の積層帯域通過フィルタ。
  6. 　前記第２ＬＣ並列共振器は、前記第２インダクタと並列に接続された第４インダクタをさらに含み、
    　前記第４インダクタは、前記積層方向に延在する第６ビア導体パターンから形成されている、請求項１～５のいずれか１項に記載の積層帯域通過フィルタ。
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