JP6750681B2 - 電子部品 - Google Patents

Description

本発明は、シールド電極を備える電子部品に関する。

集積回路を構成する電子部品は、基板上に近接して配置されることが多い。そのため、電子部品の内部で発生したノイズが外部に漏れると、当該電子部品に近接する他の電子部品に影響を与えることがある。

このような事態を防止するために、特開平９−１２１０９３号公報（特許文献１）に開示されているシールド型積層電子部品のように、シールド電極が電子部品の表面に形成されることがある。

特開平９−１２１０９３号公報

電子部品の内部あるいは外部からのノイズは、シールド電極を介して接地電極に導かれる。シールド電極を備える電子部品においては、外部からのノイズの侵入を抑制することができるとともに、外部への磁束の漏洩を抑制することができる。シールド電極によるこのような効果を、以下ではシールド効果ともいう。

たとえば積層型ローパスフィルタのように、電子部品の内部にインダクタ（コイル）が形成されている場合、インダクタに電流が流れると、インダクタから磁束が生じる。この磁束が、特許文献１のように部品表面の各面においてほぼ全域を覆うような１つのシールド電極によって遮られると、シールド電極に渦電流が発生して電子部品の挿入損失が増加するため、電子部品のＱ値を悪化させることになり得る。このように、シールド効果とＱ値とはトレードオフの関係にあるので、両者を適切にバランスさせることが必要となる。

本発明は上記のような課題を解決するためになされたものであり、その目的は、シールド効果を確保しつつ、Ｑ値の低下を抑制することである。

本発明の第１の局面に係る電子部品は、複数の誘電体層からなる積層体を有する。電子部品は、回路パターンと、複数の帯状導体パターンとを備える。回路パターンは、積層体の内部に配置され、インダクタを形成する導体パターンを含む。複数の帯状導体パターンは、接地されている。電子部品は、上面と、下面と、側面と、内部面とを含む。下面は、上面と対向する。側面は、上面と下面とを連結する。内部面は、回路パターンと上面との間に位置し、かつ上面と平行である。複数の帯状導体パターンは、シールド面の一部を覆っている。シールド面は、上面、側面、および内部面の少なくとも１つを含む。シールド面には、複数の帯状導体パターンのいずれによっても覆われておらず、インダクタから生じる磁束が通過可能な非シールド領域が形成されている。

本発明の第２の局面に係る電子部品は、複数の誘電体層からなる積層体を有する。電子部品は、回路パターンと、部分シールド部とを備える。回路パターンは、積層体の内部に配置され、インダクタを形成する導体パターンを含む。インダクタは、巻回軸のまわりに巻回されるように形成されている。部分シールド部は、接地されている。電子部品は、上面と、下面と、側面と、内部面とを含む。下面は、上面と対向する。側面は、上面と下面とを連結する。内部面は、回路パターンと上面との間に位置し、かつ上面と平行である。部分シールド部は、シールド面の一部を覆っている。シールド面は、上面、側面、および内部面の少なくとも１つを含む。シールド面には、部分シールド部によって覆われていない非シールド領域が形成されている。非シールド領域は、インダクタの巻回軸の方向から平面視したときに、インダクタの空芯部の一部と重なっている。

本発明の第１の局面に係る電子部品においては、シールド電極として複数の帯状導体パターンをシールド面に配置することにより、シールド面に複数の帯状導体パターンによって覆われていない非シールド領域が形成されることになる。このため、電子部品内部のインダクタから発生する磁束を遮る領域と遮らない領域をシールド面にそれぞれ様々な形状で形成することが可能となる。本発明の第１の局面に係る電子部品によれば、シールド効果を確保しつつ、Ｑ値の低下を抑制するバランス調整を、容易に行うことができる。

本発明の第２の局面に係る電子部品においては、インダクタの巻回軸の方向から平面視したときに、非シールド領域がインダクタの空芯部の一部と重なっている。そのため、インダクタ空芯部の全域がシールド電極と重なることによる電子部品のＱ値の大幅な悪化が防止される。そのため、インダクタの巻回軸と直交する方向におけるシールド効果を高めながら、Ｑ値の低下を抑制することができる。本発明の第２の局面に係る電子部品によれば、電子部品のシールド効果を確保しつつ、Ｑ値の低下を抑制することができる。

実施の形態１に係る電子部品の一例であるローパスフィルタ１の回路図である。 図１のローパスフィルタの外観斜視図である。 図１のローパスフィルタの外観透視図である。 図１のローパスフィルタの積層構造を示す分解斜視図である。 インダクタから発生する磁束を模式的に示した図である。 ローパスフィルタの内部からの磁束が外部に漏洩する様子をシミュレーションした結果である。 図２に示されるローパスフィルタをインダクタの巻回軸方向（積層方向）から平面視したときの透視図を示す図である。 ローパスフィルタにおいて、接地電極から他の接地電極までの経路の一例を説明するための図である。 実施の形態１の変形例１に係る電子部品の一例であるローパスフィルタを、インダクタの巻回軸方向（積層方向）から平面視したときの透視図を示す図である。 実施の形態１の変形例２に係る電子部品の一例であるローパスフィルタにおいて、接地電極から帯状導体パターンの開放端までの経路の一例を説明するための図である。 実施の形態１の変形例３に係る電子部品の一例であるローパスフィルタの外観斜視図である。 実施の形態１の変形例４に係る電子部品の一例であるローパスフィルタの外観斜視図である。 実施の形態１の変形例５に係る電子部品の一例であるローパスフィルタの外観斜視図である。 実施の形態１の変形例６に係る電子部品の一例であるローパスフィルタの外観斜視図である。 実施の形態１の変形例７に係る電子部品の一例であるローパスフィルタの外観斜視図である。 実施の形態１の変形例８に係る電子部品の一例であるローパスフィルタの外観斜視図である。 実施の形態１の変形例９に係る電子部品の一例であるローパスフィルタの外観斜視図である。 実施の形態２に係る電子部品の一例であるバンドパスフィルタの回路図である。 実施の形態２に係る電子部品の一例であるバンドパスフィルタの外観斜視図である。 図１９のバンドパスフィルタの外観透視図である。 図１９のバンドパスフィルタの積層構造を示す分解斜視図である。 実施の形態３に係る電子部品の一例であるローパスフィルタの外観斜視図である。 図２２に示されるローパスフィルタをインダクタの巻回軸方向（積層方向）から平面視したときの透視図を示す図である。

以下、本発明の実施の形態について、図面を参照しながら詳細に説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰り返さない。

［実施の形態１］
図１は、実施の形態１に係る電子部品の一例であるローパスフィルタ１の回路図である。ローパスフィルタ１は、回路基板上に実装される電子部品であり、内部に図１に示される回路に対応する回路パターンが形成されている。図１に示されるように、ローパスフィルタ１は、入出力端子Ｐ１と、入出力端子Ｐ２と、ＬＣ並列共振器ＬＣ１と、ＬＣ直列共振器ＬＣ２とを備える。

ＬＣ並列共振器ＬＣ１は、インダクタＬ１およびコンデンサＣ１を含む。インダクタＬ１は、入出力端子Ｐ１および入出力端子Ｐ２の間に接続されている。コンデンサＣ１は、入出力端子Ｐ１および入出力端子Ｐ２の間でインダクタＬ１に対して並列に接続されている。

ＬＣ直列共振器ＬＣ２は、インダクタＬ２、コンデンサＣ２、およびコンデンサＣ３を含む。インダクタＬ２は、一方端が接地点ＧＮＤに接続されている。コンデンサＣ２は、入出力端子Ｐ１とインダクタＬ２の他方端との間に接続されている。コンデンサＣ３は、入出力端子Ｐ２とインダクタＬ２の他方端との間に接続されている。

図２は、図１のローパスフィルタ１の外観斜視図である。図３は、図１のローパスフィルタ１の外観透視図である。図３においては、図面の複雑化を避けるために、ローパスフィルタ１の内部に形成されている回路パターンを示していない。ローパスフィルタ１は、後に図４を用いて説明するように、複数の誘電体層Ｌｙｒ１〜Ｌｙｒ１４をＺ軸方向（積層方向）に積層した積層体である。

図２および図３に示されるように、ローパスフィルタ１は、たとえば直方体状である。積層方向に垂直なローパスフィルタ１の最外層の面を下面ＢＦおよび上面ＵＦとする。下面ＢＦは、上面ＵＦに対向している。積層方向に平行な面のうちＺＸ平面と平行な面を側面ＳＦ１およびＳＦ３とする。積層方向に平行な面のうちＹＺ平面と平行な面を側面ＳＦ２およびＳＦ４とする。側面ＳＦ１〜ＳＦ４は、上面ＵＦと下面ＢＦとを連結している。

下面ＢＦには、入出力端子Ｐ１、Ｐ２、および接地電極ＧＮＤ１〜ＧＮＤ４が形成されている。入出力端子Ｐ１、Ｐ２、および接地電極ＧＮＤ１〜ＧＮＤ４は、たとえば下面ＢＦに平面電極が規則的に配置されたＬＧＡ（Land Grid Array）端子である。ローパスフィルタ１は、下面ＢＦが不図示の回路基板に対向する状態で回路基板上に実装される。

上面ＵＦには、方向識別マークＤＭが形成されている。方向識別マークＤＭは、ローパスフィルタ１の実装時の向きを識別するために配置されている。

内部面ＤＦは、最上位層の誘電体層Ｌｙｒ１４と上から２番目の誘電体層Ｌｙｒ１３とが接している面である。側面ＳＦ１〜ＳＦ４および内部面ＤＦには、シールド電極として複数の帯状導体パターンＢＰ１１〜ＢＰ１４，ＢＰ２１，ＢＰ２２，ＢＰ３１〜ＢＰ３４，ＢＰ４１，ＢＰ４２，ＢＰ１３１〜ＢＰ１３４が格子状に配置されている。側面ＳＦ１〜ＳＦ４および内部面ＤＦは、本発明のシールド面に対応する。シールド電極は、下面ＢＦを含む誘電体層Ｌｙｒ１および上面ＵＦを含む誘電体層Ｌｙｒ１４の側面には形成されていない。

シールド電極によって、外部からのノイズがローパスフィルタ内に侵入することを抑制するとともに、回路パターンから放射される磁束が外部に漏洩することを抑制することができる。ローパスフィルタ１の内部に形成されているインダクタＬ１，Ｌ２から生じる磁束は、帯状導体パターンのいずれによっても覆われていない領域（非シールド領域）を通過することができる。

実施の形態１において非シールド領域は、インダクタＬ１の巻回軸の方向（Ｚ軸方向）から平面視したときに見えるシールド面である内部面ＤＦ、およびインダクタＬ１の巻回軸と直交する方向（Ｘ軸方向およびＹ軸方向）から平面視したときに見えるシールド面である側面ＳＦ１〜ＳＦ４のいずれにも形成されている。

側面ＳＦ１には、帯状導体パターンＢＰ１１〜ＢＰ１４が配置されている。帯状導体パターンＢＰ１１は、Ｘ軸方向に延びている。帯状導体パターンＢＰ１２〜ＢＰ１４は、Ｘ軸方向に間隔をあけて配置されている。帯状導体パターンＢＰ１２〜ＢＰ１４の各々は、Ｚ軸方向に延びている。帯状導体パターンＢＰ１２〜ＢＰ１４の各々は、Ｙ軸方向から平面視したとき、帯状導体パターンＢＰ１１と十字形を形成している。帯状導体パターンＢＰ１２は、線路導体パターン２１およびビア導体パターンＶ２１を介して接地電極ＧＮＤ１に接続されている。

側面ＳＦ２には、帯状導体パターンＢＰ２１，ＢＰ２２が配置されている。帯状導体パターンＢＰ２１は、Ｙ軸方向に延びており、帯状導体パターンＢＰ１１に接続されている。帯状導体パターンＢＰ２２は、Ｚ軸方向に延びている。帯状導体パターンＢＰ２２は、Ｘ軸方向から平面視したとき、帯状導体パターンＢＰ２１と十字形を形成している。

側面ＳＦ３には、帯状導体パターンＢＰ３１〜ＢＰ３４が配置されている。帯状導体パターンＢＰ３１は、Ｘ軸方向に延びており、帯状導体パターンＢＰ２１に接続されている。帯状導体パターンＢＰ３２〜ＢＰ３４は、Ｘ軸方向に間隔をあけて配置されている。帯状導体パターンＢＰ３２〜ＢＰ３４の各々は、Ｚ軸方向に延びておいる。帯状導体パターンＢＰ３２〜ＢＰ３４の各々は、Ｙ軸方向から平面視したとき、帯状導体パターンＢＰ３１と十字形を形成している。帯状導体パターンＢＰ３４は、線路導体パターン２２およびビア導体パターンＶ２２を介して接地電極ＧＮＤ４に接続されている。

側面ＳＦ４には、帯状導体パターンＢＰ４１，ＢＰ４２が配置されている。帯状導体パターンＢＰ４１は、Ｙ軸方向に延びており、帯状導体パターンＢＰ１１およびＢＰ３１に接続されている。帯状導体パターンＢＰ４２は、Ｚ軸方向に延びている。帯状導体パターンＢＰ４２は、帯状導体パターンＢＰ４１と十字形を形成している。

内部面ＤＦには、帯状導体パターンＢＰ１３１〜ＢＰ１３４が配置されている。帯状導体パターンＢＰ１３１は、Ｘ軸方向に延びており、帯状導体パターンＢＰ２２およびＢＰ４２に接続されている。帯状導体パターンＢＰ１３２〜ＢＰ１３４の各々は、Ｙ軸方向に延びている。帯状導体パターンＢＰ１３２〜ＢＰ１３４の各々は、帯状導体パターンＢＰ１３１と十字形を形成している。帯状導体パターンＢＰ１３２は、帯状導体パターンＢＰ１２およびＢＰ３２に接続されている。帯状導体パターンＢＰ１３３は、帯状導体パターンＢＰ１３およびＢＰ３３に接続されている。帯状導体パターンＢＰ１３４は、帯状導体パターンＢＰ１４およびＢＰ３４に接続されている。

図４は、図１のローパスフィルタ１の積層構造を示す分解斜視図である。ローパスフィルタ１は、複数の誘電体層の積層体である。ローパスフィルタ１は、複数の誘電体層として誘電体層Ｌｙｒ１〜Ｌｙｒ１４を備える。誘電体層Ｌｙｒ１を下面ＢＦ側、Ｌｙｒ１４を上面ＵＦ側として、この順にＺ軸方向に積層されている。誘電体層Ｌｙｒ１〜Ｌｙｒ１４の各々の誘電率は、ローパスフィルタ１の設計および製造を容易とするために同一としている。

誘電体層Ｌｙｒ１の下面ＢＦには、既に説明したように、入出力端子Ｐ１、Ｐ２、および接地電極ＧＮＤ１〜ＧＮＤ４が形成されている。

誘電体層Ｌｙｒ２には、線路導体パターン２１および線路導体パターン２２が形成されている。線路導体パターン２１は、ビア導体パターンＶ２１によって接地電極ＧＮＤ１に接続されている。線路導体パターン２２は、ビア導体パターンＶ２２によって接地電極ＧＮＤ４に接続されている。

誘電体層Ｌｙｒ３には、線路導体パターン３１〜３３が形成されている。線路導体パターン３１はビア導体パターンＶ３１によって入出力端子Ｐ１に接続されている。線路導体パターン３２は、ビア導体パターンＶ３２によって接地電極ＧＮＤ２に接続されている。線路導体パターン３３は、ビア導体パターンＶ３３によって入出力端子Ｐ２に接続されている。線路導体パターン３２は、インダクタＬ２を形成している。インダクタＬ２は、積層方向に平行な巻回軸のまわりに巻回されている。

誘電体層Ｌｙｒ４には、キャパシタ導体パターン４１が形成されている。キャパシタ導体パターン４１は、ビア導体パターンＶ４１によって線路導体パターン３２に接続されている。

誘電体層Ｌｙｒ５には、キャパシタ導体パターン５１および５２が形成されている。キャパシタ導体パターン５１は、ビア導体パターンＶ５１によって線路導体パターン３１に接続されている。キャパシタ導体パターン５２は、ビア導体パターンＶ５２によって線路導体パターン３３に接続されている。

積層方向から平面視したとき、キャパシタ導体パターン５１，５２の各々は、キャパシタ導体パターン４１と重なっている。キャパシタ導体パターン４１，５１は、コンデンサＣ２を形成している。キャパシタ導体パターン４１，５２は、コンデンサＣ３を形成している。

誘電体層Ｌｙｒ６には、キャパシタ導体パターン６１が形成されている。誘電体層Ｌｙｒ７には、キャパシタ導体パターン７１，７２が形成されている。キャパシタ導体パターン７１は、ビア導体パターンＶ５１によってキャパシタ導体パターン５１に接続されている。キャパシタ導体パターン７２はビア導体パターンＶ５２によってキャパシタ導体パターン５２に接続されている。誘電体層Ｌｙｒ８にはキャパシタ導体パターン８１が形成されている。

積層方向から平面視したとき、キャパシタ導体パターン７１，７２は、キャパシタ導体パターン６１と重なっている。積層方向から平面視したとき、キャパシタ導体パターン８１は、キャパシタ導体パターン７１，７２に重なっている。キャパシタ導体パターン６１，７１，７２，８１はコンデンサＣ１を形成している。

誘電体層Ｌｙｒ９には、線路導体パターン９１が形成されている。線路導体パターン９１は、ビア導体パターンＶ５１によってキャパシタ導体パターン７１に接続されている。誘電体層Ｌｙｒ１０には、線路導体パターン１０１が形成されている。線路導体パターン１０１は、ビア導体パターンＶ５１，Ｖ６１によって線路導体パターン９１に接続されている。

誘電体層Ｌｙｒ１１には、線路導体パターン１１１が形成されている。線路導体パターン１１１は、ビア導体パターンＶ６１によって線路導体パターン１０１に接続されている。線路導体パターン１１１は、ビア導体パターンＶ５２によってキャパシタ導体パターン７２に接続されている。

誘電体層Ｌｙｒ１２には、線路導体パターン１２１が形成されている。線路導体パターン１２１は、ビア導体パターンＶ５２，Ｖ６１によって線路導体パターン１１１に接続されている。線路導体パターン９１，１０１，１１１，１２１はインダクタＬ１を形成している。インダクタＬ１は、積層方向に平行な巻回軸のまわりに巻回されている。

誘電体層Ｌｙｒ１〜Ｌｙｒ１２には、図１に示される回路に対応する回路パターンが形成されている。

誘電体層Ｌｙｒ１３の内部面ＤＦには、既に説明したように帯状導体パターンＢＰ１３１〜ＢＰ１３４が形成されている。内部面ＤＦは、上面ＵＦと回路パターンとの間に位置し、上面ＵＦに平行である。

誘電体層Ｌｙｒ１４の上面ＵＦには、既に説明したように方向識別マークＤＭが形成されている。

図５は、インダクタＬ１から発生する磁束を模式的に示した図である。図５においては、インダクタＬ１から磁束が発生する様子をわかり易く示すために、シールド電極が示されておらず、回路パターンのうちインダクタＬ１を構成する線路導体パターン１２１のみが示されている。図５（ａ）は、ローパスフィルタ１の外観斜視図である。図５（ｂ）は、ローパスフィルタ１をＹ軸方向から平面視した図である。

電子部品の下面は、密着するように回路基板に接続される。そのため、電子部品内部からの磁束は、下面以外の面から外部に漏洩し易い。また、電子部品外部からのノイズについても、下面以外の面から内部に侵入し易い。図５（ａ）および図５（ｂ）に示されるように、ローパスフィルタ１においては、インダクタＬ１の巻回軸に垂直な上面ＵＦ、および当該巻回軸に平行な側面ＳＦ１〜ＳＦ４から磁束が外部に漏洩し易い。そのため、上面ＵＦまたは上面ＵＦと回路パターンとの間の内部面、および側面ＳＦ１〜ＳＦ４にシールド電極を配置することにより、ローパスフィルタ１から外部への磁束の漏洩を抑制することができる。また、シールド電極により外部からローパスフィルタ１内部へのノイズの侵入を抑制することができる。

外部からのノイズの電子部品への影響、および他の機器の電子部品への影響を低減するには、シールド電極によってできるだけ多くの面積を覆うことが望ましい。しかし、インダクタＬ１からの磁束がシールド電極によって遮られると、シールド電極に渦電流が発生してローパスフィルタ１の挿入損失が増加するため、かえってローパスフィルタ１のＱ値を悪化させることになり、ローパスフィルタ１の特性を損なうことになり得る。このように、シールド効果とＱ値とはトレードオフの関係にあるので、両者を適切にバランスさせることが必要となる。

そこで実施の形態１では、内部面ＤＦおよび側面ＳＦ１〜ＳＦ４の各々にシールド電極として複数の帯状導体パターンを格子状に配置する。内部面ＤＦおよび側面ＳＦ１〜ＳＦ４の各々には、シールド電極で覆われておらず、ローパスフィルタ１内部のインダクタからの磁束が通過可能な非シールド領域が形成されている。非シールド領域が形成されていることにより、シールド面全域がシールド電極で覆われている場合よりもシールド電極による磁束の遮りが抑制される。その結果、シールド効果とＱ値とのバランスをとることができ、シールド効果を確保しつつ、Ｑ値の低下を抑制することができる。

図６は、ローパスフィルタの内部からの磁束が外部に漏洩する様子をシミュレーションした結果である。図６においては、ＹＺ平面に平行な１つの側面について磁束が外部に漏洩する様子を示している。図６（ａ）は、比較例１に係る電子部品の一例であるローパスフィルタ１０のシミュレーション結果である。ローパスフィルタ１０においては、下面以外の面の全域がシールド電極によって覆われている。図６（ｂ）は、図２のローパスフィルタ１のシミュレーション結果である。図６（ｃ）は、比較例２に係る電子部品の一例であるローパスフィルタ１００のシミュレーション結果である。ローパスフィルタ１００においては、各面にシールド電極が配置されていない。ローパスフィルタ１０，１００の内部には、ローパスフィルタ１と同様の図４に示される回路パターンが配置されている。

ローパスフィルタ１，ローパスフィルタ１０，ローパスフィルタ１００について、シールド電極で覆っている領域の大きさを比較すると、ローパスフィルタ１０，ローパスフィルタ１，ローパスフィルタ１００の順に小さくなる。シールド電極で覆っている領域が小さくなるほど、外部に漏洩する磁束は大きくなる。

図６（ａ）〜（ｃ）に示されるように、ローパスフィルタ１０、ローパスフィルタ１、およびローパスフィルタ１００からは、それぞれ磁束ＭＦ１０、磁束ＭＦ１、および磁束ＭＦ１００が外部に漏洩している。外部に漏洩する磁束は、ローパスフィルタ１０，ローパスフィルタ１，ローパスフィルタ１００の順に大きくなっている（磁束ＭＦ１０＜磁束ＭＦ１＜磁束ＭＦ１００）。

一方で、シールド電極で覆っている領域が小さくなるほど、シールド電極で発生する渦電流は小さくなる。渦電流が小さくなると、挿入損失が小さくなり、その結果、Ｑ値が高くなる。そのため、Ｑ値について比較すると、ローパスフィルタ１０，ローパスフィルタ１，ローパスフィルタ１００の順に高くなる。

ローパスフィルタ１においては、外部に漏洩する磁束およびＱ値のいずれもが、ローパスフィルタ１０およびローパスフィルタ１００の中間の値となっている。ローパスフィルタ１は、シールド効果とＱ値のバランスをとることができ、シールド効果を確保しつつ、Ｑ値の低下を抑制することができる。

インダクタからの磁束は、インダクタの空芯部に集中的に発生する。そのため、インダクタを巻回軸方向（実施の形態１においては積層方向）から平面視したとき、インダクタの空芯部がシールド電極によって塞がれていると、シールド電極における渦電流の発生が顕著となり、Ｑ値が大幅に低下してしまう場合がある。そのため、インダクタの巻回軸方向への磁束の漏洩をある程度許容することができる場合、インダクタの空芯部に重なるシールド電極を減らして不要なシールド効果を減らすことにより、Ｑ値の低下の抑制を効果的に行なうことができる。

図７は、図２に示されるローパスフィルタ１をインダクタＬ１の巻回軸方向（積層方向）から平面視したときの透視図を示す図である。図７に示されるように、ローパスフィルタ１において、インダクタＬ１の空芯部ＡＣ１の一部は、帯状導体パターンＢＰ１３１〜ＢＰ１３４によって覆われていない、非シールド領域と重なっている。実施の形態１においては、インダクタＬ１の巻回軸方向への磁束の漏洩をある程度許容することができる場合、Ｑ値の低下の抑制を効果的に行なうことができる。

電子部品の内部または外部からのノイズは、シールド電極を経由して接地電極に導かれる。複数の接地電極が配置されている場合、ある接地電極から他の接地電極までの経路の長さが、想定されるノイズ（たとえば周波数が６ＧＨｚのノイズ）の実効波長の２分の１に等しいと、当該経路がループアンテナとして作用してしまい、ノイズが取り込まれてしまう場合がある。ノイズの実効波長は、ノイズの波長（周波数が６ＧＨｚの場合、約５ｃｍ）を誘電体層の誘電率で割った値である。そこで、ローパスフィルタ１においては、接地電極ＧＮＤ１からＧＮＤ４までの経路がループアンテナとして作用しないようにするために、想定されるノイズの実効波長の２分の１よりも当該経路の長さが小さくなるようにローパスフィルタ１のサイズならびに複数の帯状導体パターンの配置および長さを設計する。

図８は、ローパスフィルタ１において、接地電極ＧＮＤ１から接地電極ＧＮＤ４までの経路の一つを強調して示す図である。ローパスフィルタ１においては、接地電極ＧＮＤ１からＧＮＤ４までの最長の経路の長さが、想定されるノイズの実効波長の２分の１よりも小さくなるように、ローパスフィルタ１のサイズならびに複数の帯状導体パターンの配置および長さが設計されている。そのため、接地電極ＧＮＤ１からＧＮＤ４までの経路がループアンテナとして作用することが抑制される。その結果、接地電極ＧＮＤ１からＧＮＤ４までの経路がアンテナとして作用することによってノイズが取り込まれることを防止することができる。

以上、実施の形態１においては、シールド電極としての帯状導体パターンを格子状に配置することにより、シールド面に非シールド領域が形成される。帯状導体パターンの配置を適切に選択することで、シールド効果とＱ値とのバランスをとることができ、シールド効果を確保しつつ、Ｑ値の低下を抑制することができる。

また、実施の形態１においては、インダクタの巻回軸方向から平面視したとき、複数の帯状導体パターンは、インダクタの空芯部の全域を覆っていない。空芯部の一部は、非シールド領域と重なっている。実施の形態１によれば、インダクタの巻回軸方向への磁束の漏洩をある程度許容することができるため、Ｑ値の低下を抑制することができる。

さらに、実施の形態１においては、ある接地電極から他の接地電極までの経路の長さは、想定されるノイズの実効波長の２分の１よりも小さくされる。これにより、当該経路がループアンテナとして作用しないようにする。その結果、当該経路によってノイズが取り込まれることを防止することができる。

［実施の形態１の変形例１］
Ｑ値の低下を抑制するという観点では、インダクタの空芯部の全域は、シールド電極と重なっておらず、非シールド領域と重なっていることが望ましい。図９は、実施の形態１の変形例１に係る電子部品の一例であるローパスフィルタ１Ａを、インダクタＬ１の巻回軸方向（積層方向）から平面視したときの透視図を示す図である。図９に示されるように、インダクタＬ１の空芯部ＡＣ１は、内部面ＤＦに配置されている帯状導体パターンＢＰ１３１Ａ〜ＢＰ１３６Ａに重なっておらず、空芯部ＡＣ１の全域が非シールド領域に重なっている。実施の形態１の変形例１によれば、インダクタの巻回軸に平行な面に配置されたシールド電極によって磁束が遮られることによるＱ値の低下をさらに抑制することができる。

［実施の形態１の変形例２］
各帯状電極パターンが接続されている接地電極が１つである場合、接地電極から帯状導体パターンの開放端（オープンスタブ）までの経路が、想定されるノイズの実効波長の４分の１に等しいと、当該経路がダイポールアンテナとして作用してしまい、当該ノイズが取り込まれてしまう場合がある。そこで、接地電極から帯状導体パターンの開放端（オープンスタブ）までの最長の経路の長さは、想定されるノイズの実効波長の４分の１よりも小さいことが望ましい。

図１０は、実施の形態１の変形例２に係る電子部品の一例であるローパスフィルタ１Ｂにおいて、接地電極から帯状導体パターンの開放端までの経路の１つを強調して示す図である。ローパスフィルタ１Ｂにおいては、ローパスフィルタ１と異なり、帯状導体パターンＢＰ１４が接地電極ＧＮＤ１に接続されていない。ローパスフィルタ１Ｂにおいて、各帯状導体パターンの各々は、接地電極ＧＮＤ４に接続されている。

図１０においては、接地電極ＧＮＤ４から、帯状導体パターンＢＰ４１，ＢＰ２１，ＢＰ１１を経由して、帯状導体パターンＢＰ１２の開放端までの経路が示されている。ローパスフィルタ１Ｂにおいては、当該経路がダイポールアンテナとして作用しないように、当該経路の長さが想定されるノイズの実効波長の４分の１よりも小さくなるようにローパスフィルタ１Ｂのサイズならびに複数の帯状導体パターンの配置および長さが設計される。その結果、接地電極から帯状導体パターンの開放端までの経路によってノイズが取り込まれることを防止することができる。

［実施の形態１の変形例３］
実施の形態１においては、上面ＵＦと回路パターンとの間に位置している内部面ＤＦに複数の帯状導体パターンが配置されている。複数の帯状導体パターンは、内部面ＤＦではなく、上面ＵＦに配置されてもよい。

図１１は、実施の形態１の変形例３に係る電子部品の一例であるローパスフィルタ１Ｃの外観斜視図である。図１１に示されるように、ローパスフィルタ１Ｃの上面ＵＦには、帯状導体パターンＢＰ１４１〜ＢＰ１４４、および方向識別マークＤＭ１Ｃが形成されている。帯状導体パターンＢＰ１４１は、Ｘ軸方向に延びている。帯状導体パターンＢＰ１４２〜ＢＰ１４４は、Ｘ軸方向に間隔をあけて配置されている。帯状導体パターンＢＰ１４２〜ＢＰ１４４の各々は、Ｙ軸方向に延びている。帯状導体パターンＢＰ１４２〜ＢＰ１４４の各々は、Ｚ軸方向から平面視したとき、帯状導体パターンＢＰ１４１と十字形を形成している。帯状導体パターンＢＰ１４２は、ローパスフィルタ１Ｃ内部のビア導体パターンＶ１３１および線路導体パターン１３１を介して帯状導体パターンＢＰ１２に接続されている。帯状導体パターンＢＰ１４４は、ローパスフィルタ１Ｃ内部のビア導体パターンＶ１３２および線路導体パターン１３２を介して帯状導体パターンＢＰ３４に接続されている。方向識別マークＤＭ１Ｃは、帯状導体パターンＢＰ１４１〜ＢＰ１４４と重ならないように配置されている。

ローパスフィルタ１Ｃのように、複数の帯状導体パターンは、上面ＵＦに配置されてもよい。複数の帯状導体パターンを上面ＵＦに配置することにより、回路パターンが形成されている誘電体層と積層方向に垂直なシールド面との距離を、複数の帯状導体パターンが内部面ＤＦに配置されている場合よりも大きくすることができる。その結果、電子部品のＱ値の低下をより抑制することができる。

［実施の形態１の変形例４および５］
実施の形態１においては、側面ＳＦ１〜ＳＦ４および内部面ＤＦのいずれにおいても複数の帯状導体パターンが配置されるとともに、下面ＢＦ以外の各面に非シールド領域が形成されている。下面ＢＦ以外の各面に非シールド領域が形成されている必要はなく、下面ＢＦ以外のいずれかの面に複数の帯状導体パターンが配置されて、当該面に非シールド領域が形成されていればよい。

たとえば、図１２に示されるローパスフィルタ１Ｄのように、側面ＳＦ１〜ＳＦ４には複数の帯状導体パターンが格子状に配置されて非シールド領域が形成されている一方で、上面ＵＦの全域がシールド電極ＳＥによって覆われて上面ＵＦには非シールド領域が形成されていなくてもよい。ローパスフィルタ１Ｄは、たとえばＺ軸方向に位置する他の電子部品に近接して配置されることが想定され、Ｚ軸方向からのノイズの侵入、あるいは磁束の漏洩を必要な限り防止する必要があるため、上面ＵＦの全域をシールド電極ＳＥによって覆っている。

また、図１３に示されるローパスフィルタ１Ｅのように、上面ＵＦに複数の帯状導体パターンが格子状に配置されて非シールド領域が形成されている一方で、側面ＳＦ１〜ＳＦ４がシールド電極ＳＥ１〜ＳＥ４によってそれぞれ覆われていて、側面ＳＦ１〜ＳＦ４のいずれにも非シールド領域が形成されていなくてもよい。ローパスフィルタ１Ｅは、たとえばＸ軸方向およびＹ軸方向に位置する他の電子部品に近接して配置されることが想定され、Ｘ軸方向およびＹ軸方向からのノイズの侵入、あるいは磁束の漏洩を必要な限り防止する必要があるため、側面ＳＦ１〜ＳＦ４の全域をシールド電極ＳＥ１〜ＳＥ４によってそれぞれ覆っている。

［実施の形態１の変形例６〜８］
実施の形態１において複数の帯状導体パターンは、格子状に配置されている。また、シールド面において、複数の帯状導体パターンは、電子部品の辺に平行に配置されている。さらに、シールド面において、帯状導体パターンの延びている方向は２つに分類され、当該２つの方向は直交している。複数の帯状導体パターンの配置は、実施の形態１に示された配置に限定されるものではない。複数の帯状導体パターンの配置は、下面以外の面に非シールド領域が形成される配置であればどのような配置でもよい。

たとえば図１４に示されるローパスフィルタ１Ｆのように、複数の帯状導体パターンは、間隔を空けて平行（ストライプ状）に配置されてもよい。

ローパスフィルタ１においては、複数の帯状導体パターンを格子状に配置することにより、帯状導体パターン同士が交差する。その結果、複数の帯状導体パターンがシールド面上で接続され、接地電極を共通化することができる。ローパスフィルタ１Ｆのように複数の帯状導体パターンをストライプ状に配置した場合、シールド面上で帯状導体パターン同士が交差しない。接地電極を共通化するという観点では、電子部品の内部において複数の帯状導体パターンを接続する導体パターンを形成することが望ましい。

あるいは、図１５に示されるローパスフィルタ１Ｇのように、複数の帯状導体パターンは、シールド面においてローパスフィルタ１Ｇの辺に対して斜めに配置されてもよい。

さらに、図１６に示されるローパスフィルタ１Ｈのように、シールド面において複数の帯状導体パターンが延びる方向は、３つに分類されてもよく、直交していなくとてもよい。シールド面において複数の帯状導体パターンが延びる方向は、４つ以上に分類されてもよい。

［実施の形態１の変形例９］
実施の形態１においては、直方体状の電子部品について説明した。本発明に係る電子部品の形状は、直方体状に限定されない。本発明に係る電子部品の形状は、たとえば図１７に示されるローパスフィルタ１Ｊのように、円柱状であってもよい。

［実施の形態１の変形例１０］
実施の形態１においては、電子部品の設計および製造を容易とするために、複数の誘電体層の各々の誘電率は同一であるが、複数の誘電体層の各々の誘電率は同一でなくてもよい。

実施の形態１において、インダクタＬ１からの磁束は、誘電体層Ｌｙｒ１３を通過した後、内部面ＤＦに配置されている帯状導体パターンを通過して接地電極に導かれる。そのため、当該帯状導体パターンを通過する磁束の実効波長は、磁束の波長を誘電体層Ｌｙｒ１３の誘電率で割った値となる。そこで、誘電体層Ｌｙｒ１３の誘電率を実施の形態１における誘電体層Ｌｙｒ１〜Ｌｙｒ１２の誘電率よりも小さくすることにより、内部面ＤＦに配置されている帯状導体パターンを通過する磁束の実効波長を実施の形態１よりも大きくすることができる。そのため、ローパスフィルタのサイズを変更することなく、誘電体層Ｌｙｒ１３の誘電率を小さくすることにより、内部面ＤＦに配置されている帯状導体パターンを含む経路の長さを、実効波長の２分の１あるいは４分の１よりも小さくすることができる。その結果、当該経路がアンテナとして作用することを防止することができる。

以上の実施の形態１の変形例１〜１０によっても、シールド効果を確保しつつ、Ｑ値の低下を抑制することができる。

［実施の形態２］
実施の形態１においては、電子部品内部に形成されているインダクタの巻回軸は、積層方向に平行である。実施の形態２では、電子部品内部のインダクタの巻回軸が、積層方向に垂直である場合について説明する。

図１８は、実施の形態２に係る電子部品の一例であるバンドパスフィルタ２の回路図である。バンドパスフィルタ２は、回路基板上に実装される電子部品であり、内部に図１８に示される回路に対応する回路パターンを含む。

図１８に示されるように、バンドパスフィルタ２は、入出力端子Ｐ２１と、入出力端子Ｐ２２と、ＬＣ並列共振器ＬＣ２１と、ＬＣ並列共振器ＬＣ２２と、ＬＣ並列共振器ＬＣ２３と、コンデンサＣ３３とを備える。

ＬＣ並列共振器ＬＣ２１は、インダクタＬ２１と、コンデンサＣ２１とを含む。インダクタＬ２１とコンデンサＣ２１とは、入出力端子Ｐ２１と接地点ＧＮＤとの間で並列に接続されている。

ＬＣ並列共振器ＬＣ２３は、インダクタＬ２３と、コンデンサＣ２３とを含む。インダクタＬ２３とコンデンサＣ２３とは、入出力端子Ｐ２２と接地点ＧＮＤとの間で並列に接続されている。

ＬＣ並列共振器ＬＣ２２は、インダクタＬ２２と、コンデンサＣ２２とを含む。インダクタＬ２２は、コンデンサＣ２２に接続されている。インダクタＬ２２とコンデンサＣ２２とは、接地点ＧＮＤに接続されている。

コンデンサＣ３３は、入出力端子Ｐ２１とＰ２２との間に接続されている。
隣接するＬＣ並列共振器ＬＣ２１とＬＣ２２との間には、誘導結合（磁気的結合）Ｍ１が生じる。隣接するＬＣ並列共振器ＬＣ２２とＬＣ２３との間には、誘導結合Ｍ２が生じる。

図１９は、実施の形態２に係る電子部品の一例であるバンドパスフィルタ２の外観斜視図である。図２０は、図１９のバンドパスフィルタ２の外観透視図である。図２０においては、図面の複雑化を避けるために、バンドパスフィルタ２の内部に形成されている回路パターンは示していない。バンドパスフィルタ２は、後に図２１を用いて説明するように、複数の誘電体層Ｌｙｒ２１〜Ｌｙｒ２９をＺ軸方向（積層方向）に積層した積層体である。

図１９および図２０を参照して、バンドパスフィルタ２は、たとえば直方体状である。積層方向に垂直なバンドパスフィルタ２の面を下面ＢＦ２および上面ＵＦ２とする。積層方向に平行な面のうちＺＸ平面と平行な面を側面ＳＦ２１およびＳＦ２３とする。積層方向に平行な面のうちＹＺ平面と平行な面を側面ＳＦ２２およびＳＦ２４とする。

下面ＢＦ２には、入出力端子Ｐ２１、Ｐ２２、および接地電極ＧＮＤ２１〜ＧＮＤ２４が形成されている。入出力端子Ｐ２１、Ｐ２２、および接地電極ＧＮＤ２１〜ＧＮＤ２４は、たとえば下面ＢＦ２に平面電極が規則的に配置されたＬＧＡ端子である。下面ＢＦ２は、回路基板に接続される。

上面ＵＦ２には、方向識別マークＤＭ２が形成されている。方向識別マークＤＭ２は、バンドパスフィルタ２の実装時の向きを識別するために用いられる。

側面ＳＦ２１にＢＰ１１Ｂ〜ＢＰ１４Ｂが配置されている。側面ＳＦ２２にＢＰ２１Ｂ〜ＢＰ２４Ｂが配置されている。側面ＳＦ２３にＢＰ３１Ｂ〜ＢＰ３４Ｂが配置されている。側面ＳＦ２４にＢＰ４１Ｂ〜ＢＰ４４Ｂが配置されている。内部面ＤＦ２にＢＰ２８１〜ＢＰ２８４が配置されている。内部面ＤＦ２は、誘電体層Ｌｙｒ２８が誘電体層Ｌｙｒ２９と接している面である。側面ＳＦ２１〜ＳＦ２４および内部面ＤＦ２は、本発明のシールド面に対応する。シールド電極は、下面ＢＦ２を含む誘電体層Ｌｙｒ２１および上面ＵＦ２を含む誘電体層Ｌｙｒ２９の側面には形成されていない。

側面ＳＦ２１には、帯状導体パターンＢＰ１１Ｂ〜ＢＰ１４Ｂが配置されている。帯状導体パターンＢＰ１１Ｂは、Ｘ軸方向に延びている。帯状導体パターンＢＰ１２Ｂ〜ＢＰ１４Ｂは、Ｘ軸方向に間隔をあけて配置されている。帯状導体パターンＢＰ１２Ｂ〜ＢＰ１４Ｂの各々は、Ｚ軸方向に延びている。帯状導体パターンＢＰ１２Ｂ〜ＢＰ１４Ｂの各々は、Ｙ軸方向から平面視したとき、帯状導体パターンＢＰ１１Ｂと十字形を形成している。

側面ＳＦ２２には、帯状導体パターンＢＰ２１Ｂ〜ＢＰ２４Ｂが配置されている。帯状導体パターンＢＰ２１ＢおよびＢＰ２３Ｂは、Ｚ軸方向に延びている。帯状導体パターンＢＰ２１Ｂは、帯状導体パターンＢＰ１１Ｂに接続されている。帯状導体パターンＢＰ２２ＢおよびＢＰ２４Ｂは、Ｙ軸方向に延びている。

帯状導体パターンＢＰ２１Ｂ〜ＢＰ２４Ｂで囲まれた領域は、長方形状の非シールド領域となっている。帯状導体パターンＢＰ２１Ｂ〜ＢＰ２４Ｂをこのように配置することにより、Ｘ軸方向（後述するインダクタＬ２１〜Ｌ２３の巻回軸方向）から平面視したとき、帯状導体パターンＢＰ２１Ｂ〜ＢＰ２４Ｂは、バンドパスフィルタ２の内部に形成されているインダクタＬ２１〜Ｌ２３の各々の空芯部と重なっていない。

側面ＳＦ２３には、帯状導体パターンＢＰ３１Ｂ〜ＢＰ３４Ｂが配置されている。帯状導体パターンＢＰ３１Ｂは、Ｘ軸方向に延びており、帯状導体パターンＢＰ２３Ｂに接続されている。帯状導体パターンＢＰ３２Ｂ〜ＢＰ３４Ｂは、Ｘ軸方向に間隔をあけて配置されている。帯状導体パターンＢＰ３２Ｂ〜ＢＰ３４Ｂの各々は、Ｚ軸方向に延びている。帯状導体パターンＢＰ３２Ｂ〜ＢＰ３４Ｂの各々は、帯状導体パターンＢＰ３１Ｂと十字形を形成している。帯状導体パターンＢＰ３４Ｂは、バンドパスフィルタ内部に形成されている線路導体パターン２２２およびビア導体パターンＶ２２２を介して接地電極ＧＮＤ２４に接続されている。

側面ＳＦ２４には、帯状導体パターンＢＰ４１Ｂ〜ＢＰ４４Ｂが配置されている。帯状導体パターンＢＰ４１ＢおよびＢＰ４３Ｂは、Ｚ軸方向に延びている。帯状導体パターンＢＰ４１Ｂは、帯状導体パターンＢＰ１１Ｂに接続されている。帯状導体パターンＢＰ４３Ｂは、帯状導体パターンＢＰ３１Ｂに接続されている。帯状導体パターンＢＰ４２ＢおよびＢＰ４４Ｂは、Ｙ軸方向に延びている。

帯状導体パターンＢＰ４１Ｂ〜ＢＰ４４Ｂで囲まれた領域は、長方形状の非シールド領域となっている。帯状導体パターンＢＰ４１Ｂ〜ＢＰ４４Ｂをこのように配置することにより、Ｘ軸方向（後述するインダクタＬ２１〜Ｌ２３の巻回軸方向）から平面視したとき、帯状導体パターンＢＰ４１Ｂ〜ＢＰ４４Ｂは、バンドパスフィルタ２の内部に形成されているインダクタＬ２１〜Ｌ２３の各々の空芯部と重なっていない。

内部面ＤＦ２には、帯状導体パターンＢＰ２８１〜ＢＰ２８４が配置されている。帯状導体パターンＢＰ２８１は、Ｘ軸方向に延びており、帯状導体パターンＢＰ２４ＢおよびＢＰ４４Ｂに接続されている。帯状導体パターンＢＰ２８２〜ＢＰ２８４の各々は、Ｙ軸方向に延びている。帯状導体パターンＢＰ２８２〜ＢＰ２８４の各々は、帯状導体パターンＢＰ２８１と十字形を形成している。帯状導体パターンＢＰ２８２は、帯状導体パターンＢＰ１２ＢおよびＢＰ３２Ｂに接続されている。帯状導体パターンＢＰ２８３は、帯状導体パターンＢＰ１３ＢおよびＢＰ３３Ｂに接続されている。帯状導体パターンＢＰ２８４は、帯状導体パターンＢＰ１４ＢおよびＢＰ３４Ｂに接続されている。

図２１は、図１９のバンドパスフィルタ２の積層構造を示す分解斜視図である。バンドパスフィルタ２は、複数の誘電体層として誘電体層Ｌｙｒ２１〜Ｌｙｒ２９を備える。誘電体層Ｌｙｒ２１を下面ＢＦ２側、Ｌｙｒ２９を上面ＵＦ２側として、この順にＺ軸方向に積層されている。

誘電体層Ｌｙｒ２１の下面ＢＦ２には、既に説明したように、入出力端子Ｐ２１、Ｐ２２、および接地電極ＧＮＤ２１〜ＧＮＤ２４が形成されている。

誘電体層Ｌｙｒ２２には、線路導体パターン２２１および線路導体パターン２２２が形成されている。線路導体パターン２２１は、ビア導体パターンＶ２２１によって入出力端子Ｐ２１に接続されている。線路導体パターン２２２は、ビア導体パターンＶ２２２によって接地電極ＧＮＤ２４に接続されている。

誘電体層Ｌｙｒ２３には、キャパシタ導体パターン２３１が形成されている。
誘電体層Ｌｙｒ２４には、キャパシタ導体パターン２４１および２４２が形成されている。キャパシタ導体パターン２４１は、ビア導体パターンＶ２４１によって線路導体パターン２２１に接続されている。キャパシタ導体パターン２４２は、ビア導体パターンＶ２４２によって入出力端子Ｐ２２に接続されている。

キャパシタ導体パターン２４１および２４２の各々は、積層方向から平面視した場合に、キャパシタ導体パターン２３１に重なっている。キャパシタ導体パターン２３１、２４１、および２４２は、コンデンサＣ３３を形成している。

誘電体層Ｌｙｒ２５には、キャパシタ導体パターン２５１が形成されている。キャパシタ導体パターン２５１は、積層方向から平面視したとき、キャパシタ導体パターン２４１および２４２に重なっている。キャパシタ導体パターン２４１および２５１は、コンデンサＣ２１を形成している。キャパシタ導体パターン２４２および２５１は、コンデンサＣ２３を形成している。

誘電体層Ｌｙｒ２６には、キャパシタ導体パターン２６１が形成されている。キャパシタ導体パターン２６１は、積層方向から平面視したとき、キャパシタ導体パターン２５１に重なっている。キャパシタ導体パターン２５１および２６１は、コンデンサＣ２２を形成している。

誘電体層Ｌｙｒ２７には、線路導体パターン２７１〜２７３が形成されている。線路導体パターン２７１は、ビア導体パターンＶ２４１によってキャパシタ導体パターン２４１に接続されている。線路導体パターン２７１は、ビア導体パターンＶ２７１によってキャパシタ導体パターン２５１に接続されている。線路導体パターン２７１およびビア導体パターンＶ２４１，Ｖ２７１は、インダクタＬ２１を形成している。インダクタＬ２１は、積層方向に垂直な巻回軸のまわりに巻回されるように形成されている。

線路導体パターン２７２は、ビア導体パターンＶ２７２によってキャパシタ導体パターン２５１に接続されている。線路導体パターン２７２は、ビア導体パターンＶ２７３によってキャパシタ導体パターン２６１に接続されている。線路導体パターン２７２およびビア導体パターンＶ２７２，Ｖ２７３は、インダクタＬ２２を形成している。インダクタＬ２２は、積層方向に垂直な巻回軸のまわりに巻回されるように形成されている。

線路導体パターン２７３は、ビア導体パターンＶ２４２によってキャパシタ導体パターン２４２に接続されている。線路導体パターン２７３は、ビア導体パターンＶ２７４によってキャパシタ導体パターン２５１に接続されている。線路導体パターン２７３およびビア導体パターンＶ２４２，Ｖ２７４は、インダクタＬ２３を形成している。インダクタＬ２３は、積層方向に垂直な巻回軸のまわりに巻回されるように形成されている。

Ｌｙｒ２８の内部面ＤＦ２には、既に説明したように帯状導体パターンＢＰ２８１〜ＢＰ２８４が形成されている。内部面ＤＦ２は、上面ＵＦ２と回路パターンとの間に位置している。

Ｌｙｒ２９には、既に説明したように方向識別マークＤＭ２が形成されている。
インダクタＬ２１〜Ｌ２３の巻回軸の方向から平面視したとき、インダクタＬ２１〜Ｌ２３の各々の空芯部の全域は、非シールド領域に重なっている。

以上、実施の形態２においては、シールド電極として複数の帯状導体パターンを配置して、シールド面に非シールド領域を形成する。このような構成により、シールド効果とＱ値とのバランスをとることができ、シールド効果を確保しつつ、Ｑ値の低下を抑制することができる。

さらに実施の形態２においては、インダクタの巻回軸の方向から平面視したとき、インダクタの空芯部の全域が非シールド領域に重なっているため、インダクタの巻回軸に平行な面に配置されたシールド電極によって磁束が遮られることによるＱ値の低下をさらに抑制することができる。

［実施の形態３］
実施の形態１および実施の形態２においては、シールド面に複数の帯状導体パターンを配置することにより非シールド領域を形成する場合について説明した。非シールド領域は複数の帯状導体パターンを用いずに形成されてもよい。実施の形態３では、平板状のシールド電極に複数の孔を形成することにより、非シールド領域を形成する場合について説明する。

実施の形態３と実施の形態１との違いは、平板状のシールド電極に複数の孔を形成することにより非シールド領域を形成している点である。それ以外の構成については同様であるため、説明を繰り返さない。

図２２は、実施の形態３に係る電子部品の一例であるローパスフィルタ３の外観斜視図である。図２２に示されるように、ローパスフィルタ３の側面ＳＦ１およびＳＦ４には、それぞれシールド電極ＳＥ１およびＳＥ４が配置されている。図示してはいないが、側面ＳＦ２およびＳＦ３には、それぞれシールド電極ＳＥ２およびＳＥ３が配置されている。側面ＳＦ１〜ＳＦ４の全域は、それぞれシールド電極ＳＥ１〜ＳＥ４によって覆われている。

上面ＵＦには、シールド電極ＰＳＥが配置されている。シールド電極ＰＳＥには、空孔Ｈ１〜Ｈ５が形成されている。上面ＵＦにおいて空孔Ｈ１〜Ｈ５が形成された領域の各々が非シールド領域である。シールド電極ＰＳＥは、本発明の部分シールド部に対応する。

図２３は、図２２に示されるローパスフィルタ３をインダクタＬ１の巻回軸方向（積層方向）から平面視したときの透視図を示す図である。図２３に示されるように、ローパスフィルタ３において、インダクタＬ１の空芯部ＡＣ１は、空孔Ｈ３に囲まれている非シールド領域と重なっている。

以上、実施の形態３においては、シールド電極に空孔を形成することにより、シールド面に当該空孔に囲まれた非シールド領域が形成される。その結果、シールド効果とＱ値とのバランスをとることができ、シールド効果を確保しつつ、Ｑ値の低下を抑制することができる。

また、実施の形態３によれば、帯状導体パターンによって非シールド領域を形成する実施の形態１と比べて、空孔の位置および大きさを電子部品の回路パターンに合わせて柔軟に調整することができるため、回路パターンに合った非シールド領域を形成可能である。

さらに、実施の形態３によれば、インダクタの巻回軸方向への磁束の漏洩をある程度許容することができるため、Ｑ値の低下を抑制することができる。

今回開示された実施の形態および変形例は、矛盾しない範囲で適宜組み合わせて実施することも予定されている。今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて請求の範囲によって示され、請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。

１，１Ａ，１Ｂ，１Ｃ，１Ｄ，１Ｅ，１Ｆ，１Ｇ，１Ｈ，１Ｊ，３，１０，１００ ローパスフィルタ、２１，２２，３１〜３３，９１，１０１，１１１，１２１，１３１，１３２，２２１，２２２，２７１〜２７３ 線路導体パターン、４１，５１，５２，６１，７１，７２，８１，２３１，２４１，２４２，２５１，２６１ キャパシタ導体パターン、ＢＰ１１〜ＢＰ１４，ＢＰ１１Ｂ〜ＢＰ１４Ｂ，ＢＰ２１，ＢＰ２２，ＢＰ２１Ｂ〜ＢＰ２４Ｂ，ＢＰ３１〜ＢＰ３４，ＢＰ３１Ｂ〜ＢＰ３４Ｂ，ＢＰ４１，ＢＰ４２，ＢＰ４１Ｂ〜ＢＰ４４Ｂ，ＢＰ１３１Ａ〜ＢＰ１３６Ａ，ＢＰ１３１〜ＢＰ１３４，ＢＰ１４１〜ＢＰ１４４，ＢＰ２８１〜ＢＰ２８４ 帯状導体パターン、Ｃ１〜Ｃ３，Ｃ２１〜Ｃ２３，Ｃ３３ コンデンサ、ＤＭ，ＤＭ１Ｃ，ＤＭ２ 方向識別マーク、ＧＮＤ１，ＧＮＤ１Ｂ，ＧＮＤ２，ＧＮＤ４，ＧＮＤ２１，ＧＮＤ２４ 接地電極、Ｌ１，Ｌ２，Ｌ２１〜Ｌ２３ インダクタ、ＬＣ１，ＬＣ２１〜ＬＣ２３ 並列共振器、ＬＣ２ 直列共振器、Ｌｙｒ１〜Ｌｙｒ１４，Ｌｙｒ２１〜Ｌｙｒ２９ 誘電体層、Ｐ１，Ｐ２，Ｐ２１，Ｐ２２ 入出力端子、ＰＳＥ，ＳＥ，ＳＥ１，ＳＥ２，ＳＥ４ シールド電極、Ｖ２１，Ｖ２２，Ｖ３１〜Ｖ３３，Ｖ４１，Ｖ５１，Ｖ５２，Ｖ６１，Ｖ１３１，Ｖ１３２，Ｖ２２１，Ｖ２２２，Ｖ２４１，Ｖ２４２，Ｖ２７１〜Ｖ２７４ ビア導体パターン。

Claims (12)

1. 複数の誘電体層からなる積層体を有する電子部品であって、
   前記積層体の内部に配置され、インダクタを形成する導体パターンを含む回路パターンと、
   接地された複数の帯状導体パターンとを備え、
   前記積層体は、上面と、前記上面に対向する下面と、前記上面と前記下面とを連結する側面と、前記回路パターンと前記上面との間に位置し、かつ前記上面と平行な内部面とを含み、
   前記複数の帯状導体パターンは、前記上面、前記側面、および前記内部面の少なくとも１つを含むシールド面の一部を覆い、
   前記シールド面には、前記複数の帯状導体パターンのいずれによっても覆われておらず、前記インダクタから生じる磁束が通過可能な非シールド領域が形成され、
   前記複数の帯状導体パターンは、第１方向に延びる第１帯状導体パターンと、前記第１方向とは異なる第２方向に延びる第２帯状導体パターンとを含む、電子部品。
2. 前記第１方向と前記第２方向とは、直交している、請求項１に記載の電子部品。
3. 前記インダクタは、巻回軸のまわりに巻回されるように形成され、
   前記シールド面は、前記巻回軸に垂直であり、
   前記インダクタの空芯部の少なくとも一部の領域は、前記巻回軸の方向から平面視したときに、前記非シールド領域と重なっている、請求項１に記載の電子部品。
4. 前記空芯部の全域は、前記巻回軸の方向から平面視したときに、前記非シールド領域と重なっている、請求項３に記載の電子部品。
5. 前記巻回軸は、前記複数の誘電体層の積層方向と平行である、請求項３または４に記載の電子部品。
6. 前記シールド面は、前記上面を含む、請求項１〜５のいずれか１項に記載の電子部品。
7. 前記シールド面は、前記内部面を含む、請求項１〜６のいずれか１項に記載の電子部品。
8. 前記巻回軸は、前記複数の誘電体層の積層方向と垂直である、請求項３または４に記載の電子部品。
9. 前記シールド面は、前記側面を含む、請求項１〜８のいずれかに記載の電子部品。
10. 前記下面に配置された複数の接地電極をさらに備え、
    前記複数の誘電体層の各々の誘電率は、同一であり、
    前記複数の帯状導体パターンの各々は、前記複数の接地電極のいずれかに接続され、
    前記複数の接地電極は、第１接地電極と第２接地電極とを含み、
    前記第１接地電極から、前記複数の帯状導体パターンを経由して、前記第２接地電極に至る経路の距離は、想定されるノイズの波長を前記誘電率で割った実効波長の２分の１より小さい、請求項１〜９のいずれか１項に記載の電子部品。
11. 前記下面に配置された接地電極をさらに備え、
    前記複数の誘電体層の各々の誘電率は、同一であり、
    前記複数の帯状導体パターンの各々は、前記接地電極に接続され、
    前記接地電極から、前記複数の帯状導体パターンを経由して、前記複数の帯状導体パターンの開放端に至る経路の距離は、想定されるノイズの波長を前記誘電率で割った実効波長の４分の１より小さい、請求項１〜９のいずれか１項に記載の電子部品。
12. 前記シールド面は、前記上面および前記内部面の少なくとも一方を含み、
    前記複数の誘電体層は、前記シールド面を含む第１誘電体層と、前記導体パターンが形成されている第２誘電体層とを含み、
    前記第１誘電体層の誘電率は、前記第２誘電体層の誘電率よりも小さい、請求項１〜９のいずれか１項に記載の電子部品。