JP2015111784A - 積層帯域除去フィルタ - Google Patents

Abstract

【課題】平面サイズが大きくなるのを抑制しながら、インダクタ部のコイルパターン同士の不要な結合を抑制することにより良好な帯域除去特性を得る。【解決手段】導体がパターニングされた絶縁性基材を積層して形成される帯域除去フィルタであって、帯域除去フィルタは、少なくともインダクタ部およびキャパシタ部からなる複数の共振回路を備え、複数の共振回路のインダクタ部のそれぞれは、積層方向にコイル軸を有するコイルパターンで構成され、複数の共振回路のインダクタ部のそれぞれの形成領域は、平面視で少なくとも一部が重なるように積層方向に並び、積層方向に隣接する共振回路のインダクタ部のコイルパターンの間に、面状導体が配置されている。この面状導体は、隣接する共振回路のインダクタ部の形成領域が平面視で重なる領域の少なくとも一部に対して重なる。【選択図】図１

Description

本発明は、各種電子回路に用いられる積層チップ型の帯域除去フィルタに関するものである。

従来、積層チップ型の帯域除去フィルタは、導体がパターンニングされた絶縁性基材が積層されることにより、積層体内にインダクタ部およびキャパシタ部が形成されていて、このインダクタ部およびキャパシタ部でＬＣ共振回路が構成されている。例えば特許文献１には、誘電体層と導体層とを複数積層してなる積層基板に、接地導体層と伝送線路を設けてマイクロストリップラインまたはストリップラインを構成した帯域除去フィルタが示されている。この帯域除去フィルタでは、平面視で重畳部分を有するように複数の導体層を用いて１つの伝送線路を形成し、重畳部分にキャパシタを形成している。

特開２００５−１１７１７６号公報

特許文献１に示されるような従来の積層帯域除去フィルタは、単一のＬＣ共振回路を構成して１つの共振点を生じさせるものである。そのため、阻止帯域は狭い。広い阻止帯域を確保するため、複数のＬＣ共振回路を構成しようとすると、サイズの限られた小型の積層体に複数のインダクタ部を形成することになり、インダクタ部同士の磁界結合が問題となる。すなわちインダクタ部同士が結合することに起因して良好な帯域除去特性が得られない。

本発明の目的は、平面サイズが大きくなるのを抑制しながら、インダクタ部のコイルパターン同士の不要な結合を抑制することにより良好な帯域除去特性を得ることが可能な積層帯域除去フィルタを提供することにある。

本発明の積層帯域除去フィルタは次のように構成される。

導体がパターニングされた絶縁性基材が積層され、前記帯域除去フィルタは、少なくともインダクタ部およびキャパシタ部からなる複数の共振回路を備え、前記複数の共振回路のインダクタ部のそれぞれは、積層方向にコイル軸を有するコイルパターンで構成され、前記複数の共振回路のインダクタ部のそれぞれの形成領域は、平面視で少なくとも一部が重なるように積層方向に並び、積層方向に隣接する共振回路のインダクタ部のコイルパターンの間に、この隣接する共振回路のインダクタ部の形成領域が平面視で重なる領域の少なくとも一部に対して重なるように面状導体が配置される。

上記構成により、積層方向に隣接する共振回路のインダクタ部のコイルパターン同士が、その間に介在する面状導体で磁気的にシールドされるので、積層方向に隣接するインダクタ部同士の不要な結合が抑制される。これにより、後述するように良好な帯域除去特性を得ることができる。また、複数の共振回路のインダクタ部のそれぞれの形成領域は、平面視で少なくとも一部が重なるように積層方向に並んでいるので、平面視における帯域除去フィルタのサイズ（平面サイズ）を小さくできる。

前記面状導体は前記キャパシタ部の少なくとも一部を構成する導体パターンであることが好ましい。このことにより、シールド専用の面状導体を設ける場合に比べて、絶縁性基材の積層数を削減でき、積層体を薄く形成できる。

前記面状導体は複数設けられており、キャパシタ部の各々は、積層方向に対向する一対の面状導体で構成されていることが好ましい。これにより、絶縁性基材の積層数を削減でき、積層体を薄く形成できる。

前記積層方向に隣接する共振回路のキャパシタ部は積層方向に隣接し、この隣接する２つの共振回路の一方の共振回路のキャパシタ部を構成する前記一対の面状導体の片方と、他方の共振回路のキャパシタ部を構成する前記一対の面状導体の片方は共通の面状導体であることが好ましい。この構成により、隣接する２つの共振回路のキャパシタ部に要する絶縁性基材の積層数を削減でき、積層体を薄く形成できる。

前記面状導体は、前記積層方向に隣接する共振回路のインダクタ部のコイルパターンの間において、この隣接する共振回路のインダクタ部の形成領域が平面視で重なる領域の略全域に重なるように配置されていることが好ましい。この構成により、隣接するインダクタ部同士の結合領域に対するシールド効果が高まる。

前記面状導体は、前記積層方向に隣接する共振回路のインダクタ部のコイルパターンの間において、この隣接する共振回路の少なくとも一方のインダクタ部の形成領域の略全域に平面視で重なるように配置されていることが好ましい。この構成により、隣接するインダクタ部同士の結合がより確実に抑制される。

本発明によれば、積層方向に隣接する共振回路のインダクタ部のコイルパターン同士が、その間に介在する面状導体で磁気的にシールドされるので、積層方向に隣接するインダクタ部同士の不要な結合が抑制され、良好な帯域除去特性を得ることができる。また、複数の共振回路のインダクタ部のそれぞれの形成領域は、平面視で少なくとも一部が重なるように積層方向に並んでいるので、平面視における帯域除去フィルタのサイズ（平面サイズ）を小さくできる。

図１は第１の実施形態に係る積層帯域除去フィルタの各基材層の分解平面図である。 図２（Ａ）（Ｂ）は、図１中において一点鎖線で示す位置での積層帯域除去フィルタの断面図であり、図２（Ａ）はその積層帯域除去フィルタの断面図、図２（Ｂ）はその分解断面図である。 図３は第１の実施形態に係る積層帯域除去フィルタ１０１の回路図である。 図４は積層帯域除去フィルタ１０１の挿入損失の周波数特性をシミュレーションで求めた結果である。 図５は第２の実施形態に係る積層帯域除去フィルタの各基材層の分解平面図である。 図６は第２の実施形態に係る積層帯域除去フィルタの挿入損失の周波数特性をシミュレーションで求めた結果である。 図７は第３の実施形態に係る積層帯域除去フィルタの各基材層の分解平面図である。 図８は第３の実施形態に係る積層帯域除去フィルタの回路図である。 図９（Ａ）（Ｂ）は積層帯域除去フィルタの挿入損失の周波数特性をシミュレーションで求めた結果である。 図１０は第４の実施形態に係る積層帯域除去フィルタの各基材層の分解平面図である。 図１１（Ａ）（Ｂ）（Ｃ）（Ｄ）は第５の実施形態に係る積層帯域除去フィルタの、インダクタ形成領域と面状導体の形成領域との関係を示す概略図である。 図１２（Ａ）（Ｂ）（Ｃ）は第６の実施形態に係る積層帯域除去フィルタの回路図である。

以降、図を参照して幾つかの具体的な例を挙げて、本発明を実施するための複数の形態を示す。各図中には同一箇所に同一符号を付している。各実施形態は例示であり、異なる実施形態で示した構成の部分的な置換または組み合わせが可能であることは言うまでもない。

《第１の実施形態》
図１は第１の実施形態に係る積層帯域除去フィルタの各基材層の分解平面図である。また、図２（Ａ）（Ｂ）は、図１中において一点鎖線で示す位置での積層帯域除去フィルタの断面図であり、図２（Ａ）はこの積層帯域除去フィルタ１０１の断面図、図２（Ｂ）はその分解断面図である。

積層帯域除去フィルタ１０１は、絶縁性の基材層１１〜１８が積層一体化された積層体１０を備えている。この積層体１０にインダクタ部およびキャパシタ部が構成されている。また、積層体１０の下面には端子電極が形成されている。

絶縁性の基材層１１〜１８は例えばＬＣＰ樹脂（液晶ポリマー）である。基材層１８の下面には端子電極Ｔ１，Ｔ２，Ｔ３が形成されている。基材層１１〜１８には層間接続導体（以下、「ビア導体」）が形成されている。

上記基材層１１〜１８は加熱プレスで積層一体化され、個片に分割されることで積層体１０が構成される。

基材層１７，１６の上面にはコイルパターンＬ１１，Ｌ１２、基材層１２，１１の上面にコイルパターンＬ２１，Ｌ２２がそれぞれ形成されている。コイルパターンＬ１１，Ｌ１２はビア導体を介して接続されていて、コイルパターンＬ１１，Ｌ１２およびビア導体によって、ほぼ２ターン分のコイルパターンによる第１インダクタ部（以下、単に「第１インダクタ」）Ｌ１が構成されている。また、コイルパターンＬ２１，Ｌ２２はビア導体を介して接続されていて、コイルパターンＬ２１，Ｌ２２およびビア導体によって、ほぼ２ターン分のコイルパターンによる第２インダクタ部（第２インダクタ）Ｌ２が構成されている。

基材層１５，１４，１３にはキャパシタ部の導体パターンＣ１１，Ｃ１２，Ｃ２２がそれぞれ形成されている。これらキャパシタ部の導体パターンＣ１１，Ｃ１２，Ｃ２２は面状導体である。導体パターンＣ１１，Ｃ１２によって第１キャパシタ部（以下、単に「第１キャパシタ」）Ｃ１が構成されている。また、導体パターンＣ１２，Ｃ２２によって第２キャパシタ部（第２キャパシタ）Ｃ２が構成されている。

端子電極Ｔ１はビア導体を介してコイルパターンＬ１１の端部および導体パターンＣ１１に接続されている。端子電極Ｔ２はビア導体を介してコイルパターンＬ１２の端部および導体パターンＣ１２に接続されている。端子電極Ｔ３はビア導体を介してコイルパターンＬ２２の端部に接続されている。

図１、図２に表れているように、第１インダクタＬ１を構成するコイルパターンＬ１１，Ｌ１２の形成領域と第２インダクタＬ２を構成するコイルパターンＬ２１，Ｌ２２の形成領域は、平面視で少なくとも一部が重なるように積層方向に並んでいる。

また、積層方向に隣接するインダクタ部のコイルパターンＬ１１，Ｌ１２とＬ２１，Ｌ２２との間に面状導体Ｃ１１，Ｃ１２，Ｃ２２が配置されている。この面状導体Ｃ１１，Ｃ１２，Ｃ２２は、コイルパターンＬ１１，Ｌ１２の形成領域およびコイルパターンＬ２１，Ｌ２２の形成領域の全体に平面視で重なるように導体パターンＣ１１，Ｃ１２，Ｃ２２が配置されている。すなわち、積層方向に隣接する共振回路のインダクタ部のコイルパターンの間において、この隣接する共振回路のインダクタ部の形成領域が平面視で重なる領域の略全域に重なるように面状導体が配置されている。且つ、本実施形態では、面状導体は、積層方向に隣接する共振回路のインダクタ部のコイルパターンの間において、この隣接する共振回路の両方のインダクタ部の形成領域の略全域に平面視で重なるように配置されている。

上記構成により、コイルパターンＬ１１，Ｌ１２とコイルパターンＬ２１，Ｌ２とは導体パターンＣ１１，Ｃ１２，Ｃ２２で磁気的にシールドされ、第１インダクタＬ１と第２インダクタＬ２とは殆ど不要結合しない。導体パターンＣ１１，Ｃ１２，Ｃ２２は、コイルパターンＬ１１，Ｌ１２，Ｌ２１，Ｌ２の磁界を受けて、うず電流が誘導されるが、通過帯域の信号についての挿入損失を増加させることはない。

上記導体パターンＣ１１，Ｃ１２，Ｃ２２はキャパシタ部の導体パターンであるので、シールド専用の面状導体を設ける場合に比べて、絶縁性基材の積層数を増加することがなく、積層体を薄く形成できる。

図３は上記積層帯域除去フィルタ１０１の回路図である。ここで、第１インダクタＬ１と第１キャパシタＣ１とでＬＣ並列共振回路が構成されていて、第２インダクタＬ２と第２キャパシタＣ２とでＬＣ直列共振回路が構成されている。

図１、図２に示したように、キャパシタＣ１，Ｃ２は積層方向に対向する導体パターンＣ１１，Ｃ１２，Ｃ２２で構成され、積層方向に隣接する２つの共振回路の一方の共振回路のキャパシタ部Ｃ１を構成する導体パターンＣ１１，Ｃ１２の片方Ｃ１２と、他方の共振回路のキャパシタ部Ｃ２を構成する導体パターンＣ１２，Ｃ２２の片方Ｃ１２は共通の面状導体である。この構成により、隣接する２つの共振回路のキャパシタ部に要する絶縁性基材の積層数を削減でき、積層体を薄く形成できる。

図４は上記積層帯域除去フィルタ１０１の挿入損失の周波数特性をシミュレーションで求めた結果である。ここで、特性ILaは積層帯域除去フィルタ１０１の挿入損失、特性ILbは、導体パターンＣ１１，Ｃ１２，Ｃ２２によるシールド作用が無く、第１インダクタＬ１と第２インダクタＬ２とが結合している比較例の帯域除去フィルタの特性である。

図４に表れているように、本実施形態の積層帯域除去フィルタ１０１では、上記第１のＬＣ並列共振回路の共振周波数ｆ１を中心周波数とする第１の阻止帯域と、第２のＬＣ並列共振回路の共振周波数ｆ２を中心周波数とする第２の阻止帯域が生じる。一方、比較例の帯域除去フィルタでは、第１インダクタＬ１と第２インダクタＬ２とが結合することにより、相互インダクタンスが生じて、上記第１のＬＣ並列共振回路の共振周波数ｆ１は低いｆ１′へシフトし、上記第２のＬＣ並列共振回路の共振周波数ｆ２は高いｆ２′へシフトする。この例では、挿入損失が所定の値以下の阻止帯域を両端矢印線で表している。インダクタＬ１，Ｌ２が結合すると、阻止帯域SB1，SB2で示すように、阻止帯域は２つに分離し、広帯域に亘る周波数帯を阻止できない。

本実施形態の積層帯域除去フィルタ１０１では、２つの阻止帯域が近接して、広帯域に亘る阻止帯域SB0が構成できる。この積層帯域除去フィルタ１０１は、例えばLTEの800MHzから2000MHz帯にわたって広帯域の信号を阻止し、800MHz以下および2000MHz以上の信号を通過させる帯域除去フィルタとして用いられる。

《第２の実施形態》
図５は第２の実施形態に係る積層帯域除去フィルタの各基材層の分解平面図である。第２インダクタ部のコイルパターンＬ２１，Ｌ２２の巻回方向は、第１の実施形態で図１に示した積層帯域除去フィルタのコイルパターンＬ２１，Ｌ２２の巻回方向とは逆の関係にある。その他は図１に示したものと同じである。

図６は上記積層帯域除去フィルタの挿入損失の周波数特性をシミュレーションで求めた結果である。ここで、特性ILaは本実施形態の積層帯域除去フィルタの挿入損失、特性ILbは、導体パターンＣ１１，Ｃ１２，Ｃ２２が無く、第１インダクタＬ１と第２インダクタＬ２とが結合している比較例の帯域除去フィルタの特性である。

図６に表れているように、比較例の帯域除去フィルタでは第１インダクタＬ１と第２インダクタＬ２とが逆極性で結合することにより、減衰極は無くなる。そのため所望の減衰量が得られない。これに対し、本実施形態の積層帯域除去フィルタでは、上記第１のＬＣ並列共振回路の共振周波数ｆ１を中心周波数とする第１の阻止帯域と、第２のＬＣ並列共振回路の共振周波数ｆ２を中心周波数とする第２の阻止帯域が生じる。すなわち、２つの阻止帯域が近接して広帯域に亘る阻止帯域SB0が構成できる。

《第３の実施形態》
図７は第３の実施形態に係る積層帯域除去フィルタの各基材層の分解平面図である。

基材層１８の下面には端子電極Ｔ１，Ｔ２が形成されている。基材層１１〜１８にはビア導体が形成されている。

基材層１７，１６の上面にはコイルパターンＬ１１，Ｌ１２、基材層１２，１１の上面にコイルパターンＬ２１，Ｌ２２がそれぞれ形成されている。コイルパターンＬ１１，Ｌ１２はビア導体を介して接続されていて、コイルパターンＬ１１，Ｌ１２およびビア導体によって、ほぼ２ターン分のコイルパターンによる第１インダクタＬ１が構成されている。また、コイルパターンＬ２１，Ｌ２２はビア導体を介して接続されていて、コイルパターンＬ２１，Ｌ２２およびビア導体によって、ほぼ２ターン分のコイルパターンによる第２インダクタＬ２が構成されている。

基材層１５，１４，１３にはキャパシタ部の導体パターンＣ１１，Ｃ１２，Ｃ２２がそれぞれ形成されている。これらキャパシタ部の導体パターンＣ１１，Ｃ１２，Ｃ２２は面状導体である。導体パターンＣ１１，Ｃ１２によって第１キャパシタＣ１が構成されている。また、導体パターンＣ１２，Ｃ２２によって第２キャパシタＣ２が構成されている。

端子電極Ｔ１はビア導体を介してコイルパターンＬ１１の一端部および導体パターンＣ１１に接続されている。コイルパターンＬ１２の他端部は導体パターンＣ１２に接続されている。端子電極Ｔ２はビア導体を介してコイルパターンＬ２２の一端部および導体パターンＣ２２に接続されている。コイルパターンＬ２１の他端部は導体パターンＣ１２に接続されている。

図８は本実施形態の積層帯域除去フィルタの回路図である。ここで、第１インダクタＬ１と第１キャパシタＣ１とで第１のＬＣ並列共振回路が構成されていて、第２インダクタＬ２と第２キャパシタＣ２とで第２のＬＣ並列共振回路が構成されている。そしてその２つのＬＣ並列共振回路がラインに対してシリーズに接続されている。

図８に示した回路により、第１のＬＣ並列共振回路の共振周波数と第２のＬＣ並列共振回路の共振周波数とに減衰極が生じる。また、第１インダクタＬ１と第２キャパシタＣ２とで第１の直列共振回路が構成され、第２インダクタＬ２と第１キャパシタＣ１とで第２の直列共振回路が構成される。これらの直列共振の周波数では挿入損失は最低となる。

図９（Ａ）（Ｂ）は上記積層帯域除去フィルタの挿入損失の周波数特性をシミュレーションで求めた結果である。ここで、特性ILoは本実施形態の積層帯域除去フィルタの挿入損失、特性ILa,ILbは、導体パターンＣ１１，Ｃ１２，Ｃ２２によるシールド作用が無く、第１インダクタＬ１と第２インダクタＬ２が結合している比較例の帯域除去フィルタの特性である。特性ILaは第１インダクタＬ１と第２インダクタＬ２との結合が正極性である比較例の特性、特性ILbは第１インダクタＬ１と第２インダクタＬ２との結合が負極性である比較例の特性である。また、図９（Ａ）は、第１インダクタＬ１と第２インダクタＬ２との結合の有無および結合の極性が異なる例について示す図である。図９（Ｂ）は、上記第１のＬＣ並列共振回路の共振周波数ｆ１が一致するように、第１キャパシタＣ１および第２キャパシタＣ２の値を調整した結果である。

図９（Ａ）において、特性ILaと特性ILbとを比較すると明らかなように、第１インダクタＬ１と第２インダクタＬ２とが正極性で結合すると、インダクタＬ１，Ｌ２のインダクタンスの増加により、第１のＬＣ並列共振回路の共振周波数ｆ１および第２のＬＣ並列共振回路の共振周波数ｆ２は低くなる。一方、第１のＬＣ直列共振回路および第２のＬＣ直列共振回路の共振周波数ｆ０は、第１インダクタＬ１と第２インダクタＬ２との結合とは無関係に一定である。そのため、この場合の特性ILaの高域側（ｆ２）の減衰極による阻止帯域SBa(H)は、結合が無い場合に比べて狭くなる。また、第１インダクタＬ１と第２インダクタＬ２とが負極性で結合すると、インダクタＬ１，Ｌ２のインダクタンスの減少により、第１のＬＣ並列共振回路の共振周波数ｆ１および第２のＬＣ並列共振回路の共振周波数ｆ２は高くなる。そのため、この場合、特性ILbの低域側（ｆ１）の減衰極による阻止帯域SBb(L)は、結合が無い場合に比べて狭くなる。

第１インダクタＬ１と第２インダクタＬ２との結合が無ければ、特性ILoで示すように、低い側（ｆ１）の減衰極による阻止帯域SB(L)、および高い側（ｆ２）の減衰極による阻止帯域SB(H)は共に狭くならず、両帯域について広帯域で減衰させることができる。

《第４の実施形態》
図１０は第４の実施形態に係る積層帯域除去フィルタの各基材層の分解平面図である。導体パターンＣ１１，Ｃ１２，Ｃ２２の形状が、第１の実施形態で図１に示した積層帯域除去フィルタの導体パターンＣ１１，Ｃ１２，Ｃ２２とは異なる。その他は図１に示したものと同じである。回路図についても図３に示したものと同じであり、導体パターンＣ１１，Ｃ１２によって第１キャパシタＣ１が構成され、導体パターンＣ１２，Ｃ２２によって第２キャパシタＣ２が構成される。

導体パターンＣ１１，Ｃ１２，Ｃ２２は、積層方向に隣接する共振回路のインダクタ部のコイルパターンＬ１１，Ｌ１２，Ｌ２１，Ｌ２２の形成領域に対して平面視で部分的に重なるように配置されている。

このように、積層方向に隣接する共振回路のインダクタ部のコイルパターンＬ１１，Ｌ１２とコイルパターンＬ２１，Ｌ２２との間に配置される面状導体（導体パターンＣ１１，Ｃ１２，Ｃ２２）はキャパシタ部の少なくとも一部を構成する導体パターンであってもよい。キャパシタ部を構成する対向する導体パターンの一方の導体パターンを拡張して、その拡張した導体パターンでシールド効果をもたせるようにしてもよい。

また、本実施形態のように、面状導体（導体パターンＣ１１，Ｃ１２，Ｃ２２）のそれぞれは、インダクタ部のコイルパターンＬ１１，Ｌ１２，Ｌ２１，Ｌ２２の形成領域の必ずしも全体に重なっていなくてもよい。

《第５の実施形態》
図１１（Ａ）（Ｂ）（Ｃ）（Ｄ）は第５の実施形態に係る積層帯域除去フィルタの、インダクタ形成領域と面状導体の形成領域との関係を示す概略図である。これらの図において、領域Ｚ（Ｌ１）は第１インダクタＬ１の形成領域、領域Ｚ（Ｌ２）は第２インダクタＬ２の形成領域、領域Ｚ（Ｃ）は面状導体の形成領域である。これらの例では、第１インダクタＬ１と第２インダクタＬ２の形成領域はハッチングで示すように、平面視で部分的に重なっている。

以上に示した幾つかの実施形態では、図１１（Ａ）に示すように、第１インダクタＬ１の形成領域および第２インダクタＬ２の形成領域の略全域に平面視で重なるように面状導体を配置したが、本発明はこの構造に限らない。図１１（Ｂ）に示すように、積層方向に隣接する共振回路のインダクタ部のコイルパターンの間において、この隣接する共振回路の少なくとも一方のインダクタ部の形成領域の略全域に平面視で重なるように配置されていてもよい。

また、図１（Ｃ）に示すように、第１インダクタＬ１の形成領域および第２インダクタＬ２の形成領域の平面視で重なる領域について、その全体に面状導体が重なる関係であってもよい。

さらに、図１（Ｄ）に示すように、第１インダクタＬ１の形成領域および第２インダクタＬ２の形成領域の平面視で重なる領域に対して、その領域の少なくとも一部に面状導体が重なる関係であっても磁気的なシールド効果は期待できる。

《第６の実施形態》
第６の実施形態では３つ以上のＬＣ共振回路を備えた積層帯域除去フィルタの例を示す。

図１２（Ａ）は、インダクタＬ１とキャパシタＣ１による第１のＬＣ直列共振回路、インダクタＬ３とキャパシタＣ３による第２のＬＣ直列共振回路、インダクタＬ２とキャパシタＣ２によるＬＣ並列共振回路を備えた帯域除去フィルタである。このように、２つのＬＣ直列共振回路と１つのＬＣ並列共振回路とをπ型に接続してもよい。この場合、３つのＬＣ共振回路の共振周波数でそれぞれ減衰する特性を有する帯域除去フィルタが構成できる。

図１２（Ｂ）は、インダクタＬ１とキャパシタＣ１による第１のＬＣ並列共振回路、インダクタＬ３とキャパシタＣ３による第２のＬＣ並列共振回路、インダクタＬ２とキャパシタＣ２によるＬＣ直列共振回路を備えた帯域除去フィルタである。このように、２つのＬＣ並列共振回路と１つのＬＣ直列共振回路とをＴ型に接続してもよい。この場合、３つのＬＣ共振回路の共振周波数でそれぞれ減衰する特性有する帯域除去フィルタが構成できる。

図１２（Ｃ）は、インダクタＬ１とキャパシタＣ１による第１のＬＣ並列共振回路、インダクタＬ２とキャパシタＣ２による第２のＬＣ並列共振回路、インダクタＬ３とキャパシタＣ３による第３のＬＣ並列共振回路を備えた帯域除去フィルタである。このように、３つのＬＣ並列共振回路をラインに対してシリーズに接続してもよい。この場合、３つのＬＣ共振回路の共振周波数でそれぞれ減衰する特性有する帯域除去フィルタが構成できる。

このように３つのインダクタ部を備える場合にも、３つの共振回路のインダクタ部のそれぞれの形成領域は、平面視で少なくとも一部が重なるように積層方向に並び、積層方向に隣接する共振回路のインダクタ部のコイルパターンの間に、この隣接する共振回路のインダクタ部の形成領域が平面視で重なる領域の少なくとも一部に対して重なるように、キャパシタ形成用の面状導体を配置すればよい。ＬＣ共振回路を４つ（４段）以上設ける場合にも同様に適用できる。

《他の実施形態》
以上に示した幾つかの実施形態では、キャパシタ部を構成する導体パターン（面状導体）は積層方向に対向してキャパシタ部を構成する例を示したが、面状の導体パターンを基材層の面方向に並置してキャパシタ部を構成する場合にも同様に適用できる。

Ｃ１…第１キャパシタ
Ｃ２…第２キャパシタ
Ｃ３…第３キャパシタ
Ｃ１１，Ｃ１２，Ｃ２２…キャパシタ部の導体パターン（面状導体）
Ｌ１…第１インダクタ
Ｌ２…第２インダクタ
Ｌ３…インダクタ
Ｌ１１，Ｌ１２…第１インダクタ部のコイルパターン
Ｌ２１，Ｌ２２…第２インダクタ部のコイルパターン
Ｔ１，Ｔ２，Ｔ３…端子電極
１０…積層体
１１〜１８…基材層
１０１…積層帯域除去フィルタ

Claims (6)

1. 導体がパターニングされた絶縁性基材を積層して形成される帯域除去フィルタであって、
   前記帯域除去フィルタは、少なくともインダクタ部およびキャパシタ部からなる複数の共振回路を備え、
   前記複数の共振回路のインダクタ部のそれぞれは、積層方向にコイル軸を有するコイルパターンで構成され、
   前記複数の共振回路のインダクタ部のそれぞれの形成領域は、平面視で少なくとも一部が重なるように積層方向に並び、
   前記積層方向に隣接する共振回路のインダクタ部のコイルパターンの間に、この隣接する共振回路のインダクタ部の形成領域が平面視で重なる領域の少なくとも一部に対して重なるように面状導体が配置されたことを特徴とする、積層帯域除去フィルタ。
2. 前記面状導体は前記キャパシタ部の少なくとも一部を構成する導体パターンである、請求項１に記載の積層帯域除去フィルタ。
3. 前記面状導体は複数設けられており、
   前記キャパシタ部の各々は、積層方向に対向する一対の前記面状導体で構成されている、請求項２に記載の積層帯域除去フィルタ。
4. 前記積層方向に隣接する共振回路のキャパシタ部は積層方向に隣接し、この隣接する２つの共振回路の一方の共振回路のキャパシタ部を構成する前記一対の面状導体の片方と、他方の共振回路のキャパシタ部を構成する前記一対の面状導体の片方は共通の面状導体である、請求項３に記載の積層帯域除去フィルタ。
5. 前記面状導体は、前記積層方向に隣接する共振回路のインダクタ部のコイルパターンの間において、この隣接する共振回路のインダクタ部の形成領域が平面視で重なる領域の略全域に重なるように配置されている、請求項１〜４のいずれかに記載の積層帯域除去フィルタ。
6. 前記面状導体は、前記積層方向に隣接する共振回路のインダクタ部のコイルパターンの間において、この隣接する共振回路の少なくとも一方のインダクタ部の形成領域の略全域に平面視で重なるように配置されている、請求項５に記載の積層帯域除去フィルタ。

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