JP2015111784A - 積層帯域除去フィルタ - Google Patents
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Abstract
【課題】平面サイズが大きくなるのを抑制しながら、インダクタ部のコイルパターン同士の不要な結合を抑制することにより良好な帯域除去特性を得る。【解決手段】導体がパターニングされた絶縁性基材を積層して形成される帯域除去フィルタであって、帯域除去フィルタは、少なくともインダクタ部およびキャパシタ部からなる複数の共振回路を備え、複数の共振回路のインダクタ部のそれぞれは、積層方向にコイル軸を有するコイルパターンで構成され、複数の共振回路のインダクタ部のそれぞれの形成領域は、平面視で少なくとも一部が重なるように積層方向に並び、積層方向に隣接する共振回路のインダクタ部のコイルパターンの間に、面状導体が配置されている。この面状導体は、隣接する共振回路のインダクタ部の形成領域が平面視で重なる領域の少なくとも一部に対して重なる。【選択図】図1
Description
本発明は、各種電子回路に用いられる積層チップ型の帯域除去フィルタに関するものである。
従来、積層チップ型の帯域除去フィルタは、導体がパターンニングされた絶縁性基材が積層されることにより、積層体内にインダクタ部およびキャパシタ部が形成されていて、このインダクタ部およびキャパシタ部でLC共振回路が構成されている。例えば特許文献1には、誘電体層と導体層とを複数積層してなる積層基板に、接地導体層と伝送線路を設けてマイクロストリップラインまたはストリップラインを構成した帯域除去フィルタが示されている。この帯域除去フィルタでは、平面視で重畳部分を有するように複数の導体層を用いて1つの伝送線路を形成し、重畳部分にキャパシタを形成している。
特許文献1に示されるような従来の積層帯域除去フィルタは、単一のLC共振回路を構成して1つの共振点を生じさせるものである。そのため、阻止帯域は狭い。広い阻止帯域を確保するため、複数のLC共振回路を構成しようとすると、サイズの限られた小型の積層体に複数のインダクタ部を形成することになり、インダクタ部同士の磁界結合が問題となる。すなわちインダクタ部同士が結合することに起因して良好な帯域除去特性が得られない。
本発明の目的は、平面サイズが大きくなるのを抑制しながら、インダクタ部のコイルパターン同士の不要な結合を抑制することにより良好な帯域除去特性を得ることが可能な積層帯域除去フィルタを提供することにある。
本発明の積層帯域除去フィルタは次のように構成される。
導体がパターニングされた絶縁性基材が積層され、前記帯域除去フィルタは、少なくともインダクタ部およびキャパシタ部からなる複数の共振回路を備え、前記複数の共振回路のインダクタ部のそれぞれは、積層方向にコイル軸を有するコイルパターンで構成され、前記複数の共振回路のインダクタ部のそれぞれの形成領域は、平面視で少なくとも一部が重なるように積層方向に並び、積層方向に隣接する共振回路のインダクタ部のコイルパターンの間に、この隣接する共振回路のインダクタ部の形成領域が平面視で重なる領域の少なくとも一部に対して重なるように面状導体が配置される。
上記構成により、積層方向に隣接する共振回路のインダクタ部のコイルパターン同士が、その間に介在する面状導体で磁気的にシールドされるので、積層方向に隣接するインダクタ部同士の不要な結合が抑制される。これにより、後述するように良好な帯域除去特性を得ることができる。また、複数の共振回路のインダクタ部のそれぞれの形成領域は、平面視で少なくとも一部が重なるように積層方向に並んでいるので、平面視における帯域除去フィルタのサイズ(平面サイズ)を小さくできる。
前記面状導体は前記キャパシタ部の少なくとも一部を構成する導体パターンであることが好ましい。このことにより、シールド専用の面状導体を設ける場合に比べて、絶縁性基材の積層数を削減でき、積層体を薄く形成できる。
前記面状導体は複数設けられており、キャパシタ部の各々は、積層方向に対向する一対の面状導体で構成されていることが好ましい。これにより、絶縁性基材の積層数を削減でき、積層体を薄く形成できる。
前記積層方向に隣接する共振回路のキャパシタ部は積層方向に隣接し、この隣接する2つの共振回路の一方の共振回路のキャパシタ部を構成する前記一対の面状導体の片方と、他方の共振回路のキャパシタ部を構成する前記一対の面状導体の片方は共通の面状導体であることが好ましい。この構成により、隣接する2つの共振回路のキャパシタ部に要する絶縁性基材の積層数を削減でき、積層体を薄く形成できる。
前記面状導体は、前記積層方向に隣接する共振回路のインダクタ部のコイルパターンの間において、この隣接する共振回路のインダクタ部の形成領域が平面視で重なる領域の略全域に重なるように配置されていることが好ましい。この構成により、隣接するインダクタ部同士の結合領域に対するシールド効果が高まる。
前記面状導体は、前記積層方向に隣接する共振回路のインダクタ部のコイルパターンの間において、この隣接する共振回路の少なくとも一方のインダクタ部の形成領域の略全域に平面視で重なるように配置されていることが好ましい。この構成により、隣接するインダクタ部同士の結合がより確実に抑制される。
本発明によれば、積層方向に隣接する共振回路のインダクタ部のコイルパターン同士が、その間に介在する面状導体で磁気的にシールドされるので、積層方向に隣接するインダクタ部同士の不要な結合が抑制され、良好な帯域除去特性を得ることができる。また、複数の共振回路のインダクタ部のそれぞれの形成領域は、平面視で少なくとも一部が重なるように積層方向に並んでいるので、平面視における帯域除去フィルタのサイズ(平面サイズ)を小さくできる。
以降、図を参照して幾つかの具体的な例を挙げて、本発明を実施するための複数の形態を示す。各図中には同一箇所に同一符号を付している。各実施形態は例示であり、異なる実施形態で示した構成の部分的な置換または組み合わせが可能であることは言うまでもない。
《第1の実施形態》
図1は第1の実施形態に係る積層帯域除去フィルタの各基材層の分解平面図である。また、図2(A)(B)は、図1中において一点鎖線で示す位置での積層帯域除去フィルタの断面図であり、図2(A)はこの積層帯域除去フィルタ101の断面図、図2(B)はその分解断面図である。
図1は第1の実施形態に係る積層帯域除去フィルタの各基材層の分解平面図である。また、図2(A)(B)は、図1中において一点鎖線で示す位置での積層帯域除去フィルタの断面図であり、図2(A)はこの積層帯域除去フィルタ101の断面図、図2(B)はその分解断面図である。
積層帯域除去フィルタ101は、絶縁性の基材層11〜18が積層一体化された積層体10を備えている。この積層体10にインダクタ部およびキャパシタ部が構成されている。また、積層体10の下面には端子電極が形成されている。
絶縁性の基材層11〜18は例えばLCP樹脂(液晶ポリマー)である。基材層18の下面には端子電極T1,T2,T3が形成されている。基材層11〜18には層間接続導体(以下、「ビア導体」)が形成されている。
上記基材層11〜18は加熱プレスで積層一体化され、個片に分割されることで積層体10が構成される。
基材層17,16の上面にはコイルパターンL11,L12、基材層12,11の上面にコイルパターンL21,L22がそれぞれ形成されている。コイルパターンL11,L12はビア導体を介して接続されていて、コイルパターンL11,L12およびビア導体によって、ほぼ2ターン分のコイルパターンによる第1インダクタ部(以下、単に「第1インダクタ」)L1が構成されている。また、コイルパターンL21,L22はビア導体を介して接続されていて、コイルパターンL21,L22およびビア導体によって、ほぼ2ターン分のコイルパターンによる第2インダクタ部(第2インダクタ)L2が構成されている。
基材層15,14,13にはキャパシタ部の導体パターンC11,C12,C22がそれぞれ形成されている。これらキャパシタ部の導体パターンC11,C12,C22は面状導体である。導体パターンC11,C12によって第1キャパシタ部(以下、単に「第1キャパシタ」)C1が構成されている。また、導体パターンC12,C22によって第2キャパシタ部(第2キャパシタ)C2が構成されている。
端子電極T1はビア導体を介してコイルパターンL11の端部および導体パターンC11に接続されている。端子電極T2はビア導体を介してコイルパターンL12の端部および導体パターンC12に接続されている。端子電極T3はビア導体を介してコイルパターンL22の端部に接続されている。
図1、図2に表れているように、第1インダクタL1を構成するコイルパターンL11,L12の形成領域と第2インダクタL2を構成するコイルパターンL21,L22の形成領域は、平面視で少なくとも一部が重なるように積層方向に並んでいる。
また、積層方向に隣接するインダクタ部のコイルパターンL11,L12とL21,L22との間に面状導体C11,C12,C22が配置されている。この面状導体C11,C12,C22は、コイルパターンL11,L12の形成領域およびコイルパターンL21,L22の形成領域の全体に平面視で重なるように導体パターンC11,C12,C22が配置されている。すなわち、積層方向に隣接する共振回路のインダクタ部のコイルパターンの間において、この隣接する共振回路のインダクタ部の形成領域が平面視で重なる領域の略全域に重なるように面状導体が配置されている。且つ、本実施形態では、面状導体は、積層方向に隣接する共振回路のインダクタ部のコイルパターンの間において、この隣接する共振回路の両方のインダクタ部の形成領域の略全域に平面視で重なるように配置されている。
上記構成により、コイルパターンL11,L12とコイルパターンL21,L2とは導体パターンC11,C12,C22で磁気的にシールドされ、第1インダクタL1と第2インダクタL2とは殆ど不要結合しない。導体パターンC11,C12,C22は、コイルパターンL11,L12,L21,L2の磁界を受けて、うず電流が誘導されるが、通過帯域の信号についての挿入損失を増加させることはない。
上記導体パターンC11,C12,C22はキャパシタ部の導体パターンであるので、シールド専用の面状導体を設ける場合に比べて、絶縁性基材の積層数を増加することがなく、積層体を薄く形成できる。
図3は上記積層帯域除去フィルタ101の回路図である。ここで、第1インダクタL1と第1キャパシタC1とでLC並列共振回路が構成されていて、第2インダクタL2と第2キャパシタC2とでLC直列共振回路が構成されている。
図1、図2に示したように、キャパシタC1,C2は積層方向に対向する導体パターンC11,C12,C22で構成され、積層方向に隣接する2つの共振回路の一方の共振回路のキャパシタ部C1を構成する導体パターンC11,C12の片方C12と、他方の共振回路のキャパシタ部C2を構成する導体パターンC12,C22の片方C12は共通の面状導体である。この構成により、隣接する2つの共振回路のキャパシタ部に要する絶縁性基材の積層数を削減でき、積層体を薄く形成できる。
図4は上記積層帯域除去フィルタ101の挿入損失の周波数特性をシミュレーションで求めた結果である。ここで、特性ILaは積層帯域除去フィルタ101の挿入損失、特性ILbは、導体パターンC11,C12,C22によるシールド作用が無く、第1インダクタL1と第2インダクタL2とが結合している比較例の帯域除去フィルタの特性である。
図4に表れているように、本実施形態の積層帯域除去フィルタ101では、上記第1のLC並列共振回路の共振周波数f1を中心周波数とする第1の阻止帯域と、第2のLC並列共振回路の共振周波数f2を中心周波数とする第2の阻止帯域が生じる。一方、比較例の帯域除去フィルタでは、第1インダクタL1と第2インダクタL2とが結合することにより、相互インダクタンスが生じて、上記第1のLC並列共振回路の共振周波数f1は低いf1′へシフトし、上記第2のLC並列共振回路の共振周波数f2は高いf2′へシフトする。この例では、挿入損失が所定の値以下の阻止帯域を両端矢印線で表している。インダクタL1,L2が結合すると、阻止帯域SB1,SB2で示すように、阻止帯域は2つに分離し、広帯域に亘る周波数帯を阻止できない。
本実施形態の積層帯域除去フィルタ101では、2つの阻止帯域が近接して、広帯域に亘る阻止帯域SB0が構成できる。この積層帯域除去フィルタ101は、例えばLTEの800MHzから2000MHz帯にわたって広帯域の信号を阻止し、800MHz以下および2000MHz以上の信号を通過させる帯域除去フィルタとして用いられる。
《第2の実施形態》
図5は第2の実施形態に係る積層帯域除去フィルタの各基材層の分解平面図である。第2インダクタ部のコイルパターンL21,L22の巻回方向は、第1の実施形態で図1に示した積層帯域除去フィルタのコイルパターンL21,L22の巻回方向とは逆の関係にある。その他は図1に示したものと同じである。
図5は第2の実施形態に係る積層帯域除去フィルタの各基材層の分解平面図である。第2インダクタ部のコイルパターンL21,L22の巻回方向は、第1の実施形態で図1に示した積層帯域除去フィルタのコイルパターンL21,L22の巻回方向とは逆の関係にある。その他は図1に示したものと同じである。
図6は上記積層帯域除去フィルタの挿入損失の周波数特性をシミュレーションで求めた結果である。ここで、特性ILaは本実施形態の積層帯域除去フィルタの挿入損失、特性ILbは、導体パターンC11,C12,C22が無く、第1インダクタL1と第2インダクタL2とが結合している比較例の帯域除去フィルタの特性である。
図6に表れているように、比較例の帯域除去フィルタでは第1インダクタL1と第2インダクタL2とが逆極性で結合することにより、減衰極は無くなる。そのため所望の減衰量が得られない。これに対し、本実施形態の積層帯域除去フィルタでは、上記第1のLC並列共振回路の共振周波数f1を中心周波数とする第1の阻止帯域と、第2のLC並列共振回路の共振周波数f2を中心周波数とする第2の阻止帯域が生じる。すなわち、2つの阻止帯域が近接して広帯域に亘る阻止帯域SB0が構成できる。
《第3の実施形態》
図7は第3の実施形態に係る積層帯域除去フィルタの各基材層の分解平面図である。
図7は第3の実施形態に係る積層帯域除去フィルタの各基材層の分解平面図である。
基材層18の下面には端子電極T1,T2が形成されている。基材層11〜18にはビア導体が形成されている。
基材層17,16の上面にはコイルパターンL11,L12、基材層12,11の上面にコイルパターンL21,L22がそれぞれ形成されている。コイルパターンL11,L12はビア導体を介して接続されていて、コイルパターンL11,L12およびビア導体によって、ほぼ2ターン分のコイルパターンによる第1インダクタL1が構成されている。また、コイルパターンL21,L22はビア導体を介して接続されていて、コイルパターンL21,L22およびビア導体によって、ほぼ2ターン分のコイルパターンによる第2インダクタL2が構成されている。
基材層15,14,13にはキャパシタ部の導体パターンC11,C12,C22がそれぞれ形成されている。これらキャパシタ部の導体パターンC11,C12,C22は面状導体である。導体パターンC11,C12によって第1キャパシタC1が構成されている。また、導体パターンC12,C22によって第2キャパシタC2が構成されている。
端子電極T1はビア導体を介してコイルパターンL11の一端部および導体パターンC11に接続されている。コイルパターンL12の他端部は導体パターンC12に接続されている。端子電極T2はビア導体を介してコイルパターンL22の一端部および導体パターンC22に接続されている。コイルパターンL21の他端部は導体パターンC12に接続されている。
図8は本実施形態の積層帯域除去フィルタの回路図である。ここで、第1インダクタL1と第1キャパシタC1とで第1のLC並列共振回路が構成されていて、第2インダクタL2と第2キャパシタC2とで第2のLC並列共振回路が構成されている。そしてその2つのLC並列共振回路がラインに対してシリーズに接続されている。
図8に示した回路により、第1のLC並列共振回路の共振周波数と第2のLC並列共振回路の共振周波数とに減衰極が生じる。また、第1インダクタL1と第2キャパシタC2とで第1の直列共振回路が構成され、第2インダクタL2と第1キャパシタC1とで第2の直列共振回路が構成される。これらの直列共振の周波数では挿入損失は最低となる。
図9(A)(B)は上記積層帯域除去フィルタの挿入損失の周波数特性をシミュレーションで求めた結果である。ここで、特性ILoは本実施形態の積層帯域除去フィルタの挿入損失、特性ILa,ILbは、導体パターンC11,C12,C22によるシールド作用が無く、第1インダクタL1と第2インダクタL2が結合している比較例の帯域除去フィルタの特性である。特性ILaは第1インダクタL1と第2インダクタL2との結合が正極性である比較例の特性、特性ILbは第1インダクタL1と第2インダクタL2との結合が負極性である比較例の特性である。また、図9(A)は、第1インダクタL1と第2インダクタL2との結合の有無および結合の極性が異なる例について示す図である。図9(B)は、上記第1のLC並列共振回路の共振周波数f1が一致するように、第1キャパシタC1および第2キャパシタC2の値を調整した結果である。
図9(A)において、特性ILaと特性ILbとを比較すると明らかなように、第1インダクタL1と第2インダクタL2とが正極性で結合すると、インダクタL1,L2のインダクタンスの増加により、第1のLC並列共振回路の共振周波数f1および第2のLC並列共振回路の共振周波数f2は低くなる。一方、第1のLC直列共振回路および第2のLC直列共振回路の共振周波数f0は、第1インダクタL1と第2インダクタL2との結合とは無関係に一定である。そのため、この場合の特性ILaの高域側(f2)の減衰極による阻止帯域SBa(H)は、結合が無い場合に比べて狭くなる。また、第1インダクタL1と第2インダクタL2とが負極性で結合すると、インダクタL1,L2のインダクタンスの減少により、第1のLC並列共振回路の共振周波数f1および第2のLC並列共振回路の共振周波数f2は高くなる。そのため、この場合、特性ILbの低域側(f1)の減衰極による阻止帯域SBb(L)は、結合が無い場合に比べて狭くなる。
第1インダクタL1と第2インダクタL2との結合が無ければ、特性ILoで示すように、低い側(f1)の減衰極による阻止帯域SB(L)、および高い側(f2)の減衰極による阻止帯域SB(H)は共に狭くならず、両帯域について広帯域で減衰させることができる。
《第4の実施形態》
図10は第4の実施形態に係る積層帯域除去フィルタの各基材層の分解平面図である。導体パターンC11,C12,C22の形状が、第1の実施形態で図1に示した積層帯域除去フィルタの導体パターンC11,C12,C22とは異なる。その他は図1に示したものと同じである。回路図についても図3に示したものと同じであり、導体パターンC11,C12によって第1キャパシタC1が構成され、導体パターンC12,C22によって第2キャパシタC2が構成される。
図10は第4の実施形態に係る積層帯域除去フィルタの各基材層の分解平面図である。導体パターンC11,C12,C22の形状が、第1の実施形態で図1に示した積層帯域除去フィルタの導体パターンC11,C12,C22とは異なる。その他は図1に示したものと同じである。回路図についても図3に示したものと同じであり、導体パターンC11,C12によって第1キャパシタC1が構成され、導体パターンC12,C22によって第2キャパシタC2が構成される。
導体パターンC11,C12,C22は、積層方向に隣接する共振回路のインダクタ部のコイルパターンL11,L12,L21,L22の形成領域に対して平面視で部分的に重なるように配置されている。
このように、積層方向に隣接する共振回路のインダクタ部のコイルパターンL11,L12とコイルパターンL21,L22との間に配置される面状導体(導体パターンC11,C12,C22)はキャパシタ部の少なくとも一部を構成する導体パターンであってもよい。キャパシタ部を構成する対向する導体パターンの一方の導体パターンを拡張して、その拡張した導体パターンでシールド効果をもたせるようにしてもよい。
また、本実施形態のように、面状導体(導体パターンC11,C12,C22)のそれぞれは、インダクタ部のコイルパターンL11,L12,L21,L22の形成領域の必ずしも全体に重なっていなくてもよい。
《第5の実施形態》
図11(A)(B)(C)(D)は第5の実施形態に係る積層帯域除去フィルタの、インダクタ形成領域と面状導体の形成領域との関係を示す概略図である。これらの図において、領域Z(L1)は第1インダクタL1の形成領域、領域Z(L2)は第2インダクタL2の形成領域、領域Z(C)は面状導体の形成領域である。これらの例では、第1インダクタL1と第2インダクタL2の形成領域はハッチングで示すように、平面視で部分的に重なっている。
図11(A)(B)(C)(D)は第5の実施形態に係る積層帯域除去フィルタの、インダクタ形成領域と面状導体の形成領域との関係を示す概略図である。これらの図において、領域Z(L1)は第1インダクタL1の形成領域、領域Z(L2)は第2インダクタL2の形成領域、領域Z(C)は面状導体の形成領域である。これらの例では、第1インダクタL1と第2インダクタL2の形成領域はハッチングで示すように、平面視で部分的に重なっている。
以上に示した幾つかの実施形態では、図11(A)に示すように、第1インダクタL1の形成領域および第2インダクタL2の形成領域の略全域に平面視で重なるように面状導体を配置したが、本発明はこの構造に限らない。図11(B)に示すように、積層方向に隣接する共振回路のインダクタ部のコイルパターンの間において、この隣接する共振回路の少なくとも一方のインダクタ部の形成領域の略全域に平面視で重なるように配置されていてもよい。
また、図1(C)に示すように、第1インダクタL1の形成領域および第2インダクタL2の形成領域の平面視で重なる領域について、その全体に面状導体が重なる関係であってもよい。
さらに、図1(D)に示すように、第1インダクタL1の形成領域および第2インダクタL2の形成領域の平面視で重なる領域に対して、その領域の少なくとも一部に面状導体が重なる関係であっても磁気的なシールド効果は期待できる。
《第6の実施形態》
第6の実施形態では3つ以上のLC共振回路を備えた積層帯域除去フィルタの例を示す。
第6の実施形態では3つ以上のLC共振回路を備えた積層帯域除去フィルタの例を示す。
図12(A)は、インダクタL1とキャパシタC1による第1のLC直列共振回路、インダクタL3とキャパシタC3による第2のLC直列共振回路、インダクタL2とキャパシタC2によるLC並列共振回路を備えた帯域除去フィルタである。このように、2つのLC直列共振回路と1つのLC並列共振回路とをπ型に接続してもよい。この場合、3つのLC共振回路の共振周波数でそれぞれ減衰する特性を有する帯域除去フィルタが構成できる。
図12(B)は、インダクタL1とキャパシタC1による第1のLC並列共振回路、インダクタL3とキャパシタC3による第2のLC並列共振回路、インダクタL2とキャパシタC2によるLC直列共振回路を備えた帯域除去フィルタである。このように、2つのLC並列共振回路と1つのLC直列共振回路とをT型に接続してもよい。この場合、3つのLC共振回路の共振周波数でそれぞれ減衰する特性有する帯域除去フィルタが構成できる。
図12(C)は、インダクタL1とキャパシタC1による第1のLC並列共振回路、インダクタL2とキャパシタC2による第2のLC並列共振回路、インダクタL3とキャパシタC3による第3のLC並列共振回路を備えた帯域除去フィルタである。このように、3つのLC並列共振回路をラインに対してシリーズに接続してもよい。この場合、3つのLC共振回路の共振周波数でそれぞれ減衰する特性有する帯域除去フィルタが構成できる。
このように3つのインダクタ部を備える場合にも、3つの共振回路のインダクタ部のそれぞれの形成領域は、平面視で少なくとも一部が重なるように積層方向に並び、積層方向に隣接する共振回路のインダクタ部のコイルパターンの間に、この隣接する共振回路のインダクタ部の形成領域が平面視で重なる領域の少なくとも一部に対して重なるように、キャパシタ形成用の面状導体を配置すればよい。LC共振回路を4つ(4段)以上設ける場合にも同様に適用できる。
《他の実施形態》
以上に示した幾つかの実施形態では、キャパシタ部を構成する導体パターン(面状導体)は積層方向に対向してキャパシタ部を構成する例を示したが、面状の導体パターンを基材層の面方向に並置してキャパシタ部を構成する場合にも同様に適用できる。
以上に示した幾つかの実施形態では、キャパシタ部を構成する導体パターン(面状導体)は積層方向に対向してキャパシタ部を構成する例を示したが、面状の導体パターンを基材層の面方向に並置してキャパシタ部を構成する場合にも同様に適用できる。
C1…第1キャパシタ
C2…第2キャパシタ
C3…第3キャパシタ
C11,C12,C22…キャパシタ部の導体パターン(面状導体)
L1…第1インダクタ
L2…第2インダクタ
L3…インダクタ
L11,L12…第1インダクタ部のコイルパターン
L21,L22…第2インダクタ部のコイルパターン
T1,T2,T3…端子電極
10…積層体
11〜18…基材層
101…積層帯域除去フィルタ
C2…第2キャパシタ
C3…第3キャパシタ
C11,C12,C22…キャパシタ部の導体パターン(面状導体)
L1…第1インダクタ
L2…第2インダクタ
L3…インダクタ
L11,L12…第1インダクタ部のコイルパターン
L21,L22…第2インダクタ部のコイルパターン
T1,T2,T3…端子電極
10…積層体
11〜18…基材層
101…積層帯域除去フィルタ
Claims (6)
- 導体がパターニングされた絶縁性基材を積層して形成される帯域除去フィルタであって、
前記帯域除去フィルタは、少なくともインダクタ部およびキャパシタ部からなる複数の共振回路を備え、
前記複数の共振回路のインダクタ部のそれぞれは、積層方向にコイル軸を有するコイルパターンで構成され、
前記複数の共振回路のインダクタ部のそれぞれの形成領域は、平面視で少なくとも一部が重なるように積層方向に並び、
前記積層方向に隣接する共振回路のインダクタ部のコイルパターンの間に、この隣接する共振回路のインダクタ部の形成領域が平面視で重なる領域の少なくとも一部に対して重なるように面状導体が配置されたことを特徴とする、積層帯域除去フィルタ。 - 前記面状導体は前記キャパシタ部の少なくとも一部を構成する導体パターンである、請求項1に記載の積層帯域除去フィルタ。
- 前記面状導体は複数設けられており、
前記キャパシタ部の各々は、積層方向に対向する一対の前記面状導体で構成されている、請求項2に記載の積層帯域除去フィルタ。 - 前記積層方向に隣接する共振回路のキャパシタ部は積層方向に隣接し、この隣接する2つの共振回路の一方の共振回路のキャパシタ部を構成する前記一対の面状導体の片方と、他方の共振回路のキャパシタ部を構成する前記一対の面状導体の片方は共通の面状導体である、請求項3に記載の積層帯域除去フィルタ。
- 前記面状導体は、前記積層方向に隣接する共振回路のインダクタ部のコイルパターンの間において、この隣接する共振回路のインダクタ部の形成領域が平面視で重なる領域の略全域に重なるように配置されている、請求項1〜4のいずれかに記載の積層帯域除去フィルタ。
- 前記面状導体は、前記積層方向に隣接する共振回路のインダクタ部のコイルパターンの間において、この隣接する共振回路の少なくとも一方のインダクタ部の形成領域の略全域に平面視で重なるように配置されている、請求項5に記載の積層帯域除去フィルタ。
Priority Applications (1)
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---|---|---|---|
JP2013253485A JP2015111784A (ja) | 2013-12-06 | 2013-12-06 | 積層帯域除去フィルタ |
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Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2017043321A1 (ja) * | 2015-09-10 | 2017-03-16 | 株式会社村田製作所 | 積層型lcフィルタ |
WO2017199745A1 (ja) * | 2016-05-17 | 2017-11-23 | 株式会社村田製作所 | Lcフィルタ |
WO2017199734A1 (ja) * | 2016-05-18 | 2017-11-23 | 株式会社村田製作所 | 積層フィルタ |
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2013
- 2013-12-06 JP JP2013253485A patent/JP2015111784A/ja active Pending
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