JP7251658B2 - 積層フィルタ - Google Patents

Description

本発明は、積層フィルタに関する。

従来、複数の誘電体層の積層体として形成された積層フィルタが知られている。たとえば、国際公開第２００２／００９２２５号（特許文献１）には、積層バンドパスフィルタが開示されている。当該積層バンドパスフィルタにおいては、共振器を構成する２本のストリップラインが同層に一定間隔だけ離して配置されている。２つのストリップラインを平行に並べることにより、電磁結合を発生させることが可能となる。その結果、共振器間の容量を省くことが可能となり、積層体の低背化が可能となる。

また、国際公開第２００７／１１９３５６号（特許文献２）には、入力側ＬＣ並列共振器のインダクタ電極によるループの方向と、入力側ＬＣ並列共振器のインダクタ電極に隣接するＬＣ並列共振器のインダクタ電極によるループの方向とが逆である積層帯域通過フィルタが開示されている。また、接地電極形成層に互いに分離した３つの接地電極が形成された積層帯域通過フィルタも開示されている。

国際公開第２００２／００９２２５号 国際公開第２００７／１１９３５６号

積層フィルタの減衰特性（通過帯域外の挿入損失の周波数特性）を改善するためには、共振器間の電磁結合（電界結合および磁界結合）をバランスさせて、通過帯域の境界における減衰量の変化の急峻性および通過帯域外における減衰量の確保の双方を両立させる必要がある。しかし、特許文献１に開示されている積層バンドパスフィルタにおいては、平行に並べられた２つのストリップラインの間に発生する電磁結合のバランスについて考慮されていない。

特許文献２に開示されているように、互いに隣接する２つのＬＣ並列共振器のインダクタ電極のループの向きを逆にする場合、磁界結合を弱めることができるものの、磁界結合の微調整が困難である。また、同じ誘電体層に複数の接地電極を形成する場合、製造ばらつきが発生し易い。

本発明は上記のような課題を解決するためになされたものであり、その目的は積層フィルタの減衰特性を改善することである。

本発明に係る積層フィルタは、第１接地電極および第２接地電極と、第１ＬＣ共振器と、第２ＬＣ共振器とを備える。第１ＬＣ共振器は、第１接地電極に接続されている。第２ＬＣ共振器は、第２接地電極に接続されている。第１ＬＣ共振器は、第１線路電極と、第１キャパシタ電極と、第１ビア導体と、第２ビア導体とを含む。第１キャパシタ電極は、第１接地電極および第１線路電極の間に配置されている。第１ビア導体は、第１線路電極および第１キャパシタ電極を接続する。第２ビア導体は、第１線路電極から第１キャパシタ電極が配置された側に延在し、第１線路電極および第１接地電極を接続する。第２ＬＣ共振器は、第２線路電極と、第２キャパシタ電極と、第３ビア導体と、第４ビア導体とを含む。第２キャパシタ電極は、第２接地電極および第２線路電極の間に配置されている。第３ビア導体は、第２線路電極および第２キャパシタ電極を接続する。第４ビア導体は、第２線路電極から第２キャパシタ電極が配置された側に延在し、第２線路電極および第２接地電極を接続する。

本発明に係る積層フィルタによれば、第１ＬＣ共振器が第１接地電極に接続されているとともに、第２ＬＣ共振器が第２接地電極に接続されていることにより、減衰特性を改善することができる。

実施の形態１に係る積層フィルタの等価回路図である。 図１の積層フィルタの外観斜視図である。 図２の積層体の内部に形成された複数の電極を示す図である。 図２の積層フィルタをＸ軸方向（第２方向）から平面視した図である。 図２の積層フィルタをＹ軸方向（第１方向）から平面視した図である。 比較例に係る積層フィルタの等価回路図である。 図１～図５の積層フィルタの通過特性（実線）および図６の積層フィルタの通過特性（点線）を併せて示す図である。 図４の接地ビア導体をＹ軸方向に移動させた場合の積層フィルタの挿入損失の変化を示す図である。 実施の形態１の変形例に係る積層フィルタの積層体内部の電極構造を、Ｙ軸方向から平面視した図である。 実施の形態２に係る積層フィルタの等価回路図である。 図１０の積層フィルタの積層体内部の電極構造を、Ｙ軸方向から平面視した図である。 図１１の積層フィルタの通過特性（実線）および図５の積層フィルタの通過特性（点線）を併せて示す図である。 図１２の４ＧＨｚ～７ＧＨｚの部分が拡大された図である。 実施の形態３に係る積層フィルタの等価回路図である。 実施の形態４に係る積層フィルタの等価回路図である。 実施の形態４の変形例に係る積層フィルタの等価回路図である。 実施の形態５に係る積層フィルタの等価回路図である。 実施の形態５の変形例に係る積層フィルタの等価回路図である。 実施の形態６に係る積層フィルタの等価回路図である。 実施の形態６の変形例に係る積層フィルタの等価回路図である。

以下、実施の形態について図面を参照しながら詳細に説明する。なお、図中同一または相当部分には同一符号を付してその説明は原則として繰り返さない。

［実施の形態１］
図１は、実施の形態１に係る積層フィルタ１の等価回路図である。図１に示される等価回路は、後に説明する実施の形態１の変形例に係る積層フィルタ１Ａの等価回路と同様である。以下では、２つの回路素子の間に生じている電界結合をキャパシタによって表現する。すなわち、当該２つの回路素子は、当該キャパシタを介して互いに接続されている。また、２つの回路素子が電気的に接続されている場合には、当該２つの回路素子が直接に接続されている場合、および当該２つの回路素子が電界結合（容量結合）している場合が含まれる。

図１に示されるように、積層フィルタ１は、入出力端子Ｐ１（第１端子）と、入出力端子Ｐ２（第２端子）と、ＬＣ並列共振器ＬＣ１（第１ＬＣ共振器）と、ＬＣ並列共振器ＬＣ２（第２ＬＣ共振器）と、ＬＣ並列共振器ＬＣ３（第４ＬＣ共振器）と、ＬＣ並列共振器ＬＣ４（第３ＬＣ共振器）と、キャパシタＣ１０，Ｃ１２，Ｃ１４，Ｃ２０，Ｃ２３，Ｃ３４とを備える。

図１において、ＬＣ並列共振器ＬＣ１とＬＣ２とは互いに電磁界結合している。磁界結合Ｍ１，キャパシタＣ１２は、ＬＣ並列共振器ＬＣ１とＬＣ２との間の磁界結合および電界結合をそれぞれ表している。ＬＣ並列共振器ＬＣ２とＬＣ３とは互いに電磁界結合している。磁界結合Ｍ２，キャパシタＣ２３は、ＬＣ並列共振器ＬＣ２とＬＣ３との間の磁界結合および電界結合をそれぞれ表している。ＬＣ並列共振器ＬＣ３とＬＣ４とは互いに電磁界結合している。磁界結合Ｍ３，キャパシタＣ３４は、ＬＣ並列共振器ＬＣ３とＬＣ４との間の磁界結合および電界結合をそれぞれ表している。なお、電界結合はキャパシタを介して接続される場合もある。

入出力端子Ｐ１は、ＬＣ並列共振器ＬＣ１に電気的に接続されている。図１においては、入出力端子Ｐ１がキャパシタＣ１０を介してＬＣ並列共振器ＬＣ１に接続されている場合が示されている。入出力端子Ｐ１は、ＬＣ並列共振器ＬＣ１に直接に接続されていてもよい。

入出力端子Ｐ２は、ＬＣ並列共振器ＬＣ４に電気的に接続されている。図１においては、入出力端子Ｐ２がキャパシタＣ２０を介してＬＣ並列共振器ＬＣ４に接続されている場合が示されている。入出力端子Ｐ２は、ＬＣ並列共振器ＬＣ４に直接に接続されていてもよい。

ＬＣ並列共振器ＬＣ１とＬＣ２とは、キャパシタＣ１２を介して接続されている。ＬＣ並列共振器ＬＣ２とＬＣ３とは、キャパシタＣ２３を介して接続されている。ＬＣ並列共振器ＬＣ３とＬＣ４とは、キャパシタＣ３４を介して接続されている。ＬＣ並列共振器ＬＣ１とＬＣ４とは、キャパシタＣ１４を介して接続されている。

ＬＣ並列共振器ＬＣ１は、インダクタＬ１と、キャパシタＣ１とを含む。インダクタＬ１およびキャパシタＣ１は、接地点Ｇ１と、キャパシタＣ１０およびＣ１２の接続点との間において並列に接続されている。

ＬＣ並列共振器ＬＣ２は、インダクタＬ２と、キャパシタＣ２とを含む。インダクタＬ２およびキャパシタＣ２は、接地点Ｇ２と、キャパシタＣ１２およびＣ２３の接続点との間において並列に接続されている。

ＬＣ並列共振器ＬＣ３は、インダクタＬ３と、キャパシタＣ３とを含む。インダクタＬ３およびキャパシタＣ３は、接地点Ｇ２と、キャパシタＣ２３およびＣ３４の接続点との間において並列に接続されている。

ＬＣ並列共振器ＬＣ４は、インダクタＬ４と、キャパシタＣ４とを含む。インダクタＬ４およびキャパシタＣ４は、接地点Ｇ１と、キャパシタＣ３４およびＣ２０の接続点との間において並列に接続されている。

図２は、図１の積層フィルタ１の外観斜視図である。図２において、Ｘ軸、Ｙ軸、およびＺ軸は互いに直交している。後に説明する図３～図５，図９，図１１においても同様である。

図２に示されるように、積層フィルタ１は、複数の誘電体層がＺ軸方向に積層された積層体１００として形成される。積層体１００は、たとえば直方体状である。Ｚ軸方向に垂直な積層体１００の最外層の面を上面ＵＦおよび底面ＢＦとする。上面ＵＦおよび底面ＢＦは、Ｚ軸方向に対向している。

底面ＢＦには、入出力端子Ｐ１，Ｐ２、および接地端子１１０が形成されている。入出力端子Ｐ１，Ｐ２、および接地端子１１０は、たとえば底面ＢＦに平面電極が規則的に配置されたＬＧＡ（Land Grid Array）端子である。底面ＢＦは、不図示の回路基板に接続される。

図３は、図２の積層体１００の内部に形成された複数の電極を示す図である。図４は、図２の積層フィルタ１をＸ軸方向（第２方向）から平面視した図である。図５は、図２の積層フィルタ１をＹ軸方向（第１方向）から平面視した図である。

図１，図３～図５を参照しながら、積層体１００の内部には、接地電極１１１（第１接地電極）と、接地電極１１２（第２接地電極）とが形成されている。接地電極１１１は、接地端子１１０と接地電極１１２との間に配置されている。接地電極１１１は、ビア導体Ｖ１，Ｖ２，Ｖ３，Ｖ４，Ｖ５，Ｖ６（第２接地ビア導体）によって接地端子１１０に接続されている。接地電極１１２は、ビア導体Ｖ８１（第１接地ビア導体）およびビア導体Ｖ８２（第１接地ビア導体）の各々によって接地電極１１１に接続されている。接地電極１１１，１１２は、図１の接地点Ｇ１，Ｇ２にそれぞれ対応する。接地電極１１１，１１２は、互いに別個の導体として形成されている。

ＬＣ並列共振器ＬＣ１は、線路電極１０１（第１線路電極）と、キャパシタ電極１０２（第１キャパシタ電極）と、キャパシタ電極１０３と、ビア導体Ｖ１１（第１ビア導体）と、ビア導体Ｖ１２（第２ビア導体）とを含む。線路電極１０１は、Ｙ軸方向に延在している。キャパシタ電極１０２は、接地電極１１２と線路電極１０１との間に配置されている。ビア導体Ｖ１１は、線路電極１０１およびキャパシタ電極１０２を接続する。ビア導体Ｖ１２は、線路電極１０１からキャパシタ電極１０２が配置された側に延在し、線路電極１０１および接地電極１１１を接続する。キャパシタ電極１０３は、キャパシタ電極１０２と接地電極１１２との間に配置されている。キャパシタ電極１０３は、ビア導体Ｖ１３によって接地電極１１２に接続されている。ビア導体Ｖ１１の延在方向において、線路電極１０１と接地電極１１２との距離は、線路電極１０１と接地電極１１１との距離よりも短い。

入出力端子Ｐ１とキャパシタ電極１０２との間にキャパシタ電極１０４（第５キャパシタ電極）が配置されている。キャパシタ電極１０４は、ビア導体Ｖ１０によって入出力端子Ｐ１に接続されている。

キャパシタ電極１０２および１０４によってキャパシタＣ１０が形成されている。ビア導体Ｖ１２、線路電極１０１、およびビア導体Ｖ１１によって、ループ状のインダクタＬ１が形成されている。キャパシタ電極１０２および１０３によってキャパシタＣ１が形成されている。

ＬＣ並列共振器ＬＣ２は、線路電極２０１（第２線路電極）と、キャパシタ電極２０２（第２キャパシタ電極）と、キャパシタ電極２０３と、ビア導体Ｖ２１（第３ビア導体）と、ビア導体Ｖ２２（第４ビア導体）とを含む。線路電極２０１は、Ｙ軸方向に延在している。キャパシタ電極２０２は、接地電極１１２と線路電極２０１との間に配置されている。ビア導体Ｖ２１は、線路電極２０１およびキャパシタ電極２０２を接続する。ビア導体Ｖ２２は、線路電極２０１からキャパシタ電極２０２が配置された側に延在し、線路電極２０１および接地電極１１２を接続する。キャパシタ電極２０３は、キャパシタ電極２０２と接地電極１１２との間に配置されている。キャパシタ電極２０３は、ビア導体Ｖ２３によって接地電極１１２に接続されている。

ビア導体Ｖ２２、線路電極２０１、およびビア導体Ｖ２１によって、ループ状のインダクタＬ２が形成されている。キャパシタ電極２０２および２０３によってキャパシタＣ２が形成されている。

線路電極１０１とキャパシタ電極１０２との間において、結合電極１２１（第３結合電極）がビア導体Ｖ１１に接続されている。結合電極１２１は、キャパシタ電極１０２，２０２の各々と対向している。キャパシタ電極１０２，２０２および結合電極１２１により、キャパシタＣ１２が形成されている。

ＬＣ並列共振器ＬＣ３は、線路電極３０１（第２線路電極）と、キャパシタ電極３０２（第２キャパシタ電極）と、キャパシタ電極３０３と、ビア導体Ｖ３１（第３ビア導体）と、ビア導体Ｖ３２（第４ビア導体）とを含む。線路電極３０１は、Ｙ軸方向に延在している。キャパシタ電極３０２は、接地電極１１２と線路電極３０１との間に配置されている。ビア導体Ｖ３１は、線路電極３０１およびキャパシタ電極３０２を接続する。ビア導体Ｖ３２は、線路電極３０１からキャパシタ電極３０２が配置された側に延在し、線路電極３０１および接地電極１１２を接続する。キャパシタ電極３０３は、キャパシタ電極３０２と接地電極１１２との間に配置されている。キャパシタ電極３０３は、ビア導体Ｖ３３によって接地電極１１２に接続されている。

ビア導体Ｖ３２、線路電極３０１、およびビア導体Ｖ３１によって、ループ状のインダクタＬ３が形成されている。キャパシタ電極３０２および３０３によってキャパシタＣ３が形成されている。

線路電極２０１とキャパシタ電極２０２との間において、結合電極２２２が配置されている。結合電極２２２は、キャパシタ電極２０２，３０２の各々と対向している。キャパシタ電極２０２，３０２および結合電極２２２によってキャパシタＣ２３が形成されている。

ＬＣ並列共振器ＬＣ４は、線路電極４０１（第３線路電極）と、キャパシタ電極４０２（第３キャパシタ電極）と、キャパシタ電極４０３と、ビア導体Ｖ４１（第５ビア導体）と、ビア導体Ｖ４２（第６ビア導体）とを含む。線路電極４０１は、Ｙ軸方向に延在している。キャパシタ電極４０２は、接地電極１１２と線路電極４０１との間に配置されている。ビア導体Ｖ４１は、線路電極４０１およびキャパシタ電極４０２を接続する。ビア導体Ｖ４２は、線路電極４０１からキャパシタ電極４０２が配置された側に延在し、線路電極４０１および接地電極１１１を接続する。キャパシタ電極４０３は、キャパシタ電極４０２と接地電極１１２との間に配置されている。キャパシタ電極４０３は、ビア導体Ｖ４３によって接地電極１１２に接続されている。

入出力端子Ｐ２とキャパシタ電極４０２との間にキャパシタ電極４０４（第６キャパシタ電極）が配置されている。キャパシタ電極４０４は、ビア導体Ｖ２０によって入出力端子Ｐ２に接続されている。

キャパシタ電極４０２および４０４によってキャパシタＣ２０が形成されている。ビア導体Ｖ４２、線路電極４０１、およびビア導体Ｖ４１によって、ループ状のインダクタＬ４が形成されている。キャパシタ電極４０２および４０３によってキャパシタＣ４が形成されている。

線路電極２０１とキャパシタ電極２０２との間において、結合電極２２１が配置されている。結合電極２２１は、結合電極１２１，１２２の各々と対向している。結合電極１２１，１２２，２２１によってキャパシタＣ１４が形成されている。

図４を参照しながら、Ｙ軸方向においてビア導体Ｖ２１，Ｖ３１，Ｖ４１の各々は、ビア導体Ｖ１２よりもビア導体Ｖ１１に近い。Ｙ軸方向においてビア導体Ｖ２２，Ｖ３２，Ｖ４２は、ビア導体Ｖ１１よりもビア導体Ｖ１２に近い。インダクタＬ１～Ｌ４の各々の接地電極からキャパシタ電極への巻回方向は同じである。インダクタＬ１～Ｌ４の各々の空芯部は、重なっている。Ｙ軸方向においてビア導体Ｖ８１，Ｖ８２は、ビア導体Ｖ１２よりもビア導体Ｖ１１に近い。

図６は、比較例に係る積層フィルタ１０の等価回路図である。積層フィルタ１０の等価回路は、図１の積層フィルタ１の等価回路から接地点Ｇ２が除かれて、ＬＣ並列共振器ＬＣ１～ＬＣ４の各々が接地点Ｇ１に短絡されている等価回路である。これら以外は同様であるため、説明を繰り返さない。

図７は、図１～図５の積層フィルタ１の通過特性（実線）および図６の積層フィルタ１０の通過特性（点線）を併せて示す図である。通過特性とは、挿入損失の周波数特性である。図７の縦軸の減衰量は、０ｄＢから下に向かう方向に増加する。後に説明する図８，図１２，図１３においても同様である。

図１、図５、および図７を併せて参照しながら、ＬＣ並列共振器ＬＣ１，ＬＣ４の各々が短絡される接地点Ｇ１（接地電極１１１）と、ＬＣ並列共振器ＬＣ２，ＬＣ３の各々が短絡される接地点Ｇ２（接地電極１１２）とが物理的に分離されていることにより、磁界結合Ｍ１，Ｍ３が低減される。その結果、積層フィルタ１の減衰特性が改善される。

図７に示されるように、２ＧＨｚ～４ＧＨｚの周波数帯における挿入損失の極小値は、積層フィルタ１の方が積層フィルタ１０より大きい。積層フィルタ１は、通過帯域よりも低い周波数帯（低域側）において積層フィルタ１０よりも大きい減衰量を確保することができる。すなわち、積層フィルタ１の減衰特性は、積層フィルタ１０の減衰特性よりも改善されている。

積層フィルタ１においては、図４のビア導体Ｖ８１，Ｖ８２をＹ軸方向に移動させることにより、図１の接地点Ｇ１およびＧ２の間のインダクタ成分が変化する。その結果、高域側に発生する減衰極の周波数を調整することができる。

図８は、図４のビア導体Ｖ８１，Ｖ８２をＹ軸方向に移動させた場合の積層フィルタ１の挿入損失の変化を示す図である。図８において、通過特性Ａ１は、ビア導体Ｖ８１，Ｖ８２が図４に示される位置に配置されている場合の通過特性を示す。通過特性Ａ２は、通過特性Ａ１の場合よりもビア導体Ｖ８１，Ｖ８２がビア導体Ｖ１２に近い場合の通過特性を示す。通過特性Ａ３は、通過特性Ａ２の場合よりもビア導体Ｖ８１，Ｖ８２がビア導体Ｖ１２に近い場合の通過特性を示す。

図４および図８を参照しながら、通過特性Ａ１～Ａ３において、通過帯域および低域側の通過特性は、ほとんど同じである。通過特性Ａ１の通過帯域よりも高い周波数帯（高域側）には周波数ｆ１において減衰極が発生している。通過特性Ａ２の高域側には周波数ｆ２（＞ｆ１）において減衰極が発生している。通過特性Ａ３の高域側には周波数ｆ３（＞ｆ２）において減衰極が発生している。ビア導体Ｖ８１，Ｖ８２をビア導体Ｖ１２に近づけることにより、高域側において発生する減衰極の周波数を高くすることができる。

積層フィルタ１においては、キャパシタ電極１０２，２０２，３０２，４０２は、接地電極１１２に接続されたキャパシタ電極１０３，２０３，３０３，４０３とそれぞれキャパシタを形成している場合について説明した。キャパシタ電極１０２，２０２，３０２，４０２の各々は、接地電極１１２とキャパシタを形成してもよい。

図９は、実施の形態１の変形例に係る積層フィルタ１Ａの積層体内部の電極構造を、Ｙ軸方向から平面視した図である。積層フィルタ１Ａの電極構造は、図５の積層フィルタ１の電極構造から、キャパシタ電極１０３，２０３，３０３，４０３、およびビア導体Ｖ１３，Ｖ２３，Ｖ３３，Ｖ４３が除かれた電極構造である。これら以外は同様であるため、説明を繰り返さない。

図１および図９を参照しながら、キャパシタ電極１０２，２０２，３０２，４０２は、接地電極１１２と対向している。積層フィルタ１Ａにおいては、キャパシタ電極１０２，２０２，３０２，４０２は、接地電極１１２とともに、キャパシタＣ１～Ｃ４をそれぞれ形成する。積層フィルタに求められる所望の特性に応じて、実施の形態１または変形例のいずれかを選択することにより、キャパシタＣ１～Ｃ４の各々の電極間の距離を調節することができる。

以上、実施の形態１および変形例に係る積層フィルタによれば、減衰特性を改善することができる。

［実施の形態２］
実施の形態２においては、実施の形態１の積層フィルタの２つの端子を互いに電界結合させることにより、積層フィルタの減衰特性をさらに改善する構成について説明する。

図１０は、実施の形態２に係る積層フィルタ２の等価回路図である。図１０に示されるように、積層フィルタ２の等価回路は、図１の積層フィルタ１の等価回路にキャパシタＣ２２が追加された等価回路である。これら以外は同様であるため、説明を繰り返さない。図１０に示されるように、入出力端子Ｐ１，Ｐ２は、キャパシタＣ２２を介して互いに接続されている。

図１１は、図１０の積層フィルタ２の積層体内部の電極構造を、Ｙ軸方向から平面視した図である。積層フィルタ２の電極構造は、図５の積層フィルタ１の電極構造に、結合電極２３１（第１結合電極）、および結合電極２３２（第２結合電極）が追加された電極構造である。これら以外は同様であるため、説明を繰り返さない。

図１１に示されるように、結合電極２３１は、接地電極１１１および１１２の間においてビア導体Ｖ１０に接続され、入出力端子Ｐ１からＰ２に向かって延在している。結合電極２３２は、接地電極１１１および１１２の間においてビア導体Ｖ２０に接続され、入出力端子Ｐ２からＰ１に向かって延在している。結合電極２３１の辺は、入出力端子Ｐ１からＰ２に向かう方向において、結合電極２３２の辺に対向している。結合電極２３１，２３２によって、図１０のキャパシタＣ２２が形成されている。

図１２は、図１１の積層フィルタ２の通過特性（実線）および図５の積層フィルタ１の通過特性（点線）を併せて示す図である。図１２に示されるように、積層フィルタ１においては、低域側の周波数ｆ２１付近において減衰極が発生している。一方、積層フィルタ２においては、低域側の周波数ｆ２１に加えてｆ２２（＜ｆ２１）においても減衰極が発生している。その結果、低域側における挿入損失の極小値は、積層フィルタ２の方が積層フィルタ１より大きい。積層フィルタ２は、低域側において積層フィルタ１よりも大きい減衰量を確保することができる。すなわち、積層フィルタ２の減衰特性は、積層フィルタ１の減衰特性よりも改善されている。

図１３は、図１２の４ＧＨｚ～７ＧＨｚの部分が拡大された図である。図１３に示されるように、積層フィルタ２の挿入損失の最小値は、積層フィルタ１の挿入損失の最小値とほぼ同じである。すなわち、積層フィルタ２の通過帯域における通過特性は、積層フィルタ１の通過帯域における通過特性を維持している。

以上、実施の形態２に係る積層フィルタによれば、通過帯域における通過特性を維持しながら、減衰特性をさらに改善することができる。

実施の形態１，２においては、４つのＬＣ共振器を含む積層フィルタについて説明した。実施の形態に係る積層フィルタに含まれるＬＣ共振器の数は、４に限定されない。以下では、実施の形態に係る積層フィルタに含まれるＬＣ共振器の数が３，５，６，７である場合を、実施の形態３，４，５，６においてそれぞれ説明する。

［実施の形態３］
図１４は、実施の形態３に係る積層フィルタ３の等価回路図である。積層フィルタ３の等価回路は、図１の積層フィルタ１に含まれるＬＣ並列共振器ＬＣ１～ＬＣ４から、ＬＣ並列共振器ＬＣ４が除かれた等価回路である。ＬＣ並列共振器ＬＣ４が除かれたことによる変更以外は同様であるため、説明を繰り返さない。

図１４に示されるように、ＬＣ並列共振器ＬＣ３（第３ＬＣ共振器）は、接地点Ｇ１に接続されている。ＬＣ並列共振器ＬＣ３は、キャパシタＣ２０を介して入出力端子Ｐ２に接続されている。ＬＣ並列共振器ＬＣ３は、キャパシタＣ１３を介してＬＣ並列共振器ＬＣ１に接続されている。

以上、実施の形態３に係る積層フィルタによれば、減衰特性を改善することができる。
［実施の形態４］
図１５は、実施の形態４に係る積層フィルタ４の等価回路図である。積層フィルタ４の等価回路は、図１の積層フィルタ１に含まれるＬＣ並列共振器ＬＣ１～ＬＣ４にＬＣ並列共振器ＬＣ５（第３ＬＣ共振器）が追加された等価回路である。ＬＣ並列共振器ＬＣ５が追加されたことによる変更以外は同様であるため、説明を繰り返さない。

図１５に示されるように、磁界結合Ｍ４は、ＬＣ並列共振器ＬＣ４とＬＣ５との間の磁界結合を表している。ＬＣ並列共振器ＬＣ５は、キャパシタＣ４５を介してＬＣ並列共振器ＬＣ４（第４ＬＣ共振器）に接続されている。ＬＣ並列共振器ＬＣ５は、キャパシタＣ１５を介してＬＣ並列共振器ＬＣ１に接続されている。ＬＣ並列共振器ＬＣ５は、キャパシタＣ２０を介して入出力端子Ｐ２に接続されている。ＬＣ並列共振器ＬＣ５は、接地点Ｇ１に接続されている。ＬＣ並列共振器ＬＣ４は、接地点Ｇ２に接続されている。

ＬＣ並列共振器ＬＣ５は、インダクタＬ５と、キャパシタＣ５とを含む。インダクタＬ５およびキャパシタＣ５は、接地点Ｇ１と、キャパシタＣ４５およびＣ２０の接続点との間において並列に接続されている。

図１６は、実施の形態４の変形例に係る積層フィルタ４Ａの等価回路図である。積層フィルタ４Ａの等価回路は、図１５のＬＣ並列共振器ＬＣ１，ＬＣ５の各々が接続される接地点がＧ１からＧ２に変更されているとともに、ＬＣ並列共振器ＬＣ３が接続される接地点がＧ２からＧ１に変更された等価回路である。これら以外は同様であるため、説明を繰り返さない。

以上、実施の形態４および変形例に係る積層フィルタによれば、減衰特性を改善することができる。

［実施の形態５］
図１７は、実施の形態５に係る積層フィルタ５の等価回路図である。積層フィルタ５の等価回路は、図１５の積層フィルタ４に含まれるＬＣ並列共振器ＬＣ１～ＬＣ５にＬＣ並列共振器ＬＣ６（第３ＬＣ共振器）が追加された等価回路である。ＬＣ並列共振器ＬＣ６が追加されたことによる変更以外は同様であるため、説明を繰り返さない。

図１７に示されるように、磁界結合Ｍ５は、ＬＣ並列共振器ＬＣ５とＬＣ６との間の磁界結合を表している。ＬＣ並列共振器ＬＣ６は、キャパシタＣ５６を介してＬＣ並列共振器ＬＣ５（第４ＬＣ共振器）に接続されている。ＬＣ並列共振器ＬＣ６は、キャパシタＣ１６を介してＬＣ並列共振器ＬＣ１に接続されている。ＬＣ並列共振器ＬＣ６は、キャパシタＣ２０を介して入出力端子Ｐ２に接続されている。ＬＣ並列共振器ＬＣ６は、接地点Ｇ１に接続されている。ＬＣ並列共振器ＬＣ５は、接地点Ｇ２に接続されている。

ＬＣ並列共振器ＬＣ６は、インダクタＬ６と、キャパシタＣ６とを含む。インダクタＬ６およびキャパシタＣ６は、接地点Ｇ１と、キャパシタＣ５６およびＣ２０の接続点との間において並列に接続されている。

図１８は、実施の形態５の変形例に係る積層フィルタ５Ａの等価回路図である。積層フィルタ５Ａの等価回路は、図１７のＬＣ並列共振器ＬＣ１，ＬＣ６の各々が接続される接地点がＧ１からＧ２に変更されているとともに、ＬＣ並列共振器ＬＣ３，ＬＣ４各々が接続される接地点がＧ２からＧ１に変更された等価回路である。これら以外は同様であるため、説明を繰り返さない。

以上、実施の形態５および変形例に係る積層フィルタによれば、減衰特性を改善することができる。

［実施の形態６］
図１９は、実施の形態６に係る積層フィルタ６の等価回路図である。積層フィルタ６の等価回路は、図１７の積層フィルタ５に含まれるＬＣ並列共振器ＬＣ１～ＬＣ６にＬＣ並列共振器ＬＣ７（第３ＬＣ共振器）が追加された等価回路である。ＬＣ並列共振器ＬＣ７が追加されたことによる変更以外は同様であるため、説明を繰り返さない。

図１９に示されるように、磁界結合Ｍ６は、ＬＣ並列共振器ＬＣ６とＬＣ７との間の磁界結合を表している。ＬＣ並列共振器ＬＣ７は、キャパシタＣ６７を介してＬＣ並列共振器ＬＣ６（第４ＬＣ共振器）に接続されている。ＬＣ並列共振器ＬＣ７は、キャパシタＣ１７を介してＬＣ並列共振器ＬＣ１に接続されている。ＬＣ並列共振器ＬＣ７は、キャパシタＣ２０を介して入出力端子Ｐ２に接続されている。ＬＣ並列共振器ＬＣ７は、接地点Ｇ１に接続されている。ＬＣ並列共振器ＬＣ６は、接地点Ｇ２に接続されている。

ＬＣ並列共振器ＬＣ７は、インダクタＬ７と、キャパシタＣ７とを含む。インダクタＬ７およびキャパシタＣ７は、接地点Ｇ１と、キャパシタＣ６７およびＣ２０の接続点との間において並列に接続されている。

図２０は、実施の形態６の変形例に係る積層フィルタ６Ａの等価回路図である。積層フィルタ６Ａの等価回路は、図１９のＬＣ並列共振器ＬＣ１，ＬＣ７の各々が接続される接地点がＧ１からＧ２に変更されているとともに、ＬＣ並列共振器ＬＣ４が接続される接地点がＧ２からＧ１に変更された等価回路である。これら以外は同様であるため、説明を繰り返さない。

以上、実施の形態６および変形例に係る積層フィルタによれば、減衰特性を改善することができる。

今回開示された各実施の形態は、矛盾しない範囲で適宜組み合わされて実施されることも予定されている。今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて請求の範囲によって示され、請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。

１～６，１Ａ，４Ａ～６Ａ，１０ 積層フィルタ、１００ 積層体、１０１，２０１，３０１，４０１ 線路電極、１０２～１０４，２０２，２０３，３０２，３０３，４０２～４０４ キャパシタ電極、１１０ 接地端子、１１１，１１２ 接地電極、１２１，１２２，２２１，２２２，２３１，２３２ 結合電極、Ｃ１～Ｃ７，Ｃ１０，Ｃ１２～Ｃ１７，Ｃ２０，Ｃ２２，Ｃ２３，Ｃ３４，Ｃ４５，Ｃ５６，Ｃ６７ キャパシタ、Ｌ１～Ｌ７ インダクタ、ＬＣ１～ＬＣ７ 並列共振器、Ｐ１，Ｐ２ 入出力端子、Ｖ１～Ｖ６，Ｖ１０～Ｖ１３，Ｖ２０～Ｖ２３，Ｖ３１～Ｖ３３，Ｖ４１～Ｖ４３，Ｖ８１，Ｖ８２ ビア導体。

Claims (8)

1. 第１接地電極および第２接地電極と、
   前記第１接地電極に接続された第１ＬＣ共振器と、
   前記第２接地電極に接続された第２ＬＣ共振器とを備え、
   前記第１ＬＣ共振器は、
   第１線路電極と、
   前記第１接地電極および前記第１線路電極の間に配置された第１キャパシタ電極と、
   前記第１線路電極および前記第１キャパシタ電極を接続する第１ビア導体と、
   前記第１線路電極から前記第１キャパシタ電極が配置された側に延在し、前記第１線路電極および前記第１接地電極を接続する第２ビア導体とを含み、
   前記第２ＬＣ共振器は、
   第２線路電極と、
   前記第２接地電極および前記第２線路電極の間に配置された第２キャパシタ電極と、
   前記第２線路電極および前記第２キャパシタ電極を接続する第３ビア導体と、
   前記第２線路電極から前記第２キャパシタ電極が配置された側に延在し、前記第２線路電極および前記第２接地電極を接続する第４ビア導体とを含み、
   前記第１線路電極および前記第２線路電極の各々は、第１方向に延在し、
   前記第１方向および前記第１ビア導体の延在方向の各々に直交する第２方向から平面視したとき、前記第１方向において前記第３ビア導体は、前記第２ビア導体よりも前記第１ビア導体に近く、前記第１方向において前記第４ビア導体は、前記第１ビア導体よりも前記第２ビア導体に近く、
   前記第１接地電極と前記第２接地電極とを接続する第１接地ビア導体をさらに備え、
   前記第２方向から平面視したとき、前記第１方向において前記第１接地ビア導体は、前記第２ビア導体よりも前記第１ビア導体に近い、積層フィルタ。
2. 接地端子と、
   前記接地端子と前記第１接地電極とを接続する第２接地ビア導体をさらに備える、請求項１に記載の積層フィルタ。
3. 第３ＬＣ共振器と、
   前記第１ＬＣ共振器と電気的に接続された第１端子と、
   前記第３ＬＣ共振器と電気的に接続された第２端子とをさらに備え、
   前記第３ＬＣ共振器は、
   第３線路電極と、
   前記第１接地電極および前記第３線路電極の間に配置された第３キャパシタ電極と、
   前記第３線路電極および前記第３キャパシタ電極を接続する第５ビア導体と、
   前記第３線路電極から前記第３キャパシタ電極が配置された側に延在し、前記第３線路電極および前記第１接地電極を接続する第６ビア導体とを含む、請求項１または２に記載の積層フィルタ。
4. 第４ＬＣ共振器をさらに備え、
   前記第４ＬＣ共振器は、
   第４線路電極と、
   前記第２接地電極および前記第４線路電極の間に配置された第４キャパシタ電極と、
   前記第４線路電極および前記第４キャパシタ電極を接続する第７ビア導体と、
   前記第４線路電極から前記第４キャパシタ電極が配置された側に延在し、前記第４線路電極および前記第２接地電極を接続する第８ビア導体とを含む、請求項３に記載の積層フィルタ。
5. 前記第１キャパシタ電極は、前記第２接地電極と前記第１線路電極との間に配置されており、
   前記第２キャパシタ電極は、前記第２接地電極と前記第２線路電極との間に配置されている、請求項３または４に記載の積層フィルタ。
6. 前記第１ビア導体の延在方向において、前記第１線路電極と前記第２接地電極との距離は、前記第１線路電極と前記第１接地電極との距離よりも短い、請求項５に記載の積層フィルタ。
7. 第１接地電極および第２接地電極と、
   前記第１接地電極に接続された第１ＬＣ共振器と、
   前記第２接地電極に接続された第２ＬＣ共振器とを備え、
   前記第１ＬＣ共振器は、
   第１線路電極と、
   前記第１接地電極および前記第１線路電極の間に配置された第１キャパシタ電極と、
   前記第１線路電極および前記第１キャパシタ電極を接続する第１ビア導体と、
   前記第１線路電極から前記第１キャパシタ電極が配置された側に延在し、前記第１線路電極および前記第１接地電極を接続する第２ビア導体とを含み、
   前記第２ＬＣ共振器は、
   第２線路電極と、
   前記第２接地電極および前記第２線路電極の間に配置された第２キャパシタ電極と、
   前記第２線路電極および前記第２キャパシタ電極を接続する第３ビア導体と、
   前記第２線路電極から前記第２キャパシタ電極が配置された側に延在し、前記第２線路電極および前記第２接地電極を接続する第４ビア導体とを含み、
   第３ＬＣ共振器と、
   前記第１ＬＣ共振器と電気的に接続された第１端子と、
   前記第３ＬＣ共振器と電気的に接続された第２端子とをさらに備え、
   前記第３ＬＣ共振器は、
   第３線路電極と、
   前記第１接地電極および前記第３線路電極の間に配置された第３キャパシタ電極と、
   前記第３線路電極および前記第３キャパシタ電極を接続する第５ビア導体と、
   前記第３線路電極から前記第３キャパシタ電極が配置された側に延在し、前記第３線路電極および前記第１接地電極を接続する第６ビア導体とを含み、
   前記第１キャパシタ電極は、前記第２接地電極と前記第１線路電極との間に配置されており、
   前記第２キャパシタ電極は、前記第２接地電極と前記第２線路電極との間に配置されており、
   前記第１接地電極および前記第２接地電極の間において前記第１端子に接続され、前記第１端子から前記第２端子に向かって延在する第１結合電極と、
   前記第１接地電極および前記第２接地電極の間において前記第２端子に接続され、前記第２端子から前記第１端子に向かって延在する第２結合電極と、
   前記第１キャパシタ電極と対向し、前記第１端子に接続された第５キャパシタ電極と、
   前記第３キャパシタ電極と対向し、前記第２端子に接続された第６キャパシタ電極とをさらに備え、
   前記第１結合電極は、前記第１端子から前記第２端子に向かう方向において、前記第２結合電極に対向している、積層フィルタ。
8. 前記第１キャパシタ電極および前記第２キャパシタ電極の各々と対向する第３結合電極をさらに備える、請求項１～７のいずれか１項に記載の積層フィルタ。

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