JP4505827B2 - 電子部品 - Google Patents

Description

本発明は、複数の共振器を有する電子部品に関する。

ブルートゥース規格の通信装置や無線ＬＡＮ（ローカルエリアネットワーク）用の通信装置では、小型化、薄型化の要求が強いことから、それに用いられる電子部品の小型化、薄型化が要求されている。上記通信装置における電子部品の一つに、受信信号を濾波するバンドパスフィルタがある。このバンドパスフィルタにおいても、小型化、薄型化が要求されている。そこで、上記の通信装置における使用周波数帯域に対応でき、且つ小型化、薄型化を実現可能なバンドパスフィルタとして、例えば特許文献１ないし６に示されるように、積層基板における導体層を用いて構成された複数の共振器を備えた積層型のバンドパスフィルタが提案されている。このバンドパスフィルタにおいて、隣接する共振器同士は電磁界結合している。なお、電磁界結合には、誘導性結合と容量性結合とが含まれる。

特許文献１ないし６には、それぞれ、積層型のバンドパスフィルタにおいて、所望の特性を得るための技術が記載されている。

特許文献１には、並列に配置された３個の共振器電極を備え、両端に配置された２個の共振器電極がそれぞれ別個の入出力電極に接続されたバンドパスフィルタにおいて、両端に配置された２個の共振器電極間を容量結合（容量性結合）させる飛び越し容量結合電極と、両端に配置された２個の共振器電極間を磁界結合（誘導性結合）させる磁界結合電極とを設ける技術が記載されている。この技術は、通過帯域よりも低域側の２つの減衰極の周波数を調整可能とすることを目的としている。

特許文献２、３にはいずれも、入力端子に接続された入力結合コンデンサと、出力端子に接続された出力結合コンデンサと、入力結合コンデンサと出力結合コンデンサとの間に設けられた複数のストリップライン共振器とを備えたバンドパスフィルタにおいて、インダクタとコンデンサとの直列回路からなり、入力端子とグランドとの間に配置された第１のノッチ回路と、インダクタとコンデンサとの直列回路からなり、出力端子とグランドとの間に配置された第２のノッチ回路とを設ける技術が記載されている。この技術は、挿入損失と減衰量の両特性を充足できるバンドパスフィルタを実現することを目的としている。

特許文献４には、第１ないし第３の共振器を備えたバンドパスフィルタにおいて、第１の共振器のアース側の端部を第１のインダクタを介して接地し、第３の共振器のアース側の端部を第２のインダクタを介して接地する技術が記載されている。この技術は、高周波数領域におけるスプリアス特性を改善することを目的としている。

特許文献５には、第１ないし第３の共振器を備えたバンドパスフィルタにおいて、第１の共振器のアース側の端部と第３の共振器のアース側の端部とを接続するポール形成用インダクタを設ける技術が記載されている。この技術は、中心周波数の両側にポール（減衰極）が存在する周波数特性において、十分な減衰量を確保することを目的としている。

特許文献６には、第１および第２の共振器を備えたバンドパスフィルタにおいて、第１および第２の共振器のアース側同士を接続するコイル電極を設ける技術が記載されている。この技術は、帯域幅の広いバンドパスフィルタを実現することを目的としている。

特開２００５−１５９５１２号公報 特開２００４−２３３３４号公報 特開２００４−２３３３５号公報 特開平５−１９９００６号公報 特開平５−１９９００８号公報 特開平６−６１０５号公報

従来の積層型のバンドパスフィルタでは、小型化、薄型化する場合には、隣接する共振器間の距離を短くせざるを得ない。すると、隣接する共振器間の誘導性結合が強くなりすぎて、所望のバンドパスフィルタの特性を実現することが困難になるという問題が発生する。具体的には、積層型のバンドパスフィルタにおいて、隣接する共振器間の誘導性結合が強くなりすぎると、通過帯域外における減衰量を大きくすることが困難になる。

例えば特許文献１ないし６に記載されているように、積層型のバンドパスフィルタにおいて、所望の特性を得るための種々の技術が提案されている。しかしながら、従来、隣接する共振器間の誘導性結合を弱めることによって所望の特性を得る技術はなかった。

本発明はかかる問題点に鑑みてなされたもので、その目的は、複数の共振器を備えた電子部品であって、隣接する共振器間の誘導性結合を弱めることによって所望の特性を得ることを可能にした電子部品を提供することにある。

本発明の電子部品は、入力端子と、出力端子と、隣接する２つの共振器同士が誘導性結合するように設けられた複数の共振器と、入力端子に接続された第１の端部とその反対側の第２の端部とを有する第１のインダクタと、出力端子に接続された第１の端部とその反対側の第２の端部とを有する第２のインダクタとを備えている。複数の共振器は、第１のインダクタの第２の端部に接続された第１の共振器と、第２のインダクタの第２の端部に接続された第２の共振器とを含んでいる。

本発明の電子部品では、第１のインダクタが発生する磁界によって、第１の共振器とこれに隣接する共振器との間の誘導性結合が弱められ、第２のインダクタが発生する磁界によって、第２の共振器とこれに隣接する共振器との間の誘導性結合が弱められる。

本発明の電子部品において、複数の共振器は、バンドパスフィルタの機能を実現するものであってもよい。

また、本発明の電子部品において、第１の共振器は、互いに接続された第１の共振器用インダクタと第１の共振器用キャパシタとを有し、第２の共振器は、互いに接続された第２の共振器用インダクタと第２の共振器用キャパシタとを有し、第１のインダクタの第２の端部は、第１の共振器用インダクタと第１の共振器用キャパシタとの接続点に接続され、第２のインダクタの第２の端部は、第２の共振器用インダクタと第２の共振器用キャパシタとの接続点に接続されていてもよい。

また、本発明の電子部品において、複数の共振器は、更に第３の共振器を含み、第１の共振器と第３の共振器が誘導性結合し、且つ第２の共振器と第３の共振器が誘導性結合してもよい。

また、本発明の電子部品は、更に、積層された複数の誘電体層を含む積層基板を備え、第１の共振器は、積層基板内に設けられた第１の共振器用導体層を有し、第２の共振器は、積層基板内に設けられた第２の共振器用導体層を有し、第１のインダクタは、積層基板内に設けられた第１のインダクタ用導体層を有し、第２のインダクタは、積層基板内に設けられた第２のインダクタ用導体層を有していてもよい。

第１および第２のインダクタ用導体層は、それぞれ、複数の誘電体層の積層方向に見たときに第１の共振器用導体層と第２の共振器用導体層との間に位置している部分を含んでいてもよい。

また、積層基板は、複数の誘電体層の積層方向における両端に配置された第１および第２の端面を有し、入力端子は第１の端面に配置され、出力端子は第２の端面に配置され、第１および第２の共振器用導体層は、複数の誘電体層の積層方向と交差する方向に配列されていてもよい。

また、積層基板は、複数の誘電体層の積層方向における両端に配置された第１および第２の端面と、第１および第２の端面に垂直で且つ互いに反対側に配置された第１および第２の側面とを有し、入力端子は第１の側面に配置され、出力端子は第２の側面に配置され、第１および第２の共振器用導体層は、複数の誘電体層の積層方向と交差する方向に配列されていてもよい。

本発明の電子部品では、第１のインダクタが発生する磁界によって、第１の共振器とこれに隣接する共振器との間の誘導性結合が弱められ、第２のインダクタが発生する磁界によって、第２の共振器とこれに隣接する共振器との間の誘導性結合が弱められる。従って、本発明によれば、複数の共振器を備えた電子部品において、隣接する共振器間の誘導性結合を弱めることによって所望の特性を得ることが可能になるという効果を奏する。

［第１の実施の形態］
以下、本発明の実施の形態について図面を参照して詳細に説明する。始めに、図１を参照して、本発明の第１の実施の形態に係る電子部品の回路構成について説明する。本実施の形態に係る電子部品１は、バンドパスフィルタの機能を有している。図１に示したように、電子部品１は、入力端子２と、出力端子３と、３つの共振器４，５，６と、インダクタ７，８と、キャパシタ１７，１８，１９とを備えている。

インダクタ７は、入力端子２に接続された第１の端部とその反対側の第２の端部とを有している。インダクタ８は、出力端子３に接続された第１の端部とその反対側の第２の端部とを有している。共振器４は、インダクタ７の第２の端部に接続されている。共振器６は、インダクタ８の第２の端部に接続されている。共振器５は、共振器４と共振器６との間に配置されている。そして、隣接する共振器４と共振器５は誘導性結合し、隣接する共振器５と共振器６も誘導性結合する。

共振器４は本発明における第１の共振器に対応し、共振器６は本発明における第２の共振器に対応し、共振器５は本発明における第３の共振器に対応する。また、インダクタ７は本発明における第１のインダクタに対応し、インダクタ８は本発明における第２のインダクタに対応する。

共振器４は、互いに接続されたインダクタ１１とキャパシタ１４とを有している。共振器５は、互いに接続されたインダクタ１２とキャパシタ１５とを有している。共振器６は、互いに接続されたインダクタ１３とキャパシタ１６とを有している。インダクタ１２は、インダクタ１１とインダクタ１３との間に配置されている。そして、隣接するインダクタ１１，１２は誘導性結合し、隣接するインダクタ１２，１３も誘導性結合する。図１では、インダクタ１１，１２間の誘導性結合と、インダクタ１２，１３間の誘導性結合を、それぞれ記号Ｍを付した曲線で表している。

インダクタ１１は本発明における第１の共振器用インダクタに対応し、キャパシタ１４は本発明における第１の共振器用キャパシタに対応する。また、インダクタ１３は本発明における第２の共振器用インダクタに対応し、キャパシタ１６は本発明における第２の共振器用キャパシタに対応する。

インダクタ１１の一端とキャパシタ１４，１７，１９の各一端は、インダクタ７の第２の端部に接続されている。インダクタ１１の他端とキャパシタ１４の他端はグランドに接続されている。インダクタ１２の一端とキャパシタ１５，１８の各一端は、キャパシタ１７の他端に接続されている。インダクタ１２の他端とキャパシタ１５の他端はグランドに接続されている。インダクタ１３の一端、キャパシタ１６の一端およびキャパシタ１９の他端は、キャパシタ１８の他端に接続されていると共にインダクタ８の第２の端部に接続されている。インダクタ１３の他端とキャパシタ１６の他端はグランドに接続されている。

共振器４，５，６はいずれも、開放端と短絡端とを有する１／４波長共振器である。共振器４の開放端は、インダクタ１１とキャパシタ１４との接続点である。共振器５の開放端は、インダクタ１２とキャパシタ１５との接続点である。共振器６の開放端は、インダクタ１３とキャパシタ１６との接続点である。キャパシタ１７は、共振器４，５の開放端同士を接続している。また、キャパシタ１８は、共振器５，６の開放端同士を接続している。インダクタ７の第２の端部は、インダクタ１１とキャパシタ１４との接続点に接続されている。インダクタ８の第２の端部は、インダクタ１３とキャパシタ１６との接続点に接続されている。共振器４，５は、前述のように誘導性結合すると共に、キャパシタ１７を介して容量性結合する。共振器５，６も、前述のように誘導性結合すると共に、キャパシタ１８を介して容量性結合する。共振器４，５，６は、バンドパスフィルタの機能を実現する。

本実施の形態に係る電子部品１では、入力端子２に信号が入力されると、そのうちの所定の周波数帯域内の周波数の信号が選択的に、共振器４，５，６を用いて構成されたバンドパスフィルタを通過し、出力端子３から出力される。

次に、図２ないし図６を参照して、電子部品１の構造について説明する。図２は、電子部品１の主要部分を示す斜視図である。図３は、電子部品１の外観を示す斜視図である。図４は、図２におけるＡ方向から見た電子部品１の主要部分を示す説明図である。図５は、図２におけるＢ方向から見た電子部品１の主要部分を示す説明図である。図６は、図２におけるＣ方向から見た電子部品１の主要部分を示す説明図である。

図３に示したように、電子部品１は、電子部品１の構成要素を一体化するための積層基板２０を備えている。後で詳しく説明するが、積層基板２０は、積層された複数の誘電体層と複数の導体層とを含んでいる。インダクタ７，８，１１〜１３は、いずれも、積層基板２０内の１つ以上の導体層を用いて構成されている。キャパシタ１４〜１９は、積層基板２０内の導体層と誘電体層を用いて構成されている。

積層基板２０は、外周部として上面２０Ａと底面２０Ｂと４つの側面２０Ｃ〜２０Ｆとを有する直方体形状をなしている。上面２０Ａと底面２０Ｂは平行であり、側面２０Ｃ，２０Ｄも平行であり、側面２０Ｅ，２０Ｆも平行である。側面２０Ｃ〜２０Ｆは、上面２０Ａおよび底面２０Ｂに対して垂直になっている。

側面２０Ｃには、入力端子２２と、その両側に配置された２つのグランド用端子２４，２５が設けられている。側面２０Ｄには、出力端子２３と、その両側に配置された２つのグランド用端子２６，２７が設けられている。入力端子２２は図１における入力端子２に対応し、出力端子２３は図１における出力端子３に対応する。グランド用端子２４，２５，２６，２７はグランドに接続される。

積層基板２０において、側面２０Ｃ，２０Ｄに垂直な方向が、複数の誘電体層の積層方向である。図２ないし図４および図６において、記号Ｔを付した矢印は、複数の誘電体層の積層方向を表している。従って、本実施の形態では、側面２０Ｃ，２０Ｄが、積層方向における両端に配置された端面である。側面２０Ｃは本発明における第１の端面に対応し、側面２０Ｄは本発明における第２の端面に対応する。

上面２０Ａと底面２０Ｂには、それぞれ、グランド層２８，２９が配置されている。グランド用端子２４〜２７は、グランド層２８，２９に接続されている。電子部品１は、積層基板２０の底面２０Ｂが実装基板に当接するように、実装基板に実装される。

次に、図７ないし図９を参照して、積層基板２０における誘電体層と導体層について詳しく説明する。なお、ここでは、積層基板２０の側面２０Ｃ側を上側、積層基板２０の側面２０Ｄ側を下側として説明する。図７において（ａ）〜（ｄ）は、それぞれ、上から１層目ないし４層目の誘電体層の上面を示している。図８において（ａ）〜（ｅ）は、それぞれ、上から５層目ないし９層目の誘電体層の上面を示している。図９において（ａ）〜（ｃ）は、それぞれ、上から１０層目ないし１２層目の誘電体層の上面を示している。図９において（ｄ）は、上から１２層目の誘電体層およびその下の導体層を、上から見た状態で表したものである。

図７（ａ）に示した１層目の誘電体層３１の上面は、積層基板２０の側面２０Ｃとなる。誘電体層３１の上面には、入力端子用導体層３１１と、その両側に配置された２つのグランド用導体層３１２，３１３が形成されている。入力端子用導体層３１１は入力端子２２に接続される。グランド用導体層３１２は、グランド用端子２４およびグランド層２８，２９に接続される。グランド用導体層３１３は、グランド用端子２５およびグランド層２８，２９に接続される。また、誘電体層３１には、入力端子用導体層３１１に接続されたスルーホール３１４が形成されている。

図７（ｂ）に示した２層目の誘電体層３２には、スルーホール３１４に接続されたスルーホール３２１が形成されている。

図７（ｃ）に示した３層目の誘電体層３３の上面には、インダクタ用導体層３３１が形成されている。導体層３３１は、第１の端部３３１ａと第２の端部３３１ｂとを有している。第１の端部３３１ａは、誘電体層３３の上面におけるほぼ中央に配置されている。導体層３３１は、第１の端部３３１ａから図７（ｃ）における下方に延びた後、左へ延びるように屈曲して第２の端部３３１ｂに達している。スルーホール３２１は、導体層３３１における第１の端部３３１ａの近傍の部分に接続されている。また、誘電体層３３には、導体層３３１における第２の端部３３１ｂの近傍の部分に接続されたスルーホール３３２が形成されている。

図７（ｄ）に示した４層目の誘電体層３４には、スルーホール３３２に接続されたスルーホール３４１が形成されている。

図８（ａ）に示した５層目の誘電体層３５の上面には、キャパシタ用導体層３５１が形成されている。導体層３５１は、図１におけるキャパシタ１９を構成するための２つの部分３５１ａ，３５１ｂを含んでいる。この部分３５１ａ，３５１ｂについては、後で詳しく説明する。また、誘電体層３５には、導体層３５１に接続されたスルーホール３５２が形成されている。スルーホール３５２には、スルーホール３４１が接続されている。

図８（ｂ）に示した６層目の誘電体層３６の上面には、共振器用導体層３６１，３６２，３６３が形成されている。導体層３６１，３６２，３６３は、図８（ｂ）における左側から導体層３６１，３６２，３６３の順に、左右方向に配列されている。導体層３６１は、第１の端部３６１ａと、その反対側の第２の端部３６１ｂとを有している。導体層３６２は、第１の端部３６２ａと、その反対側の第２の端部３６２ｂとを有している。導体層３６３は、第１の端部３６３ａと、その反対側の第２の端部３６３ｂとを有している。第２の端部３６１ｂ，３６２ｂ，３６３ｂはグランド層２８に接続される。また、誘電体層３６には、第１の端部３６１ａと第２の端部３６１ｂとの間の位置において導体層３６１に接続されたスルーホール３６４と、第１の端部３６２ａと第２の端部３６２ｂとの間の位置において導体層３６２に接続されたスルーホール３６５と、第１の端部３６３ａと第２の端部３６３ｂとの間の位置において導体層３６３に接続されたスルーホール３６６とが形成されている。導体層３６１には、スルーホール３５２が接続されている。

図８（ｃ）に示した７層目の誘電体層３７の上面には、共振器用導体層３７１，３７２，３７３と、キャパシタ用導体層３７７が形成されている。導体層３７１，３７２，３７３は、図８（ｃ）における左側から導体層３７１，３７２，３７３の順に、左右方向に配列されている。導体層３７１，３７２，３７３の各一端部はグランド層２８に接続される。キャパシタ用導体層３７７は、図８（ｃ）における導体層３７１，３７２，３７３の下方に配置され、左右方向に延在している。導体層３７７はグランド層２９に接続される。また、誘電体層３７には、それぞれ導体層３７１，３７２，３７３に接続されたスルーホール３７４，３７５，３７６が形成されている。スルーホール３７４，３７５，３７６には、それぞれスルーホール３６４，３６５，３６６が接続されている。

図８（ｄ）に示した８層目の誘電体層３８の上面には、共振器用導体層３８１，３８２，３８３が形成されている。導体層３８１，３８２，３８３は、図８（ｄ）における左側から導体層３８１，３８２，３８３の順に、左右方向に配列されている。導体層３８１は、第１の端部３８１ａと、その反対側の第２の端部３８１ｂとを有している。導体層３８２は、第１の端部３８２ａと、その反対側の第２の端部３８２ｂとを有している。導体層３８３は、第１の端部３８３ａと、その反対側の第２の端部３８３ｂとを有している。第２の端部３８１ｂ，３８２ｂ，３８３ｂはグランド層２８に接続される。導体層３８１，３８２，３８３には、それぞれスルーホール３７４，３７５，３７６が接続されている。また、誘電体層３８には、導体層３８３に接続されたスルーホール３８４が形成されている。

図８（ｅ）に示した９層目の誘電体層３９の上面には、キャパシタ用導体層３９１が形成されている。導体層３９１は、図１におけるキャパシタ１９を構成するための２つの部分３９１ａ，３９１ｂを含んでいる。この部分３９１ａ，３９１ｂについては、後で詳しく説明する。また、誘電体層３９には、導体層３９１に接続されたスルーホール３９２が形成されている。スルーホール３９２には、スルーホール３８４が接続されている。

図９（ａ）に示した１０層目の誘電体層４０には、スルーホール３９２に接続されたスルーホール４０１が形成されている。

図９（ｂ）に示した１１層目の誘電体層４１の上面には、インダクタ用導体層４１１が形成されている。導体層４１１は、第１の端部４１１ａと第２の端部４１１ｂとを有している。第１の端部４１１ａは、誘電体層４１の上面におけるほぼ中央に配置されている。導体層４１１は、第１の端部４１１ａから図９（ｂ）における下方に延びた後、右へ延びるように屈曲して第２の端部４１１ｂに達している。スルーホール４０１は、導体層４１１における第２の端部４１１ｂの近傍の部分に接続されている。また、誘電体層４１には、導体層４１１における第１の端部４１１ａの近傍の部分に接続されたスルーホール４１２が形成されている。

図９（ｃ）に示した１２層目の誘電体層４２には、スルーホール４１２に接続されたスルーホール４２０が形成されている。

図９（ｄ）に示したように、誘電体層４２の下面には、出力端子用導体層４２１と、その両側に配置された２つのグランド用導体層４２２，４２３が形成されている。出力端子用導体層４２１は出力端子２３に接続される。グランド用導体層４２２は、グランド用端子２６およびグランド層２８，２９に接続される。グランド用導体層４２３は、グランド用端子２７およびグランド層２８，２９に接続される。導体層４２１には、スルーホール４２０が接続されている。誘電体層４２の下面は、積層基板２０の側面２０Ｄとなる。

図７ないし図９に示した誘電体層３１〜４２および導体層が積層されて積層体が形成される。図３に示したグランド層２８，２９は、この積層体の外周面のうち、積層方向Ｔに対して垂直で、且つ互いに平行な２つの面に形成される。更に、積層体に対して、それぞれ導体層３１１，４２１，３１２，３１３，４２２，４２３に接するように端子２２〜２７が形成されて、積層基板２０が完成する。

図１におけるインダクタ１１は、スルーホール３６４，３７４によって接続された導体層３６１，３７１，３８１を用いて構成されている。導体層３６１，３７１，３８１は、本発明における第１の共振器用導体層に対応する。図１におけるインダクタ１２は、スルーホール３６５，３７５によって接続された導体層３６２，３７２，３８２を用いて構成されている。図１におけるインダクタ１３は、スルーホール３６６，３７６によって接続された導体層３６３，３７３，３８３を用いて構成されている。導体層３６３，３７３，３８３は、本発明における第２の共振器用導体層に対応する。

図１におけるインダクタ７は、インダクタ用導体層３３１を用いて構成されている。インダクタ用導体層３３１は、本発明における第１のインダクタ用導体層に対応する。図１におけるインダクタ８は、インダクタ用導体層４１１を用いて構成されている。インダクタ用導体層４１１は、本発明における第２のインダクタ用導体層に対応する。

図８（ｃ）に示したキャパシタ用導体層３７７は、導体層３６１，３６２，３６３と、導体層３８１，３８２，３８３との間に配置されている。導体層３６１は誘電体層３６を介して導体層３７７に対向し、導体層３８１は誘電体層３７を介して導体層３７７に対向している。図１におけるキャパシタ１４は、これら導体層３６１，３７７，３８１と誘電体層３６，３７によって構成されている。導体層３６２は誘電体層３６を介して導体層３７７に対向し、導体層３８２は誘電体層３７を介して導体層３７７に対向している。図１におけるキャパシタ１５は、これら導体層３６２，３７７，３８２と誘電体層３６，３７によって構成されている。導体層３６３は誘電体層３６を介して導体層３７７に対向し、導体層３８３は誘電体層３７を介して導体層３７７に対向している。図１におけるキャパシタ１６は、これら導体層３６３，３７７，３８３と誘電体層３６，３７によって構成されている。なお、図４では、導体層３７７を示すために、導体層３７１，３７２，３７３の図示を省略している。

図８（ａ）に示したキャパシタ用導体層３５１は、入力端子２２と導体層３６２との間に配置され、スルーホール３５２を介して導体層３６１に接続されていると共に、誘電体層３５を介して導体層３６２に対向している。図１におけるキャパシタ１７は、導体層３５１，３６２と、これらの間に配置された誘電体層３５によって構成されている。

図８（ｅ）に示したキャパシタ用導体層３９１は、出力端子２３と導体層３８２との間に配置され、スルーホール３８４を介して導体層３８３に接続されていると共に、誘電体層３８を介して導体層３８２に対向している。図１におけるキャパシタ１８は、導体層３９１，３８２と、これらの間に配置された誘電体層３８によって構成されている。

図１におけるキャパシタ１９は、導体層３５１，３９１と、これらの間に配置された誘電体層３５，３６，３７，３８とによって構成されている。以下、キャパシタ１９について、より詳しく説明する。導体層３５１の部分３５１ａと導体層３９１の部分３９１ａは、誘電体層の積層方向に見たときに、導体層３６１，３７１，３８１と導体層３６２，３７２，３８２との間に配置されている。そして、部分３５１ａと部分３９１ａは、導体層３６２，３７２，３８２と重なることなく、誘電体層３５，３６，３７，３８を介して互いに対向している。また、導体層３５１の部分３５１ｂと導体層３９１の部分３９１ｂは、誘電体層の積層方向に見たときに、導体層３６３，３７３，３８３と導体層３６２，３７２，３８２との間に配置されている。そして、部分３５１ｂと部分３９１ｂは、導体層３６２，３７２，３８２と重なることなく、誘電体層３５，３６，３７，３８を介して互いに対向している。図１におけるキャパシタ１９は、導体層３５１，３９１のうち、特に、互いに対向する部分３５１ａ，３９１ａおよび互いに対向する部分３５１ｂ，３９１ｂと、導体層３５１と導体層３９１の間に配置された誘電体層３５，３６，３７，３８とによって構成されている。

なお、本実施の形態において、積層基板２０としては、誘電体層の材料として樹脂、セラミック、あるいは両者を複合した材料を用いたもの等、種々のものを用いることができる。しかし、積層基板２０としては、特に、高周波特性に優れた低温同時焼成セラミック多層基板を用いることが好ましい。

図２および図４に示したように、インダクタ用導体層３３１，４１１は、それぞれ、誘電体層の積層方向に見たときに、共振器４を構成する導体層３６１，３７１，３８１と、共振器６を構成する導体層３６３，３７３，３８３との間に位置している部分を含んでいる。より詳しく説明すると、インダクタ用導体層３３１は、誘電体層の積層方向に見たときに、共振器４を構成する導体層３６１，３７１，３８１と、共振器４に隣接する共振器５を構成する導体層３６２，３７２，３８２との間に位置している部分を含んでいる。同様に、インダクタ用導体層４１１は、誘電体層の積層方向に見たときに、共振器６を構成する導体層３６３，３７３，３８３と、共振器６に隣接する共振器５を構成する導体層３６２，３７２，３８２との間に位置している部分を含んでいる。

また、図４および図６から分かるように、積層方向Ｔについて、インダクタ用導体層３３１と導体層３６１，３６２との間の距離は、インダクタ用導体層３３１と入力端子２２との間の距離に比べて十分小さい。すなわち、インダクタ用導体層３３１は、導体層３６１，３６２に対して近接した位置に配置されている。同様に、積層方向Ｔについて、インダクタ用導体層４１１と導体層３８２，３８３との間の距離は、インダクタ用導体層４１１と出力端子２３との間の距離に比べて十分小さい。すなわち、インダクタ用導体層４１１は、導体層３８２，３８３に対して近接した位置に配置されている。

また、図３に示したように、積層基板２０は、積層方向Ｔにおける両端に配置された第１の端面（側面２０Ｃ）と第２の端面（側面２０Ｄ）とを有している。入力端子２２は第１の端面（側面２０Ｃ）に配置され、出力端子２３は第２の端面（側面２０Ｄ）に配置されている。そして、図２に示したように、共振器４を構成する導体層３６１，３７１，３８１と、共振器５を構成する導体層３６２，３７２，３８２と、共振器６を構成する導体層３６３，３７３，３８３は、積層方向Ｔと交差する方向、特に積層方向Ｔに垂直な方向に配列されている。

以上説明したように、本実施の形態に係る電子部品１は、入力端子２と、出力端子３と、隣接する２つの共振器同士が誘導性結合するように設けられた３つの共振器４〜６と、入力端子２に接続された第１の端部とその反対側の第２の端部とを有するインダクタ７と、出力端子３に接続された第１の端部とその反対側の第２の端部とを有するインダクタ８とを備えている。共振器４はインダクタ７の第２の端部に接続され、共振器６はインダクタ８の第２の端部に接続されている。

以下、比較例の電子部品と比較しながら、本実施の形態に係る電子部品１の作用、効果について説明する。始めに、図１０を参照して、比較例の電子部品１０１の回路構成について説明する。比較例の電子部品１０１は、インダクタ７，８を備えていない。比較例では、インダクタ１１の一端とキャパシタ１４，１７，１９の各一端は入力端子２に接続され、インダクタ１３の一端、キャパシタ１６の一端およびキャパシタ１９の他端は、出力端子３に接続されている。

次に、図１１ないし図１３を参照して、比較例の電子部品１０１の構造について説明する。図１１は、図４と同じ方向から見た電子部品１０１の主要部分を示す説明図である。図１２は、図５と同じ方向から見た電子部品１０１の主要部分を示す説明図である。図１３は、図６と同じ方向から見た電子部品１０１の主要部分を示す説明図である。これらの図に示したように、電子部品１０１は、電子部品１０１の構成要素を一体化するための積層基板１２０を備えている。積層基板１２０は、積層された複数の誘電体層と複数の導体層とを含んでいる。インダクタ１１〜１３は、いずれも、積層基板１２０内の１つ以上の導体層を用いて構成されている。キャパシタ１４〜１９は、積層基板１２０内の導体層と誘電体層を用いて構成されている。

積層基板１２０は、上面１２０Ａと、底面１２０Ｂと、４つの側面１２０Ｃ〜１２０Ｆを有する直方体形状をなしている。上面１２０Ａと底面１２０Ｂは平行であり、側面１２０Ｃ，１２０Ｄも平行であり、側面１２０Ｅ，１２０Ｆも平行である。側面１２０Ｃ〜１２０Ｆは、上面１２０Ａおよび底面１２０Ｂに対して垂直になっている。

側面１２０Ｃには、入力端子２２と、その両側に配置された２つのグランド用端子２４，２５が設けられている。側面１２０Ｄには、出力端子２３と、その両側に配置された２つのグランド用端子２６，２７が設けられている。入力端子２２は図１０における入力端子２に対応し、出力端子２３は図１０における出力端子３に対応する。グランド用端子２４，２５，２６，２７はグランドに接続される。

積層基板１２０において、側面１２０Ｃ，１２０Ｄに垂直な方向が、複数の誘電体層の積層方向である。図１１および図１３において、記号Ｔを付した矢印は、複数の誘電体層の積層方向を表している。図示しないが、積層基板１２０においても、本実施の形態における積層基板２０と同様に、上面１２０Ａと底面１２０Ｂには、それぞれ、グランド層２８，２９が配置されている。グランド用端子２４〜２７は、グランド層２８，２９に接続されている。電子部品１０１は、積層基板１２０の底面１２０Ｂが実装基板に当接するように、実装基板に実装される。

次に、図１４ないし図１６を参照して、積層基板１２０における誘電体層と導体層について詳しく説明する。なお、ここでは、積層基板１２０の側面１２０Ｃ側を上側、積層基板１２０の側面１２０Ｄ側を下側として説明する。図１４において（ａ）〜（ｄ）は、それぞれ、上から１層目ないし４層目の誘電体層の上面を示している。図１５において（ａ）〜（ｅ）は、それぞれ、上から５層目ないし９層目の誘電体層の上面を示している。図１６において（ａ）〜（ｃ）は、それぞれ、上から１０層目ないし１２層目の誘電体層の上面を示している。図１６において（ｄ）は、上から１２層目の誘電体層およびその下の導体層を、上から見た状態で表したものである。

図１４（ａ）に示した１層目の誘電体層３１の上面は、積層基板１２０の側面１２０Ｃとなる。誘電体層３１の上面には、入力端子用導体層３１１と、その両側に配置された２つのグランド用導体層３１２，３１３が形成されている。入力端子用導体層３１１は入力端子２２に接続される。グランド用導体層３１２は、グランド用端子２４およびグランド層２８，２９に接続される。グランド用導体層３１３は、グランド用端子２５およびグランド層２８，２９に接続される。また、誘電体層３１には、入力端子用導体層３１１に接続されたスルーホール３１４が形成されている。

図１４（ｂ）に示した２層目の誘電体層３２には、スルーホール３１４に接続されたスルーホール３２１が形成されている。図１４（ｃ）に示した３層目の誘電体層３３の上面には、導体層３３３が形成されている。また、誘電体層３３には、導体層３３３に接続されたスルーホール３３４が形成されている。図１４（ｄ）に示した４層目の誘電体層３４には、スルーホール３３４に接続されたスルーホール３４２が形成されている。

図１５（ａ）〜（ｄ）に示したように、５層目ないし８層目の誘電体層３５〜３８の各々の上面に形成された導体層および誘電体層３５〜３８の各々に形成されたスルーホールの構成は、図８（ａ）〜（ｄ）に示した本実施の形態における構成と同じである。なお、５層目の誘電体層３５の上面の上に形成されたキャパシタ用導体層３５１には、図１４（ｄ）に示したスルーホール３４２が接続されている。

図１５（ｅ）に示した９層目の誘電体層３９の上面には、キャパシタ用導体層３９１が形成されている。導体層３９１には、図１５（ｄ）に示したスルーホール３８４が接続されている。また、誘電体層３９には、導体層３９１に接続されたスルーホール３９３が形成されている。

図１６（ａ）に示した１０層目の誘電体層４０には、スルーホール３９３に接続されたスルーホール４０２が形成されている。図１６（ｂ）に示した１１層目の誘電体層４１の上面には、導体層４１３が形成されている。導体層４１３には、スルーホール４０２が接続されている。また、誘電体層４１には、導体層４１３に接続されたスルーホール４１４が形成されている。図１６（ｃ）に示した１２層目の誘電体層４２には、スルーホール４１４に接続されたスルーホール４２０が形成されている。

図１６（ｄ）に示したように、誘電体層４２の下面には、出力端子用導体層４２１と、その両側に配置された２つのグランド用導体層４２２，４２３が形成されている。出力端子用導体層４２１は出力端子２３に接続される。グランド用導体層４２２は、グランド用端子２６およびグランド層２８，２９に接続される。グランド用導体層４２３は、グランド用端子２７およびグランド層２８，２９に接続される。導体層４２１には、スルーホール４２０が接続されている。誘電体層４２の下面は、積層基板１２０の側面１２０Ｄとなる。

図１４ないし図１６に示した誘電体層３１〜４２および導体層が積層されて積層体が形成される。グランド層２８，２９は、この積層体の外周面のうち、積層方向Ｔに対して垂直で、且つ互いに平行な２つの面に形成される。更に、積層体に対して、それぞれ導体層３１１，４２１，３１２，３１３，４２２，４２３に接するように端子２２〜２７が形成されて、積層基板１２０が完成する。

比較例において、インダクタ１１〜１３とキャパシタ１４〜１９は、本実施の形態と同様にして構成されている。比較例の電子部品１０１は、本実施の形態におけるインダクタ７，８を構成するインダクタ用導体層３３１，４１１を備えていない。なお、図１４（ｃ）に示した導体層３３３において電流が流れる距離は、図７（ｃ）に示したインダクタ用導体層３３１において電流が流れる距離に比べて極めて短い。同様に、図１６（ｂ）に示した導体層４１３において電流が流れる距離は、図９（ｂ）に示したインダクタ用導体層４１１において電流が流れる距離に比べて極めて短い。また、図１１および図１３から分かるように、積層方向Ｔについて、導体層３３３と導体層３６１，３６２との間の距離は、導体層３３３と入力端子２２との間の距離に比べて大きい。同様に、積層方向Ｔについて、導体層４１３と導体層３８２，３８３との間の距離は、導体層４１３と出力端子２３との間の距離に比べて大きい。

ここで、シミュレーションによって、比較例の電子部品１０１と本実施の形態に係る電子部品１について、通過・減衰特性を比較した結果について説明する。このシミュレーションでは、比較例の電子部品１０１と本実施の形態に係る電子部品１のいずれについても、通過帯域がおよそ２．４〜２．５ＧＨｚのバンドパスフィルタとして機能するように設計されている。なお、２．４〜２．５ＧＨｚという周波数帯域は、ブルートゥース規格の通信装置や無線ＬＡＮ用の通信装置において用いられるバンドパスフィルタの通過帯域に対応する。

図１７は、シミュレーションによって得られた比較例の電子部品１０１の通過・減衰特性を示し、図１８は、シミュレーションによって得られた本実施の形態に係る電子部品１の通過・減衰特性を示している。図１７と図１８を比較すると、本実施の形態に係る電子部品１の通過・減衰特性では、比較例の電子部品１０１の通過・減衰特性に比べて、２ＧＨｚ以下の周波数帯域における減衰量が大きくなっていることが分かる。この違いは、以下のような作用によって生じると考えられる。すなわち、本実施の形態では、インダクタ７が発生する磁界によって、共振器４とこれに隣接する共振器５との間の誘導性結合が弱められ、インダクタ８が発生する磁界によって、共振器６とこれに隣接する共振器５との間の誘導性結合が弱められる。これにより、本実施の形態では、インダクタ７，８がない場合に比べて、バンドパスフィルタの通過帯域よりも低周波側の阻止帯域における減衰量が大きくなると考えられる。

以上説明したように、本実施の形態によれば、インダクタ７，８を備えたことにより、複数の共振器を備えた電子部品１において、隣接する共振器間の誘導性結合を弱めることによって所望の特性を得ることが可能になる。

また、本実施の形態によれば、電子部品１の小型化、薄型化に伴って隣接する共振器間の距離を短くせざるを得ない場合であっても、隣接する共振器間の誘導性結合の大きさを小さくすることができるので、電子部品１の小型化、薄型化が容易になる。

また、本実施の形態では、図２および図４に示したように、インダクタ７を構成するインダクタ用導体層３３１と、インダクタ８を構成するインダクタ用導体層４１１は、それぞれ、誘電体層の積層方向に見たときに、共振器４を構成する導体層３６１，３７１，３８１と、共振器６を構成する導体層３６３，３７３，３８３との間に位置している部分を含んでいる。これにより、本実施の形態によれば、より効果的に、インダクタ７，８によって、隣接する共振器間の誘導性結合を弱めることが可能になる。

また、本実施の形態では、図４に示したように、積層基板２０は、誘電体層の積層方向Ｔにおける両端に配置された第１および第２の端面、すなわち側面２０Ｃ，２０Ｄを有している。入力端子２２は第１の端面（側面２０Ｃ）において長手方向の中央に配置され、出力端子２３は第２の端面（側面２０Ｄ）において長手方向の中央に配置されている。そして、共振器４を構成する導体層３６１，３７１，３８１と、共振器５を構成する導体層３６２，３７２，３８２と、共振器６を構成する導体層３６３，３７３，３８３は、積層方向Ｔと交差する方向、特に積層方向Ｔに垂直な方向に配列されている。インダクタ用導体層３３１は、入力端子２２と導体層３６１とを接続するため、誘電体層の積層方向に見たときに、入力端子２２が配置された位置から導体層３６１が配置された位置へ向けて延びる。また、インダクタ用導体層４１１は、出力端子２３と導体層３８３とを接続するため、誘電体層の積層方向に見たときに、出力端子２３が配置された位置から導体層３８３が配置された位置へ向けて延びる。従って、本実施の形態では、誘電体層の積層方向に見たときに、インダクタ用導体層３３１，４１１の各々の少なくとも一部が導体層３６１，３７１，３８１と導体層３６３，３７３，３８３との間に位置する構成を容易に実現することができる。

［第２の実施の形態］
次に、本発明の第２の実施の形態に係る電子部品について説明する。本実施の形態に係る電子部品５１の回路構成は、図１に示した第１の実施の形態に係る電子部品１の回路構成と同じである。図１９は、電子部品５１の外観を示す斜視図である。図２０は、電子部品５１の主要部分を示す説明図である。図１９および図２０に示したように、電子部品５１は、電子部品５１の構成要素を一体化するための積層基板６０を備えている。後で詳しく説明するが、積層基板６０は、積層された複数の誘電体層と複数の導体層とを含んでいる。インダクタ７，８，１１〜１３は、いずれも、積層基板６０内の１つ以上の導体層を用いて構成されている。キャパシタ１４〜１９は、積層基板６０内の導体層と誘電体層を用いて構成されている。

積層基板６０は、上面６０Ａと、底面６０Ｂと、４つの側面６０Ｃ〜６０Ｆを有する直方体形状をなしている。上面６０Ａと底面６０Ｂは平行であり、側面６０Ｃ，６０Ｄも平行であり、側面６０Ｅ，６０Ｆも平行である。側面６０Ｃ〜６０Ｆは、上面６０Ａおよび底面６０Ｂに対して垂直になっている。

側面６０Ｃには入力端子６２が設けられている。側面６０Ｄには出力端子６３が設けられている。側面６０Ｅ，６０Ｆには、それぞれグランド用端子６４，６５が設けられている。入力端子６２は図１における入力端子２に対応し、出力端子６３は図１における出力端子３に対応する。グランド用端子６４，６５はグランドに接続される。

積層基板６０において、上面６０Ａおよび底面６０Ｂに垂直な方向が、複数の誘電体層の積層方向である。図１９および図２０において、記号Ｔを付した矢印は、複数の誘電体層の積層方向を表している。従って、本実施の形態では、上面６０Ａおよび底面６０Ｂが、積層方向における両端に配置された端面である。上面６０Ａは本発明における第１の端面に対応し、底面６０Ｂは本発明における第２の端面に対応する。また、側面６０Ｃは本発明における第１の側面に対応し、側面６０Ｄは本発明における第２の側面に対応する。電子部品５１は、積層基板６０の底面６０Ｂが実装基板に当接するように、実装基板に実装される。

次に、図２１ないし図２３を参照して、積層基板６０における誘電体層と導体層について詳しく説明する。図２１において（ａ）〜（ｃ）は、それぞれ、上から２層目ないし４層目の誘電体層の上面を示している。図２２において（ａ）〜（ｃ）は、それぞれ、上から５層目ないし７層目の誘電体層の上面を示している。図２３において（ａ）〜（ｃ）は、それぞれ、上から８層目ないし１０層目の誘電体層の上面を示している。図示しないが、１層目の誘電体層の上面には導体層は形成されていない。

図２１（ａ）に示した２層目の誘電体層７２の上面には、グランド用導体層７２１が形成されている。この導体層７２１は、グランド用端子６４，６５に接続される。

図２１（ｂ）に示した３層目の誘電体層７３の上面には、インダクタ用導体層７３１が形成されている。導体層７３１は、第１の端部７３１ａと第２の端部７３１ｂとを有している。第１の端部７３１ａは、誘電体層７３の上面における右側の端縁に配置されている。導体層７３１は、第１の端部７３１ａから左へ延びた後、上へ延びるように屈曲し、更に右へ延びるように屈曲し、更に上へ延びるよう屈曲して第２の端部７３１ｂに達している。第１の端部７３１ａは、出力端子６３に接続される。また、誘電体層７３には、導体層７３１における第２の端部７３１ｂの近傍の部分に接続されたスルーホール７３２が形成されている。

図２１（ｃ）に示した４層目の誘電体層７４の上面には、キャパシタ用導体層７４１が形成されている。また、誘電体層７４には、導体層７４１に接続されたスルーホール７４２が形成されている。スルーホール７４２には、スルーホール７３２が接続されている。

図２２（ａ）に示した５層目の誘電体層７５の上面には、共振器用導体層７５１，７５２，７５３が形成されている。導体層７５１，７５２，７５３は、図２２（ａ）における左側から導体層７５１，７５２，７５３の順に、左右方向に配列されている。導体層７５１は、第１の端部７５１ａと、その反対側の第２の端部７５１ｂとを有している。導体層７５２は、第１の端部７５２ａと、その反対側の第２の端部７５２ｂとを有している。導体層７５３は、第１の端部７５３ａと、その反対側の第２の端部７５３ｂとを有している。第２の端部７５１ｂ，７５２ｂ，７５３ｂはグランド用端子６４に接続される。また、誘電体層７５には、第１の端部７５１ａと第２の端部７５１ｂとの間の位置において導体層７５１に接続されたスルーホール７５４と、第１の端部７５２ａと第２の端部７５２ｂとの間の位置において導体層７５２に接続されたスルーホール７５５と、第１の端部７５３ａと第２の端部７５３ｂとの間の位置において導体層７５３に接続されたスルーホール７５６とが形成されている。導体層７５３には、スルーホール７４２が接続されている。

図２２（ｂ）に示した６層目の誘電体層７６の上面には、キャパシタ用導体層７６１が形成されている。導体層７６１は、図２２（ｂ）における左右方向に延在している。導体層７６１はグランド用端子６５に接続される。また、誘電体層７６には、それぞれスルーホール７５４，７５５，７５６に接続されたスルーホール７６４，７６５，７６６が形成されている。

図２２（ｃ）に示した７層目の誘電体層７７の上面には、共振器用導体層７７１，７７２，７７３が形成されている。導体層７７１，７７２，７７３は、図２２（ｃ）における左側から導体層７７１，７７２，７７３の順に、左右方向に配列されている。導体層７７１は、第１の端部７７１ａと、その反対側の第２の端部７７１ｂとを有している。導体層７７２は、第１の端部７７２ａと、その反対側の第２の端部７７２ｂとを有している。導体層７７３は、第１の端部７７３ａと、その反対側の第２の端部７７３ｂとを有している。第２の端部７７１ｂ，７７２ｂ，７７３ｂはグランド用端子６４に接続される。また、誘電体層７７には、導体層７７１に接続されたスルーホール７７４が形成されている。

図２３（ａ）に示した８層目の誘電体層７８の上面には、キャパシタ用導体層７８１が形成されている。また、誘電体層７８には、導体層７８１に接続されたスルーホール７８２が形成されている。スルーホール７８２には、スルーホール７７４が接続されている。

図２３（ｂ）に示した９層目の誘電体層７９の上面には、インダクタ用導体層７９１が形成されている。導体層７９１は、第１の端部７９１ａと第２の端部７９１ｂとを有している。第１の端部７９１ａは、誘電体層７９の上面における左側の端縁に配置されている。導体層７９１は、第１の端部７９１ａから右へ延びた後、上へ延びるように屈曲し、更に左へ延びるように屈曲し、更に上へ延びるよう屈曲して第２の端部７９１ｂに達している。第１の端部７９１ａは、入力端子６２に接続される。導体層７９１における第２の端部７９１ｂの近傍の部分にはスルーホール７８２が接続されている。

図２３（ｃ）に示した１０層目の誘電体層８０の上面には、グランド用導体層８０１が形成されている。この導体層８０１は、グランド用端子６４，６５に接続される。

図示しない１層目の誘電体層と図２１ないし図２３に示した誘電体層７２〜８０および導体層が積層されて積層体が形成される。そして、この積層体に対して端子６２〜６５が形成されて、積層基板６０が完成する。

図１におけるインダクタ１１は、スルーホール７５４，７６４によって接続された導体層７５１，７７１を用いて構成されている。導体層７５１，７７１は、本発明における第１の共振器用導体層に対応する。図１におけるインダクタ１２は、スルーホール７５５，７６５によって接続された導体層７５２，７７２を用いて構成されている。図１におけるインダクタ１３は、スルーホール７５６，７６６によって接続された導体層７５３，７７３を用いて構成されている。導体層７５３，７７３は、本発明における第２の共振器用導体層に対応する。

図１におけるインダクタ７は、インダクタ用導体層７９１を用いて構成されている。インダクタ用導体層７９１は、本発明における第１のインダクタ用導体層に対応する。図１におけるインダクタ８は、インダクタ用導体層７３１を用いて構成されている。インダクタ用導体層７３１は、本発明における第２のインダクタ用導体層に対応する。

図２２（ｂ）に示したキャパシタ用導体層７６１は、導体層７５１，７５２，７５３と、導体層７７１，７７２，７７３との間に配置されている。導体層７５１は誘電体層７５を介して導体層７６１に対向し、導体層７７１は誘電体層７６を介して導体層７６１に対向している。図１におけるキャパシタ１４は、これら導体層７５１，７６１，７７１と誘電体層７５，７６によって構成されている。導体層７５２は誘電体層７５を介して導体層７６１に対向し、導体層７７２は誘電体層７６を介して導体層７６１に対向している。図１におけるキャパシタ１５は、これら導体層７５２，７６１，７７２と誘電体層７５，７６によって構成されている。導体層７５３は誘電体層７５を介して導体層７６１に対向し、導体層７７３は誘電体層７６を介して導体層７６１に対向している。図１におけるキャパシタ１６は、これら導体層７５３，７６１，７７３と誘電体層７５，７６によって構成されている。

図２３（ａ）に示したキャパシタ用導体層７８１は、スルーホール７７４を介して導体層７７１に接続され、スルーホール７８２を介して導体層７９１に接続され、誘電体層７７を介して導体層７７２に対向している。図１におけるキャパシタ１７は、導体層７７２，７８１と、これらの間に配置された誘電体層７７によって構成されている。

図２１（ｃ）に示したキャパシタ用導体層７４１は、スルーホール７４２を介して導体層７５３に接続され、スルーホール７３２を介して導体層７３１に接続され、誘電体層７４を介して導体層７５２に対向している。図１におけるキャパシタ１８は、導体層７４１，７５２と、これらの間に配置された誘電体層７４によって構成されている。

また、図１におけるキャパシタ１９は、導体層７４１，７８１と、これらの間に配置された誘電体層７４〜７７とによって構成されている。

なお、本実施の形態において、積層基板６０としては、誘電体層の材料として樹脂、セラミック、あるいは両者を複合した材料を用いたもの等、種々のものを用いることができる。しかし、積層基板６０としては、特に、高周波特性に優れた低温同時焼成セラミック多層基板を用いることが好ましい。

図２０に示したように、積層基板６０は、誘電体層の積層方向Ｔにおける両端に配置された第１および第２の端面、すなわち上面６０Ａと底面６０Ｂと、上面６０Ａおよび底面６０Ｂに垂直で且つ互いに反対側に配置された第１および第２の側面、すなわち側面６０Ｃ，６０Ｄとを有している。入力端子６２は側面６０Ｃに配置され、出力端子６３は側面６０Ｄに配置されている。そして、共振器４を構成する導体層７５１，７７１と、共振器５を構成する導体層７５２，７７２と、共振器６を構成する導体層７５３，７７３は、積層方向Ｔと交差する方向、特に積層方向Ｔに垂直な方向に配列されている。

以下、比較例の電子部品と比較しながら、本実施の形態に係る電子部品５１の作用、効果について説明する。始めに、図２４を参照して、比較例の電子部品の構成について説明する。比較例の電子部品における積層基板６０は、図２１（ｂ）に示したインダクタ用導体層７３１の代わりに、図２４（ａ）に示した導体層７３３を有している。導体層７３３は、第１の端部７３３ａと第２の端部７３３ｂとを有している。第１の端部７３３ａは、誘電体層７３の上面における右側の端縁に配置されている。導体層７３３は、第１の端部７３３ａから左へ延びた後、上へ延びるように屈曲し、更に左へ延びるように屈曲し、更に下へ延びるよう屈曲して第２の端部７３３ｂに達している。第１の端部７３３ａは、出力端子６３に接続される。また、導体層７３３における第２の端部７３３ｂの近傍の部分には、スルーホール７３２が接続されている。

また、比較例の電子部品における積層基板６０は、図２３（ｂ）に示したインダクタ用導体層７９１の代わりに、図２４（ｂ）に示した導体層７９２を有している。導体層７９２は、第１の端部７９２ａと第２の端部７９２ｂとを有している。第１の端部７９２ａは、誘電体層７９の上面における左側の端縁に配置されている。導体層７９２は、第１の端部７９２ａから右へ延びた後、上へ延びるように屈曲し、更に右へ延びるように屈曲し、更に下へ延びるよう屈曲して第２の端部７９２ｂに達している。第１の端部７９２ａは、入力端子６２に接続される。また、導体層７９２における第２の端部７９２ｂの近傍の部分には、図２３（ａ）に示したスルーホール７８２が接続されている。

次に、図２５および図２６を参照して、比較例の電子部品と本実施の形態に係る電子部品５１との構成上の相違について説明する。図２５は、比較例の電子部品における導体層７３３，７９２と、共振器用導体層７５１，７５２，７５３，７７１，７７２，７７３との位置関係を示す説明図である。図２６は、本実施の形態に係る電子部品５１における導体層７３１，７９１と、共振器用導体層７５１，７５２，７５３，７７１，７７２，７７３との位置関係を示す説明図である。

図２５に示したように、比較例の電子部品では、導体層７９２，７３３は、いずれも、誘電体層の積層方向に見たときに、共振器４を構成する導体層７５１，７７１と、共振器６を構成する導体層７５３，７７３との間に位置している部分を含んでいない。

これに対し、本実施の形態に係る電子部品５１では、図２６に示したように、インダクタ用導体層７９１，７３１は、それぞれ、誘電体層の積層方向に見たときに、共振器４を構成する導体層７５１，７７１と、共振器６を構成する導体層７５３，７７３との間に位置している部分を含んでいる。より詳しく説明すると、インダクタ用導体層７９１は、誘電体層の積層方向に見たときに、共振器４を構成する導体層７５１，７７１と、共振器４に隣接する共振器５を構成する導体層７５２，７７２との間に位置している部分を含んでいる。同様に、インダクタ用導体層７３１は、誘電体層の積層方向に見たときに、共振器６を構成する導体層７５３，７７３と、共振器６に隣接する共振器５を構成する導体層７５２，７７２との間に位置している部分を含んでいる。

本実施の形態では、インダクタ用導体層７９１によって構成されるインダクタ７が発生する磁界によって、共振器４とこれに隣接する共振器５との間の誘導性結合が弱められ、インダクタ用導体層７３１によって構成されるインダクタ８が発生する磁界によって、共振器６とこれに隣接する共振器５との間の誘導性結合が弱められる。比較例における導体層７９２，７３３によっては、上述のような作用は生じない。従って、比較例の電子部品の回路構成は、実質的には図１０に示した回路構成となる。

次に、シミュレーションによって、比較例の電子部品と本実施の形態に係る電子部品５１について、通過・減衰特性を比較した結果について説明する。このシミュレーションでは、比較例の電子部品と本実施の形態に係る電子部品５１のいずれについても、通過帯域がおよそ２．４〜２．５ＧＨｚのバンドパスフィルタとして機能するように設計されている。図２７は、シミュレーションによって得られた本実施の形態に係る電子部品５１の通過・減衰特性および比較例の電子部品を示している。図２７において、破線は比較例の電子部品の通過・減衰特性を示し、実線は本実施の形態に係る電子部品５１の電子部品の通過・減衰特性を示している。図２７から、本実施の形態に係る電子部品５１の通過・減衰特性では、比較例の電子部品の通過・減衰特性に比べて、２ＧＨｚ以下の周波数帯域における減衰量が大きくなっていることが分かる。

上記のシミュレーションの結果からも分かるように、本実施の形態によれば、第１の実施の形態と同様に、複数の共振器を備えた電子部品５１において、隣接する共振器間の誘導性結合を弱めることによって所望の特性を得ることが可能になる。また、本実施の形態によれば、電子部品５１の小型化、薄型化に伴って隣接する共振器間の距離を短くせざるを得ない場合であっても、隣接する共振器間の誘導性結合の大きさを小さくすることができるので、電子部品５１の小型化、薄型化が容易になる。

また、本実施の形態では、図２６に示したように、インダクタ７を構成するインダクタ用導体層７９１と、インダクタ８を構成するインダクタ用導体層７３１は、それぞれ、誘電体層の積層方向に見たときに、共振器４を構成する導体層７５１，７７１と、共振器６を構成する導体層７５３，７７３との間に位置している部分を含んでいる。これにより、本実施の形態によれば、より効果的に、インダクタ７，８によって、隣接する共振器間の誘導性結合を弱めることが可能になる。

本実施の形態におけるその他の構成、作用および効果は、第１の実施の形態と同様である。

［第３の実施の形態］
次に、本発明の第３の実施の形態に係る電子部品について説明する。本実施の形態に係る電子部品８１の回路構成は、図１に示した第１の実施の形態に係る電子部品１の回路構成と同じである。図２８は、本実施の形態に係る電子部品８１の主要部分を示す説明図である。電子部品８１は、電子部品８１の構成要素を一体化するための積層基板９０を備えている。積層基板９０は、積層された複数の誘電体層と複数の導体層とを含んでいる。インダクタ７，８，１１〜１３は、いずれも、積層基板９０内の１つ以上の導体層を用いて構成されている。キャパシタ１４〜１９は、積層基板９０内の導体層と誘電体層を用いて構成されている。積層基板９０の外観は、図１９に示した第２の実施の形態における積層基板６０と同様である。また、積層基板９０における誘電体層の材料も、第２の実施の形態における積層基板６０と同様である。図２８において、記号Ｔを付した矢印は、複数の誘電体層の積層方向を表している。

次に、図２９および図３０を参照して、積層基板９０における誘電体層と導体層について詳しく説明する。図２９において（ａ）〜（ｃ）は、それぞれ、上から２層目ないし４層目の誘電体層の上面を示している。図３０において（ａ）〜（ｃ）は、それぞれ、上から５層目ないし７層目の誘電体層の上面を示している。図３０において（ｄ）は、上から１０層目の誘電体層の上面を示している。図示しないが、１層目、８層目および９層目の誘電体層の上面には導体層は形成されていない。

図２９（ａ）に示した２層目の誘電体層７２の上面には、グランド用導体層７２１が形成されている。この導体層７２１は、グランド用端子６４，６５に接続される。

図２９（ｂ）に示した３層目の誘電体層７３の上面には、インダクタ用導体層７３１，７３５が形成されている。導体層７３１の形状および配置は、第２の実施の形態における導体層７３１と同じである。導体層７３５の形状は、導体層７３１と左右対称である。導体層７３５は、第１の端部７３５ａと第２の端部７３５ｂとを有している。第１の端部７３５ａは、誘電体層７３の上面における左側の端縁に配置されている。導体層７３５は、第１の端部７３５ａから右へ延びた後、上へ延びるように屈曲し、更に左へ延びるように屈曲し、更に上へ延びるよう屈曲して第２の端部７３５ｂに達している。第１の端部７３５ａは、入力端子６２に接続される。また、誘電体層７３には、導体層７３１における第２の端部７３１ｂの近傍の部分に接続されたスルーホール７３２と、導体層７３５における第２の端部７３５ｂの近傍の部分に接続されたスルーホール７３６とが形成されている。

図２９（ｃ）に示した４層目の誘電体層７４の上面には、キャパシタ用導体層７４３，７４４が形成されている。また、誘電体層７４には、それぞれ導体層７４３，７４４に接続されたスルーホール７４５，７４６が形成されている。スルーホール７４５にはスルーホール７３２が接続され、スルーホール７４６にはスルーホール７３６が接続されている。

図３０（ａ）、（ｂ）に示したように、５層目の誘電体層７５および６層目の誘電体層７６の各々の上面に形成された導体層および誘電体層７５，７６の各々に形成されたスルーホールの構成は、図２２（ａ）、（ｂ）に示した第２の実施の形態における構成と同じである。なお、図３０（ａ）に示した共振器用導体層７５１，７５３には、それぞれ図２９（ｃ）に示したスルーホール７４６，７４５が接続されている。

図３０（ｃ）に示した７層目の誘電体層７７の上面には、共振器用導体層７７１，７７２，７７３が形成されている。導体層７７１，７７２，７７３の形状および配置は、図２２（ｃ）に示した第２の実施の形態における導体層７７１，７７２，７７３と同じである。なお、本実施の形態では、第２の実施の形態におけるスルーホール７７４は形成されていない。

図３０（ｄ）に示した１０層目の誘電体層８０の上面には、グランド用導体層８０１が形成されている。この導体層８０１は、グランド用端子６４，６５に接続される。

図示しない１層目、８層目、９層目の誘電体層と図２９および図３０に示した誘電体層７２〜７７，８０および導体層が積層されて積層体が形成される。そして、この積層体に対して端子６２〜６５が形成されて、積層基板９０が完成する。

本実施の形態において、図１におけるインダクタ１１，１２，１３は、第２の実施の形態と同様にして構成されている。また、図１におけるキャパシタ１４，１５，１６も、第２の実施の形態と同様にして構成されている。

図１におけるインダクタ７は、インダクタ用導体層７３５を用いて構成されている。インダクタ用導体層７３５は、本発明における第１のインダクタ用導体層に対応する。図１におけるインダクタ８は、インダクタ用導体層７３１を用いて構成されている。インダクタ用導体層７３１は、本発明における第２のインダクタ用導体層に対応する。

図２９（ｃ）に示したキャパシタ用導体層７４４は、スルーホール７４６を介して導体層７５１に接続され、スルーホール７３６を介して導体層７３５に接続され、誘電体層７４を介して導体層７５２に対向している。図１におけるキャパシタ１７は、導体層７４４，７５２と、これらの間に配置された誘電体層７４によって構成されている。

図２９（ｃ）に示したキャパシタ用導体層７４３は、スルーホール７４５を介して導体層７５３に接続され、スルーホール７３２を介して導体層７３１に接続され、誘電体層７４を介して導体層７５２に対向している。図１におけるキャパシタ１８は、導体層７４３，７５２と、これらの間に配置された誘電体層７４によって構成されている。

また、図１におけるキャパシタ１９は、導体層７４３，７４４によって構成されている。

本実施の形態に係る電子部品８１では、インダクタ用導体層７３５，７３１は、それぞれ、誘電体層の積層方向に見たときに、共振器４を構成する導体層７５１，７７１と、共振器６を構成する導体層７５３，７７３との間に位置している部分を含んでいる。より詳しく説明すると、インダクタ用導体層７３５は、誘電体層の積層方向に見たときに、共振器４を構成する導体層７５１，７７１と、共振器４に隣接する共振器５を構成する導体層７５２，７７２との間に位置している部分を含んでいる。同様に、インダクタ用導体層７３１は、誘電体層の積層方向に見たときに、共振器６を構成する導体層７５３，７７３と、共振器６に隣接する共振器５を構成する導体層７５２，７７２との間に位置している部分を含んでいる。

本実施の形態におけるその他の構成、作用および効果は、第２の実施の形態と同様である。

なお、本発明は、上記各実施の形態に限定されず、種々の変更が可能である。例えば、各実施の形態には共振器の数が３つの例を示したが、本発明の電子部品は、隣接する２つの共振器同士が誘導性結合するように設けられた複数の共振器を備えていればよく、共振器の数は、２つでもよいし、４つ以上であってもよい。

また、本発明の電子部品は、バンドパスフィルタに限らず、複数の共振器を備えた電子部品全般に適用することができる。

本発明の電子部品は、ブルートゥース規格の通信装置や無線ＬＡＮ用の通信装置において用いられるフィルタ、特にバンドパスフィルタとして有用である。

本発明の第１の実施の形態に係る電子部品の回路構成を示す回路図である。 本発明の第１の実施の形態に係る電子部品の主要部分を示す斜視図である。 本発明の第１の実施の形態に係る電子部品の外観を示す斜視図である。 図２におけるＡ方向から見た電子部品の主要部分を示す説明図である。 図２におけるＢ方向から見た電子部品の主要部分を示す説明図である。 図２におけるＣ方向から見た電子部品の主要部分を示す説明図である。 本発明の第１の実施の形態における積層基板の１層目ないし４層目の誘電体層の上面を示す説明図である。 本発明の第１の実施の形態における積層基板の５層目ないし９層目の誘電体層の上面を示す説明図である。 本発明の第１の実施の形態における積層基板の１０層目ないし１２層目の誘電体層の上面および１２層目の誘電体層の下面を示す説明図である。 本発明の第１の実施の形態に係る電子部品に対する比較例の電子部品の回路構成を示す回路図である。 図４と同じ方向から見た比較例の電子部品の主要部分を示す説明図である。 図５と同じ方向から見た比較例の電子部品の主要部分を示す説明図である。 図６と同じ方向から見た比較例の電子部品の主要部分を示す説明図である。 比較例における積層基板の１層目ないし４層目の誘電体層の上面を示す説明図である。 比較例における積層基板の５層目ないし９層目の誘電体層の上面を示す説明図である。 比較例における積層基板の１０層目ないし１２層目の誘電体層の上面および１２層目の誘電体層の下面を示す説明図である。 比較例の電子部品の通過・減衰特性を示す特性図である。 本発明の第１の実施の形態に係る電子部品の通過・減衰特性を示す特性図である。 本発明の第２の実施の形態に係る電子部品の外観を示す斜視図である。 本発明の第２の実施の形態に係る電子部品の主要部分を示す説明図である。 本発明の第２の実施の形態における積層基板の２層目ないし４層目の誘電体層の上面を示す説明図である。 本発明の第２の実施の形態における積層基板の５層目ないし７層目の誘電体層の上面を示す説明図である。 本発明の第２の実施の形態における積層基板の８層目ないし１０層目の誘電体層の上面を示す説明図である。 本発明の第２の実施の形態に係る電子部品に対する比較例の電子部品の構成を説明するための説明図である。 本発明の第２の実施の形態に係る電子部品に対する比較例の電子部品における導体層の位置関係を示す説明図である。 本発明の第２の実施の形態に係る電子部品における導体層の位置関係を示す説明図である。 本発明の第２の実施の形態に係る電子部品および比較例の電子部品の通過・減衰特性を示す特性図である。 本発明の第３の実施の形態に係る電子部品の主要部分を示す説明図である。 本発明の第３の実施の形態における積層基板の２層目ないし４層目の誘電体層の上面を示す説明図である。 本発明の第３の実施の形態における積層基板の５層目ないし７層目および１０層目の誘電体層の上面を示す説明図である。

符号の説明

１…電子部品、２…入力端子、３…出力端子、４〜６…共振器、７，８，１１〜１３…インダクタ、１４〜１９…キャパシタ、２０…積層基板。

Claims (6)

1. 入力端子と、
   出力端子と、
   隣接する２つの共振器同士が誘導性結合するように設けられた複数の共振器と、
   前記入力端子に接続された第１の端部とその反対側の第２の端部とを有する第１のインダクタと、
   前記出力端子に接続された第１の端部とその反対側の第２の端部とを有する第２のインダクタとを備え、
   前記複数の共振器は、前記第１のインダクタの前記第２の端部に接続された第１の共振器と、前記第２のインダクタの前記第２の端部に接続された第２の共振器とを含み、
   前記第１の共振器は、互いに接続された第１の共振器用インダクタと第１の共振器用キャパシタとを有し、
   前記第２の共振器は、互いに接続された第２の共振器用インダクタと第２の共振器用キャパシタとを有し、
   前記第１のインダクタの前記第２の端部は、前記第１の共振器用インダクタと第１の共振器用キャパシタとの接続点に接続され、
   前記第２のインダクタの前記第２の端部は、前記第２の共振器用インダクタと第２の共振器用キャパシタとの接続点に接続され、
   前記第１のインダクタは、前記第１の共振器用インダクタにおいて電流が流れる方向に対して直交する方向に延びる部分を含み、
   前記第２のインダクタは、前記第２の共振器用インダクタにおいて電流が流れる方向に対して直交する方向に延びる部分を含むことを特徴とする電子部品。
   
2. 前記複数の共振器は、バンドパスフィルタの機能を実現することを特徴とする請求項１記載の電子部品。
3. 前記複数の共振器は、更に第３の共振器を含み、前記第１の共振器と第３の共振器が誘導性結合し、且つ前記第２の共振器と第３の共振器が誘導性結合することを特徴とする請求項１または２記載の電子部品。
4. 更に、積層された複数の誘電体層を含む積層基板を備え、
   前記第１の共振器は、前記積層基板内に設けられた第１の共振器用導体層を有し、
   前記第２の共振器は、前記積層基板内に設けられた第２の共振器用導体層を有し、
   前記第１のインダクタは、前記積層基板内に設けられた第１のインダクタ用導体層を有し、
   前記第２のインダクタは、前記積層基板内に設けられた第２のインダクタ用導体層を有していることを特徴とする請求項１ないし３のいずれかに記載の電子部品。
5. 前記積層基板は、前記複数の誘電体層の積層方向における両端に配置された第１および第２の端面を有し、
   前記入力端子は前記第１の端面に配置され、
   前記出力端子は前記第２の端面に配置され、
   前記第１および第２の共振器用導体層は、前記複数の誘電体層の積層方向と交差する方向に配列されていることを特徴とする請求項４記載の電子部品。
6. 前記積層基板は、前記複数の誘電体層の積層方向における両端に配置された第１および第２の端面と、前記第１および第２の端面に垂直で且つ互いに反対側に配置された第１および第２の側面とを有し、
   前記入力端子は前記第１の側面に配置され、
   前記出力端子は前記第２の側面に配置され、
   前記第１および第２の共振器用導体層は、前記複数の誘電体層の積層方向と交差する方向に配列されていることを特徴とする請求項４記載の電子部品。

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