以下、本発明の一実施の形態について図面を参照して詳細に説明する。始めに、図1を参照して、本実施の形態に係る電子部品の回路構成について説明する。本実施の形態に係る電子部品1は、バンドパスフィルタの機能を有している。図1に示したように、電子部品1は、入力端子2と、出力端子3と、3つの共振器4,5,6と、インダクタ7,8と、キャパシタ17,18,19とを備えている。
インダクタ7は、入力端子2に接続された第1の端部とその反対側の第2の端部とを有している。インダクタ8は、出力端子3に接続された第1の端部とその反対側の第2の端部とを有している。共振器4は、インダクタ7の第2の端部に接続されている。共振器6は、インダクタ8の第2の端部に接続されている。共振器5は、共振器4と共振器6との間に配置されている。そして、隣接する共振器4と共振器5は誘導性結合し、隣接する共振器5と共振器6も誘導性結合する。
共振器4,5,6のうち、共振器4が、回路構成上、入力端子2に最も近い共振器である。従って、共振器4は本発明における第1の共振器に対応する。また、共振器4,5,6のうち、共振器6が、回路構成上、出力端子3に最も近い共振器である。従って、共振器6は本発明における第2の共振器に対応する。共振器5は、回路構成上、共振器4と共振器6との間に配置されている。従って、共振器5は本発明における第3の共振器に対応する。
共振器4は、互いに接続されたインダクタ11とキャパシタ14とを有している。共振器5は、互いに接続されたインダクタ12とキャパシタ15とを有している。共振器6は、互いに接続されたインダクタ13とキャパシタ16とを有している。インダクタ12は、インダクタ11とインダクタ13との間に配置されている。そして、隣接するインダクタ11,12は誘導性結合し、隣接するインダクタ12,13も誘導性結合する。図1では、インダクタ11,12間の誘導性結合と、インダクタ12,13間の誘導性結合を、それぞれ記号Mを付した曲線で表している。
インダクタ11の一端とキャパシタ14,17,19の各一端は、インダクタ7の第2の端部に接続されている。インダクタ11の他端とキャパシタ14の他端はグランドに接続されている。インダクタ12の一端とキャパシタ15,18の各一端は、キャパシタ17の他端に接続されている。インダクタ12の他端とキャパシタ15の他端はグランドに接続されている。インダクタ13の一端、キャパシタ16の一端およびキャパシタ19の他端は、キャパシタ18の他端に接続されていると共にインダクタ8の第2の端部に接続されている。インダクタ13の他端とキャパシタ16の他端はグランドに接続されている。
共振器4,5,6はいずれも、開放端と短絡端とを有する1/4波長共振器である。共振器4の開放端は、インダクタ11とキャパシタ14との接続点である。共振器5の開放端は、インダクタ12とキャパシタ15との接続点である。共振器6の開放端は、インダクタ13とキャパシタ16との接続点である。キャパシタ17は、共振器4,5の開放端同士を接続している。また、キャパシタ18は、共振器5,6の開放端同士を接続している。インダクタ7の第2の端部は、インダクタ11とキャパシタ14との接続点に接続されている。インダクタ8の第2の端部は、インダクタ13とキャパシタ16との接続点に接続されている。共振器4,5は、前述のように誘導性結合すると共に、キャパシタ17を介して容量性結合する。共振器5,6も、前述のように誘導性結合すると共に、キャパシタ18を介して容量性結合する。共振器4,5,6は、バンドパスフィルタの機能を実現する。
キャパシタ19は、第1の共振器である共振器4と第2の共振器である共振器6とを容量性結合する。キャパシタ19は、共振器4,6の開放端同士を接続している。
本実施の形態に係る電子部品1では、入力端子2に信号が入力されると、そのうちの所定の周波数帯域内の周波数の信号が選択的に、共振器4,5,6を用いて構成されたバンドパスフィルタを通過し、出力端子3から出力される。
次に、図2ないし図6を参照して、電子部品1の構造について説明する。図2は、電子部品1の主要部分を示す斜視図である。図3は、電子部品1の外観を示す斜視図である。図4は、図2におけるA方向から見た電子部品1の主要部分を示す説明図である。図5は、図2におけるB方向から見た電子部品1の主要部分を示す説明図である。図6は、図2におけるC方向から見た電子部品1の主要部分を示す説明図である。
図3に示したように、電子部品1は、電子部品1の構成要素を一体化するための積層基板20を備えている。後で詳しく説明するが、積層基板20は、積層された複数の誘電体層と複数の導体層とを含んでいる。インダクタ7,8,11〜13は、いずれも、積層基板20内の1つ以上の導体層を用いて構成されている。キャパシタ14〜19は、積層基板20内の導体層と誘電体層を用いて構成されている。
積層基板20は、外周部として上面20Aと底面20Bと4つの側面20C〜20Fとを有する直方体形状をなしている。上面20Aと底面20Bは平行であり、側面20C,20Dも平行であり、側面20E,20Fも平行である。側面20C〜20Fは、上面20Aおよび底面20Bに対して垂直になっている。
側面20Cには、入力端子22と、その両側に配置された2つのグランド用端子24,25が設けられている。側面20Dには、出力端子23と、その両側に配置された2つのグランド用端子26,27が設けられている。入力端子22は図1における入力端子2に対応し、出力端子23は図1における出力端子3に対応する。グランド用端子24,25,26,27はグランドに接続される。
積層基板20において、側面20C,20Dに垂直な方向が、複数の誘電体層の積層方向である。図2ないし図4および図6において、記号Tを付した矢印は、複数の誘電体層の積層方向を表している。従って、本実施の形態では、側面20C,20Dが、積層方向における両端に配置された端面である。側面20Cは本発明における第1の端面に対応し、側面20Dは本発明における第2の端面に対応する。
上面20Aと底面20Bには、それぞれ、グランド層28,29が配置されている。グランド用端子24〜27は、グランド層28,29に接続されている。電子部品1は、積層基板20の底面20Bが実装基板に当接するように、実装基板に実装される。
次に、図7ないし図9を参照して、積層基板20における誘電体層と導体層について詳しく説明する。なお、ここでは、積層基板20の側面20C側を上側、積層基板20の側面20D側を下側として説明する。図7において(a)〜(d)は、それぞれ、上から1層目ないし4層目の誘電体層の上面を示している。図8において(a)〜(e)は、それぞれ、上から5層目ないし9層目の誘電体層の上面を示している。図9において(a)〜(c)は、それぞれ、上から10層目ないし12層目の誘電体層の上面を示している。図9において(d)は、上から12層目の誘電体層およびその下の導体層を、上から見た状態で表したものである。
図7(a)に示した1層目の誘電体層31の上面は、積層基板20の側面20Cとなる。誘電体層31の上面には、入力端子用導体層311と、その両側に配置された2つのグランド用導体層312,313が形成されている。入力端子用導体層311は入力端子22に接続される。グランド用導体層312は、グランド用端子24およびグランド層28,29に接続される。グランド用導体層313は、グランド用端子25およびグランド層28,29に接続される。また、誘電体層31には、入力端子用導体層311に接続されたスルーホール314が形成されている。
図7(b)に示した2層目の誘電体層32には、スルーホール314に接続されたスルーホール321が形成されている。
図7(c)に示した3層目の誘電体層33の上面には、インダクタ用導体層331が形成されている。導体層331は、第1の端部331aと第2の端部331bとを有している。第1の端部331aは、誘電体層33の上面におけるほぼ中央に配置されている。導体層331は、第1の端部331aから図7(c)における下方に延びた後、左へ延びるように屈曲して第2の端部331bに達している。スルーホール321は、導体層331における第1の端部331aの近傍の部分に接続されている。また、誘電体層33には、導体層331における第2の端部331bの近傍の部分に接続されたスルーホール332が形成されている。
図7(d)に示した4層目の誘電体層34には、スルーホール332に接続されたスルーホール341が形成されている。
図8(a)に示した5層目の誘電体層35の上面には、キャパシタ用導体層351が形成されている。導体層351は、図1におけるキャパシタ19を構成するための2つの部分351a,351bを含んでいる。この部分351a,351bについては、後で詳しく説明する。また、誘電体層35には、導体層351に接続されたスルーホール352が形成されている。スルーホール352には、スルーホール341が接続されている。
図8(b)に示した6層目の誘電体層36の上面には、共振器用導体層361,362,363が形成されている。導体層361,362,363は、図8(b)における左側から導体層361,362,363の順に、左右方向に配列されている。導体層361は、第1の端部361aと、その反対側の第2の端部361bとを有している。導体層362は、第1の端部362aと、その反対側の第2の端部362bとを有している。導体層363は、第1の端部363aと、その反対側の第2の端部363bとを有している。第2の端部361b,362b,363bはグランド層28に接続される。また、誘電体層36には、第1の端部361aと第2の端部361bとの間の位置において導体層361に接続されたスルーホール364と、第1の端部362aと第2の端部362bとの間の位置において導体層362に接続されたスルーホール365と、第1の端部363aと第2の端部363bとの間の位置において導体層363に接続されたスルーホール366とが形成されている。導体層361には、スルーホール352が接続されている。
図8(c)に示した7層目の誘電体層37の上面には、共振器用導体層371,372,373と、キャパシタ用導体層377が形成されている。導体層371,372,373は、図8(c)における左側から導体層371,372,373の順に、左右方向に配列されている。導体層371,372,373の各一端部はグランド層28に接続される。キャパシタ用導体層377は、図8(c)における導体層371,372,373の下方に配置され、左右方向に延在している。導体層377はグランド層29に接続される。また、誘電体層37には、それぞれ導体層371,372,373に接続されたスルーホール374,375,376が形成されている。スルーホール374,375,376には、それぞれスルーホール364,365,366が接続されている。
図8(d)に示した8層目の誘電体層38の上面には、共振器用導体層381,382,383が形成されている。導体層381,382,383は、図8(d)における左側から導体層381,382,383の順に、左右方向に配列されている。導体層381は、第1の端部381aと、その反対側の第2の端部381bとを有している。導体層382は、第1の端部382aと、その反対側の第2の端部382bとを有している。導体層383は、第1の端部383aと、その反対側の第2の端部383bとを有している。第2の端部381b,382b,383bはグランド層28に接続される。導体層381,382,383には、それぞれスルーホール374,375,376が接続されている。また、誘電体層38には、導体層383に接続されたスルーホール384が形成されている。
図8(e)に示した9層目の誘電体層39の上面には、キャパシタ用導体層391が形成されている。導体層391は、図1におけるキャパシタ19を構成するための2つの部分391a,391bを含んでいる。この部分391a,391bについては、後で詳しく説明する。また、誘電体層39には、導体層391に接続されたスルーホール392が形成されている。スルーホール392には、スルーホール384が接続されている。
図9(a)に示した10層目の誘電体層40には、スルーホール392に接続されたスルーホール401が形成されている。
図9(b)に示した11層目の誘電体層41の上面には、インダクタ用導体層411が形成されている。導体層411は、第1の端部411aと第2の端部411bとを有している。第1の端部411aは、誘電体層41の上面におけるほぼ中央に配置されている。導体層411は、第1の端部411aから図9(b)における下方に延びた後、右へ延びるように屈曲して第2の端部411bに達している。スルーホール401は、導体層411における第2の端部411bの近傍の部分に接続されている。また、誘電体層41には、導体層411における第1の端部411aの近傍の部分に接続されたスルーホール412が形成されている。
図9(c)に示した12層目の誘電体層42には、スルーホール412に接続されたスルーホール420が形成されている。
図9(d)に示したように、誘電体層42の下面には、出力端子用導体層421と、その両側に配置された2つのグランド用導体層422,423が形成されている。出力端子用導体層421は出力端子23に接続される。グランド用導体層422は、グランド用端子26およびグランド層28,29に接続される。グランド用導体層423は、グランド用端子27およびグランド層28,29に接続される。導体層421には、スルーホール420が接続されている。誘電体層42の下面は、積層基板20の側面20Dとなる。
図7ないし図9に示した誘電体層31〜42および導体層が積層されて積層体が形成される。図3に示したグランド層28,29は、この積層体の外周面のうち、積層方向Tに対して垂直で、且つ互いに平行な2つの面に形成される。更に、積層体に対して、それぞれ導体層311,421,312,313,422,423に接するように端子22〜27が形成されて、積層基板20が完成する。
図1におけるインダクタ11は、スルーホール364,374によって接続された導体層361,371,381を用いて構成されている。導体層361,371,381は、本発明における第1の共振器用導体層に対応する。図1におけるインダクタ12は、スルーホール365,375によって接続された導体層362,372,382を用いて構成されている。導体層362,372,382は、本発明における第3の共振器用導体層に対応する。図1におけるインダクタ13は、スルーホール366,376によって接続された導体層363,373,383を用いて構成されている。導体層363,373,383は、本発明における第2の共振器用導体層に対応する。
電子部品1は、第1の共振器用導体層である導体層361,371,381と、第2の共振器用導体層である導体層363,373,383と、第3の共振器用導体層である導体層362,372,382に対して垂直な位置関係になるように積層基板20の外周部(上面20A)に配置されたグランド層28を備えている。そして、導体層361,371,381,363,373,383,362,372,382の各一端部は、グランド層28に接続されている。
図1におけるインダクタ7は、インダクタ用導体層331を用いて構成されている。図1におけるインダクタ8は、インダクタ用導体層411を用いて構成されている。
図8(c)に示したキャパシタ用導体層377は、導体層361,362,363と、導体層381,382,383との間に配置されている。導体層361は誘電体層36を介して導体層377に対向し、導体層381は誘電体層37を介して導体層377に対向している。図1におけるキャパシタ14は、これら導体層361,377,381と誘電体層36,37によって構成されている。導体層362は誘電体層36を介して導体層377に対向し、導体層382は誘電体層37を介して導体層377に対向している。図1におけるキャパシタ15は、これら導体層362,377,382と誘電体層36,37によって構成されている。導体層363は誘電体層36を介して導体層377に対向し、導体層383は誘電体層37を介して導体層377に対向している。図1におけるキャパシタ16は、これら導体層363,377,383と誘電体層36,37によって構成されている。なお、図4では、導体層377を示すために、導体層371,372,373の図示を省略している。
図8(a)に示したキャパシタ用導体層351は、入力端子22と導体層362との間に配置され、スルーホール352を介して導体層361に接続されていると共に、誘電体層35を介して導体層362に対向している。図1におけるキャパシタ17は、導体層351,362と、これらの間に配置された誘電体層35によって構成されている。
図8(e)に示したキャパシタ用導体層391は、出力端子23と導体層382との間に配置され、スルーホール384を介して導体層383に接続されていると共に、誘電体層38を介して導体層382に対向している。図1におけるキャパシタ18は、導体層391,382と、これらの間に配置された誘電体層38によって構成されている。
図1におけるキャパシタ19は、導体層351,391と、これらの間に配置された誘電体層35,36,37,38とによって構成されている。以下、キャパシタ19について、より詳しく説明する。導体層351の部分351aと導体層391の部分391aは、誘電体層の積層方向に見たときに、導体層361,371,381と導体層362,372,382との間に配置されている。そして、部分351aと部分391aは、導体層362,372,382と重なることなく、誘電体層35,36,37,38を介して互いに対向している。また、導体層351の部分351bと導体層391の部分391bは、誘電体層の積層方向に見たときに、導体層363,373,383と導体層362,372,382との間に配置されている。そして、部分351bと部分391bは、導体層362,372,382と重なることなく、誘電体層35,36,37,38を介して互いに対向している。図1におけるキャパシタ19は、導体層351,391のうち、特に、互いに対向する部分351a,391aおよび互いに対向する部分351b,391bと、導体層351と導体層391の間に配置された誘電体層35,36,37,38とによって構成されている。導体層351は、本発明における第1のキャパシタ用導体層に対応し、導体層391は、本発明における第2のキャパシタ用導体層に対応する。
なお、本実施の形態において、積層基板20としては、誘電体層の材料として樹脂、セラミック、あるいは両者を複合した材料を用いたもの等、種々のものを用いることができる。しかし、積層基板20としては、特に、高周波特性に優れた低温同時焼成セラミック多層基板を用いることが好ましい。
図2および図4に示したように、インダクタ用導体層331,411は、それぞれ、誘電体層の積層方向に見たときに、共振器4を構成する導体層361,371,381と、共振器6を構成する導体層363,373,383との間に位置している部分を含んでいる。より詳しく説明すると、インダクタ用導体層331は、誘電体層の積層方向に見たときに、共振器4を構成する導体層361,371,381と、共振器4に隣接する共振器5を構成する導体層362,372,382との間に位置している部分を含んでいる。同様に、インダクタ用導体層411は、誘電体層の積層方向に見たときに、共振器6を構成する導体層363,373,383と、共振器6に隣接する共振器5を構成する導体層362,372,382との間に位置している部分を含んでいる。
また、図4および図6から分かるように、積層方向Tについて、インダクタ用導体層331と導体層361,362との間の距離は、インダクタ用導体層331と入力端子22との間の距離に比べて十分小さい。すなわち、インダクタ用導体層331は、導体層361,362に対して近接した位置に配置されている。同様に、積層方向Tについて、インダクタ用導体層411と導体層382,383との間の距離は、インダクタ用導体層411と出力端子23との間の距離に比べて十分小さい。すなわち、インダクタ用導体層411は、導体層382,383に対して近接した位置に配置されている。
次に、本実施の形態に係る電子部品1における主要な特徴について詳しく説明する。本実施の形態に係る電子部品1は、積層基板20と、積層基板20の外周部に配置された入力端子22および出力端子23と、隣接する2つの共振器同士が誘導性結合するように積層基板20内に設けられた複数の共振器とを備えている。複数の共振器は、回路構成上、入力端子22に最も近い共振器4と、回路構成上、出力端子23に最も近い共振器6と、回路構成上、共振器4と共振器6との間に配置された共振器5とを有している。電子部品1は、更に、積層基板20内に設けられ、共振器4と共振器6とを容量性結合するキャパシタ19を備えている。
積層基板20は、積層方向Tにおける両端に配置された第1の端面(側面20C)と第2の端面(側面20D)とを有している。入力端子22は第1の端面(側面20C)に配置され、出力端子23は第2の端面(側面20D)に配置されている。本実施の形態では、特に、入力端子22は第1の端面(側面20C)において長手方向の中央に配置され、出力端子23は第2の端面(側面20D)において長手方向の中央に配置されている。そして、共振器4を構成する導体層361,371,381と、共振器5を構成する導体層362,372,382と、共振器6を構成する導体層363,373,383は、積層方向Tと交差する方向、特に積層方向Tに垂直な方向に配列されている。この共振器4,5,6を構成する導体層の配列の方向は、第1の端面(側面20C)の長手方向および第2の端面(側面20D)の長手方向と平行である。
ここで、本実施の形態に係る電子部品1に対する比較例として、第1ないし第3の共振器用導体層が、入力端子と出力端子とを結ぶ直線と平行な方向に配列されている電子部品を考える。この比較例の電子部品では、入力端子と出力端子の間に第1ないし第3の共振器用導体層が介在する。このような比較例の電子部品と比べて、本実施の形態に係る電子部品1では、入力端子22と出力端子23の間に介在する共振器用導体層の数を少なくすることができる。具体的には、本実施の形態では、入力端子22と出力端子23の間に介在する共振器用導体層は、共振器4,5,6を構成する導体層のうち、共振器5を構成する導体層362,372,382のみである。また、共振器用導体層の厚み方向と積層方向Tは平行であるため、本実施の形態に係る電子部品1では、入力端子22と出力端子23の間に共振器用導体層が介在していても、入力端子22と出力端子23の間の距離を小さくすることができる。これらのことから、本実施の形態によれば、入力端子22に最も近い共振器4と出力端子23に最も近い共振器6とを容量性結合するキャパシタ19を、簡単な構成で設けることが可能になる。
本実施の形態におけるキャパシタ19は、具体的には以下のように構成されている。キャパシタ19は、キャパシタ用導体層351,391を有している。導体層351は、入力端子22と第3の共振器用導体層である導体層362との間に配置され、且つ第1の共振器用導体層である導体層361に接続されている。導体層391は、出力端子23と第3の共振器用導体層である導体層382との間に配置され、且つ第2の共振器用導体層である導体層383に接続されている。導体層351,391は、複数の誘電体層の積層方向に見たときに第3の共振器用導体層である導体層362,372,382と重なることなく、互いに対向する部分、すなわち部分351aと部分391a、および部分351bと部分391bを含んでいる。
次に、本実施の形態に係る電子部品1におけるその他の特徴について説明する。本実施の形態に係る電子部品1は、入力端子2に接続された第1の端部とその反対側の第2の端部とを有するインダクタ7と、出力端子3に接続された第1の端部とその反対側の第2の端部とを有するインダクタ8とを備えている。共振器4はインダクタ7の第2の端部に接続され、共振器6はインダクタ8の第2の端部に接続されている。本実施の形態では、インダクタ7が発生する磁界によって、共振器4とこれに隣接する共振器5との間の誘導性結合が弱められ、インダクタ8が発生する磁界によって、共振器6とこれに隣接する共振器5との間の誘導性結合が弱められる。これにより、本実施の形態では、インダクタ7,8がない場合に比べて、バンドパスフィルタの通過帯域よりも低周波側の阻止帯域における減衰量を大きくすることができる。このように、本実施の形態によれば、インダクタ7,8を備えたことにより、複数の共振器を備えた電子部品1において、隣接する共振器間の誘導性結合を弱めることによって所望の特性を得ることが可能になる。
また、本実施の形態によれば、電子部品1の小型化、薄型化に伴って隣接する共振器間の距離を短くせざるを得ない場合であっても、隣接する共振器間の誘導性結合の大きさを小さくすることができるので、電子部品1の小型化、薄型化が容易になる。
また、本実施の形態では、図2および図4に示したように、インダクタ7を構成するインダクタ用導体層331と、インダクタ8を構成するインダクタ用導体層411は、それぞれ、誘電体層の積層方向に見たときに、共振器4を構成する導体層361,371,381と、共振器6を構成する導体層363,373,383との間に位置している部分を含んでいる。これにより、本実施の形態によれば、より効果的に、インダクタ7,8によって、隣接する共振器間の誘導性結合を弱めることが可能になる。
また、本実施の形態では、図4に示したように、積層基板20は、誘電体層の積層方向Tにおける両端に配置された第1の端面(側面20C)と第2の端面(側面20D)を有している。入力端子22は第1の端面(側面20C)において長手方向の中央に配置され、出力端子23は第2の端面(側面20D)において長手方向の中央に配置されている。そして、共振器4を構成する導体層361,371,381と、共振器5を構成する導体層362,372,382と、共振器6を構成する導体層363,373,383は、積層方向Tと交差する方向、特に積層方向Tに垂直な方向に配列されている。インダクタ用導体層331は、入力端子22と導体層361とを接続するため、誘電体層の積層方向に見たときに、入力端子22が配置された位置から導体層361が配置された位置へ向けて延びる。また、インダクタ用導体層411は、出力端子23と導体層383とを接続するため、誘電体層の積層方向に見たときに、出力端子23が配置された位置から導体層383が配置された位置へ向けて延びる。従って、本実施の形態では、誘電体層の積層方向に見たときに、インダクタ用導体層331,411の各々の少なくとも一部が導体層361,371,381と導体層363,373,383との間に位置する構成を容易に実現することができる。
図10は、シミュレーションによって得られた本実施の形態に係る電子部品1の通過・減衰特性の一例を示している。このシミュレーションでは、電子部品1は、通過帯域がおよそ2.4〜2.5GHzのバンドパスフィルタとして機能するように設計されている。なお、2.4〜2.5GHzという周波数帯域は、ブルートゥース規格の通信装置や無線LAN用の通信装置において用いられるバンドパスフィルタの通過帯域に対応する。
なお、本発明は、上記実施の形態に限定されず、種々の変更が可能である。例えば、実施の形態には第3の共振器が1つである例を示したが、本発明の電子部品において、第3の共振器は複数であってもよい。
また、本発明の電子部品は、バンドパスフィルタに限らず、複数の共振器を備えた電子部品全般に適用することができる。
本発明の電子部品は、ブルートゥース規格の通信装置や無線LAN用の通信装置において用いられるフィルタ、特にバンドパスフィルタとして有用である。
1…電子部品、2…入力端子、3…出力端子、4〜6…共振器、7,8,11〜13…インダクタ、14〜19…キャパシタ、20…積層基板、22…入力端子、23…出力端子、361〜363,371〜373,381〜383…共振器用導体層、351,391…キャパシタ用導体層。