JP4457362B2 - 電子部品 - Google Patents

Description

本発明は、少なくとも３つの共振器を備えた電子部品に関する。

ブルートゥース規格の通信装置や無線ＬＡＮ（ローカルエリアネットワーク）用の通信装置では、小型化、薄型化の要求が強いことから、それに用いられる電子部品の小型化、薄型化が要求されている。上記通信装置における電子部品の一つに、受信信号を濾波するバンドパスフィルタがある。このバンドパスフィルタにおいても、小型化、薄型化が要求されている。そこで、上記の通信装置における使用周波数帯域に対応でき、且つ小型化、薄型化を実現可能なバンドパスフィルタとして、積層基板における導体層を用いて構成された複数の共振器を備えた積層型のバンドパスフィルタが提案されている。このバンドパスフィルタにおいて、隣接する共振器同士は電磁界結合している。なお、電磁界結合には、誘導性結合と容量性結合とが含まれる。

３つ以上の共振器を備えた積層型のバンドパスフィルタは、共振器として、回路構成上、入力端子に最も近い第１の共振器と、回路構成上、出力端子に最も近い第２の共振器と、回路構成上、第１の共振器と第２の共振器との間に配置された少なくとも１つの第３の共振器とを有している。このようなバンドパスフィルタには、隣接しない第１の共振器と第２の共振器とを容量性結合させるキャパシタを備えたものがある。このようなキャパシタを設けることにより、バンドパスフィルタの通過・減衰特性における減衰極を制御することが可能になる。このような構成のバンドパスフィルタは、例えば特許文献１に記載されている。

特許文献１には、積層された複数の誘電体層を含む積層体と、この積層体における互いに反対側の側面に配置された入力用外部電極および出力用外部電極と、積層体内に設けられ、それぞれストリップライン共振器を構成する３つの共振電極とを備えた積層型誘電体フィルタが記載されている。この積層型誘電体フィルタにおいて、１つの共振電極は入力用外部電極に接続され、他の１つの共振電極は出力用外部電極に接続され、これら２つの共振電極の間に残りの１つの共振電極が配置されている。以下、入力用外部電極に接続された共振電極を第１の共振電極と言い、出力用外部電極に接続された共振電極を第２の共振電極と言い、第１の共振電極と第２の共振電極の間に配置された共振電極を第３の共振電極と言う。特許文献１に記載されたバンドパスフィルタは、更に、第１の共振電極に対向する調整電極と、第２の共振電極に対向する調整電極と、これら２つの調整電極を接続する接続電極とを備えている。接続電極は、誘電体層の厚み方向から見て、第３の共振電極と重ならないように位置するか、第３の共振電極の縁部に沿うように位置する。

特許文献２には、積層された複数の絶縁体層を含む積層体と、この積層体における互いに反対側の側面に配置された２つの入出力端子と、積層体内に設けられた複数個のＬＣ共振回路とを備えた積層フィルタが記載されている。この積層フィルタにおいて、ＬＣ共振回路は、スルーホール導体によって構成されたインダクタ導体を有している。特許文献２に記載された積層フィルタは、更に、２つの入出力端子間を結合するバイパスコンデンサを備えている。このバイパスコンデンサは、一方の入出力端子に接続されたコンデンサ電極と、他方の入出力端子に接続されたコンデンサ電極とを有している。この２つのコンデンサ電極は、インダクタ導体を避けるように配置されている。

特開２００６−３３６１４号公報 特開２００３−１７９６８号公報

従来の積層型のバンドパスフィルタでは、複数の共振器は、入力端子と出力端子とを結ぶ直線と平行な方向に配列されている場合が多い。特許文献１に記載された積層型誘電体フィルタも、特許文献２に記載された積層フィルタも、このような構成になっている。

ここで、前述の第１ないし第３の共振器が、入力端子と出力端子とを結ぶ直線と平行な方向に配列された積層型のバンドパスフィルタにおいて、隣接しない第１の共振器と第２の共振器とを容量性結合させるキャパシタを設ける場合について考える。この場合、一般的には、キャパシタを構成する導体層は、おおむね入力端子と出力端子とを結ぶ直線と平行な方向に延び、且つ第３の共振器を避けるように配置される。この場合、積層基板内において、各共振器を構成する導体層とキャパシタを構成する導体層とを含む複数の導体層の構成が複雑になりやすいという問題点がある。また、この場合、積層基板内に、キャパシタを構成する導体層を配置するための比較的大きな空間が必要になるため、バンドパスフィルタの小型化が難しくなるという問題点がある。

本発明はかかる問題点に鑑みてなされたもので、その目的は、回路構成上、入力端子に最も近い第１の共振器と、回路構成上、出力端子に最も近い第２の共振器と、回路構成上、第１の共振器と第２の共振器との間に配置された第３の共振器とを備えた電子部品であって、簡単な構成で、第１の共振器と第２の共振器を容量性結合するキャパシタを設けることができるようにした電子部品を提供することにある。

本発明の電子部品は、積層された複数の誘電体層を含む積層基板と、積層基板の外周部に配置された入力端子および出力端子と、隣接する２つの共振器同士が誘導性結合するように積層基板内に設けられた複数の共振器とを備えている。複数の共振器は、回路構成上、入力端子に最も近い第１の共振器と、回路構成上、出力端子に最も近い第２の共振器と、回路構成上、第１の共振器と第２の共振器との間に配置された第３の共振器とを有している。電子部品は、更に、積層基板内に設けられ、第１の共振器と第２の共振器とを容量性結合するキャパシタを備えている。積層基板は、複数の誘電体層の積層方向における両端に配置された第１および第２の端面を有している。入力端子は第１の端面に配置され、出力端子は第２の端面に配置されている。第１の共振器は、積層基板内に設けられた第１の共振器用導体層を有し、第２の共振器は、積層基板内に設けられた第２の共振器用導体層を有し、第３の共振器は、積層基板内に設けられた第３の共振器用導体層を有している。第１ないし第３の共振器用導体層は、複数の誘電体層の積層方向と交差する方向に配列されている。

なお、本出願において、「回路構成上」という表現は、物理的な構成における配置ではなく、回路図上での配置を指すために用いている。

本発明の電子部品において、複数の共振器は、バンドパスフィルタの機能を実現するものであってもよい。

また、本発明の電子部品において、第１ないし第３の共振器用導体層は、複数の誘電体層の積層方向に垂直な方向に配列されていてもよい。

また、本発明の電子部品において、入力端子は第１の端面において長手方向の中央に配置され、出力端子は第２の端面において長手方向の中央に配置されていてもよい。

また、本発明の電子部品において、キャパシタは、入力端子と第３の共振器用導体層との間に配置され、且つ第１の共振器用導体層に接続された第１のキャパシタ用導体層と、出力端子と第３の共振器用導体層との間に配置され、且つ第２の共振器用導体層に接続された第２のキャパシタ用導体層とを有し、第１のキャパシタ用導体層と第２のキャパシタ用導体層は、複数の誘電体層の積層方向に見たときに第３の共振器用導体層と重なることなく、互いに対向する部分を含んでいてもよい。

また、本発明の電子部品は、更に、第１ないし第３の共振器用導体層に対して垂直な位置関係になるように積層基板の外周部に配置されたグランド層を備え、第１ないし第３の共振器用導体層の各一端部は、グランド層に接続されていてもよい。

本発明の電子部品では、積層基板において複数の誘電体層の積層方向における両端に配置された第１および第２の端面にそれぞれ入力端子と出力端子が配置され、第１ないし第３の共振器用導体層は、複数の誘電体層の積層方向と交差する方向に配列されている。そのため、本発明によれば、第１ないし第３の共振器用導体層が、入力端子と出力端子とを結ぶ直線と平行な方向に配列されている場合に比べて、入力端子と出力端子の間に介在する共振器用導体層の数を少なくすることができる。その結果、本発明によれば、回路構成上入力端子に最も近い第１の共振器と回路構成上出力端子に最も近い第２の共振器とを容量性結合するキャパシタを、簡単な構成で設けることが可能になるという効果を奏する。

以下、本発明の一実施の形態について図面を参照して詳細に説明する。始めに、図１を参照して、本実施の形態に係る電子部品の回路構成について説明する。本実施の形態に係る電子部品１は、バンドパスフィルタの機能を有している。図１に示したように、電子部品１は、入力端子２と、出力端子３と、３つの共振器４，５，６と、インダクタ７，８と、キャパシタ１７，１８，１９とを備えている。

インダクタ７は、入力端子２に接続された第１の端部とその反対側の第２の端部とを有している。インダクタ８は、出力端子３に接続された第１の端部とその反対側の第２の端部とを有している。共振器４は、インダクタ７の第２の端部に接続されている。共振器６は、インダクタ８の第２の端部に接続されている。共振器５は、共振器４と共振器６との間に配置されている。そして、隣接する共振器４と共振器５は誘導性結合し、隣接する共振器５と共振器６も誘導性結合する。

共振器４，５，６のうち、共振器４が、回路構成上、入力端子２に最も近い共振器である。従って、共振器４は本発明における第１の共振器に対応する。また、共振器４，５，６のうち、共振器６が、回路構成上、出力端子３に最も近い共振器である。従って、共振器６は本発明における第２の共振器に対応する。共振器５は、回路構成上、共振器４と共振器６との間に配置されている。従って、共振器５は本発明における第３の共振器に対応する。

共振器４は、互いに接続されたインダクタ１１とキャパシタ１４とを有している。共振器５は、互いに接続されたインダクタ１２とキャパシタ１５とを有している。共振器６は、互いに接続されたインダクタ１３とキャパシタ１６とを有している。インダクタ１２は、インダクタ１１とインダクタ１３との間に配置されている。そして、隣接するインダクタ１１，１２は誘導性結合し、隣接するインダクタ１２，１３も誘導性結合する。図１では、インダクタ１１，１２間の誘導性結合と、インダクタ１２，１３間の誘導性結合を、それぞれ記号Ｍを付した曲線で表している。

インダクタ１１の一端とキャパシタ１４，１７，１９の各一端は、インダクタ７の第２の端部に接続されている。インダクタ１１の他端とキャパシタ１４の他端はグランドに接続されている。インダクタ１２の一端とキャパシタ１５，１８の各一端は、キャパシタ１７の他端に接続されている。インダクタ１２の他端とキャパシタ１５の他端はグランドに接続されている。インダクタ１３の一端、キャパシタ１６の一端およびキャパシタ１９の他端は、キャパシタ１８の他端に接続されていると共にインダクタ８の第２の端部に接続されている。インダクタ１３の他端とキャパシタ１６の他端はグランドに接続されている。

共振器４，５，６はいずれも、開放端と短絡端とを有する１／４波長共振器である。共振器４の開放端は、インダクタ１１とキャパシタ１４との接続点である。共振器５の開放端は、インダクタ１２とキャパシタ１５との接続点である。共振器６の開放端は、インダクタ１３とキャパシタ１６との接続点である。キャパシタ１７は、共振器４，５の開放端同士を接続している。また、キャパシタ１８は、共振器５，６の開放端同士を接続している。インダクタ７の第２の端部は、インダクタ１１とキャパシタ１４との接続点に接続されている。インダクタ８の第２の端部は、インダクタ１３とキャパシタ１６との接続点に接続されている。共振器４，５は、前述のように誘導性結合すると共に、キャパシタ１７を介して容量性結合する。共振器５，６も、前述のように誘導性結合すると共に、キャパシタ１８を介して容量性結合する。共振器４，５，６は、バンドパスフィルタの機能を実現する。

キャパシタ１９は、第１の共振器である共振器４と第２の共振器である共振器６とを容量性結合する。キャパシタ１９は、共振器４，６の開放端同士を接続している。

本実施の形態に係る電子部品１では、入力端子２に信号が入力されると、そのうちの所定の周波数帯域内の周波数の信号が選択的に、共振器４，５，６を用いて構成されたバンドパスフィルタを通過し、出力端子３から出力される。

次に、図２ないし図６を参照して、電子部品１の構造について説明する。図２は、電子部品１の主要部分を示す斜視図である。図３は、電子部品１の外観を示す斜視図である。図４は、図２におけるＡ方向から見た電子部品１の主要部分を示す説明図である。図５は、図２におけるＢ方向から見た電子部品１の主要部分を示す説明図である。図６は、図２におけるＣ方向から見た電子部品１の主要部分を示す説明図である。

図３に示したように、電子部品１は、電子部品１の構成要素を一体化するための積層基板２０を備えている。後で詳しく説明するが、積層基板２０は、積層された複数の誘電体層と複数の導体層とを含んでいる。インダクタ７，８，１１〜１３は、いずれも、積層基板２０内の１つ以上の導体層を用いて構成されている。キャパシタ１４〜１９は、積層基板２０内の導体層と誘電体層を用いて構成されている。

積層基板２０は、外周部として上面２０Ａと底面２０Ｂと４つの側面２０Ｃ〜２０Ｆとを有する直方体形状をなしている。上面２０Ａと底面２０Ｂは平行であり、側面２０Ｃ，２０Ｄも平行であり、側面２０Ｅ，２０Ｆも平行である。側面２０Ｃ〜２０Ｆは、上面２０Ａおよび底面２０Ｂに対して垂直になっている。

側面２０Ｃには、入力端子２２と、その両側に配置された２つのグランド用端子２４，２５が設けられている。側面２０Ｄには、出力端子２３と、その両側に配置された２つのグランド用端子２６，２７が設けられている。入力端子２２は図１における入力端子２に対応し、出力端子２３は図１における出力端子３に対応する。グランド用端子２４，２５，２６，２７はグランドに接続される。

積層基板２０において、側面２０Ｃ，２０Ｄに垂直な方向が、複数の誘電体層の積層方向である。図２ないし図４および図６において、記号Ｔを付した矢印は、複数の誘電体層の積層方向を表している。従って、本実施の形態では、側面２０Ｃ，２０Ｄが、積層方向における両端に配置された端面である。側面２０Ｃは本発明における第１の端面に対応し、側面２０Ｄは本発明における第２の端面に対応する。

上面２０Ａと底面２０Ｂには、それぞれ、グランド層２８，２９が配置されている。グランド用端子２４〜２７は、グランド層２８，２９に接続されている。電子部品１は、積層基板２０の底面２０Ｂが実装基板に当接するように、実装基板に実装される。

次に、図７ないし図９を参照して、積層基板２０における誘電体層と導体層について詳しく説明する。なお、ここでは、積層基板２０の側面２０Ｃ側を上側、積層基板２０の側面２０Ｄ側を下側として説明する。図７において（ａ）〜（ｄ）は、それぞれ、上から１層目ないし４層目の誘電体層の上面を示している。図８において（ａ）〜（ｅ）は、それぞれ、上から５層目ないし９層目の誘電体層の上面を示している。図９において（ａ）〜（ｃ）は、それぞれ、上から１０層目ないし１２層目の誘電体層の上面を示している。図９において（ｄ）は、上から１２層目の誘電体層およびその下の導体層を、上から見た状態で表したものである。

図７（ａ）に示した１層目の誘電体層３１の上面は、積層基板２０の側面２０Ｃとなる。誘電体層３１の上面には、入力端子用導体層３１１と、その両側に配置された２つのグランド用導体層３１２，３１３が形成されている。入力端子用導体層３１１は入力端子２２に接続される。グランド用導体層３１２は、グランド用端子２４およびグランド層２８，２９に接続される。グランド用導体層３１３は、グランド用端子２５およびグランド層２８，２９に接続される。また、誘電体層３１には、入力端子用導体層３１１に接続されたスルーホール３１４が形成されている。

図７（ｂ）に示した２層目の誘電体層３２には、スルーホール３１４に接続されたスルーホール３２１が形成されている。

図７（ｃ）に示した３層目の誘電体層３３の上面には、インダクタ用導体層３３１が形成されている。導体層３３１は、第１の端部３３１ａと第２の端部３３１ｂとを有している。第１の端部３３１ａは、誘電体層３３の上面におけるほぼ中央に配置されている。導体層３３１は、第１の端部３３１ａから図７（ｃ）における下方に延びた後、左へ延びるように屈曲して第２の端部３３１ｂに達している。スルーホール３２１は、導体層３３１における第１の端部３３１ａの近傍の部分に接続されている。また、誘電体層３３には、導体層３３１における第２の端部３３１ｂの近傍の部分に接続されたスルーホール３３２が形成されている。

図７（ｄ）に示した４層目の誘電体層３４には、スルーホール３３２に接続されたスルーホール３４１が形成されている。

図８（ａ）に示した５層目の誘電体層３５の上面には、キャパシタ用導体層３５１が形成されている。導体層３５１は、図１におけるキャパシタ１９を構成するための２つの部分３５１ａ，３５１ｂを含んでいる。この部分３５１ａ，３５１ｂについては、後で詳しく説明する。また、誘電体層３５には、導体層３５１に接続されたスルーホール３５２が形成されている。スルーホール３５２には、スルーホール３４１が接続されている。

図８（ｂ）に示した６層目の誘電体層３６の上面には、共振器用導体層３６１，３６２，３６３が形成されている。導体層３６１，３６２，３６３は、図８（ｂ）における左側から導体層３６１，３６２，３６３の順に、左右方向に配列されている。導体層３６１は、第１の端部３６１ａと、その反対側の第２の端部３６１ｂとを有している。導体層３６２は、第１の端部３６２ａと、その反対側の第２の端部３６２ｂとを有している。導体層３６３は、第１の端部３６３ａと、その反対側の第２の端部３６３ｂとを有している。第２の端部３６１ｂ，３６２ｂ，３６３ｂはグランド層２８に接続される。また、誘電体層３６には、第１の端部３６１ａと第２の端部３６１ｂとの間の位置において導体層３６１に接続されたスルーホール３６４と、第１の端部３６２ａと第２の端部３６２ｂとの間の位置において導体層３６２に接続されたスルーホール３６５と、第１の端部３６３ａと第２の端部３６３ｂとの間の位置において導体層３６３に接続されたスルーホール３６６とが形成されている。導体層３６１には、スルーホール３５２が接続されている。

図８（ｃ）に示した７層目の誘電体層３７の上面には、共振器用導体層３７１，３７２，３７３と、キャパシタ用導体層３７７が形成されている。導体層３７１，３７２，３７３は、図８（ｃ）における左側から導体層３７１，３７２，３７３の順に、左右方向に配列されている。導体層３７１，３７２，３７３の各一端部はグランド層２８に接続される。キャパシタ用導体層３７７は、図８（ｃ）における導体層３７１，３７２，３７３の下方に配置され、左右方向に延在している。導体層３７７はグランド層２９に接続される。また、誘電体層３７には、それぞれ導体層３７１，３７２，３７３に接続されたスルーホール３７４，３７５，３７６が形成されている。スルーホール３７４，３７５，３７６には、それぞれスルーホール３６４，３６５，３６６が接続されている。

図８（ｄ）に示した８層目の誘電体層３８の上面には、共振器用導体層３８１，３８２，３８３が形成されている。導体層３８１，３８２，３８３は、図８（ｄ）における左側から導体層３８１，３８２，３８３の順に、左右方向に配列されている。導体層３８１は、第１の端部３８１ａと、その反対側の第２の端部３８１ｂとを有している。導体層３８２は、第１の端部３８２ａと、その反対側の第２の端部３８２ｂとを有している。導体層３８３は、第１の端部３８３ａと、その反対側の第２の端部３８３ｂとを有している。第２の端部３８１ｂ，３８２ｂ，３８３ｂはグランド層２８に接続される。導体層３８１，３８２，３８３には、それぞれスルーホール３７４，３７５，３７６が接続されている。また、誘電体層３８には、導体層３８３に接続されたスルーホール３８４が形成されている。

図８（ｅ）に示した９層目の誘電体層３９の上面には、キャパシタ用導体層３９１が形成されている。導体層３９１は、図１におけるキャパシタ１９を構成するための２つの部分３９１ａ，３９１ｂを含んでいる。この部分３９１ａ，３９１ｂについては、後で詳しく説明する。また、誘電体層３９には、導体層３９１に接続されたスルーホール３９２が形成されている。スルーホール３９２には、スルーホール３８４が接続されている。

図９（ａ）に示した１０層目の誘電体層４０には、スルーホール３９２に接続されたスルーホール４０１が形成されている。

図９（ｂ）に示した１１層目の誘電体層４１の上面には、インダクタ用導体層４１１が形成されている。導体層４１１は、第１の端部４１１ａと第２の端部４１１ｂとを有している。第１の端部４１１ａは、誘電体層４１の上面におけるほぼ中央に配置されている。導体層４１１は、第１の端部４１１ａから図９（ｂ）における下方に延びた後、右へ延びるように屈曲して第２の端部４１１ｂに達している。スルーホール４０１は、導体層４１１における第２の端部４１１ｂの近傍の部分に接続されている。また、誘電体層４１には、導体層４１１における第１の端部４１１ａの近傍の部分に接続されたスルーホール４１２が形成されている。

図９（ｃ）に示した１２層目の誘電体層４２には、スルーホール４１２に接続されたスルーホール４２０が形成されている。

図９（ｄ）に示したように、誘電体層４２の下面には、出力端子用導体層４２１と、その両側に配置された２つのグランド用導体層４２２，４２３が形成されている。出力端子用導体層４２１は出力端子２３に接続される。グランド用導体層４２２は、グランド用端子２６およびグランド層２８，２９に接続される。グランド用導体層４２３は、グランド用端子２７およびグランド層２８，２９に接続される。導体層４２１には、スルーホール４２０が接続されている。誘電体層４２の下面は、積層基板２０の側面２０Ｄとなる。

図７ないし図９に示した誘電体層３１〜４２および導体層が積層されて積層体が形成される。図３に示したグランド層２８，２９は、この積層体の外周面のうち、積層方向Ｔに対して垂直で、且つ互いに平行な２つの面に形成される。更に、積層体に対して、それぞれ導体層３１１，４２１，３１２，３１３，４２２，４２３に接するように端子２２〜２７が形成されて、積層基板２０が完成する。

図１におけるインダクタ１１は、スルーホール３６４，３７４によって接続された導体層３６１，３７１，３８１を用いて構成されている。導体層３６１，３７１，３８１は、本発明における第１の共振器用導体層に対応する。図１におけるインダクタ１２は、スルーホール３６５，３７５によって接続された導体層３６２，３７２，３８２を用いて構成されている。導体層３６２，３７２，３８２は、本発明における第３の共振器用導体層に対応する。図１におけるインダクタ１３は、スルーホール３６６，３７６によって接続された導体層３６３，３７３，３８３を用いて構成されている。導体層３６３，３７３，３８３は、本発明における第２の共振器用導体層に対応する。

電子部品１は、第１の共振器用導体層である導体層３６１，３７１，３８１と、第２の共振器用導体層である導体層３６３，３７３，３８３と、第３の共振器用導体層である導体層３６２，３７２，３８２に対して垂直な位置関係になるように積層基板２０の外周部（上面２０Ａ）に配置されたグランド層２８を備えている。そして、導体層３６１，３７１，３８１，３６３，３７３，３８３，３６２，３７２，３８２の各一端部は、グランド層２８に接続されている。

図１におけるインダクタ７は、インダクタ用導体層３３１を用いて構成されている。図１におけるインダクタ８は、インダクタ用導体層４１１を用いて構成されている。

図８（ｃ）に示したキャパシタ用導体層３７７は、導体層３６１，３６２，３６３と、導体層３８１，３８２，３８３との間に配置されている。導体層３６１は誘電体層３６を介して導体層３７７に対向し、導体層３８１は誘電体層３７を介して導体層３７７に対向している。図１におけるキャパシタ１４は、これら導体層３６１，３７７，３８１と誘電体層３６，３７によって構成されている。導体層３６２は誘電体層３６を介して導体層３７７に対向し、導体層３８２は誘電体層３７を介して導体層３７７に対向している。図１におけるキャパシタ１５は、これら導体層３６２，３７７，３８２と誘電体層３６，３７によって構成されている。導体層３６３は誘電体層３６を介して導体層３７７に対向し、導体層３８３は誘電体層３７を介して導体層３７７に対向している。図１におけるキャパシタ１６は、これら導体層３６３，３７７，３８３と誘電体層３６，３７によって構成されている。なお、図４では、導体層３７７を示すために、導体層３７１，３７２，３７３の図示を省略している。

図８（ａ）に示したキャパシタ用導体層３５１は、入力端子２２と導体層３６２との間に配置され、スルーホール３５２を介して導体層３６１に接続されていると共に、誘電体層３５を介して導体層３６２に対向している。図１におけるキャパシタ１７は、導体層３５１，３６２と、これらの間に配置された誘電体層３５によって構成されている。

図８（ｅ）に示したキャパシタ用導体層３９１は、出力端子２３と導体層３８２との間に配置され、スルーホール３８４を介して導体層３８３に接続されていると共に、誘電体層３８を介して導体層３８２に対向している。図１におけるキャパシタ１８は、導体層３９１，３８２と、これらの間に配置された誘電体層３８によって構成されている。

図１におけるキャパシタ１９は、導体層３５１，３９１と、これらの間に配置された誘電体層３５，３６，３７，３８とによって構成されている。以下、キャパシタ１９について、より詳しく説明する。導体層３５１の部分３５１ａと導体層３９１の部分３９１ａは、誘電体層の積層方向に見たときに、導体層３６１，３７１，３８１と導体層３６２，３７２，３８２との間に配置されている。そして、部分３５１ａと部分３９１ａは、導体層３６２，３７２，３８２と重なることなく、誘電体層３５，３６，３７，３８を介して互いに対向している。また、導体層３５１の部分３５１ｂと導体層３９１の部分３９１ｂは、誘電体層の積層方向に見たときに、導体層３６３，３７３，３８３と導体層３６２，３７２，３８２との間に配置されている。そして、部分３５１ｂと部分３９１ｂは、導体層３６２，３７２，３８２と重なることなく、誘電体層３５，３６，３７，３８を介して互いに対向している。図１におけるキャパシタ１９は、導体層３５１，３９１のうち、特に、互いに対向する部分３５１ａ，３９１ａおよび互いに対向する部分３５１ｂ，３９１ｂと、導体層３５１と導体層３９１の間に配置された誘電体層３５，３６，３７，３８とによって構成されている。導体層３５１は、本発明における第１のキャパシタ用導体層に対応し、導体層３９１は、本発明における第２のキャパシタ用導体層に対応する。

なお、本実施の形態において、積層基板２０としては、誘電体層の材料として樹脂、セラミック、あるいは両者を複合した材料を用いたもの等、種々のものを用いることができる。しかし、積層基板２０としては、特に、高周波特性に優れた低温同時焼成セラミック多層基板を用いることが好ましい。

図２および図４に示したように、インダクタ用導体層３３１，４１１は、それぞれ、誘電体層の積層方向に見たときに、共振器４を構成する導体層３６１，３７１，３８１と、共振器６を構成する導体層３６３，３７３，３８３との間に位置している部分を含んでいる。より詳しく説明すると、インダクタ用導体層３３１は、誘電体層の積層方向に見たときに、共振器４を構成する導体層３６１，３７１，３８１と、共振器４に隣接する共振器５を構成する導体層３６２，３７２，３８２との間に位置している部分を含んでいる。同様に、インダクタ用導体層４１１は、誘電体層の積層方向に見たときに、共振器６を構成する導体層３６３，３７３，３８３と、共振器６に隣接する共振器５を構成する導体層３６２，３７２，３８２との間に位置している部分を含んでいる。

また、図４および図６から分かるように、積層方向Ｔについて、インダクタ用導体層３３１と導体層３６１，３６２との間の距離は、インダクタ用導体層３３１と入力端子２２との間の距離に比べて十分小さい。すなわち、インダクタ用導体層３３１は、導体層３６１，３６２に対して近接した位置に配置されている。同様に、積層方向Ｔについて、インダクタ用導体層４１１と導体層３８２，３８３との間の距離は、インダクタ用導体層４１１と出力端子２３との間の距離に比べて十分小さい。すなわち、インダクタ用導体層４１１は、導体層３８２，３８３に対して近接した位置に配置されている。

次に、本実施の形態に係る電子部品１における主要な特徴について詳しく説明する。本実施の形態に係る電子部品１は、積層基板２０と、積層基板２０の外周部に配置された入力端子２２および出力端子２３と、隣接する２つの共振器同士が誘導性結合するように積層基板２０内に設けられた複数の共振器とを備えている。複数の共振器は、回路構成上、入力端子２２に最も近い共振器４と、回路構成上、出力端子２３に最も近い共振器６と、回路構成上、共振器４と共振器６との間に配置された共振器５とを有している。電子部品１は、更に、積層基板２０内に設けられ、共振器４と共振器６とを容量性結合するキャパシタ１９を備えている。

積層基板２０は、積層方向Ｔにおける両端に配置された第１の端面（側面２０Ｃ）と第２の端面（側面２０Ｄ）とを有している。入力端子２２は第１の端面（側面２０Ｃ）に配置され、出力端子２３は第２の端面（側面２０Ｄ）に配置されている。本実施の形態では、特に、入力端子２２は第１の端面（側面２０Ｃ）において長手方向の中央に配置され、出力端子２３は第２の端面（側面２０Ｄ）において長手方向の中央に配置されている。そして、共振器４を構成する導体層３６１，３７１，３８１と、共振器５を構成する導体層３６２，３７２，３８２と、共振器６を構成する導体層３６３，３７３，３８３は、積層方向Ｔと交差する方向、特に積層方向Ｔに垂直な方向に配列されている。この共振器４，５，６を構成する導体層の配列の方向は、第１の端面（側面２０Ｃ）の長手方向および第２の端面（側面２０Ｄ）の長手方向と平行である。

ここで、本実施の形態に係る電子部品１に対する比較例として、第１ないし第３の共振器用導体層が、入力端子と出力端子とを結ぶ直線と平行な方向に配列されている電子部品を考える。この比較例の電子部品では、入力端子と出力端子の間に第１ないし第３の共振器用導体層が介在する。このような比較例の電子部品と比べて、本実施の形態に係る電子部品１では、入力端子２２と出力端子２３の間に介在する共振器用導体層の数を少なくすることができる。具体的には、本実施の形態では、入力端子２２と出力端子２３の間に介在する共振器用導体層は、共振器４，５，６を構成する導体層のうち、共振器５を構成する導体層３６２，３７２，３８２のみである。また、共振器用導体層の厚み方向と積層方向Ｔは平行であるため、本実施の形態に係る電子部品１では、入力端子２２と出力端子２３の間に共振器用導体層が介在していても、入力端子２２と出力端子２３の間の距離を小さくすることができる。これらのことから、本実施の形態によれば、入力端子２２に最も近い共振器４と出力端子２３に最も近い共振器６とを容量性結合するキャパシタ１９を、簡単な構成で設けることが可能になる。

本実施の形態におけるキャパシタ１９は、具体的には以下のように構成されている。キャパシタ１９は、キャパシタ用導体層３５１，３９１を有している。導体層３５１は、入力端子２２と第３の共振器用導体層である導体層３６２との間に配置され、且つ第１の共振器用導体層である導体層３６１に接続されている。導体層３９１は、出力端子２３と第３の共振器用導体層である導体層３８２との間に配置され、且つ第２の共振器用導体層である導体層３８３に接続されている。導体層３５１，３９１は、複数の誘電体層の積層方向に見たときに第３の共振器用導体層である導体層３６２，３７２，３８２と重なることなく、互いに対向する部分、すなわち部分３５１ａと部分３９１ａ、および部分３５１ｂと部分３９１ｂを含んでいる。

次に、本実施の形態に係る電子部品１におけるその他の特徴について説明する。本実施の形態に係る電子部品１は、入力端子２に接続された第１の端部とその反対側の第２の端部とを有するインダクタ７と、出力端子３に接続された第１の端部とその反対側の第２の端部とを有するインダクタ８とを備えている。共振器４はインダクタ７の第２の端部に接続され、共振器６はインダクタ８の第２の端部に接続されている。本実施の形態では、インダクタ７が発生する磁界によって、共振器４とこれに隣接する共振器５との間の誘導性結合が弱められ、インダクタ８が発生する磁界によって、共振器６とこれに隣接する共振器５との間の誘導性結合が弱められる。これにより、本実施の形態では、インダクタ７，８がない場合に比べて、バンドパスフィルタの通過帯域よりも低周波側の阻止帯域における減衰量を大きくすることができる。このように、本実施の形態によれば、インダクタ７，８を備えたことにより、複数の共振器を備えた電子部品１において、隣接する共振器間の誘導性結合を弱めることによって所望の特性を得ることが可能になる。

また、本実施の形態によれば、電子部品１の小型化、薄型化に伴って隣接する共振器間の距離を短くせざるを得ない場合であっても、隣接する共振器間の誘導性結合の大きさを小さくすることができるので、電子部品１の小型化、薄型化が容易になる。

また、本実施の形態では、図２および図４に示したように、インダクタ７を構成するインダクタ用導体層３３１と、インダクタ８を構成するインダクタ用導体層４１１は、それぞれ、誘電体層の積層方向に見たときに、共振器４を構成する導体層３６１，３７１，３８１と、共振器６を構成する導体層３６３，３７３，３８３との間に位置している部分を含んでいる。これにより、本実施の形態によれば、より効果的に、インダクタ７，８によって、隣接する共振器間の誘導性結合を弱めることが可能になる。

また、本実施の形態では、図４に示したように、積層基板２０は、誘電体層の積層方向Ｔにおける両端に配置された第１の端面（側面２０Ｃ）と第２の端面（側面２０Ｄ）を有している。入力端子２２は第１の端面（側面２０Ｃ）において長手方向の中央に配置され、出力端子２３は第２の端面（側面２０Ｄ）において長手方向の中央に配置されている。そして、共振器４を構成する導体層３６１，３７１，３８１と、共振器５を構成する導体層３６２，３７２，３８２と、共振器６を構成する導体層３６３，３７３，３８３は、積層方向Ｔと交差する方向、特に積層方向Ｔに垂直な方向に配列されている。インダクタ用導体層３３１は、入力端子２２と導体層３６１とを接続するため、誘電体層の積層方向に見たときに、入力端子２２が配置された位置から導体層３６１が配置された位置へ向けて延びる。また、インダクタ用導体層４１１は、出力端子２３と導体層３８３とを接続するため、誘電体層の積層方向に見たときに、出力端子２３が配置された位置から導体層３８３が配置された位置へ向けて延びる。従って、本実施の形態では、誘電体層の積層方向に見たときに、インダクタ用導体層３３１，４１１の各々の少なくとも一部が導体層３６１，３７１，３８１と導体層３６３，３７３，３８３との間に位置する構成を容易に実現することができる。

図１０は、シミュレーションによって得られた本実施の形態に係る電子部品１の通過・減衰特性の一例を示している。このシミュレーションでは、電子部品１は、通過帯域がおよそ２．４〜２．５ＧＨｚのバンドパスフィルタとして機能するように設計されている。なお、２．４〜２．５ＧＨｚという周波数帯域は、ブルートゥース規格の通信装置や無線ＬＡＮ用の通信装置において用いられるバンドパスフィルタの通過帯域に対応する。

なお、本発明は、上記実施の形態に限定されず、種々の変更が可能である。例えば、実施の形態には第３の共振器が１つである例を示したが、本発明の電子部品において、第３の共振器は複数であってもよい。

また、本発明の電子部品は、バンドパスフィルタに限らず、複数の共振器を備えた電子部品全般に適用することができる。

本発明の電子部品は、ブルートゥース規格の通信装置や無線ＬＡＮ用の通信装置において用いられるフィルタ、特にバンドパスフィルタとして有用である。

本発明の一実施の形態に係る電子部品の回路構成を示す回路図である。 本発明の一実施の形態に係る電子部品の主要部分を示す斜視図である。 本発明の一実施の形態に係る電子部品の外観を示す斜視図である。 図２におけるＡ方向から見た電子部品の主要部分を示す説明図である。 図２におけるＢ方向から見た電子部品の主要部分を示す説明図である。 図２におけるＣ方向から見た電子部品の主要部分を示す説明図である。 本発明の一実施の形態における積層基板の１層目ないし４層目の誘電体層の上面を示す説明図である。 本発明の一実施の形態における積層基板の５層目ないし９層目の誘電体層の上面を示す説明図である。 本発明の一実施の形態における積層基板の１０層目ないし１２層目の誘電体層の上面および１２層目の誘電体層の下面を示す説明図である。 本発明の一実施の形態に係る電子部品の通過・減衰特性を示す特性図である。

符号の説明

１…電子部品、２…入力端子、３…出力端子、４〜６…共振器、７，８，１１〜１３…インダクタ、１４〜１９…キャパシタ、２０…積層基板、２２…入力端子、２３…出力端子、３６１〜３６３，３７１〜３７３，３８１〜３８３…共振器用導体層、３５１，３９１…キャパシタ用導体層。

Claims (5)

1. 積層された複数の誘電体層を含む積層基板と、
   前記積層基板の外周部に配置された入力端子および出力端子と、
   隣接する２つの共振器同士が誘導性結合するように前記積層基板内に設けられた複数の共振器とを備えた電子部品であって、
   前記複数の共振器は、回路構成上、前記入力端子に最も近い第１の共振器と、回路構成上、前記出力端子に最も近い第２の共振器と、回路構成上、前記第１の共振器と第２の共振器との間に配置された第３の共振器とを有し、
   電子部品は、更に、前記積層基板内に設けられ、前記第１の共振器と第２の共振器とを容量性結合するキャパシタを備え、
   前記積層基板は、前記複数の誘電体層の積層方向における両端に配置された第１および第２の端面を有し、
   前記入力端子は前記第１の端面に配置され、
   前記出力端子は前記第２の端面に配置され、
   前記第１の共振器は、前記積層基板内に設けられた第１の共振器用導体層を有し、
   前記第２の共振器は、前記積層基板内に設けられた第２の共振器用導体層を有し、
   前記第３の共振器は、前記積層基板内に設けられた第３の共振器用導体層を有し、
   前記第１ないし第３の共振器用導体層は、前記複数の誘電体層の積層方向と交差する方向に配列され、
   前記キャパシタは、前記入力端子と第３の共振器用導体層との間に配置され、且つ前記第１の共振器用導体層に接続された第１のキャパシタ用導体層と、前記出力端子と第３の共振器用導体層との間に配置され、且つ前記第２の共振器用導体層に接続された第２のキャパシタ用導体層とを有し、
   前記第１のキャパシタ用導体層と第２のキャパシタ用導体層は、前記複数の誘電体層の積層方向に見たときに前記第３の共振器用導体層と重なることなく、互いに対向する部分を含むことを特徴とする電子部品。
2. 前記複数の共振器は、バンドパスフィルタの機能を実現することを特徴とする請求項１記載の電子部品。
3. 前記第１ないし第３の共振器用導体層は、前記複数の誘電体層の積層方向に垂直な方向に配列されていることを特徴とする請求項１または２記載の電子部品。
4. 前記入力端子は前記第１の端面において長手方向の中央に配置され、前記出力端子は前記第２の端面において長手方向の中央に配置されていることを特徴とする請求項１ないし３のいずれかに記載の電子部品。
5. 更に、前記第１ないし第３の共振器用導体層に対して垂直な位置関係になるように前記積層基板の外周部に配置されたグランド層を備え、前記第１ないし第３の共振器用導体層の各一端部は、前記グランド層に接続されていることを特徴とする請求項１ないし４のいずれかに記載の電子部品。

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