JP4873274B2 - 積層型電子部品 - Google Patents

Description

本発明は、複数の共振器を備え、積層された複数の誘電体層を含む積層体を用いて構成された積層型電子部品に関する。

ブルートゥース（登録商標）規格の通信装置、無線ＬＡＮ（ローカルエリアネットワーク）用の通信装置、ワイマックス（ＷｉＭＡＸ（登録商標）；Worldwide Interoperability for Microwave Access）規格の通信装置、携帯電話機等の無線通信装置では、小型化、薄型化の要求が強いことから、それに用いられる電子部品の小型化、薄型化が要求されている。上記無線通信装置における電子部品の一つに、送信信号や受信信号を濾波するバンドパスフィルタがある。このバンドパスフィルタにおいても、小型化、薄型化が要求されている。そこで、上記の無線通信装置における使用周波数帯域に対応でき、且つ小型化、薄型化を実現可能なバンドパスフィルタとして、例えば特許文献１，２に示されるように、積層基板における導体層を用いて構成された複数の共振器を備えた積層型のバンドパスフィルタが提案されている。

特許文献１には、複数の誘電体層が積層されて構成された誘電体の中に、それぞれ共振器を構成するための第１および第２のストリップライン導体層が埋設され、更に、第１および第２のストリップライン導体層に対向するグランド導体層が設けられ、第１および第２のストリップライン導体層とグランド導体層が、取付面に対して垂直方向に延びるように配置されて、取付面に設けられたグランド端子導体層に直接接続された積層型誘電体フィルタが記載されている。

特許文献２には、複数の誘電体シートが積層されて構成された誘電体の中において、２つのストリップ線路共振器が並んで配置され、この２つの共振器の一端部が、互いに連結され、ビアインダクタによるシャントインダクタンスを介して、最下層の接地プレートに接続されたバンドパスフィルタが記載されている。また、特許文献２には、シャントインダクタンスの値によって、通過帯域の両側の減衰極を制御できることが記載されている。

特許第３４２５０６５号公報 特開２００７−１３９６２号公報

一般的に、複数の共振器を備えた積層型のバンドパスフィルタでは、小型化、薄型化に伴って、共振器を構成する導体層が小さくなると共に、共振器を構成する導体層とグランドとの間の距離が小さくなる。その結果、共振器のＱが小さくなって、バンドパスフィルタの通過帯域における伝送品質が劣化するという問題が発生する。

特許文献１に記載された技術では、第１および第２のストリップライン導体層とグランド導体層を取付面に対して垂直方向に配置することによって、ストリップライン導体層とグランド導体層との間の距離を大きくして共振器のＱを大きくしても、フィルタの高さが大きくならないようにしている。

しかしながら、特許文献１に記載された技術では、共振器を構成するための第１および第２のストリップライン導体層が誘電体の中に埋設されていることから、フィルタの小型化、薄型化を図りながら、ストリップライン導体層を大きくすることが難しいという問題点がある。

また、複数の共振器を備えた従来の積層型のバンドパスフィルタでは、その製造方法に起因して、特性のばらつきが生じるという問題点があった。以下、この問題点について詳しく説明する。まず、複数の共振器を備えた積層型のバンドパスフィルタの製造方法の一例について説明する。この製造方法では、まず、複数のセラミックグリーンシートを作製し、この複数のセラミックグリーンシートの各々に、スクリーン印刷等によって導体ペーストを印刷して、所望のパターンの焼成前導体層を形成する。次に、焼成前導体層が形成された複数のセラミックグリーンシートを積層して、グリーンシート積層体を作製する。次に、このグリーンシート積層体を切断して、焼成前積層体を作製する。次に、この焼成前積層体を焼成して、積層体を作製する。次に、この積層体の外面上に、例えば導体ペーストを塗布し、これを焼成することによって、外部端子を形成する。

上記の製造方法によって製造される積層型のバンドパスフィルタでは、バンドパスフィルタの複数の回路要素を構成する複数の導体層は、積層体の内部に設けられる。バンドパスフィルタの特性は、積層体の内部に設けられる複数の導体層の位置や大きさによって決定される。

ところが、上記の製造方法によって製造される積層型のバンドパスフィルタでは、製造過程で、積層体の内部に設けられる複数の導体層の位置や大きさにばらつきが生じ、その結果、バンドパスフィルタの特性にばらつきが生じる。

本発明はかかる問題点に鑑みてなされたもので、その目的は、複数の共振器を備え、積層された複数の誘電体層を含む積層体を用いて構成された積層型電子部品であって、小型化、薄型化と、共振器のＱを大きくすることとの両立を可能にし、且つ特性の調整を可能にした積層型電子部品を提供することにある。

本発明の積層型電子部品は、複数の誘電体層と１つ以上の導体層が積層されて構成され、外面を有する積層体と、積層体と一体化され、電磁界結合する第１および第２の共振器とを備えている。第１の共振器は第１のインダクタを有し、第２の共振器は第２のインダクタを有している。積層型電子部品は、更に、第１および第２のインダクタとグランドとを電気的に接続する共通インダクタと、共通インダクタに電気的に接続された結合調整導体とを備えている。積層体の外面は、１つの外面導体配置面を含んでいる。第１のインダクタは、外面導体配置面に配置された第１の外面導体部分を含み、第２のインダクタは、外面導体配置面に配置された第２の外面導体部分を含んでいる。結合調整導体は、外面導体配置面において、第１の外面導体部分と第２の外面導体部分との間に配置されている。

本発明の積層型電子部品において、外面導体配置面は、積層体を構成する１つ以上の導体層の面に対して垂直な面であってもよい。この場合、共通インダクタは、外面導体配置面において、第１の外面導体部分と第２の外面導体部分との間に配置された共通外面導体部分と、積層体を構成する１つ以上の導体層のうちの少なくとも１つによって構成され、共通外面導体部分とグランドとを電気的に接続する共通導体層部分とを含んでいてもよい。この場合、結合調整導体は、共通外面導体部分と共通導体層部分との接続点に電気的に接続されていてもよい。

また、第１の外面導体部分と第２の外面導体部分は、それぞれ一方向に長い形状を有し、共通外面導体部分と結合調整導体は、それらを合わせた形状が一方向に長い形状となるように連続し、共通外面導体部分と結合調整導体を合わせた形状の長手方向と第１の外面導体部分と第２の外面導体部分のそれぞれの長手方向が同じ方向であってもよい。

また、積層体の外面は、外面導体配置面とは反対側の端子配置面を含み、積層型電子部品は、更に、端子配置面に配置され、グランドに電気的に接続されるグランド端子を備え、共通導体層部分は、共通外面導体部分とグランド端子とを電気的に接続していてもよい。

また、積層体を構成する１つ以上の導体層は、共通導体層部分を構成する少なくとも１つの導体層以外の少なくとも１つの接続用導体層を含み、第１のインダクタは、更に、第１の外面導体部分と共通外面導体部分とを電気的に接続する第１の接続部分を含み、第２のインダクタは、更に、第２の外面導体部分と共通外面導体部分とを電気的に接続する第２の接続部分を含み、第１の接続部分と第２の接続部分は、少なくとも１つの接続用導体層を用いて構成されていてもよい。

また、本発明の積層型電子部品は、更に、積層体の外面に配置され、信号の入力のために用いられる入力端子と、積層体の外面に配置され、信号の出力のために用いられる出力端子とを備えていてもよい。この場合、第１のインダクタは、入力端子に電気的に接続され、第２のインダクタは、出力端子に電気的に接続されていてもよい。また、第１および第２の共振器は、バンドパスフィルタの機能を実現してもよい。

本発明の積層型電子部品では、積層体の外面のうちの外面導体配置面に、第１のインダクタにおける第１の外面導体部分と、第２のインダクタにおける第２の外面導体部分とが配置されている。これにより、本発明によれば、第１および第２の外面導体部分を大きくすることが可能になると共に、第１および第２の外面導体部分の各々とグランドとの間の距離を大きくすることが可能になる。そのため、本発明によれば、積層型電子部品の小型化、薄型化と、共振器のＱを大きくすることとの両立が可能になるという効果を奏する。また、本発明の積層型電子部品では、第１および第２のインダクタとグランドとを電気的に接続する共通インダクタと、共通インダクタに電気的に接続された結合調整導体が設けられ、結合調整導体は、外面導体配置面において、第１の外面導体部分と第２の外面導体部分との間に配置されている。これにより、本発明によれば、結合調整導体の大きさを変えることによって、第１の共振器と第２の共振器との電磁界結合を調整して、特性を調整することが可能になるという効果を奏する。

本発明の一実施の形態に係る電子部品の回路構成を示す回路図である。 本発明の一実施の形態に係る電子部品の主要部分を示す斜視図である。 本発明の一実施の形態に係る電子部品の主要部分を示す斜視図である。 本発明の一実施の形態に係る電子部品の外観を示す斜視図である。 図４に示した電子部品の平面図である。 図４に示した電子部品の１つの側面を示す側面図である。 図４に示した電子部品の他の側面を示す側面図である。 図４に示した電子部品の底面図である。 図２におけるＡ方向から見た電子部品の主要部分を示す説明図である。 図２におけるＢ方向から見た電子部品の主要部分を示す説明図である。 図４に示した電子部品における積層体の平面図である。 図４に示した電子部品における積層体の底面図である。 本発明の一実施の形態における積層体の１層目ないし５層目の誘電体層の上面を示す説明図である。 本発明の一の実施の形態における積層体の６層目ないし１０層目の誘電体層の上面を示す説明図である。 比較例の電子部品の回路構成を示す回路図である。 図１５に示した電子部品の挿入損失特性の一例を示す特性図である。 本発明の一実施の形態に係る電子部品の挿入損失特性の一例を示す特性図である。 本発明の一実施の形態における変形例の電子部品の主要部分を示す斜視図である。 図１８に示した電子部品の平面図である。 図１８に示した電子部品の主要部分を示す説明図である。 図９に示した電子部品と図２０に示した電子部品の挿入損失特性を示す特性図である。

以下、本発明の実施の形態について図面を参照して詳細に説明する。始めに、図１を参照して、本発明の一実施の形態に係る積層型電子部品の回路構成について説明する。本実施の形態に係る積層型電子部品（以下、単に電子部品と記す。）１は、バンドパスフィルタの機能を有している。図１に示したように、電子部品１は、信号の入力のために用いられる入力端子２と、信号の出力のために用いられる出力端子３と、入力端子２に電気的に接続された第１の共振器４と、出力端子３に電気的に接続された第２の共振器５と、キャパシタ１５とを備えている。

第１の共振器４は、互いに電気的に接続された第１のインダクタ１１と第１のキャパシタ１３とを有している。第２の共振器５は、互いに電気的に接続された第２のインダクタ１２と第２のキャパシタ１４とを有している。共振器４，５は、電磁界結合する。電磁界結合は、誘導性結合と容量性結合の少なくとも一方を含む。本実施の形態では、共振器４，５は、インダクタ１１，１２間の誘導性結合によって誘導性結合すると共に、キャパシタ１５を介して容量性結合する。本実施の形態では、特に、共振器４，５間の主な結合は容量性結合である。図１では、インダクタ１１，１２間の誘導性結合を、記号Ｍを付した曲線で表している。

第１のインダクタ１１は、直列に接続された第１の外面導体部分１１Ａと第１の接続部分１１Ｂとを含んでいる。第２のインダクタ１２は、直列に接続された第２の外面導体部分１２Ａと第２の接続部分１２Ｂとを含んでいる。

電子部品１は、更に、共振器４，５に共通のインダクタであって、インダクタ１１，１２とグランドとを電気的に接続する共通インダクタ１６と、この共通インダクタ１６に電気的に接続された結合調整導体１７とを備えている。共通インダクタ１６は、直列に接続された共通外面導体部分１６Ａと共通導体層部分１６Ｂとを含んでいる。結合調整導体１７は、インダクタ１１，１２からグランドに至る経路から分岐するように設けられている。本実施の形態では、特に、結合調整導体１７は、共通外面導体部分１６Ａと共通導体層部分１６Ｂとの接続点に電気的に接続されている。

外面導体部分１１Ａの一端とキャパシタ１３，１５の各一端は、入力端子２に電気的に接続されている。外面導体部分１１Ａの他端は接続部分１１Ｂの一端に電気的に接続されている。キャパシタ１３の他端はグランドに電気的に接続されている。外面導体部分１２Ａの一端、キャパシタ１４の一端および出力端子３は、キャパシタ１５の他端に電気的に接続されている。外面導体部分１２Ａの他端は接続部分１２Ｂの一端に電気的に接続されている。キャパシタ１４の他端はグランドに電気的に接続されている。接続部分１１Ｂ，１２Ｂの各他端は、共通外面導体部分１６Ａの一端に接続されている。共通外面導体部分１６Ａの他端は共通導体層部分１６Ｂの一端に接続されている。共通導体層部分１６Ｂの他端はグランドに接続されている。

共振器４，５は、回路構成上、入力端子２と出力端子３との間に設けられ、バンドパスフィルタの機能を実現する。共振器４，５はいずれも、一端が開放され他端が短絡された１／４波長共振器であって、キャパシタ１３，１４によってインダクタ１１，１２の物理長を１／４波長よりも短くする効果を用いた１／４波長共振器である。

本実施の形態に係る電子部品１では、入力端子２に信号が入力されると、そのうちの所定の周波数帯域内の周波数の信号が選択的に、共振器４，５を用いて構成されたバンドパスフィルタを通過し、出力端子３から出力される。

次に、図２ないし図８を参照して、電子部品１の構造の概略について説明する。図２および図３は、電子部品１の主要部分を示す斜視図である。図４は、電子部品１の外観を示す斜視図である。図５は、図４に示した電子部品１の平面図である。図６は、図４に示した電子部品１の１つの側面を示す側面図である。図７は、図４に示した電子部品１の他の側面を示す側面図である。図８は、図４に示した電子部品１の底面図である。

電子部品１は、電子部品１の構成要素を一体化するための積層体２０を備えている。後で詳しく説明するが、積層体２０は、複数の誘電体層と１つ以上（本実施の形態では特に複数）の導体層が積層されて構成され、外面を有している。

積層体２０は、直方体形状をなしている。積層体２０の外面は、上面２０Ａと、底面２０Ｂと、４つの側面２０Ｃ〜２０Ｆとを含んでいる。上面２０Ａと底面２０Ｂは互いに反対側を向き、側面２０Ｃ，２０Ｄも互いに反対側を向き、側面２０Ｅ，２０Ｆも互いに反対側を向いている。側面２０Ｃ〜２０Ｆは、上面２０Ａおよび底面２０Ｂに対して垂直になっている。積層体２０において、側面２０Ｃ，２０Ｄに垂直な方向が、複数の誘電体層および１つ以上の導体層の積層方向である。図２および図３では、この積層方向を、記号Ｔを付した矢印で示している。上面２０Ａ、底面２０Ｂおよび２つの側面２０Ｅ，２０Ｆは、積層体２０を構成する複数の誘電体層および１つ以上の導体層の各面に対して垂直になっている。上面２０Ａは、本発明における外面導体配置面に対応し、底面２０Ｂは、本発明における端子配置面に対応する。

電子部品１は、更に、積層体２０の上面２０Ａに配置された第１ないし第３の外面導体２１，２２，２３を備えている。外面導体２１，２２，２３は、上面２０Ａにおいて、第３の外面導体２３が、第１の外面導体２１と第２の外面導体２２との間に位置するように配置されている。外面導体２１，２２，２３は、いずれも、一方向に長い矩形形状を有している。外面導体２１，２２，２３は、それらの長手方向が同じ方向になるように並べて配置されている。なお、外面導体２１，２２，２３の長手方向は、積層方向Ｔと同じ方向である。

第１の外面導体２１は、上面２０Ａと側面２０Ｅとの間の稜線の近傍に配置されている。第１の外面導体２１の長手方向の一端部は、上面２０Ａと側面２０Ｃとの間の稜線の近傍に配置され、第１の外面導体２１の長手方向の他端部は、上面２０Ａと側面２０Ｄとの間の稜線の近傍に配置されている。第１の外面導体２１は、図１における第１の外面導体部分１１Ａを構成する。

第２の外面導体２２は、上面２０Ａと側面２０Ｆとの間の稜線の近傍に配置されている。第２の外面導体２２の長手方向の一端部は、上面２０Ａと側面２０Ｃとの間の稜線の近傍に配置され、第２の外面導体２２の長手方向の他端部は、上面２０Ａと側面２０Ｄとの間の稜線の近傍に配置されている。第２の外面導体２２は、図１における第２の外面導体部分１２Ａを構成する。

第３の外面導体２３の長手方向の一端部は、上面２０Ａと側面２０Ｃとの間の稜線の近傍に配置され、第３の外面導体２３の長手方向の他端部は、上面２０Ａと側面２０Ｄとの間の稜線の近傍に配置されている。後で詳しく説明するが、第３の外面導体２３の一部は、図１における共通外面導体部分１６Ａを構成し、第３の外面導体２３の他の一部は、図１における結合調整導体１７を構成する。

電子部品１は、更に、積層体２０の底面２０Ｂに配置された入力端子２４、出力端子２５およびグランド端子２６を備えている。入力端子２４、出力端子２５およびグランド端子２６は、底面２０Ｂにおいて、グランド端子２６が入力端子２４と出力端子２５との間に位置するように配置されている。入力端子２４は、図１における入力端子２に対応する。出力端子２５は、図１における出力端子３に対応する。グランド端子２６は、グランドに接続される。端子２４，２５，２６は、いずれも、一方向に長い矩形形状を有している。端子２４，２５，２６は、それらの長手方向が同じ方向になるように並べて配置されている。なお、端子２４，２５，２６の長手方向は、積層方向Ｔと同じ方向である。

入力端子２４は、底面２０Ｂと側面２０Ｅとの間の稜線の近傍に配置されている。入力端子２４の上面は、底面２０Ｂと側面２０Ｃとの間の稜線の位置に配置された辺と、底面２０Ｂと側面２０Ｄとの間の稜線の位置に配置された辺と、底面２０Ｂと側面２０Ｅとの間の稜線の位置に配置された辺と、残りの辺とを有している。

出力端子２５は、底面２０Ｂと側面２０Ｆとの間の稜線の近傍に配置されている。出力端子２５の上面は、底面２０Ｂと側面２０Ｃとの間の稜線の位置に配置された辺と、底面２０Ｂと側面２０Ｄとの間の稜線の位置に配置された辺と、底面２０Ｂと側面２０Ｆとの間の稜線の位置に配置された辺と、残りの辺とを有している。

グランド端子２６の長手方向の一端部は、底面２０Ｂと側面２０Ｃとの間の稜線の位置に配置され、グランド用導体層２６の長手方向の他端部は、底面２０Ｂと側面２０Ｄとの間の稜線の位置に配置されている。

電子部品１は、積層体２０を構成する複数の誘電体層および１つ以上の導体層の各面に対して垂直な底面２０Ｂが下を向くようにして、実装基板に実装される。すなわち、電子部品１は、実装基板に実装された状態における電子部品１の上下方向が、積層体２０における積層方向Ｔに対して直交するように、実装基板に実装される。

次に、図９ないし図１４を参照して、積層体２０について詳しく説明する。図９は、図２におけるＡ方向から見た電子部品１の主要部分を示す説明図である。図１０は、図２におけるＢ方向から見た電子部品１の主要部分を示す説明図である。図１１は、図４に示した電子部品１における積層体２０の平面図である。図１２は、図４に示した電子部品１における積層体２０の底面図である。なお、図９は、図１０ないし図１２に比べて大きく描いている。図１３において（ａ）〜（ｅ）は、それぞれ、側面２０Ｃ側から数えて１層目ないし５層目の誘電体層の上面を示している。図１４において（ａ）〜（ｅ）は、それぞれ、側面２０Ｃ側から数えて６層目ないし１０層目の誘電体層の上面を示している。

図１３（ａ）に示した１層目の誘電体層３１の上面には、導体層は形成されていない。図１３（ｂ）に示した２層目の誘電体層３２の上面には、キャパシタ用導体層３２１が形成されている。図１３（ｃ）に示した３層目の誘電体層３３の上面には、キャパシタ用導体層３３１，３３２が形成されている。導体層３３１は、外面導体２１と入力端子２４に接続される。導体層３３２は、外面導体２２と出力端子２５に接続される。図１３（ｄ）に示した４層目の誘電体層３４の上面には、グランド用導体層３４１が形成されている。この導体層３４１はグランド端子２６に接続される。図１３（ｅ）に示した５層目の誘電体層３５の上面には、キャパシタ用導体層３５１，３５２が形成されている。導体層３５１は、外面導体２１と入力端子２４に接続される。導体層３５２は、外面導体２２と出力端子２５に接続される。

図１４（ａ）に示した６層目の誘電体層３６の上面には、キャパシタ用導体層３６１が形成されている。図１４（ｂ）に示した７層目の誘電体層３７の上面には、キャパシタ用導体層３７１，３７２が形成されている。導体層３７１は、外面導体２１と入力端子２４に接続される。導体層３７２は、外面導体２２と出力端子２５に接続される。

図１４（ｃ）に示した８層目の誘電体層３８の上面には、共通インダクタ用導体層３８１が形成されている。共通インダクタ用導体層３８１は、外面導体２３に接続される端部３８１ａと、グランド端子２６に接続される端部３８１ｂとを有している。図１４（ｄ）に示した９層目の誘電体層３９の上面には、共通インダクタ用導体層３９１が形成されている。共通インダクタ用導体層３９１は、外面導体２３に接続される端部３９１ａと、グランド端子２６に接続される端部３９１ｂとを有している。共通インダクタ用導体層３８１，３８２は、図１における共通導体層部分１６Ｂを構成する。

図１４（ｅ）に示した１０層目の誘電体層４０の上面には、接続用導体層４０１が形成されている。接続用導体層４０１は、端部４０１ａ，４０１ｂ，４０１ｃを有している。端部４０１ａは外面導体２１に接続され、端部４０１ｂは外面導体２２に接続され、端部４０１ｃは外面導体２３に接続される。

導体層４０１のうち、端部４０１ａから端部４０１ｃまで連続している部分は、図１における第１の接続部分１１Ｂを構成する。第１の接続部分１１Ｂは、外面導体２１と外面導体２３とを電気的に接続する。導体層４０１のうち、端部４０１ｂから端部４０１ｃまで連続している部分は、図１における第２の接続部分１２Ｂを構成する。第２の接続部分１２Ｂは、外面導体２２と外面導体２３とを電気的に接続する。導体層４０１のうち、端部４０１ｃの近傍の一部は、第１の接続部分１１Ｂの一部と第２の接続部分１２Ｂの一部を兼ねている。

図１における第１のインダクタ１１は、外面導体２１よりなる第１の外面導体部分１１Ａと、これに接続された第１の接続部分１１Ｂとによって構成される。外面導体２１は、導体層３３１，３５１，３７１を介して入力端子２４に電気的に接続される。これにより、第１のインダクタ１１が、入力端子２４に電気的に接続される。

図１における第２のインダクタ１２は、外面導体２２よりなる第２の外面導体部分１２Ａと、これに接続された第２の接続部分１２Ｂとによって構成される。外面導体２２は、導体層３３２，３５２，３７２を介して出力端子２５に電気的に接続される。これにより、第２のインダクタ１２が、出力端子２５に電気的に接続される。

図９に示したように、外面導体２３のうち、長手方向における接続用導体層４０１（端部４０１ｃ）との接続位置から共通インダクタ用導体層３８１（端部３８１ａ）との接続位置までの部分は、図１における共通外面導体部分１６Ａを構成する。共通導体層部分１６Ｂ（共通インダクタ用導体層３８１，３９１）は、共通外面導体部分１６Ａとグランド（グランド端子２６）とを電気的に接続する。

本実施の形態では、図９に示したように、接続用導体層４０１は、共通インダクタ用導体層３８１，３９１と積層体２０の側面２０Ｄとの間に配置されている。外面導体２３のうち、長手方向における共通インダクタ用導体層３８１（端部３８１ａ）との接続位置から接続用導体層４０１とは反対側の部分は、図１における結合調整導体１７を構成する。従って、共通外面導体部分１６Ａと結合調整導体１７は、それらを合わせた形状が一方向に長い形状となるように連続している。ここで、図９に示したように、積層方向Ｔにおける外面導体２３の長さを記号Ｌ１で表し、積層方向Ｔにおける結合調整導体１７の長さを記号Ｌ２で表す。

キャパシタ用導体層３２１は、誘電体層３２を介してキャパシタ用導体層３３１，３３２に対向している。導体層３４１は、誘電体層３３を介してキャパシタ用導体層３３１，３３２に対向していると共に、誘電体層３４を介して導体層３５１，３５２に対向している。キャパシタ用導体層３６１は、誘電体層３５を介してキャパシタ用導体層３５１，３５２に対向していると共に、誘電体層３６を介してキャパシタ用導体層３７１，３７２に対向している。

導体層３３１，３４１，３５１および誘電体層３３，３４は、図１におけるキャパシタ１３を構成する。導体層３３２，３４１，３５２および誘電体層３３，３４は、図１におけるキャパシタ１４を構成する。導体層３２１，３３１，３３２，３５１，３５２，３６１，３７１，３７２および誘電体層３２，３５，３６は、図１におけるキャパシタ１５を構成する。

図１３および図１４に示した誘電体層３１〜４０および複数の導体層が積層されて、図２ないし図４に示した積層体２０が形成される。図１３（ａ）に示した誘電体層３１の上面は、積層体２０の側面２０Ｃとなる。図２ないし図４に示した外面導体２１〜２３および端子２４〜２６は、この積層体２０の外面に形成される。なお、積層体２０は、図１３および図１４に示した誘電体層３１〜４０の他に、上面に導体層が形成されていない１つ以上の誘電体層（以下、ブランク層と言う。）を含んでいてもよい。この１つ以上のブランク層は、積層方向における異なる位置に配置される２つの導体層の間隔を調整するために、必要に応じて、誘電体層３１〜４０のうちの隣接する任意の２つの誘電体層の間に挿入される。ここで、図９に示したように、共通インダクタ用導体層３９１と接続用導体層４０１との間隔を記号ｄで表す。この間隔ｄは、上面に導体層３９１が配置された誘電体層３９と、上面に導体層４０１が配置された誘電体層４０との間に挿入するブランク層の数によって制御することができる。

誘電体層３１〜４０の材料としては、樹脂、セラミック、あるいは両者を複合した材料等、種々のものを用いることができる。積層体２０としては、特に、誘電体層３１〜４０の材料をセラミックとして低温同時焼成法によって作製したものが、高周波特性に優れるため好ましい。

低温同時焼成法を用いる場合には、積層体２０は以下のようにして作製される。まず、後に誘電体層３２〜４０となる各セラミックグリーンシートの各々に、スクリーン印刷等によって導体ペーストを印刷して、後に導体層３２１，３３１，３３２，３４１，３５１，３５２，３６１，３７１，３７２，３８１，３９１，４０１となる焼成前導体層を形成する。次に、これら焼成前導体層が形成された複数のセラミックグリーンシートと、後に誘電体層３１となるセラミックグリーンシートとを積層して、グリーンシート積層体を作製する。次に、このグリーンシート積層体を切断して、焼成前積層体を作製する。次に、この焼成前積層体におけるセラミックと導体を低温同時焼成工程によって焼成して、積層体２０を完成させる。

積層体２０の外面に外面導体２１〜２３および端子２４〜２６を形成する方法としては、例えば、積層体２０の外面に、導体ペーストを印刷することによって、後に外面導体２１〜２３および端子２４〜２６となる焼成前の導体層を形成した後、この導体層を焼成して外面導体２１〜２３および端子２４〜２６を形成する方法がある。積層体２０の外面に外面導体２１〜２３および端子２４〜２６を形成する他の方法としては、例えば、スパッタ法等を用いて積層体２０の外面に金属の薄膜を形成する方法や、金属の薄膜を導電接着剤によって積層体２０の外面に接着する方法がある。

以上説明したように、本実施の形態に係る電子部品１は、複数の誘電体層３１〜４０と１つ以上（本実施の形態では特に複数）の導体層が積層されて構成され、外面を有する積層体２０と、積層体２０と一体化され、電磁界結合する第１および第２の共振器４，５と、積層体２０の外面に配置された入力端子２４、出力端子２５およびグランド端子２６とを備えている。

第１の共振器４は、第１のインダクタ１１を有している。第１のインダクタ１１は、積層体２０の上面２０Ａに配置された第１の外面導体部分１１Ａと、第１の接続部分１１Ｂとを含んでいる。第１の外面導体部分１１Ａと第１の接続部分１１Ｂのうち、第１の外面導体部分１１Ａが第１のインダクタ１１の主要な部分である。第２の共振器５は、第２のインダクタ１２を有している。第２のインダクタ１２は、積層体２０の上面２０Ａに配置された第２の外面導体部分１２Ａと、第２の接続部分１２Ｂとを含んでいる。第２の外面導体部分１２Ａと第２の接続部分１２Ｂのうち、第２の外面導体部分１２Ａが第２のインダクタ１２の主要な部分である。第１の接続部分１１Ｂと第２の接続部１２Ｂは、積層体２０を構成する複数の導体層のうちの接続用導体層４０１を用いて構成されている。なお、本実施の形態では、第１の接続部分１１Ｂと第２の接続部１２Ｂを、１つの接続用導体層４０１を用いて構成しているが、第１の接続部分１１Ｂと第２の接続部１２Ｂを、別々の導体層を用いて構成してもよい。

電子部品１は、更に、インダクタ１１，１２とグランド（グランド端子２６）とを電気的に接続する共通インダクタ１６を備えている。共通インダクタ１６は、直列に接続された共通外面導体部分１６Ａと共通導体層部分１６Ｂとを含んでいる。共通外面導体部分１６Ａは、積層体２０の上面２０Ａに配置されている。共通導体層部分１６Ｂは、積層体２０を構成する複数の導体層のうちの導体層３８１，３９１によって構成されている。共通導体層部分１６Ｂは、共通外面導体部分１６Ａとグランド（グランド端子２６）とを電気的に接続する。共通外面導体部分１６Ａと共通導体層部分１６Ｂのうち、共通導体層部分１６Ｂが共通インダクタ１６の主要部分である。なお、本実施の形態では、共通導体層部分１６Ｂを２つの導体層３８１，３９１によって構成しているが、共通導体層部分１６Ｂは、１つの導体層または３つ以上の導体層によって構成してもよい。

第１の外面導体部分１１Ａと第２の外面導体部分１２Ａと共通外面導体部分１６Ａは、積層体２０の上面２０Ａにおいて、共通外面導体部分１６Ａが第１の外面導体部分１１Ａと第２の外面導体部分１２Ａとの間に位置するように配置されている。

第１の接続部分１１Ｂは、第１の外面導体部分１１Ａと共通外面導体部分１６Ａとを電気的に接続する。第２の接続部分１２Ｂは、第２の外面導体部分１２Ａと共通外面導体部分１６Ａとを電気的に接続する。

本実施の形態では、共通導体層部分１６Ｂを構成する導体層３８１，３９１と、接続部分１１Ｂ，１２Ｂを構成する導体層４０１を、いずれも、隣接する誘電体層の間に配置された導体層としている。しかし、共通導体層部分１６Ｂを構成する導体層と、接続部分１１Ｂ，１２Ｂを構成する導体層の一方は、積層体２０を構成する導体層であれば、積層体２０において積層方向の端に配置された導体層であってもよい。例えば、導体層４０１を、図９に示した側面２０Ｄに配置してもよい。あるいは、共通導体層部分１６Ｂを構成する導体層を図９に示した側面２０Ｄに配置してもよい。

また、電子部品１は、更に、共通インダクタ１６に接続された結合調整導体１７を備えている。結合調整導体１７は、積層体２０の上面２０Ａにおいて、第１の外面導体部分１１Ａと第２の外面導体部分１２Ａとの間に位置するように配置されていると共に、共通外面導体部分１６Ａと共通導体層部分１６Ｂとの接続点に電気的に接続されている。共通外面導体部分１６Ａと結合調整導体１７は、第３の外面導体２３における互いに異なる部分によって構成され、それらを合わせた形状が一方向に長い形状となるように連続している。

なお、本実施の形態では、図９に示したように、接続用導体層４０１は、共通インダクタ用導体層３８１，３９１と積層体２０の側面２０Ｄとの間に配置されている。しかし、接続用導体層４０１と共通インダクタ用導体層３８１，３９１の位置関係を逆にして、共通インダクタ用導体層３８１，３９１を、接続用導体層４０１と積層体２０の側面２０Ｄとの間に配置してもよい。この場合には、外面導体２３のうち、長手方向における接続用導体層４０（端部４０１ｃ）との接続位置から共通インダクタ用導体層３８１，３９１とは反対側の部分が結合調整導体１７を構成することになる。また、この場合は、結合調整導体１７は、図１における接続部分１１Ｂ，１２Ｂと共通外面導体部分１６Ａとの接続点に電気的に接続されることになる。

ここで、図２に示したように、積層体２０の上面２０Ａの縦、横の長さをそれぞれ記号Ｄ，Ｗで表し、積層体２０の高さを記号Ｈで表す。Ｄ，Ｗ，Ｈは、それぞれ、例えば０．８ｍｍ、１．６ｍｍ、０．３５ｍｍである。

本実施の形態では、第１の共振器４における第１のインダクタ１１の主要部分である外面導体部分１１Ａと、第２の共振器５における第２のインダクタ１２の主要部分である外面導体部分１２Ａが、積層体２０の外面のうちの外面導体配置面である上面２０Ａに配置されている。そのため、本実施の形態では、インダクタ１１，１２の全体が積層体２０の内部に配置されている場合に比べて、インダクタ１１，１２の主要部分（外面導体部分１１Ａ，１２Ａ）を大きくすることができると共に、この主要部分とグランド（グランド端子２６）との間の距離を大きくすることが可能になる。これにより、本実施の形態によれば、共振器４，５のＱを大きくすることが可能になる。

また、本実施の形態では、外面導体部分１１Ａ，１２Ａを構成する外面導体２１，２２は、積層体２０の完成後に積層体２０の外面上に形成される。そのため、本実施の形態によれば、容易に外面導体２１，２２の厚みを大きくすることができると共に、外面導体２１，２２を構成する金属が誘電体層に拡散することを抑制することができる。この点からも、本実施の形態によれば、共振器４，５のＱを大きくすることが可能になる。

また、本実施の形態では、インダクタ１１，１２とグランド（グランド端子２６）とを電気的に接続する共通インダクタ１６を備えている。これにより、本実施の形態によれば、共通インダクタ１６が設けられない場合に比べて、通過帯域よりも低周波数側の特定の狭い周波数帯域における減衰量を特に大きくすることが可能になる。これについては、後で詳しく説明する。

共通インダクタ１６は、直列に接続された共通外面導体部分１６Ａと共通導体層部分１６Ｂとを含んでいる。共通外面導体部分１６Ａと共通導体層部分１６Ｂのうち、共通導体層部分１６Ｂが共通インダクタ１６の主要部分である。共通導体層部分１６Ｂは、積層体２０の上面２０Ａに配置された共通外面導体部分１６Ａと、積層体２０の底面２０Ｂに配置されたグランド端子２６とを電気的に接続する。そのため、本実施の形態によれば、積層体２０を構成する導体層を有効に利用して、共通インダクタ１６の主要部分（共通導体層部分１６Ｂ）を構成することができる。

ところで、スルーホールを用いて共通インダクタを構成する場合には、所望のインダクタンスを有する共通インダクタを精度よく形成することが難しい。本実施の形態では、共通インダクタ１６は、スルーホールを含まず、積層体２０を構成する導体層と積層体２０の外面に配置される外面導体のみを用いて構成されている。そのため、本実施の形態によれば、所望のインダクタンスを有する共通インダクタ１６を精度よく形成することが可能になる。

本実施の形態に係る電子部品１は、例えば、ブルートゥース（登録商標）規格の通信装置、無線ＬＡＮ用の通信装置、ワイマックス（登録商標）規格の通信装置または携帯電話機におけるバンドパスフィルタとして用いられる。バンドパスフィルタの通過帯域が高いほど、外面導体部分１１Ａ，１２Ａを構成する外面導体２１，２２を小さくすることができる。そのため、本実施の形態に係る電子部品１を、２．５ＧＨｚ帯、３．５ＧＨｚ帯、５．８ＧＨｚ帯等の高い通過帯域を有するバンドパスフィルタとして用いる場合には、外面導体２１，２２を小さくすることができ、その結果、電子部品１をより小型化できる。

次に、シミュレーションの結果を参照しながら、共通インダクタ１６による作用効果について説明する。まず、シミュレーションによって、本実施の形態に係る電子部品１と比較例の電子部品とで、挿入損失特性を比較した結果について説明する。図１５は、比較例の電子部品の回路構成を示している。図１５に示したように、比較例の電子部品１０１は、図１に示した電子部品１における入力端子２、出力端子３、共振器４，５およびキャパシタ１５の代りに、入力端子１０２、出力端子１０３、共振器１０４，１０５およびキャパシタ１１５を備えている。共振器１０４は、電子部品１におけるインダクタ１１およびキャパシタ１３の代りにインダクタ１１１およびキャパシタ１１３を有している。共振器１０５は、電子部品１におけるインダクタ１２およびキャパシタ１４の代りにインダクタ１１２およびキャパシタ１１４を有している。比較例の電子部品１０１は、共通インダクタ１６および結合調整導体１７を備えておらず、インダクタ１１１，１１２のグランド側の端部は、直接、グランドに接続されている。

シミュレーションでは、本実施の形態に係る電子部品１と比較例の電子部品１０１を、共に、通過帯域がおよそ２．２〜２．５ＧＨｚのバンドパスフィルタとして機能するように設計し、それらの挿入損失特性を求めた。図１６は、比較例の電子部品１０１の挿入損失特性を示している。図１７は、本実施の形態に係る電子部品１の挿入損失特性を示している。図１６および図１７において、横軸は周波数、縦軸は減衰量である。

図１７に示したように、本実施の形態に係る電子部品１の挿入損失特性では、１．５ＧＨｚの近傍に減衰極が存在し、その結果、１．５ＧＨｚにおける減衰量が３０ｄＢ以上になっている。これに対し、図１６に示したように、比較例の電子部品１０１の挿入損失特性では、１．０ＧＨｚから通過帯域までの周波数範囲には減衰極が存在せず、その結果、１．５ＧＨｚにおける減衰量は３０ｄＢよりも小さくなっている。なお、比較例の電子部品１０１の挿入損失特性において、減衰極は、１．０ＧＨｚよりも低周波数側に存在している。

また、シミュレーションにより、本実施の形態に係る電子部品１において、共通インダクタ１６のインダクタンスが大きくなるほど、通過帯域よりも低周波数側に存在する減衰極の周波数が高周波数側に移動すると共に、減衰極における減衰量が小さくなることが分かった。

以上のシミュレーションの結果から分かるように、本実施の形態に係る電子部品１によれば、共通インダクタ１６を備えたことにより、通過帯域よりも低周波数側の特定の狭い周波数帯域における減衰量を特に大きくすることが可能になる。これにより、本実施の形態に係る電子部品１によれば、通過帯域よりも低周波数側の特定の狭い周波数帯域における減衰量を特に大きくすることが要求される場合に、その要求に応えることができる。また、本実施の形態に係る電子部品１によれば、共通インダクタ１６のインダクタンスの大きさを制御することにより、通過帯域よりも低周波数側において特に減衰量を大きくしたい周波数に応じて、通過帯域よりも低周波数側に存在する減衰極の周波数を制御することが可能になる。

次に、本実施の形態に係る電子部品１における共通インダクタ１６のインダクタンスの大きさを変える方法と、共通インダクタ１６のインダクタンスの大きさの変化に伴う電子部品１の挿入損失特性の変化について説明する。前述のように、共通インダクタ用導体層３９１と接続用導体層４０１との間隔ｄは、上面に導体層３９１が配置された誘電体層３９と、上面に導体層４０１が配置された誘電体層４０との間に挿入するブランク層の数によって制御することができる。例えば、各誘電体層３１〜４０およびブランク層の厚みをｔμｍとし、誘電体層３９，４０の間に挿入するブランク層の数をｎ（ｎは０以上の整数）とすると、共通インダクタ用導体層３９１と接続用導体層４０１との間隔ｄは、（１＋ｎ）ｔμｍとなる。

本実施の形態では、共通インダクタ用導体層３９１と接続用導体層４０１との間隔ｄが大きくなるほど、積層方向Ｔにおける共通外面導体部分１６Ａの長さが大きくなって、共通外面導体部分１６Ａのインダクタンスおよび共通インダクタ１６のインダクタンスが大きくなる。このように、本実施の形態では、共通インダクタ用導体層３９１と接続用導体層４０１との間隔ｄを変えることにより、共通インダクタ１６のインダクタンスの大きさを変えることができる。

また、本実施の形態では、共通インダクタ１６に電気的に接続された結合調整導体１７が、積層体２０の上面２０Ａにおいて、外面導体部分１１Ａ，１２Ａの間に配置されている。積層方向Ｔにおける結合調整導体１７の長さＬ２を変えると、共振器４，５間の電磁界結合が変化する。従って、本実施の形態によれば、積層方向Ｔにおける結合調整導体１７の長さＬ２を変えることによって、積層体２０の構成を変えることなく、共振器４，５間の電磁界結合を調整して、電子部品１の特性を調整することが可能である。以下、このことを、図１８ないし図２１を参照して説明する。

図１８は、図２に対応した図であって、本実施の形態における変形例の電子部品１の主要部分を示す斜視図である。図１９は、図５に対応した図であって、図１８に示した電子部品１の平面図である。図２０は、図９に対応した図であって、図１８に示した電子部品１の主要部分を示す説明図である。図１８ないし図２０に示した変形例の電子部品１では、図２ないし図１０に示した電子部品１と比較して、積層方向Ｔにおける外面導体２３の長さＬ１および結合調整導体１７の長さＬ２が小さくなっている。一例として、図９に示した電子部品１では、Ｌ１が７６０μｍ、Ｌ２が５６０μｍであり、図２０に示した電子部品１では、Ｌ１が４６０μｍ、Ｌ２が２６０μｍである。

図２１は、図９に示した電子部品１と図２０に示した電子部品１について、シミュレーションによって求めた挿入損失特性の一例を示している。シミュレーションでは、図９に示した電子部品１と図１８に示した電子部品１を、共に、通過帯域がおよそ２．４〜２．５ＧＨｚのバンドパスフィルタとして機能するように設計した。図２１において、横軸は周波数、縦軸は減衰量である。また、図２１において、符号６１は図９に示した電子部品１の特性を表し、符号６２は図２０に示した電子部品１の特性を表している。

図９に示した電子部品１の特性では、図２０に示した電子部品１の特性と比較して、通過帯域の両側の通過帯域近傍における減衰量が大きくなっている。シミュレーションにより、結合調整導体１７の長さＬ２が大きくなるほど、通過帯域の両側の通過帯域近傍における減衰量が大きくなり、通過帯域幅が狭くなることが分かった。このことから、本実施の形態によれば、積層方向Ｔにおける結合調整導体１７の長さＬ２を調整することによって、積層体２０の構成を変えることなく、共振器４，５間の電磁界結合を調整して、電子部品１の通過帯域幅特性を調整することが可能であることが分かる。

以上説明したように、本実施の形態によれば、共振器４，５とグランドとの間に、共振器４，５に共通のインダクタ１６を設けながら、電子部品１の小型化、薄型化と、共振器４，５のＱを大きくすることとの両立が可能になる。更に、本実施の形態によれば、積層方向Ｔにおける結合調整導体１７の長さＬ２を調整することによって、積層体２０の構成を変えることなく、共振器４，５間の電磁界結合を調整して、電子部品１の特性を調整することが可能になる。

なお、本発明は、上記実施の形態に限定されず、種々の変更が可能である。例えば、本発明の電子部品は、実装基板に実装された状態における電子部品の上下方向が、積層体における積層方向と同じ方向になるように、実装基板に実装されてもよい。

また、本発明の電子部品は、隣接する２つの共振器同士が電磁界結合するように設けられた３つ以上の共振器を備えていてもよい。

本発明の電子部品は、ブルートゥース（登録商標）規格の通信装置、無線ＬＡＮ用の通信装置、ワイマックス（登録商標）規格の通信装置において用いられるフィルタ、特にバンドパスフィルタとして有用である。

１…電子部品、２…入力端子、３…出力端子、４，５…共振器、１１…第１のインダクタ、１１Ａ…第１の外面導体部分、１１Ｂ…第１の接続部分、１２…第２のインダクタ、１２Ａ…第２の外面導体部分、１２Ｂ…第２の接続部分、１３〜１５…キャパシタ、１６…共通インダクタ、１６Ａ…共通外面導体部分、１６Ｂ…共通導体層部分、１７…結合調整導体、２０…積層体、２１…第１の外面導体、２２…第２の外面導体、２３…第３の外面導体、２４…入力端子、２５…出力端子、２６…グランド端子。

Claims (9)

1. 複数の誘電体層と１つ以上の導体層が積層されて構成され、外面を有する積層体と、
   前記積層体と一体化され、電磁界結合する第１および第２の共振器とを備えた積層型電子部品であって、
   前記第１の共振器は、第１のインダクタと第１のキャパシタとを有し、
   前記第２の共振器は、第２のインダクタと第２のキャパシタとを有し、
   積層型電子部品は、更に、前記第１および第２のインダクタとグランドとを電気的に接続する共通インダクタと、前記共通インダクタに電気的に接続された結合調整導体とを備え、
   前記第１のインダクタの一端と前記第１のキャパシタの一端は電気的に接続され、
   前記第１のキャパシタの他端は、グランドに電気的に接続され、
   前記第２のインダクタの一端と前記第２のキャパシタの一端は電気的に接続され、
   前記第２のキャパシタの他端は、グランドに電気的に接続され、
   前記第１のインダクタの他端と前記第２のインダクタの他端は、前記共通インダクタの一端に電気的に接続され、
   共通インダクタの他端は、グランドに電気的に接続され、
   前記積層体の外面は、１つの外面導体配置面を含み、
   前記第１のインダクタは、前記外面導体配置面に配置された第１の外面導体部分を含み、
   前記第２のインダクタは、前記外面導体配置面に配置された第２の外面導体部分を含み、
   前記結合調整導体は、前記第１および第２のインダクタからグランドに至る経路から分岐するように設けられて、前記外面導体配置面において、前記第１の外面導体部分と第２の外面導体部分との間に配置されていることを特徴とする積層型電子部品。
2. 前記外面導体配置面は、前記積層体を構成する１つ以上の導体層の面に対して垂直な面であることを特徴とする請求項１記載の積層型電子部品。
3. 前記共通インダクタは、前記外面導体配置面において、前記第１の外面導体部分と第２の外面導体部分との間に配置された共通外面導体部分と、前記積層体を構成する１つ以上の導体層のうちの少なくとも１つによって構成され、前記共通外面導体部分とグランドとを電気的に接続する共通導体層部分とを含むことを特徴とする請求項２記載の積層型電子部品。
4. 前記結合調整導体は、前記共通外面導体部分と共通導体層部分との接続点に電気的に接続されていることを特徴とする請求項３記載の積層型電子部品。
5. 前記第１の外面導体部分と第２の外面導体部分は、それぞれ一方向に長い形状を有し、
   前記共通外面導体部分と結合調整導体は、それらを合わせた形状が一方向に長い形状となるように連続し、
   前記共通外面導体部分と結合調整導体を合わせた形状の長手方向と前記第１の外面導体部分と第２の外面導体部分のそれぞれの長手方向が同じ方向であることを特徴とする請求項３または４記載の積層型電子部品。
6. 前記積層体の外面は、前記外面導体配置面とは反対側の端子配置面を含み、
   積層型電子部品は、更に、前記端子配置面に配置され、グランドに電気的に接続されるグランド端子を備え、
   前記共通導体層部分は、前記共通外面導体部分と前記グランド端子とを電気的に接続していることを特徴とする請求項３ないし５のいずれかに記載の積層型電子部品。
7. 前記積層体を構成する１つ以上の導体層は、前記共通導体層部分を構成する少なくとも１つの導体層以外の少なくとも１つの接続用導体層を含み、
   前記第１のインダクタは、更に、前記第１の外面導体部分と前記共通外面導体部分とを電気的に接続する第１の接続部分を含み、
   前記第２のインダクタは、更に、前記第２の外面導体部分と前記共通外面導体部分とを電気的に接続する第２の接続部分を含み、
   前記第１の接続部分と第２の接続部分は、前記少なくとも１つの接続用導体層を用いて構成されていることを特徴とする請求項３ないし６のいずれかに記載の積層型電子部品。
8. 更に、前記積層体の外面に配置され、信号の入力のために用いられる入力端子と、前記積層体の外面に配置され、信号の出力のために用いられる出力端子とを備え、
   前記第１のインダクタの一端と前記第１のキャパシタの一端は、前記入力端子に電気的に接続され、
   前記第２のインダクタの一端と前記第２のキャパシタの一端は、前記出力端子に電気的に接続されていることを特徴とする請求項１ないし７のいずれかに記載の積層型電子部品。
   
9. 前記第１および第２の共振器は、バンドパスフィルタの機能を実現することを特徴とする請求項８記載の積層型電子部品。

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