WO2024014212A1 - 電子部品 - Google Patents

電子部品 Download PDF

Info

Publication number
WO2024014212A1
WO2024014212A1 PCT/JP2023/021861 JP2023021861W WO2024014212A1 WO 2024014212 A1 WO2024014212 A1 WO 2024014212A1 JP 2023021861 W JP2023021861 W JP 2023021861W WO 2024014212 A1 WO2024014212 A1 WO 2024014212A1
Authority
WO
WIPO (PCT)
Prior art keywords
substrate
electronic component
conductor
planar conductor
inductor
Prior art date
Application number
PCT/JP2023/021861
Other languages
English (en)
French (fr)
Inventor
孝昭 水野
俊幸 中磯
健司 豊島
由雅 吉岡
Original Assignee
株式会社村田製作所
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 株式会社村田製作所 filed Critical 株式会社村田製作所
Publication of WO2024014212A1 publication Critical patent/WO2024014212A1/ja

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01F—MAGNETS; INDUCTANCES; TRANSFORMERS; SELECTION OF MATERIALS FOR THEIR MAGNETIC PROPERTIES
    • H01F17/00—Fixed inductances of the signal type 
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01F—MAGNETS; INDUCTANCES; TRANSFORMERS; SELECTION OF MATERIALS FOR THEIR MAGNETIC PROPERTIES
    • H01F27/00—Details of transformers or inductances, in general
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/40—Structural combinations of fixed capacitors with other electric elements, the structure mainly consisting of a capacitor, e.g. RC combinations
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body

Definitions

  • the present invention relates to an electronic component including a conductor pattern forming a capacitor or inductor on a substrate.
  • An electronic component having a conductor pattern constituting a capacitor or inductor on a substrate is used, for example, as an LC composite component.
  • Patent Document 1 shows an LC composite component in which a capacitor electrode is arranged outside an air core portion of a coil formed of a helical conductor pattern.
  • Patent Document 2 shows an LC composite component in which a capacitor electrode is arranged so as not to overlap the central axis of a coil conductor formed by a spiral conductor pattern.
  • Patent Document 3 discloses an LC in which a capacitor with comb-shaped electrodes is arranged in an upper layer or a lower layer other than the central region of a coil conductor with a spiral conductor pattern, and the comb-shaped electrodes are formed perpendicularly to the conductor wiring for an inductor. A composite part is shown.
  • an object of the present invention is to provide a miniaturized electronic component that includes an inductor conductor pattern that generates a desired inductance and a planar conductor that has a desired size.
  • An electronic component as an example of the present disclosure includes a substrate, an insulating layer extending along the surface of the substrate, and an electronic component formed on the substrate or in the insulating layer and extending planarly parallel to the surface of the substrate.
  • the inductor conductor pattern includes a single or plural planar conductors and an inductor conductor pattern formed on or in the insulator layer, when viewed from a direction perpendicular to the surface of the substrate.
  • Ls the distance between the inductor conductor pattern and the planar conductor closest to the inductor conductor pattern
  • d the value of Ls/d is 1 or more and 60 or less.
  • a miniaturized electronic component that includes an inductor conductor pattern that generates a desired inductance and a planar conductor that has a desired size.
  • FIG. 1 is a perspective view and a front view of an electronic component 101 according to the first embodiment.
  • FIG. 2 is a plan view and a cross-sectional view of the main parts of the electronic component 101.
  • FIG. 3 is a perspective view showing the positional relationship between the inductor conductor pattern 5 and the planar conductor 4.
  • FIG. 4 is a diagram showing trends in Ls/d and Q/Q0 found from multiple combinations of Ls and d.
  • 5(A), FIG. 5(B), FIG. 5(C), and FIG. 5(D) are diagrams showing examples of the shape of the region where the inductor conductor pattern 5 is formed and the planar conductor 4 overlaps. .
  • FIG. 1 is a perspective view and a front view of an electronic component 101 according to the first embodiment.
  • FIG. 2 is a plan view and a cross-sectional view of the main parts of the electronic component 101.
  • FIG. 3 is a perspective view showing the positional relationship between the inductor conductor pattern 5 and the
  • FIG. 6 is a plan view and a cross-sectional view of the electronic component 102 according to the second embodiment.
  • FIG. 7 is an equivalent circuit diagram of the electronic component 102.
  • FIG. 8 is a diagram showing the structure of each layer of the electronic component 102.
  • 9(A), FIG. 9(B), FIG. 9(C), and FIG. 9(D) are cross-sectional views of the electronic component 102 at each manufacturing process.
  • 10(A), FIG. 10(B), FIG. 10(C), and FIG. 10(D) are cross-sectional views of the electronic component 102 at each manufacturing process.
  • FIG. 11 is a plan view and a cross-sectional view of an electronic component 103 according to the third embodiment.
  • FIG. 12 is a diagram showing the structure of each layer of the electronic component 103.
  • FIG. 13(A), FIG. 13(B), FIG. 13(C), and FIG. 13(D) are cross-sectional views of the electronic component 103 in each manufacturing process.
  • 14(A), FIG. 14(B), and FIG. 14(C) are cross-sectional views of the electronic component 103 at each manufacturing process.
  • FIG. 15 is a plan view and a cross-sectional view of an electronic component 104 according to the fourth embodiment.
  • FIG. 16 is a plan view and a cross-sectional view of an electronic component 105 according to the fifth embodiment.
  • FIG. 17 is an equivalent circuit diagram of the electronic component 105.
  • FIG. 18 is a diagram showing the structure of each layer of the electronic component 105. 19(A), FIG. 19(B), FIG. 19(C), and FIG.
  • FIG. 19(D) are cross-sectional views of the electronic component 105 in each manufacturing process.
  • 20(A), FIG. 20(B), and FIG. 20(C) are cross-sectional views of the electronic component 105 at each manufacturing process.
  • FIG. 21 is a cross-sectional view of the electronic component 106 according to the sixth embodiment.
  • FIG. 1 is a perspective view of an electronic component 101 according to the first embodiment.
  • the outer shape is represented by a chain double-dashed line.
  • the lower part of FIG. 1 is a front view of the electronic component 101 viewed in the Y-axis direction.
  • This electronic component 101 includes an electrically insulating substrate 1, an insulating layer 2 extending along the surface of the substrate 1, and a surface parallel to the surface of the substrate 1 formed on or within the insulating layer 2. It includes a planar conductor 4 that spreads in a shape, and a rectangular spiral coil type inductor conductor pattern 5 formed on a substrate 1 or in an insulating layer 2.
  • FIG. 2 is a plan view of the main part of the electronic component 101, and the lower part of FIG. 2 is a cross-sectional view of the section XX in the plan view.
  • FIG. 3 is a perspective view showing the positional relationship between the inductor conductor pattern 5 and the planar conductor 4. As shown in FIG. However, for convenience of explanation, the distance between the inductor conductor pattern 5 and the planar conductor 4 is deliberately drawn wider.
  • the inductor conductor pattern 5 has a magnetic flux ⁇ opening MH where magnetic flux concentrates.
  • An eddy current EC flows through the planar conductor 4 according to this magnetic flux (high-frequency magnetic flux) ⁇ . This eddy current EC increases as the magnetic flux ⁇ increases.
  • the width of the planar conductor 4 is represented by W.
  • the distance between the inductor conductor pattern 5 and the planar conductor 4 is represented by d
  • the smaller the distance d between the inductor conductor pattern 5 and the planar conductor 4 the larger the eddy current EC becomes.
  • the surface of the substrate 1 is viewed from the vertical direction, and the length in the longitudinal direction of the region where the inductor conductor pattern 5 and the planar conductor 4 overlap is expressed as Ls, the larger Ls is, the more the eddy current EC becomes larger. Therefore, the larger the value of Ls/d, the larger the eddy current EC.
  • Table 1 shows the length Ls in the longitudinal direction of the region where the formation area of the inductor conductor pattern 5 and the planar conductor 4 overlap, the distance d between the inductor conductor pattern 5 and the planar conductor 4, and the Q of the inductor. It is a table showing relationships such as value deterioration.
  • S[ ⁇ m 2 ] is the area where the inductor conductor pattern 5 and the planar conductor 4 overlap when the area is square.
  • Q0 is the Q value of the inductor formed by the inductor conductor pattern 5 in the absence of the planar conductor 4
  • Q/Q0 is the Q value of the inductor formed by the inductor conductor pattern 5 in the absence of the planar conductor 4
  • Q/Q0 is the Q value of the inductor formed by the inductor conductor pattern 5 in the absence of the planar conductor 4.
  • L0 is the inductance of the inductor conductor pattern 5 without the planar conductor 4
  • L/L0 is the inductance of the inductor conductor pattern 5 when the planar conductor with area S [ ⁇ m 2 ] is separated from the inductor conductor pattern 5 by a distance of d [ ⁇ m]. This is the ratio between the L value and L0 when the sensor is placed at the position shown in FIG.
  • FIG. 4 is a diagram showing the tendency of Ls/d and Q/Q0 found from the above-mentioned combinations of Ls and d.
  • the horizontal axis is Ls/d and the vertical axis is Q/Q0.
  • the planar conductor 4 since the value of Ls/d (value of ⁇ (S)/d) is in the range of 1 to 60 and Q/Q0 is 0.3 or more, the planar conductor 4 The Q value of the inductor decreases little due to its presence. Furthermore, when the value of Ls/d is in the range of 1 or more and 55 or less, the decrease in Q/Q0 is further suppressed.
  • the overlapping area of the inductor conductor pattern 5 and the planar conductor 4 is a square, that is, the worst case, so the formation area of the inductor conductor pattern 5 and the planar conductor 4 are square. If the overlapping area with 4 is not square, the length in the longitudinal direction of this overlapping area may be treated as Ls.
  • the length in the longitudinal direction which is the total in a predetermined direction of a plurality of regions where the formation region of the inductor conductor pattern 5 and the planar conductor 4 overlap, may be treated as Ls.
  • FIG. 5(A), FIG. 5(B), FIG. 5(C), and FIG. 5(D) are diagrams showing examples of the shape of the region where the inductor conductor pattern 5 is formed and the planar conductor 4 overlaps. .
  • FIG. 5A if the region of the planar conductor 4 overlapping the formation region of the inductor conductor pattern 5 is L-shaped, the longitudinal dimension of that region is Ls.
  • FIG. 5B if the area of the planar conductor 4 overlapping the formation area of the inductor conductor pattern 5 is circular or oval, the longitudinal dimension in that area is set to Ls.
  • the longitudinal direction of the width L x height Ly of the area Let the dimension of be the above-mentioned Ls.
  • the total length in the longitudinal direction of the overlapping regions in a predetermined direction is Ls. shall be.
  • one of the two planar conductor regions overlapping the formation region of the inductor conductor pattern 5 has a dimension in the X-axis direction of Lx1 and a dimension in the Y-axis direction of Ly1, and the other region
  • the dimension in the X-axis direction is Lx2, and the dimension in the Y-axis direction is Ly2.
  • the value of Ly1+Ly2 is the length Ls in the longitudinal direction.
  • FIG. 6 is a plan view of the electronic component 102 according to the second embodiment, and the lower part of FIG. 6 is a sectional view taken along the line XX in the upper part of FIG.
  • the electronic component 102 includes a substrate 1, an insulator layer 2 extending along the surface of the substrate 1, an inductor formed in the insulator layer 2, and a planar conductor 3 formed on the substrate 1 and extending along the substrate 1. .
  • Terminal electrodes 10A and 10B are formed on the surface of the insulator layer 2. Terminal electrodes 10A and 10B are electrically connected to terminal electrodes 9A and 9B.
  • the inductor is a spiral coil type inductor formed by an inductor conductor pattern 5 along the surface of the substrate 1.
  • the planar conductors 3 and 4 are capacitor electrodes.
  • a capacitor is constituted by the planar conductors 3 and 4 and the dielectric layer 11 sandwiched between these planar conductors 3 and 4. That is, the planar conductors 3 and 4 are capacitor electrodes that constitute a capacitor together with the dielectric layer 11.
  • the formation region of the inductor conductor pattern 5 overlaps with the planar conductor 3 and also overlaps with the planar conductor 4. Since the planar conductor 4 is closer to the inductor conductor pattern 5 among the planar conductors 3 and 4, the distance between the inductor conductor pattern 5 and the planar conductor 4 is represented by d. Moreover, the length in the longitudinal direction of the largest region among the regions where the inductor conductor pattern 5 and the planar conductor 4 overlap is represented by Ls.
  • the value of Ls is 190 ⁇ m, and the distance d between the inductor conductor pattern 5 and the planar conductor 4 is 20 ⁇ m. Therefore, Ls/d is 9.5, which is less than 60 and even less than 55.
  • the ratio of the Q value Q0 when there is no planar conductor 4 to the Q value when the planar conductor 4 is present is Q/Q0. is 0.48, and although there is a decrease in the Q value, there is no extreme decrease, and an electronic component having an inductor with an effective Q value can be obtained.
  • FIG. 7 is an equivalent circuit diagram of the electronic component 102.
  • the electronic component 102 forms a series circuit of the inductor L1 and the capacitor C1.
  • This electronic component 102 can be used as a frequency filter or an impedance matching circuit.
  • FIG. 8 is a diagram showing the structure of each layer of the electronic component 102.
  • layer La is a layer of the substrate 1
  • layer Lb is a formation layer of the planar conductor 3
  • layer Lc is a formation layer of the dielectric layer 11 and the planar conductor connecting conductor 7A
  • layer Ld is a formation layer of the planar conductor 4 and the planar conductor 3.
  • This is a formation layer for the planar conductor connection conductor 7B.
  • the layer Le is a formation layer for the planar conductor connection conductors 7C and 8
  • the layer Lf is a formation layer for the inductor conductor pattern 5 and the terminal electrodes 9A and 9B.
  • the layer Lg is a formation layer for the terminal electrodes 10A and 10B.
  • FIG. 9(A) is a cross-sectional view of the substrate.
  • the substrate not only a semiconductor substrate such as a Si substrate or a GaAs substrate, but also a glass substrate or a ceramic substrate can be used.
  • FIG. 9(B) is a cross-sectional view in a state where the planar conductor 3 is formed. In this step, it is formed by a semiconductor process such as depositing an Al or Cu film on the surface of the substrate 1 and lifting it off, or depositing an Al or Cu film by sputtering or CVD, lithography, and etching.
  • FIG. 9C is a cross-sectional view with the dielectric layer 11 formed.
  • a dielectric layer 11 such as an SiO 2 film or a SiN film is formed on the surface of the planar conductor 3 by a semiconductor process such as sputtering or CVD.
  • a semiconductor process such as sputtering or CVD.
  • an opening is formed in the formation portion of the planar conductor connecting conductor 7A, and the planar conductor connecting conductors 7A, 7B and the planar conductor 4 are formed.
  • an opening is formed by lithography and etching, an Al film or a Cu film is deposited, and lift-off is performed, an Al film or a Cu film is formed by sputtering or CVD, lithography is performed, and etching is performed.
  • a pattern of planar conductors 4 is formed.
  • FIG. 10(A) is a cross-sectional view in a state where the insulator layer 2 is formed and the opening AP is formed.
  • a resin (organic) film, an SiO 2 film, an SiN film, or other inorganic film is formed by a method such as spin coating, CVD, or sputtering, and then an opening AP is formed at a predetermined location by lithography and etching.
  • FIG. 10(B) is a cross-sectional view in a state where the planar conductor connecting conductors 7C and 8 are formed.
  • conductors 7C and 8 for connecting planar conductors are formed in the opening AP shown in FIG. 10(A). For example, it is formed by depositing Cu, lithography, and plating, or by sputtering, lithography, and etching Cu, or by lithography, vapor deposition, and lift-off of Cu. .
  • FIG. 10(C) is a cross-sectional view with the inductor conductor pattern 5 and terminal electrodes 9A and 9B formed.
  • an inductor conductor pattern 5 and terminal electrodes 9A and 9B are formed on the surface of the insulator layer 2. For example, it is formed by depositing Cu, lithography, and plating, or by sputtering, lithography, and etching Cu, or by lithography, vapor deposition, and lift-off of Cu. .
  • FIG. 10(D) is a cross-sectional view with terminal electrodes 10A and 10B formed.
  • the terminal electrodes 10A, 10B are electrodes for mounting, and are formed by applying Ni plating, Au plating, etc. to the surfaces of the terminal electrodes 9A, 9B.
  • a protective film is formed, and the terminal electrodes 10A and 10B are opened to expose the terminal electrodes 10A and 10B.
  • FIG. 11 is a diagram showing the structure of an electronic component 103 according to the third embodiment.
  • ⁇ Plan view> in FIG. 11 is a plan view of the electronic component 103.
  • the ⁇ cross-sectional view> in FIG. 11 is a cross-sectional view taken along the line XX in the plan view of the electronic component 103.
  • the electronic component 103 includes a substrate 1 , an insulator layer 2 extending along the surface of the substrate 1 , an inductor conductor pattern 5 formed in the insulator layer 2 , and a conductor pattern 5 formed on the substrate 1 and extending along the substrate 1 . It includes a dielectric layer 11, a planar conductor 4, a planar conductor connection conductor 8 electrically connected to the planar conductor 4, and planar conductor connection conductors 7A, 7B, and 7C electrically connected to the substrate 1.
  • a dielectric layer 11 is formed on the surface of the substrate 1, and a planar conductor 4 is formed on the surface of this dielectric layer 11. Further, a conductor 7A for connecting a planar conductor is formed at a predetermined position on the surface of the substrate 1.
  • the substrate 1 is a semiconductor substrate with high conductivity. The other configurations are as shown in the second embodiment.
  • the value of Ls is 210 ⁇ m, and the distance d between the inductor conductor pattern 5 and the planar conductor 4 is 30 ⁇ m. Therefore, Ls/d is 7, which is less than 60 and even less than 55.
  • the ratio Q/Q0 of the Q value Q0 when there is no planar conductor 4 and the Q value when the planar conductor 4 is present is 0.61, and the inductor with an effective Q value is An electronic component is obtained.
  • FIG. 12 is a diagram showing the structure of each layer of the electronic component 103.
  • the layer La is a layer of the substrate 1
  • the layer Lb is a formation layer of the planar conductor connection conductor 7A and the dielectric layer 11
  • the layer Lc is the formation layer of the dielectric layer 11 and the planar conductor 4
  • the layer Ld is a formation layer of the dielectric layer 11 and the planar conductor 4.
  • This is a formation layer for the planar conductor connection conductors 7C and 8.
  • the layer Le is a formation layer for the inductor conductor pattern 5 and the terminal electrodes 9A and 9B.
  • the layer Lf is a formation layer for the terminal electrodes 10A and 10B.
  • FIG. 13(A) is a cross-sectional view of the substrate.
  • the substrate not only semiconductor substrates such as Si substrates and GaAs substrates but also glass substrates and ceramic substrates can be used.
  • FIG. 13(B) is a cross-sectional view in a state where the dielectric layer 11 is formed and an opening AP is formed at a predetermined position.
  • FIG. 13(C) is a cross-sectional view of a state in which the planar conductor connecting conductor 7A is formed in the opening AP, and the planar conductor connecting conductor 7B and the planar conductor 4 are formed on the upper surface of the dielectric layer 11. be.
  • 13(D) is a cross-sectional view with the insulator layer 2 formed and the opening AP formed.
  • a resin (organic) film, an SiO 2 film, an SiN film, or other inorganic film is formed by a method such as spin coating, CVD, or sputtering, and then an opening AP is formed at a predetermined location by lithography and etching.
  • FIG. 14(A) is a cross-sectional view in a state where the planar conductor connecting conductors 7C and 8 are formed.
  • conductors 7C and 8 for connecting planar conductors are formed in the opening AP shown in FIG. 13(D).
  • it is formed by depositing Cu, lithography, and plating, or by sputtering, lithography, and etching Cu, or by lithography, vapor deposition, and lift-off of Cu. .
  • FIG. 14(B) is a cross-sectional view with the inductor conductor pattern 5 and terminal electrodes 9A and 9B formed.
  • an inductor conductor pattern 5 and terminal electrodes 9A and 9B are formed on the surface of the insulator layer 2. For example, it is formed by depositing Cu, lithography, and plating, or by sputtering, lithography, and etching Cu, or by lithography, vapor deposition, and lift-off of Cu. .
  • FIG. 14(C) is a cross-sectional view with terminal electrodes 10A and 10B formed.
  • the terminal electrodes 10A, 10B are electrodes for mounting, and are formed by applying Ni plating, Au plating, etc. to the surfaces of the terminal electrodes 9A, 9B. Thereafter, a protective film is formed, and the terminal electrodes 10A and 10B are opened to expose the terminal electrodes 10A and 10B.
  • FIG. 15 is a plan view of the electronic component 104.
  • the ⁇ cross-sectional view> in FIG. 15 is a cross-sectional view taken along the line XX in the plan view of the electronic component 104.
  • the electronic component 104 includes a substrate 1, a dielectric layer 11 formed on the upper surface of the substrate 1, a terminal electrode 9A formed on the lower surface of the substrate 1, an insulator layer 2, and a dielectric layer 11 formed in the insulator layer 2. It includes an inductor conductor pattern 5, a planar conductor 4 extending along the substrate 1, and a planar conductor connection conductor 8 electrically connected to the planar conductor 4.
  • the electronic component 104 of this embodiment uses the capacitance generated between the planar conductor 4 and the terminal electrode 9A as a capacitor. Further, terminal electrodes 9A and 9B on the upper and lower surfaces are used.
  • the value of Ls is 210 ⁇ m, and the value of d is 30 ⁇ m.
  • This electronic component 103 is the same as the electronic component 103 shown in the third embodiment except for the back electrode. Therefore, the value of Ls/d is the same as the result shown in the third embodiment.
  • FIG. 16 is a diagram showing the structure of an electronic component 105 according to the fifth embodiment.
  • ⁇ Plan view> in FIG. 16 is a plan view of the electronic component 105.
  • the ⁇ cross-sectional view> in FIG. 16 is a cross-sectional view taken along the line XX in the plan view of the electronic component 105.
  • the electronic component 105 includes a substrate 1 , an insulating film 20 extending along the surface of the substrate 1 , an inductor conductor pattern 5 formed within the insulating layer 2 , and an insulating film 20 formed on the insulating film 20 . , a conductor 7 for connecting a planar conductor that is electrically connected to the resistor film 21 and the terminal electrode 9A, and a conductor 8 for connecting a planar conductor that is electrically connected to the resistor film 21 and the terminal electrode 9B. and.
  • the resistor film 21 corresponds to a planar conductor according to the present invention.
  • FIG. 17 is an equivalent circuit diagram of the electronic component 105.
  • the electronic component 105 constitutes a composite component including the inductor L1 and the resistive element R1.
  • FIG. 18 is a diagram showing the structure of each layer of the electronic component 105.
  • the layer La is a formation layer of the insulator film 20 and the resistor film 21
  • the layer Lb is the formation layer of the conductors 7 and 8 for connecting planar conductors
  • the layer Lc is the formation layer of the inductor conductor pattern 5 and the terminal electrodes 9A and 9B. , 9C.
  • the layer Ld is a formation layer for the terminal electrodes 10A, 10B, and 10C.
  • FIG. 19(A) is a cross-sectional view of the substrate.
  • FIG. 19(B) is a cross-sectional view with the insulator film 20 formed.
  • FIG. 19C is a cross-sectional view of a state in which a resistor film 21 is formed on an insulator film 20.
  • FIG. 19(D) is a cross-sectional view with the insulator layer 2 formed and the opening AP formed.
  • the resistor film 21 is made of a material having a conductivity between that of the insulator layer and that of the conductor forming the terminal electrode and the conductor pattern for the inductor.
  • the resistor film 21 may be, for example, a film made of NiCr, Si containing impurities, or a layered insulator/conductor.
  • FIG. 20(A) is a cross-sectional view in a state where the planar conductor connecting conductors 7 and 8 are formed. In this step, conductors 7 and 8 for connecting planar conductors are formed in the opening AP shown in FIG. 19(D).
  • FIG. 20(B) is a cross-sectional view with the inductor conductor pattern 5 and terminal electrodes 9A, 9B, and 9C formed.
  • an inductor conductor pattern 5 and terminal electrodes 9A, 9B, and 9C are formed on the surface of the insulator layer 2.
  • FIG. 20(C) is a cross-sectional view in a state where terminal electrodes 10A, 10B, and 10C for mounting are formed.
  • the surfaces of the terminal electrodes 9A, 9B, and 9C are formed by applying Ni plating, Au plating, etc.
  • a protective film is formed, and the terminal electrodes 10A, 10B, 10C are opened to expose the terminal electrodes 10A, 10B, 10C.
  • the value of Ls is 250 ⁇ m
  • the value of d is 30 ⁇ m
  • Ls/d is approximately 8.3.
  • Ls/d is smaller than 55
  • Q/Q0 is 0.52
  • an electronic component with a sufficiently large inductor Q value can be obtained.
  • FIG. 21 is a cross-sectional view of the electronic component 106 according to the sixth embodiment.
  • This electronic component 106 includes a substrate 1 , a dielectric layer 11 extending along the surface of the substrate 1 , planar conductors 3 and 4 formed in the dielectric layer 11 , and spiral conductors formed in the insulator layer 2 . It includes a coil-type inductor conductor pattern 5 and terminal electrodes 9A, 9B, 10A, and 10B. One end of the inductor conductor pattern 5 is electrically connected to the planar conductor 4 and the terminal electrode 9A, and the other end of the inductor conductor pattern 5 is electrically connected to the planar conductor 3 and the terminal electrode 9B.
  • This electronic component 106 constitutes a parallel circuit of an inductor and a capacitor.
  • Ls the length in the longitudinal direction of the region where the inductor conductor pattern 5 and the planar conductor 4 overlap
  • d the distance between the inductor conductor pattern and the sheet conductor
  • the inductor conductor pattern has an opening MH of magnetic flux ⁇ where magnetic flux is concentrated, and a planar conductor is arranged in the whole or part of the opening MH.
  • the planar conductor covers the entire opening MH of the magnetic flux ⁇ is not necessarily shown, the planar conductor may cover the entire opening MH of the magnetic flux ⁇ .
  • an electronic component including a capacitor or a resistive element as a passive component other than an inductor is shown, but an electronic component including a passive component including both a capacitor and a resistive element can be similarly configured. Further, an electronic component including a passive component including a plurality of capacitors and a plurality of inductors can be similarly configured.
  • the present invention can be similarly applied to electronic components used as LC parallel resonant circuits, bandpass filters, diplexers, etc. including a plurality of inductors and capacitors.
  • the substrate is a semiconductor substrate
  • the planar conductor can be similarly applied to electronic components that constitute a semiconductor active element together with the semiconductor substrate.
  • the present invention can be similarly applied to a high frequency power amplifier in which active components are provided on a semiconductor substrate.
  • a conductor, and an inductor conductor pattern formed on or in the insulator layer, and when viewed from a direction perpendicular to the surface of the substrate, the area in which the inductor conductor pattern is formed and the planar shape are Ls represents the length in the longitudinal direction of a single region where the conductor overlaps, or the total longitudinal length in a predetermined direction of a plurality of regions where the inductor conductor pattern formation region and the planar conductor overlap.
  • the value of Ls/d is 1 or more and 60 or less.
  • the method according to ⁇ 1> or ⁇ 2> includes a dielectric layer formed between the substrate and the insulator layer, and the planar conductor is a capacitor electrode that constitutes a capacitor together with the dielectric layer. Electronic components listed.
  • ⁇ 4> The electronic component according to ⁇ 1> or ⁇ 2>, wherein the substrate is a low-resistance semiconductor substrate, and the planar conductor is a capacitor electrode that forms a capacitor together with the semiconductor substrate.
  • ⁇ 5> The electronic component according to ⁇ 1> or ⁇ 2>, wherein the substrate is a semiconductor substrate, and the planar conductor constitutes a semiconductor active element together with the semiconductor substrate.
  • ⁇ 6> The electronic component according to any one of ⁇ 1> to ⁇ 5>, wherein the planar conductor is a resistive thin film.
  • ⁇ 7> The electronic component according to any one of ⁇ 1> to ⁇ 6>, wherein the inductor conductor pattern has a magnetic flux opening where magnetic flux concentrates, and the planar conductor is arranged in the opening.

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Coils Or Transformers For Communication (AREA)

Abstract

電子部品（１０１）は、基板（１）と、基板（１）の面に沿って拡がる絶縁体層（２）と、基板（１）上又は絶縁体層（２）内に形成され、基板（１）の面に平行に面状に拡がる面状導体（４）と、絶縁体層（２）上又は絶縁体層（２）中に形成されたインダクタ用導体パターン（５）と、を備える。基板（１）の面に垂直方向から視て、インダクタ用導体パターン（５）の形成領域と面状導体（４）とが重なる領域の長手方向の長さをＬｓで表し、インダクタ用導体パターン（５）と面状導体（４）との間隔をｄで表すとき、Ｌｓ／ｄの値は１以上６０以下である。

Description

電子部品
　本発明は基板にキャパシタやインダクタを構成する導体パターンを備える電子部品に関する。
　基板にキャパシタやインダクタを構成する導体パターンを備える電子部品は例えばＬＣ複合部品として用いられる。
　特許文献１には、ヘリカル状の導体パターンによるコイルの空芯部の外側にキャパシタ用の電極が配置されたＬＣ複合部品が示されている。
　特許文献２には、スパイラル状の導体パターンによるコイル導体の中心軸にキャパシタ用の電極が重ならないように配置されたＬＣ複合部品が示されている。
　特許文献３には、櫛歯状電極によるキャパシタがスパイラル状の導体パターンによるコイル導体の中心領域以外の上層または下層に配置され、インダクタ用導体配線に対して垂直に櫛歯電極が形成されたＬＣ複合部品が示されている。
特開２００４－０７９９７３号公報 特開２０１２－１７８７１７号公報 特開２０１９－０９１８４７号公報
　特許文献１、特許文献２及び特許文献３に示されるＬＣ複合素子では、コイルで発生する磁界が容量部の電極を通らないので、インダクタのＱ値が劣化しない。しかし、特許文献１、特許文献２及び特許文献３に示される構造のＬＣ複合部品では、コイルの中心部を避けるようにキャパシタ電極を配置する必要があるので、ＬＣ複合部品の平面積が大きくなってしまう。つまり、キャパシタ電極をコイルの中心部を避けて配置すると所望の容量を確保できず、キャパシタ電極を避けてコイル導体を配置すると所望のインダクタンスが確保できないのでＬＣ複合部品の小型化ができない。
　上記課題はインダクタとキャパシタとの複合によるＬＣ複合部品に限らず、面状導体とインダクタ用導体パターンとを備える電子部品について同様に生じる。
　そこで、本発明の目的は所望のインダクタンスを発生させるインダクタ用導体パターンと所望の大きさを有する面状導体とを備えつつ小型化された電子部品を提供することにある。
　本開示の一例としての電子部品は、基板と、前記基板の面に沿って拡がる絶縁体層と、前記基板上又は前記絶縁体層内に形成され、前記基板の面に平行に面状に拡がる単一又は複数の面状導体と、前記絶縁体層上又は前記絶縁体層中に形成されたインダクタ用導体パターンと、を備え、前記基板の面に垂直方向から視て、前記インダクタ用導体パターンの形成領域と前記面状導体とが重なる単一の領域の長手方向の長さ、又は前記インダクタ用導体パターンの形成領域と前記面状導体とが重なる複数の領域の所定方向に合算した長手方向の長さをＬｓで表し、前記インダクタ用導体パターンと前記インダクタ用導体パターンに最も近い前記面状導体との間隔をｄで表すとき、Ｌｓ／ｄの値が１以上６０以下である、ことを特徴とする。
　本発明によれば、所望のインダクタンスを発生させるインダクタ用導体パターンと所望の大きさを有する面状導体とを備えつつ小型化された電子部品が得られる。
図１は第１の実施形態に係る電子部品１０１の斜視図及び正面図である。 図２は電子部品１０１の主要部の平面図及び断面図である。 図３はインダクタ用導体パターン５と面状導体４との位置関係を示す斜視図である。 図４は複数のＬｓとｄの組み合わせから見出した、Ｌｓ／ｄ　と　Ｑ／Ｑ０との傾向を示す図である。 図５（Ａ）、図５（Ｂ）、図５（Ｃ）、図５（Ｄ）はインダクタ用導体パターン５の形成領域と面状導体４との重なる領域の形状の例を示す図である。 図６は第２の実施形態に係る電子部品１０２の平面図及び断面図である。 図７は電子部品１０２の等価回路図である。 図８は電子部品１０２の各層の構造を示す図である。 図９（Ａ）、図９（Ｂ）、図９（Ｃ）及び図９（Ｄ）は電子部品１０２の各製造工程での断面図である。 図１０（Ａ）、図１０（Ｂ）、図１０（Ｃ）及び図１０（Ｄ）は電子部品１０２の各製造工程での断面図である。 図１１は第３の実施形態に係る電子部品１０３の平面図及び断面図である。 図１２は電子部品１０３の各層の構造を示す図である。 図１３（Ａ）、図１３（Ｂ）、図１３（Ｃ）及び図１３（Ｄ）は電子部品１０３の各製造工程での断面図である。 図１４（Ａ）、図１４（Ｂ）及び図１４（Ｃ）は電子部品１０３の各製造工程での断面図である。 図１５は第４の実施形態に係る電子部品１０４の平面図及び断面図である。 図１６は第５の実施形態に係る電子部品１０５の平面図及び断面図である。 図１７は電子部品１０５の等価回路図である。 図１８は電子部品１０５の各層の構造を示す図である。 図１９（Ａ）、図１９（Ｂ）、図１９（Ｃ）及び図１９（Ｄ）は電子部品１０５の各製造工程での断面図である。 図２０（Ａ）、図２０（Ｂ）及び図２０（Ｃ）は電子部品１０５の各製造工程での断面図である。 図２１は第６の実施形態に係る電子部品１０６の断面図である。
　以降、図を参照して幾つかの具体的な例を挙げて、本発明を実施するための複数の形態を示す。各図中には同一箇所に同一符号を付している。要点の説明又は理解の容易性を考慮して、実施形態を説明の便宜上、複数の実施形態に分けて示すが、異なる実施形態で示した構成の部分的な置換又は組み合わせは可能である。第２の実施形態以降では第１の実施形態と共通の事柄についての記述を省略し、異なる点についてのみ説明する。特に、同様の構成による同様の作用効果については実施形態毎には逐次言及しない。
《第１の実施形態》
　図１の上部は第１の実施形態に係る電子部品１０１の斜視図である。この斜視図においては外形を二点鎖線で表している。図１の下部は電子部品１０１をＹ軸方向に視た正面図である。
　この電子部品１０１は、電気絶縁性の基板１と、この基板１の面に沿って拡がる絶縁体層２と、基板１上又は絶縁体層２内に形成され、基板１の面に平行に面状に拡がる面状導体４と、基板１上又は絶縁体層２中に形成された、矩形スパイラルコイル型のインダクタ用導体パターン５と、を備える。
　図２中の上部は電子部品１０１の主要部の平面図であり、図２中の下部は平面図におけるＸ－Ｘ部分の断面図である。図３はインダクタ用導体パターン５と面状導体４との位置関係を示す斜視図である。但し、説明の都合上、インダクタ用導体パターン５と面状導体４との間隔を敢えて拡げて描いている。
　インダクタ用導体パターン５は磁束が集中する磁束φの開口ＭＨを有し。この磁束（高周波磁束）φに応じて面状導体４に渦電流ＥＣが流れる。この渦電流ＥＣは上記磁束φが大きい程大きい。
　図２において面状導体４の幅をＷで表している。インダクタ用導体パターン５と面状導体４との間隔をｄで表すとき、インダクタ用導体パターン５と面状導体４との間隔ｄが小さい程、渦電流ＥＣは大きくなる。また、基板１の面をその垂直方向から視て、インダクタ用導体パターン５の形成領域と面状導体４とが重なる領域の長手方向の長さをＬｓで表すと、Ｌｓが大きい程、渦電流ＥＣは大きくなる。したがって、Ｌｓ／ｄの値が大きいほど、渦電流ＥＣが大きくなる。
　表１は、上記インダクタ用導体パターン５の形成領域と面状導体４とが重なる領域の長手方向の長さＬｓと、インダクタ用導体パターン５と面状導体４との間隔ｄと、インダクタのＱ値の劣化などの関係を示す表である。
Figure JPOXMLDOC01-appb-T000001
　表１において、Ｓ[μm2]　はインダクタ用導体パターン５と面状導体４との重なる領域が正方形である場合のその面積である。また、表１においてＱ０は面状導体４が無い状態でのインダクタ用導体パターン５によるインダクタのＱ値であり、Ｑ／Ｑ０は面積Ｓ[μm2]の面状導体がインダクタ用導体パターン５から間隔ｄ[μm]離れた位置に配置された場合のＱ値とＱ０との比である。また、Ｌ０は面状導体４が無い状態でのインダクタ用導体パターン５のインダクタンスであり、Ｌ／Ｌ０は面積Ｓ[μm2]の面状導体がインダクタ用導体パターン５から間隔ｄ[μm]離れた位置に配置された場合のＬ値とＬ０との比である。
　図４は上記複数のＬｓとｄの組み合わせから見出した、Ｌｓ／ｄ　と　Ｑ／Ｑ０との傾向を示す図である。図４において横軸はＬｓ／ｄ、縦軸はＱ／Ｑ０である。この図４から明らかなように、Ｌｓ／ｄの値（√（Ｓ）／ｄの値）が１以上６０以下の範囲で、Ｑ／Ｑ０が０．３以上であるので、面状導体４の存在によるインダクタのＱ値の低下は少ない。さらには、Ｌｓ／ｄの値が１以上５５以下の範囲では、Ｑ／Ｑ０の低下がより抑えられる。
　表１、図４の例では、インダクタ用導体パターン５と面状導体４との重なる領域が正方形である場合の例、すなわちワーストケースであるので、インダクタ用導体パターン５の形成領域と面状導体４との重なる領域が正方形でない場合には、この重なる領域の長手方向の長さをＬｓとして扱えば良い。
　図１に示した例では、基板１の面に垂直方向から視て、インダクタ用導体パターン５の形成領域と面状導体４とが重なる領域が単一であるが、この領域が複数である場合には、インダクタ用導体パターン５の形成領域と面状導体４とが重なる複数の領域の所定方向に合算した長手方向の長さをＬｓとして扱えばよい。
　図５（Ａ）、図５（Ｂ）、図５（Ｃ）、図５（Ｄ）はインダクタ用導体パターン５の形成領域と面状導体４との重なる領域の形状の例を示す図である。図５（Ａ）に示すように、インダクタ用導体パターン５の形成領域に重なる面状導体４の領域がＬ字状であれば、その領域において長手方法の寸法をＬｓとする。また、図５（Ｂ）に示すようにインダクタ用導体パターン５の形成領域に重なる面状導体４の領域が円形や楕円形であれば、その領域において長手方向の寸法をＬｓとする。さらに、図５（Ｃ）に示すようにインダクタ用導体パターン５の形成領域に重なる面状導体４の領域がＴ字状であれば、その領域の幅Ｌｘ高さＬｙのうち長手方向となる向きの寸法を上記Ｌｓとする。
　また、図５（Ｄ）に示すように、インダクタ用導体パターン５の形成領域に重なる面状導体の領域が複数ある場合には、それら重なり領域の所定方向に合算した長手方向の長さをＬｓとする。図５（Ｄ）に示す例では、インダクタ用導体パターン５の形成領域に重なる二つの面状導体の領域のうち一方のＸ軸方向寸法はＬｘ１、Ｙ軸方向寸法はＬｙ１であり、他方の領域のＸ軸方向寸法はＬｘ２、Ｙ軸方向寸法はＬｙ２である。この例では、Ｌｘ１＋Ｌｘ２の合算寸法よりＬｙ１＋Ｌｙ２の合算寸法が大きいので、このＬｙ１＋Ｌｙ２の値が長手方向の長さＬｓである。
《第２の実施形態》
　第２の実施形態では、ＬＣ複合電子部品について例示する。図６の上部は第２の実施形態に係る電子部品１０２の平面図であり、図６の下部は図６上部のＸ－Ｘ部分での断面図である。
　電子部品１０２は、基板１と、基板１の面に沿って拡がる絶縁体層２と、絶縁体層２内に形成されたインダクタと、基板１に形成され基板１に沿って延びる面状導体３，４と、面状導体３に導通する面状導体接続用導体７Ａ，７Ｂ，７Ｃと、面状導体４に導通する面状導体接続用導体８とを備える。
　絶縁体層２の表面には端子電極１０Ａ，１０Ｂが形成されている。端子電極１０Ａ，１０Ｂは端子電極９Ａ，９Ｂに電気的に導通している。
　インダクタは基板１の面に沿うインダクタ用導体パターン５によるスパイラルコイル型のインダクタである。
　面状導体３，４はキャパシタ電極である。つまり、面状導体３，４と、これら面状導体３，４で挟まれた誘電体層１１とでキャパシタが構成されている。すなわち、面状導体３，４は誘電体層１１と共にキャパシタを構成するキャパシタ電極である。
　基板１の面に垂直方向から視て、インダクタ用導体パターン５の形成領域は面状導体３と重なり、面状導体４とも重なる。これら面状導体３，４のうち面状導体４の方がインダクタ用導体パターン５に近いので、インダクタ用導体パターン５と面状導体４との間隔をｄで表している。また、インダクタ用導体パターン５と面状導体４との重なる領域のうち最も大きな領域の長手方向の長さをＬｓで表している。
　図６においてＬｓの値は１９０μｍであり、インダクタ用導体パターン５と面状導体４との間隔ｄは２０μｍである。したがってＬｓ／ｄは９．５であり、Ｌｓ／ｄは６０より小さく、さらには５５よりも小さい。この図６に示した構造モデルを作りシミュレーションした結果、本実施形態によれば、面状導体４が無いときのＱ値Ｑ０と、面状導体４が存在するときのＱ値の比Ｑ／Ｑ０は０．４８であり、Ｑ値の低下はあるものの、極端な低下はなく、有効なＱ値のインダクタを備える電子部品が得られる。
　図７は電子部品１０２の等価回路図である。このように、電子部品１０２はインダクタＬ１とキャパシタＣ１との直列回路を構成する。この電子部品１０２は周波数フィルタやインピーダンス整合回路として用いることができる。
　図８は電子部品１０２の各層の構造を示す図である。図８において、層Ｌａは基板１の層、層Ｌｂは面状導体３の形成層、層Ｌｃは誘電体層１１及び面状導体接続用導体７Ａの形成層、層Ｌｄは面状導体４及び面状導体接続用導体７Ｂの形成層である。層Ｌｅは面状導体接続用導体７Ｃ，８の形成層、層Ｌｆはインダクタ用導体パターン５及び端子電極９Ａ，９Ｂの形成層である。そして、層Ｌｇは端子電極１０Ａ，１０Ｂの形成層である。
　次に、図８に示した各層で構成される電子部品１０２の製造造方法について例示する。図９（Ａ）は基板の断面図である。この基板１にはSi基板、GaAs基板といった半導体基板だけでなく、ガラス基板やセラミック基板を用いることができる。図９（Ｂ）は面状導体３を形成した状態での断面図である。この工程では、基板１の表面にAl膜又はCu膜を蒸着し、リフトオフする、Al膜又はCu膜をスパッタリングやCVDで成膜し、リソグラフィし、エッチングする、などといった半導体プロセスによって形成する。
　図９（Ｃ）は誘電体層１１を形成した状態での断面図である。この工程では、面状導体３の表面にSiO2 膜やSiN膜等の誘電体層１１をスパッタリングやCVDといった半導体プロセスによって形成する。その後、図９（Ｄ）に示すように、面状導体接続用導体７Ａの形成部に開口を形成し、面状導体接続用導体７Ａ，７Ｂ及び面状導体４を形成する。この工程では、リソグラフィ及びエッチングにより開口を形成し、Al膜又はCu膜を蒸着し、リフトオフする、Al膜又はCu膜をスパッタリングやCVDで成膜し、リソグラフィし、エッチングする、などといった半導体プロセスによって面状導体４のパターンを形成する。
　図１０（Ａ）は絶縁体層２を形成し、開口ＡＰを形成した状態での断面図である。この構成では、スピンコートやCVD、スパッタリングといった方法で樹脂（有機）膜やSiO2 膜、SiN膜等の無機膜を形成し、その後リソグラフィ及びエッチングにより、所定箇所に開口ＡＰを形成する。
　図１０（Ｂ）は面状導体接続用導体７Ｃ，８を形成した状態での断面図である。この工程では、図１０（Ａ）に示した開口ＡＰに面状導体接続用導体７Ｃ，８を成膜する。例えば、Cuを成膜し、リソグラフィし、めっきすることにより、または、Cuをスパッタリングし、リソグラフィし、エッチングすることにより、または、Cu膜をリソグラフィし、蒸着し、リフトオフする、といった方法で形成する。
　図１０（Ｃ）はインダクタ用導体パターン５、端子電極９Ａ，９Ｂを形成した状態での断面図である。この工程では、絶縁体層２の表面にインダクタ用導体パターン５及び端子電極９Ａ，９Ｂを形成する。例えば、Cuを成膜し、リソグラフィし、めっきすることにより、または、Cuをスパッタリングし、リソグラフィし、エッチングすることにより、または、Cu膜をリソグラフィし、蒸着し、リフトオフする、といった方法で形成する。
　図１０（Ｄ）は端子電極１０Ａ，１０Ｂを形成した状態での断面図である。この工程では、端子電極１０Ａ，１０Ｂは実装用の電極であり、端子電極９Ａ，９Ｂの表面にNiめっき、Auめっき等を施して形成する。その後、保護膜を形成し、端子電極１０Ａ，１０Ｂ部分を開口し、端子電極１０Ａ，１０Ｂを露出させる。
《第３の実施形態》
　第３の実施形態では、面状導体の構成が第１、第２の実施形態で示した例とは異なる電子部品について例示する。
　図１１は第３の実施形態に係る電子部品１０３の構造を示す図である。図１１中の〈平面図〉は電子部品１０３の平面図である。図１１中の〈断面図〉は電子部品１０３の平面図におけるＸ－Ｘ部分での断面図である。
　電子部品１０３は、基板１と、基板１の面に沿って拡がる絶縁体層２と、絶縁体層２内に形成されたインダクタ用導体パターン５と、基板１に形成され基板１に沿って延びる誘電体層１１及び面状導体４と、面状導体４に導通する面状導体接続用導体８と、基板１に導通する面状導体接続用導体７Ａ，７Ｂ，７Ｃと、を備える。
　基板１の表面に誘電体層１１が形成されていて、この誘電体層１１の表面に面状導体４が形成されている。また、基板１の表面の所定位置に面状導体接続用導体７Ａが形成されている。基板１は導電率が高い半導体基板である。その他の構成は第２の実施形態で示したとおりである。
　図１１においてＬｓの値は２１０μｍであり、インダクタ用導体パターン５と面状導体４との間隔ｄは３０μｍである。したがってＬｓ／ｄは７であり、Ｌｓ／ｄは６０より小さく、さらには５５よりも小さい。本実施形態によれば、面状導体４が無いときのＱ値Ｑ０と、面状導体４が存在するときのＱ値の比Ｑ／Ｑ０は０．６１であり、有効なＱ値のインダクタを備える電子部品が得られる。
　図１２は電子部品１０３の各層の構造を示す図である。図１２において、層Ｌａは基板１の層、層Ｌｂは面状導体接続用導体７Ａ及び誘電体層１１の形成層、層Ｌｃは誘電体層１１及び面状導体４の形成層、層Ｌｄは面状導体接続用導体７Ｃ，８の形成層である。層Ｌｅはインダクタ用導体パターン５及び端子電極９Ａ，９Ｂの形成層である。そして、層Ｌｆは端子電極１０Ａ，１０Ｂの形成層である。
　次に、図１１に示した各層で構成される電子部品１０３の製造造方法について例示する。図１３（Ａ）は基板の断面図である。この基板１にはSi基板、GaAs基板といった半導体基板だけでなくガラス基板やセラミック基板を用いることができる。図１３（Ｂ）は誘電体層１１を形成し所定位置に開口ＡＰを形成した状態での断面図である。図１３（Ｃ）は、開口ＡＰに面状導体接続用導体７Ａを形成するとともに、誘電体層１１の上面に面状導体接続用導体７Ｂ及び面状導体４を形成した状態での断面図である。図１３（Ｄ）は絶縁体層２を形成し、開口ＡＰを形成した状態での断面図である。この構成では、スピンコートやCVD、スパッタリングといった方法で樹脂（有機）膜やSiO2 膜、SiN膜等の無機膜を形成し、その後リソグラフィ及びエッチングにより、所定箇所に開口ＡＰを形成する。
　図１４（Ａ）は面状導体接続用導体７Ｃ，８を形成した状態での断面図である。この工程では、図１３（Ｄ）に示した開口ＡＰに面状導体接続用導体７Ｃ，８を成膜する。例えば、Cuを成膜し、リソグラフィし、めっきすることにより、または、Cuをスパッタリングし、リソグラフィし、エッチングすることにより、または、Cu膜をリソグラフィし、蒸着し、リフトオフする、といった方法で形成する。
　図１４（Ｂ）はインダクタ用導体パターン５及び端子電極９Ａ，９Ｂを形成した状態での断面図である。この工程では、絶縁体層２の表面にインダクタ用導体パターン５及び端子電極９Ａ，９Ｂを形成する。例えば、Cuを成膜し、リソグラフィし、めっきすることにより、または、Cuをスパッタリングし、リソグラフィし、エッチングすることにより、または、Cu膜をリソグラフィし、蒸着し、リフトオフする、といった方法で形成する。
　図１４（Ｃ）は端子電極１０Ａ，１０Ｂを形成した状態での断面図である。この工程では、端子電極１０Ａ，１０Ｂは実装用の電極であり、端子電極９Ａ，９Ｂの表面にNiめっき、Auめっき等を施して形成する。その後、保護膜を形成し、端子電極１０Ａ，１０Ｂ部分を開口し、端子電極１０Ａ，１０Ｂを露出させる。
《第４の実施形態》
　第４の実施形態では、基板の裏面に面状導体を有する電子部品について例示する。図１５中の〈平面図〉は電子部品１０４の平面図である。図１５中の〈断面図〉は電子部品１０４の平面図におけるＸ－Ｘ部分での断面図である。
　電子部品１０４は、基板１と、基板１の上面に形成された誘電体層１１、基板１の下面に形成された端子電極９Ａと、絶縁体層２と、絶縁体層２内に形成されたインダクタ用導体パターン５と、基板１に沿って延びる面状導体４と、面状導体４に導通する面状導体接続用導体８とを備える。
　本実施形態の電子部品１０４は面状導体４と端子電極９Ａとの間に生じる容量をキャパシタとして用いる。また、上下面の端子電極９Ａ，９Ｂを用いる。
　本実施形態におけるＬｓの値は２１０μｍ、ｄの値は３０μｍである。第３の実施形態で示した電子部品１０３とは裏面電極以外は同様である。したがって、Ｌｓ／ｄの値は第３の実施形態で示した結果と同じである。
《第５の実施形態》
　第５の実施形態では、３つの端子電極を有する電子部品及び抵抗素子を含む電子部品について例示する。
　図１６は第５の実施形態に係る電子部品１０５の構造を示す図である。図１６中の〈平面図〉は電子部品１０５の平面図である。図１６中の〈断面図〉は電子部品１０５の平面図におけるＸ－Ｘ部分での断面図である。
　電子部品１０５は、基板１と、基板１の面に沿って拡がる絶縁体膜２０と、絶縁体層２内に形成されたインダクタ用導体パターン５と、絶縁体膜２０に形成され絶縁体膜２０に沿って延びる抵抗体膜２１と、抵抗体膜２１と端子電極９Ａとに導通する面状導体接続用導体７と、抵抗体膜２１と端子電極９Ｂとに導通する面状導体接続用導体８と、を備える。本実施形態において抵抗体膜２１は本発明に係る面状導体に相当する。
　図１７は電子部品１０５の等価回路図である。このように、電子部品１０５はインダクタＬ１と抵抗素子Ｒ１との複合部品を構成する。
　図１８は電子部品１０５の各層の構造を示す図である。図１８において、層Ｌａは絶縁体膜２０及び抵抗体膜２１の形成層、層Ｌｂは面状導体接続用導体７，８の形成層、層Ｌｃはインダクタ用導体パターン５及び端子電極９Ａ，９Ｂ，９Ｃの形成層である。そして、層Ｌｄは端子電極１０Ａ，１０Ｂ，１０Ｃの形成層である。
　次に、図１８に示した各層で構成される電子部品１０５の製造造方法について例示する。図１９（Ａ）は基板の断面図である。図１９（Ｂ）は絶縁体膜２０を形成した状態での断面図である。図１９（Ｃ）は絶縁体膜２０に抵抗体膜２１を形成した状態での断面図である。図１９（Ｄ）は絶縁体層２を形成し、開口ＡＰを形成した状態での断面図である。
　抵抗体膜２１は、絶縁体層の導電率と、端子電極やインダクタ用導体パターンを形成する導電体の導電率との間の導電率を有する材料で形成されている。抵抗体膜２１は、例えばNiCrや不純物を含むSiなどのほか、絶縁体・導電体を積層した膜であってもよい。
　図２０（Ａ）は面状導体接続用導体７，８を形成した状態での断面図である。この工程では、図１９（Ｄ）に示した開口ＡＰに面状導体接続用導体７，８を成膜する。
　図２０（Ｂ）はインダクタ用導体パターン５、端子電極９Ａ，９Ｂ，９Ｃを形成した状態での断面図である。この工程では、絶縁体層２の表面にインダクタ用導体パターン５及び端子電極９Ａ，９Ｂ，９Ｃを形成する。
　図２０（Ｃ）は実装用の端子電極１０Ａ，１０Ｂ，１０Ｃを形成した状態での断面図である。この工程では、端子電極９Ａ，９Ｂ，９Ｃの表面にNiめっき、Auめっき等を施して形成する。その後、保護膜を形成し、端子電極１０Ａ，１０Ｂ，１０Ｃ部分を開口し、端子電極１０Ａ，１０Ｂ，１０Ｃを露出させる。
　本実施形態におけるＬｓの値は２５０μｍ、ｄの値は３０μｍであり、Ｌｓ／ｄは約８．３である。この例でもＬｓ／ｄは５５より小さく、Ｑ／Ｑ０は０．５２であり、インダクタのＱ値の充分に大きな電子部品が得られる。
《第６の実施形態》
　第６の実施形態では、誘電体層の内部にキャパシタ電極を有する電子部品について例示する。
　図２１は第６の実施形態に係る電子部品１０６の断面図である。この電子部品１０６は、基板１と、基板１の面に沿って拡がる誘電体層１１と、誘電体層１１内に形成された面状導体３，４と、絶縁体層２に形成されたスパイラルコイル型のインダクタ用導体パターン５と、端子電極９Ａ，９Ｂ，１０Ａ，１０Ｂを備える。インダクタ用導体パターン５の一端は面状導体４及び端子電極９Ａに導通し、インダクタ用導体パターン５の他端は面状導体３及び端子電極９Ｂに導通する。この電子部品１０６はインダクタとキャパシタの並列回路を構成する。
　本実施形態においても、インダクタ用導体パターン５の形成領域と面状導体４とが重なる領域のうち長手方向の長さをＬｓで表し、インダクタ用導体パターンと面状導体との間隔をｄで表すとき、Ｌｓ／ｄは１以上６０以下の値である。
　なお、以上に示した各実施形態では、インダクタ用導体パターンが、磁束の集中する磁束φの開口ＭＨを有し、当該開口ＭＨの全体又は一部に面状導体が配置されている例を示し、面状導体が磁束φの開口ＭＨの全体を覆う例を必ずしも明示しなかったが、面状導体が磁束φの開口ＭＨの全体を覆っていてもよい。
　また、以上に示した各実施形態では、インダクタ以外にパッシブコンポーネントとしてキャパシタ又は抵抗素子を含む電子部品を示したが、キャパシタと抵抗素子の両方を含むパッシブコンポーネントを備える電子部品も同様に構成できる。また、複数のキャパシタ、複数のインダクタを含むパッシブコンポーネントを備える電子部品についても同様に構成できる。
　また、本発明はＬＣ並列共振回路や複数のインダクタ及びキャパシタを含むバンドパスフィルタやダイプレクサ等として用いる電子部品についても同様に適用できる。
　さらに、本発明において基板は半導体基板であり、面状導体は半導体基板と共に半導体能動素子を構成する電子部品についても同様に適用できる。例えば、半導体基板にアクティブコンポーネントを設けた高周波パワーアンプ等にも同様に適用できる。
　最後に、本発明は上述した各実施形態に限られるものではない。当業者によって適宜変形及び変更が可能である。本発明の範囲は、上述の実施形態ではなく、特許請求の範囲によって示される。さらに、本発明の範囲には、特許請求の範囲内と均等の範囲内での実施形態からの変形及び変更が含まれる。
　以下に本発明の電子部品の構成について列挙する。
＜１＞　基板と、前記基板の面に沿って拡がる絶縁体層と、前記基板上又は前記絶縁体層内に形成され、前記基板の面に平行に面状に拡がる単一又は複数の面状導体と、前記絶縁体層上又は前記絶縁体層中に形成されたインダクタ用導体パターンと、を備え、前記基板の面に垂直方向から視て、前記インダクタ用導体パターンの形成領域と前記面状導体とが重なる単一の領域の長手方向の長さ、又は前記インダクタ用導体パターンの形成領域と前記面状導体とが重なる複数の領域の所定方向に合算した長手方向の長さをＬｓで表し、前記インダクタ用導体パターンと前記インダクタ用導体パターンに最も近い前記面状導体との間隔をｄで表すとき、Ｌｓ／ｄの値が１以上６０以下である。
＜２＞　前記Ｌｓ／ｄの値が１以上５５以下である、＜１＞に記載の電子部品。
＜３＞　前記基板と前記絶縁体層との間に形成された誘電体層を備え、前記面状導体は前記誘電体層と共にキャパシタを構成するキャパシタ電極である、＜１＞又は＜２＞に記載の電子部品。
＜４＞　前記基板は低抵抗の半導体基板であり、前記面状導体は前記半導体基板と共にキャパシタを構成するキャパシタ電極である、＜１＞又は＜２＞に記載の電子部品。
＜５＞　前記基板は半導体基板であり、前記面状導体は前記半導体基板と共に半導体能動素子を構成する、＜１＞又は＜２＞に記載の電子部品。
＜６＞　前記面状導体は抵抗薄膜である、＜１＞から＜５＞のいずれかに記載の電子部品。
＜７＞　前記インダクタ用導体パターンは磁束が集中する磁束の開口を有し、当該開口に前記面状導体が配置されている、＜１＞から＜６＞のいずれかに記載の電子部品。
＜８＞　前記面状導体は前記開口の全体を覆おう、＜７＞に記載の電子部品。
ＡＰ…開口
Ｃ１…キャパシタ
ｄ…間隔
ＥＣ…渦電流
Ｌｓ…長手方向の長さ
Ｌ１…インダクタ
Ｌｘ…幅
Ｌｙ…高さ
Ｌａ，Ｌｂ，Ｌｃ，Ｌｄ，Ｌｅ，Ｌｆ，Ｌｇ…層
ＭＨ…磁束の開口
Ｒ１…抵抗素子
φ…磁束
１…基板
２…絶縁体層
３，４…面状導体
５…インダクタ用導体パターン
７，８…面状導体接続用導体
７Ａ，７Ｂ，７Ｃ，８…面状導体接続用導体
９Ａ，９Ｂ，９Ｃ，１０Ａ，１０Ｂ，１０Ｃ…端子電極
１１…誘電体層
２０…絶縁体膜
２１…抵抗体膜
１０１～１０６…電子部品

Claims (8)

  1. 　基板と、
    　前記基板の面に沿って拡がる絶縁体層と、
    　前記基板上又は前記絶縁体層内に形成され、前記基板の面に平行に面状に拡がる単一又は複数の面状導体と、
    　前記絶縁体層上又は前記絶縁体層中に形成されたインダクタ用導体パターンと、を備え、
    　前記基板の面に垂直方向から視て、前記インダクタ用導体パターンの形成領域と前記面状導体とが重なる単一の領域の長手方向の長さ、又は前記インダクタ用導体パターンの形成領域と前記面状導体とが重なる複数の領域の所定方向に合算した長手方向の長さをＬｓで表し、前記インダクタ用導体パターンと前記インダクタ用導体パターンに最も近い前記面状導体との間隔をｄで表すとき、Ｌｓ／ｄの値が１以上６０以下である、
    　電子部品。
  2. 　前記Ｌｓ／ｄの値が１以上５５以下である、
    　請求項１に記載の電子部品。
  3. 　前記基板と前記絶縁体層との間に形成された誘電体層を備え、
    　前記面状導体は前記誘電体層と共にキャパシタを構成するキャパシタ電極である、
    　請求項１又は２に記載の電子部品。
  4. 　前記基板は低抵抗の半導体基板であり、
    　前記面状導体は前記半導体基板と共にキャパシタを構成するキャパシタ電極である、
    　請求項１又は２に記載の電子部品。
  5. 　前記基板は半導体基板であり、
    　前記面状導体は前記半導体基板と共に半導体能動素子を構成する、
    　請求項１又は２に記載の電子部品。
  6. 　前記面状導体は抵抗薄膜である、
    　請求項１から５のいずれかに記載の電子部品。
  7. 　前記インダクタ用導体パターンは磁束が集中する磁束の開口を有し、当該開口に前記面状導体が配置されている、
    　請求項１から６のいずれかに記載の電子部品。
  8. 　前記面状導体は前記開口の全体を覆おう、
    　請求項７に記載の電子部品。
PCT/JP2023/021861 2022-07-13 2023-06-13 電子部品 WO2024014212A1 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2022112586 2022-07-13
JP2022-112586 2022-07-13

Publications (1)

Publication Number Publication Date
WO2024014212A1 true WO2024014212A1 (ja) 2024-01-18

Family

ID=89536668

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2023/021861 WO2024014212A1 (ja) 2022-07-13 2023-06-13 電子部品

Country Status (1)

Country Link
WO (1) WO2024014212A1 (ja)

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003249832A (ja) * 2002-02-22 2003-09-05 Murata Mfg Co Ltd Ｅｍｉフィルタ
JP2005020577A (ja) * 2003-06-27 2005-01-20 Murata Mfg Co Ltd Ｌｃ共振子
JP2010239380A (ja) * 2009-03-31 2010-10-21 Tdk Corp 積層型電子部品
JP2011233807A (ja) * 2010-04-30 2011-11-17 Panasonic Corp 半導体装置およびその製造方法
WO2015037374A1 (ja) * 2013-09-13 2015-03-19 株式会社村田製作所 インダクタおよび帯域除去フィルタ
JP2019186696A (ja) * 2018-04-06 2019-10-24 株式会社村田製作所 電子部品

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003249832A (ja) * 2002-02-22 2003-09-05 Murata Mfg Co Ltd Ｅｍｉフィルタ
JP2005020577A (ja) * 2003-06-27 2005-01-20 Murata Mfg Co Ltd Ｌｃ共振子
JP2010239380A (ja) * 2009-03-31 2010-10-21 Tdk Corp 積層型電子部品
JP2011233807A (ja) * 2010-04-30 2011-11-17 Panasonic Corp 半導体装置およびその製造方法
WO2015037374A1 (ja) * 2013-09-13 2015-03-19 株式会社村田製作所 インダクタおよび帯域除去フィルタ
JP2019186696A (ja) * 2018-04-06 2019-10-24 株式会社村田製作所 電子部品

Similar Documents

Publication Publication Date Title
US7948056B2 (en) Integrated electronic device and method of making the same
US7408435B2 (en) Coil component
US7064629B2 (en) Thin-film common mode filter and thin-film common mode filter array
US20110025442A1 (en) Common mode filter and method for manufacturing the same
JP6489202B2 (ja) キャパシタ
US20120056705A1 (en) Layered inductor and manufacturing method thereof
JP2003059722A (ja) 積層型インダクタ及びその製造方法
JP2018050022A (ja) コイル電子部品
CN110959188A (zh) 电容器
JP2008027982A (ja) Ｌｃ複合部品
US20130271251A1 (en) Substrate-Less Electronic Component
WO2024014212A1 (ja) 電子部品
JP6424994B1 (ja) 薄膜ｅｓｄ保護デバイス
JP6288386B2 (ja) 表面実装型ｌｃデバイス
JP2019192897A (ja) インダクタ
US10958232B2 (en) LC filter
WO2024004985A1 (ja) 電子部品
JP2002359115A (ja) チップ型コモンモードチョークコイル
JP2002110423A (ja) コモンモードチョークコイル
JP4738182B2 (ja) 薄膜コンデンサ
WO2018216528A1 (ja) キャパシタ
JP2009088099A (ja) 半導体装置
WO2023181806A1 (ja) 電子部品
US11328861B2 (en) LC resonance element and resonance element array
JP5058770B2 (ja) 電子部品

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 23839387

Country of ref document: EP

Kind code of ref document: A1