JP2009088099A - 半導体装置 - Google Patents
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Abstract
【課題】半導体基板の近くにインダクタが配置されるときにも、半導体基板の内部インダクタのインダクタンスに影響を与え難い半導体装置を提供する。
【解決手段】半導体基板2と、半導体基板2に形成される絶縁膜3と、絶縁膜3上に形成されるインダクタ7と、を備える半導体装置1にかかり、半導体基板2上には内部インダクタ9が形成され、内部インダクタ9と対向する場所には、インダクタ7が放出する磁力線を減衰させる内部用シールド膜5を有し、内部インダクタ9が内部用シールド膜5により変化するインダクタンスを補正する補正インダクタ6を有することを特徴とする。
【選択図】図2
【解決手段】半導体基板2と、半導体基板2に形成される絶縁膜3と、絶縁膜3上に形成されるインダクタ7と、を備える半導体装置1にかかり、半導体基板2上には内部インダクタ9が形成され、内部インダクタ9と対向する場所には、インダクタ7が放出する磁力線を減衰させる内部用シールド膜5を有し、内部インダクタ9が内部用シールド膜5により変化するインダクタンスを補正する補正インダクタ6を有することを特徴とする。
【選択図】図2
Description
本発明は、半導体装置にかかり、特に複数のインダクタが配置されるときに相互の影響を小さくする方法に関するものである。
電子機器に実装される半導体装置を小型化するために、半導体装置のサイズを半導体チップサイズと略等しくできるチップサイズパッケージが知られている。このチップサイズパッケージでは、半導体基板上に絶縁膜が配置され、この絶縁膜上に略半球状のバンプが配置される。このバンプと半導体基板とは配線により接続される。そして、回路基板に形成された電極とバンプとを半田付けすることにより実装される。
この半導体装置にインダクタを形成するとき、半導体基板とインダクタとを重ねて配置する方法が提案されている。例えば、特許文献1において、半導体基板上に絶縁膜及びシールド部が重ねて配置され、この上に誘導素子(以下、インダクタと称す)が配置されている。そして、このインダクタはシールド部と対向する場所に配置され、シールド部の範囲内に配置される。このとき、インダクタが放射する磁力線はシールド部により通過し難くなり、磁力線が半導体基板を通過し難くしている。そして、半導体基板が磁力線の影響を受けることにより、半導体基板の電気的動作が不安定になることを防止していた。
インダクタと対向する場所にシールド部を配置するとき、インダクタが放射する磁力線はシールド部の影響を受けるので、インダクタのインダクタンスが低下する。一方、シールド部を配置しないとき、半導体基板に形成されるインダクタ(以下、内部インダクタと称す)に影響を及ぼす。その結果、半導体基板の電気的動作が不安定となるという課題を有する。
本発明は、上述の課題の少なくとも一部を解決するためになされたものであり、以下の形態又は適用例として実現することが可能である。
[適用例1]
本適用例にかかる半導体装置は、半導体基板と、前記半導体基板上に形成される絶縁膜と、前記絶縁膜上に形成されるインダクタと、を備える半導体装置であって、前記半導体基板上には内部インダクタが形成され、前記内部インダクタと対向する場所には、前記インダクタが放出した磁力線を減衰させる内部用シールド膜を有し、前記内部インダクタが前記内部用シールド膜により変化するインダクタンスを補正する補正インダクタを有することを特徴とする。
本適用例にかかる半導体装置は、半導体基板と、前記半導体基板上に形成される絶縁膜と、前記絶縁膜上に形成されるインダクタと、を備える半導体装置であって、前記半導体基板上には内部インダクタが形成され、前記内部インダクタと対向する場所には、前記インダクタが放出した磁力線を減衰させる内部用シールド膜を有し、前記内部インダクタが前記内部用シールド膜により変化するインダクタンスを補正する補正インダクタを有することを特徴とする。
この半導体装置によれば、半導体基板には内部インダクタが形成されている。そして、この半導体基板上に形成されている絶縁膜を介してインダクタが形成されている。このインダクタが放出した磁力線が内部用シールド膜により内部インダクタを通過し難くなっている。そして、内部インダクタが放出した磁力線は内部用シールド膜の影響を受けるので、内部インダクタのインダクタンスは、内部用シールド膜がない場合に比べて小さくなる。このとき、この半導体装置は補正インダクタを有している為、内部インダクタは内部用シールド膜が無いときと略同様のインダクタンスにすることができる。従って、半導体基板の近くにインダクタが配置されるときにも、半導体基板の内部インダクタのインダクタンスに影響を与え難くすることができる。
[適用例2]
上記適用例にかかる半導体装置において、前記内部インダクタと前記補正インダクタとが電気的に直列接続されていることを特徴とする。
上記適用例にかかる半導体装置において、前記内部インダクタと前記補正インダクタとが電気的に直列接続されていることを特徴とする。
この半導体装置によれば、内部インダクタと補正インダクタとが直列接続となっている。複数のインダクタが直列接続されるとき、全体のインダクタンスは各インダクタンスの総和となる。補正インダクタのインダクタンスは内部インダクタが内部用シールド膜の影響を受けて減少するインダクタンスに相当するインダクタンスとして演算できる。従って、補正インダクタのインダクタンスは容易に設計することができる。
[適用例3]
上記適用例にかかる半導体装置において、前記補正インダクタと対向する場所には、前記インダクタが放出した磁力線を減衰させる補正用シールド膜を有することを特徴とする。
上記適用例にかかる半導体装置において、前記補正インダクタと対向する場所には、前記インダクタが放出した磁力線を減衰させる補正用シールド膜を有することを特徴とする。
この半導体装置によれば、補正用シールド膜はインダクタが放出した磁力線を補正インダクタを通過し難くする。従って、補正インダクタはインダクタの影響を受け難くすることができる。
[適用例4]
上記適用例にかかる半導体装置において、前記半導体基板と前記絶縁膜との間に、さらにパッシベーション膜を有し、前記補正インダクタはパッシベーション膜上に形成され、前記補正用シールド膜は前記絶縁膜上に形成されることを特徴とする。
上記適用例にかかる半導体装置において、前記半導体基板と前記絶縁膜との間に、さらにパッシベーション膜を有し、前記補正インダクタはパッシベーション膜上に形成され、前記補正用シールド膜は前記絶縁膜上に形成されることを特徴とする。
この半導体装置によれば、補正インダクタはパッシベーション膜により半導体基板と電気的に絶縁される。そして、補正インダクタと補正用シールド膜とは絶縁膜により電気的に絶縁される。従って、補正インダクタ及び補正用シールド膜は電気的に機能するこができる。そして、補正用シールド膜が補正インダクタよりインダクタに近い場所に位置するので、補正シールド膜はインダクタが放射した磁力線を補正インダクタに通過し難くすることができる。
[適用例5]
上記適用例にかかる半導体装置において、前記内部用シールド膜は導電膜により形成されていることを特徴とする。
上記適用例にかかる半導体装置において、前記内部用シールド膜は導電膜により形成されていることを特徴とする。
この半導体装置によれば、内部用シールド膜は導電性となっている。インダクタが放射した磁力線が内部用シールド膜に照射されるとき、内部用シールド膜の内部には電流が生じる。そして、インダクタの磁力線と逆方向の磁力線が発生するので、インダクタが放射した磁力線は内部用シールド膜を通過し難くすることができる。
[適用例6]
上記適用例にかかる半導体装置において、前記内部用シールド膜は磁性膜により形成されていることを特徴とする。
上記適用例にかかる半導体装置において、前記内部用シールド膜は磁性膜により形成されていることを特徴とする。
この半導体装置によれば、内部用シールド膜は磁性を有している。そして、インダクタが放射した磁力線が内部用シールド膜に照射されるとき、内部用シールド膜の内部を磁力線が通過する。そして、内部用シールド膜の内部を通過する磁力線は特定の場所から集中して放出する。磁力線を放出しない場所に内部インダクタが位置するように内部用シールド膜を配置することにより内部インダクタをインダクタから影響し難くすることができる。
[適用例7]
上記適用例にかかる半導体装置において、前記半導体基板と前記絶縁膜との間に、さらにパッシベーション膜を有し、前記内部用シールド膜は前記絶縁膜を挟んで配置され、前記内部用シールド膜がキャパシタ電極を兼ねたキャパシタを有することを特徴とする。
上記適用例にかかる半導体装置において、前記半導体基板と前記絶縁膜との間に、さらにパッシベーション膜を有し、前記内部用シールド膜は前記絶縁膜を挟んで配置され、前記内部用シールド膜がキャパシタ電極を兼ねたキャパシタを有することを特徴とする。
この半導体装置によれば、内部用シールド膜はキャパシタ電極を兼ねている。従って、キャパシタを配置するとき、内部用シールド膜とは別にキャパシタを配置する場合に比べて、キャパシタ及び内部用シールド膜が占有する面積を小さくすることができる。その結果、絶縁膜上を効率良く活用することができる。
[適用例8]
上記適用例にかかる半導体装置において、前記補正インダクタは前記絶縁膜上に形成されることを特徴とする。
上記適用例にかかる半導体装置において、前記補正インダクタは前記絶縁膜上に形成されることを特徴とする。
この半導体装置によれば、インダクタ及び補正インダクタが絶縁膜上に形成されている。インダクタ及び補正インダクタは共に電気導通性のある材料から形成されることから、同一の工程にて製造することができる。従って、インダクタと補正インダクタとを別の膜上に形成する方法に比べて、インダクタ及び補正インダクタを生産性良く形成することができる。
以下、実施形態について図面に従って説明する。
尚、各図面における各部材は、各図面上で認識可能な程度の大きさとするため、各部材毎に縮尺を異ならせて図示している。
(第1の実施形態)
本実施形態ではインダクタを備える半導体装置の特徴的な例について図1〜図5に従って説明する。
尚、各図面における各部材は、各図面上で認識可能な程度の大きさとするため、各部材毎に縮尺を異ならせて図示している。
(第1の実施形態)
本実施形態ではインダクタを備える半導体装置の特徴的な例について図1〜図5に従って説明する。
図1は半導体装置を示す概略斜視図である。図1に示すように、半導体装置1は1方向に長い板状に形成されている。この長手方向をX方向とし、X方向と直行する方向をY方向とする。そして、半導体装置1の厚さ方向をZ方向とする。半導体装置1は半導体基板2を備え、半導体基板2の上には絶縁膜3が配置されている。この絶縁膜3の上面3aの四隅には略半球状のバンプ4が配置されている。そして、Y方向の中央には導電膜により形成される内部用シールド膜5、補正インダクタ6、インダクタ7がX方向に並んで配置されている。
図2(a)は、半導体装置の構成を示す模式平面図であり、図2(b)及び図2(c)は、半導体装置の構成を示す模式断面図である。図2(b)は、図2(a)のA−A’における断面図であり、図2(c)は、図2(a)のB−B’における断面図である。図2に示すように、半導体基板2にはアナログフロントエンド8が形成され、このアナログフロントエンド8には内部インダクタ9が形成されている。アナログフロントエンド8は内部インダクタ9の他にコンデンサ、抵抗、トランジスタ等により構成され、このアナログフロントエンド8により周波数フィルタ回路、整合回路等の回路が形成されている。そして、このアナログフロントエンド8が出力する信号を処理する信号処理回路10が形成されている。
半導体基板2の上には酸化シリコン等からなるパッシベーション膜11が形成され、このパッシベーション膜11により半導体基板2が保護されている。そして、パッシベーション膜11上に絶縁膜3が形成されている。絶縁膜3を形成するための形成材料としては、絶縁性があり弾性のある材料であれば良く、さらに、比誘電率が10以下であることが好ましい。このような構成にすることにより、インダクタ7の誘電損失が低くなり、インダクタ7のQ値を向上させることが可能となる。
また、半導体装置1が図示しない実装基板に実装された後、温度変化により各バンプ4間の距離が伸縮するときがある。このとき、絶縁膜3が弾性を有するので、各バンプ4間の距離の伸縮を絶縁膜3が変形することにより吸収する。従って、バンプ4に応力が加わって剥離することを防止することができる。
半導体基板2の図中右側中央には端子12が形成されている。そして、端子12の上面にはパッシベーション膜11が配置されず、端子12が露出するようにパッシベーション膜11が形成されている。絶縁膜3の右側には斜面3bが形成され、斜面3b上には配線13が形成されている。そして、この配線13が端子12とインダクタ7とを電気的に接続している。
信号処理回路10の一端には端子部10aが配置され、端子部10a上にはパッシベーション膜11が形成されず、端子部10aが露出している。絶縁膜3の端子部10aと対向する場所には4つの斜面から構成される凹状のビア14が形成されている。そして、ビア14の斜面には配線15が形成され、この配線15が端子部10aとインダクタ7とを電気的に接続している。
半導体基板2において、アナログフロントエンド8と端子12とが図示しない配線により電気的に接続されている。さらに、アナログフロントエンド8と端子部10aとが図示しない配線により電気的に接続されている。従って、インダクタ7は端子12、配線13、端子部10a、配線15を介してアナログフロントエンド8と接続されている。
半導体基板2の図中左上側には端子16が形成されている。そして、端子16の上面にはパッシベーション膜11が配置されず、端子16が露出するようにパッシベーション膜11が形成されている。絶縁膜3の左側には斜面3cが形成され、斜面3c上には配線17が形成されている。そして、この配線17が端子16と内部用シールド膜5とを電気的に接続している。さらに、アナログフロントエンド8と端子16とが図示しない配線により電気的に接続されている。従って、内部用シールド膜5は端子16、配線17を介してアナログフロントエンド8と接続されている。内部用シールド膜5は内部インダクタ9と対向する場所に配置され、内部インダクタ9の外周より広い面積に形成されている。そして、内部インダクタ9と対向する場所を覆って配置されている。
インダクタ7に電流が流れるとき、インダクタ7の周囲には磁場が形成される。そして、インダクタ7の中心から周囲に略ドーナッツ状に磁力線が形成される。その磁力線の一部が内部用シールド膜5に到達するとき、磁力線の向きが変更されるので、磁力線が内部インダクタ9を通過し難くなる。
内部インダクタ9の図中右側の一端には端子部9aが形成されている。そして、端子部9aの上面にはパッシベーション膜11が配置されず、端子部9aが露出している。絶縁膜3の端子部9aと対向する場所には4つの斜面から構成される凹状のビア18が形成されている。そして、ビア18の斜面には配線19が形成され、この配線19が端子部9aと補正インダクタ6とを電気的に接続している。
同様に、補正インダクタ6の中央付近であって、半導体基板2上には端子20が形成されている。そして、端子20の上面にはパッシベーション膜11が配置されず、端子20が露出している。絶縁膜3の端子20と対向する場所には4つの斜面から構成される凹状のビア23が形成されている。そして、ビア23の斜面には配線24が形成され、この配線24が端子20と補正インダクタ6とを電気的に接続している。端子20は半導体基板2に形成されている配線8aによりアナログフロントエンド8と電気的に接続されている。
内部インダクタ9の一端はアナログフロントエンド8と電気的に接続されている。そして、内部インダクタ9の他端は端子部9a及び配線19を介して補正インダクタ6の一端と電気的に接続されている。補正インダクタ6の他端は配線24、端子20、配線8aを介してアナログフロントエンド8に接続されている。従って、内部インダクタ9と補正インダクタ6とは直列接続され、この内部インダクタ9及び補正インダクタ6はアナログフロントエンド8と電気的に接続されている。
内部インダクタ9に電流が流れるとき、内部インダクタ9の周囲には磁場が形成される。そして、内部インダクタ9の中心から周囲に略ドーナッツ状に磁力線が形成される。その磁力線の一部が内部用シールド膜5に到達するとき、磁力線の向きと量とが変更されるので、内部インダクタ9のインダクタンスが小さくなる。しかし、内部インダクタ9には補正インダクタ6が直列に接続されている。このとき、内部インダクタ9において小さくなったインダクタンスと略同じ値のインダクタンスである補正インダクタ6が配置される。従って、アナログフロントエンド8に接続されるインダクタのインダクタンスは、内部用シールド膜5が配置されない場合と略同じインダクタンスにすることができる。
半導体基板2の四隅に近い場所には端子25が形成されている。そして、端子25の上面にはパッシベーション膜11が配置されず、端子25が露出している。絶縁膜3の両端には斜面3b及び斜面3cが形成され、斜面3b及び斜面3c上には配線26が形成されている。絶縁膜3の上面3aにおいて、バンプ4と対向する場所には電極27が形成されている。そして、この電極27と端子25とが配線26により電気的に接続されている。バンプ4は電極27と電気的に接続され、端子25は図示しない配線により信号処理回路10と電気的に接続されている。従って、バンプ4は電極27、配線26、端子12を介して信号処理回路10と電気的に接続されている。
絶縁膜3の上面3aにおいて、内部用シールド膜5、補正インダクタ6、インダクタ7を覆ってレジスト膜28が形成されている。レジスト膜28はバンプ4を除いて形成されているので、バンプ4は露出している。そして、半導体装置1は実装基板に実装されるとき、バンプ4を通して電気信号を出力することが可能となっている。又、レジスト膜28は半導体装置1を実装基板に半田付けするとき、半田が半導体装置1に付着することを防止する。
次に上述した半導体装置1の製造方法について図3〜図5にて説明する。図3は、半導体装置の製造方法のフローチャートであり、図4及び図5は半導体装置の製造方法を説明する図である。
図3のフローチャートにおいて、ステップS1はパッシベーション膜形成工程に相当し、半導体基板上にパッシベーション膜を形成する工程である。次にステップS2に移行する。ステップS2は、絶縁膜形成工程に相当し、パッシベーション膜上に絶縁膜を形成する工程である。次にステップS3に移行する。ステップS3は、再配置線形成工程に相当し、絶縁膜上に補正用シールド膜、補正インダクタ、インダクタ等の素子と配線を形成する工程である。次にステップS4に移行する。ステップS4は、バンプ形成工程に相当し、絶縁膜上にバンプとレジスト膜を形成する工程である。以上の工程により半導体装置を製造する工程を終了する。
次に、図4及び図5を用いて、図3に示したステップと対応させて、製造方法を詳細に説明する。
図4(a)はステップS1に対応する図である。図4(a)に示すように、半導体基板2には内部インダクタ9、信号処理回路10、端子12、端子16等の回路がされている。そして、半導体基板2上にパッシベーション膜の材料を化学蒸着法を用いて製膜した後、露光、現像することにより開口部を形成する。開口部は図2(a)に示す端子部9a、端子部10a、端子12、端子16、端子20、端子25の場所に設ける。
図4(a)はステップS1に対応する図である。図4(a)に示すように、半導体基板2には内部インダクタ9、信号処理回路10、端子12、端子16等の回路がされている。そして、半導体基板2上にパッシベーション膜の材料を化学蒸着法を用いて製膜した後、露光、現像することにより開口部を形成する。開口部は図2(a)に示す端子部9a、端子部10a、端子12、端子16、端子20、端子25の場所に設ける。
図4(b)はステップS2に対応する図である。図4(b)に示すように、パッシベーション膜11が形成されている半導体基板2に絶縁膜の材料液をスピンコート法等により塗布する。次に乾燥及び焼成することにより固化する。次に、露光及び現像することにより、斜面3b、斜面3c、ビア14、ビア18、ビア23を形成する。このとき、露光する露光条件を調整することにより斜面及び凹状のビアを形成することができる。
図4(c)及び図4(d)はステップS3に対応する図である。図4(c)は図2(b)に対応する図であり、図4(d)は図2(c)に対応する図である。図4(c)及び図4(d)に示すように、絶縁膜3が形成された半導体基板2にスパッタ法を用いて銅の膜を形成する。次にメッキレジストをスピンコート法を用いて塗布する。そして、露光及び現像することによりパターニングを行う。次に、パターニングされた銅の膜にメッキ法を用いてニッケル等の金属を付着する。そして、メッキレジストを剥離して除去した後、露出している銅の膜をエッチングして除去する。その結果、絶縁膜3の上面3aに補正インダクタ6、インダクタ7、内部用シールド膜5、電極27、及び配線13,15,17,19,24,26が形成される。
図5(a)〜図5(c)はステップS4に対応する図である。図5(a)は図2(a)のA−A’における断面図であり、図5(b)及び図5(c)は図2(a)のB−B’における断面図である。図5(a)及び図5(b)に示すように、半導体基板2にレジスト膜の材料液をスピンコート法等により塗布する。次に乾燥及び焼成することにより固化してレジスト膜28を形成する。そして、露光及び現像することにより、電極27上に開口部を形成する。
次に、図5(c)に示すように、電極27上に半田等の金属からなるバンプ4を配置する。以上の工程により、半導体装置の製造工程を終了する。
上述したように、本実施形態によれば、以下の効果を有する。
(1)本実施形態によれば、半導体基板2には内部インダクタ9が形成されている。そして、この半導体基板2上に形成されている絶縁膜3を介してインダクタ7が形成されている。このインダクタ7が放出する磁力線が内部用シールド膜5により内部インダクタ9を通過し難くなっている。そして、内部インダクタ9が放出する磁力線は内部用シールド膜5の影響を受けるので、内部インダクタ9のインダクタンスは、内部用シールド膜5がない場合に比べて小さくなる。このとき、この半導体装置1は補正インダクタ6を有している為、内部インダクタ9は内部用シールド膜5が無いときと略同様のインダクタンスにすることができる。従って、半導体基板2の近くにインダクタが配置されるときにも、半導体基板2の内部インダクタ9のインダクタンスに影響を与え難くすることができる。
(1)本実施形態によれば、半導体基板2には内部インダクタ9が形成されている。そして、この半導体基板2上に形成されている絶縁膜3を介してインダクタ7が形成されている。このインダクタ7が放出する磁力線が内部用シールド膜5により内部インダクタ9を通過し難くなっている。そして、内部インダクタ9が放出する磁力線は内部用シールド膜5の影響を受けるので、内部インダクタ9のインダクタンスは、内部用シールド膜5がない場合に比べて小さくなる。このとき、この半導体装置1は補正インダクタ6を有している為、内部インダクタ9は内部用シールド膜5が無いときと略同様のインダクタンスにすることができる。従って、半導体基板2の近くにインダクタが配置されるときにも、半導体基板2の内部インダクタ9のインダクタンスに影響を与え難くすることができる。
(2)本実施形態によれば、内部インダクタ9と補正インダクタ6とが直列接続となっている。複数のインダクタが直列接続されるとき、全体のインダクタンスは各インダクタンスの総和となる。補正インダクタ6のインダクタンスは内部インダクタ9が内部用シールド膜5の影響を受けて減少するインダクタンスに相当するインダクタンスとして演算できる。従って、補正インダクタ6のインダクタンスは容易に設計することができる。
(3)本実施形態によれば、内部用シールド膜5の材料はニッケル等の金属が採用され、内部用シールド膜5は導電膜となっている。インダクタ7が放射する磁力線が内部用シールド膜5に照射されるとき、内部用シールド膜5の内部には電流が生じる。そして、インダクタ7の磁力線と逆方向の磁力線が発生するので、インダクタ7が放射する磁力線は内部用シールド膜5を通過し難くすることができる。
(4)本実施形態によれば、インダクタ7及び補正インダクタ6が絶縁膜3上に形成されている。インダクタ7及び補正インダクタ6は共に電気導通性のある材料から形成されることから、同一の工程にて製造することができる。従って、インダクタ7と補正インダクタ6とを別の膜上に形成する場合に比べて、インダクタ7及び補正インダクタ6を生産性良く形成することができる。
(第2の実施形態)
次に、半導体装置の一実施形態について図6〜図8を用いて説明する。
この実施形態が第1の実施形態と異なるところは、内部用シールド膜5が内部インダクタ9に加えて補正インダクタ6を通過する磁力線を通過し難くする点にある。尚、第1の実施形態と同じ点については説明を省略する。
次に、半導体装置の一実施形態について図6〜図8を用いて説明する。
この実施形態が第1の実施形態と異なるところは、内部用シールド膜5が内部インダクタ9に加えて補正インダクタ6を通過する磁力線を通過し難くする点にある。尚、第1の実施形態と同じ点については説明を省略する。
図6(a)は、半導体装置の構成を示す模式平面図であり、図6(b)は、半導体装置の構成を示す模式断面図であり、図6(a)のC−C’における断面図である。すなわち、本実施形態では、図6に示したように、半導体装置30にはパッシベーション膜11の上に補正インダクタ31が形成されている。そして、補正インダクタ31の外周の一端には配線32が形成され、この配線32により補正インダクタ31は内部インダクタ9の端子部9aと電気的に接続されている。そして、補正インダクタ31の内周の一端には配線33が形成され、この配線33により補正インダクタ31はアナログフロントエンド8と電気的に接続する端子20と電気的に接続されている。従って、内部インダクタ9と補正インダクタ31とは直列接続となっている。
パッシベーション膜11の上には絶縁膜34が積層して形成されている。そして、絶縁膜34の上において、内部インダクタ9及び補正インダクタ31と対向する場所には、補正用シールド膜としての内部用シールド膜35が配置されている。この内部用シールド膜35は内部インダクタ9の外周及び補正インダクタ31の外周より広い面積に形成されている。そして、内部インダクタ9の外周及び補正インダクタ31に対応する場所を覆って配置されている。従って、インダクタ7が放出する磁力線は内部インダクタ9に加えて補正インダクタ31も通過し難くしている。尚、補正インダクタ31のインダクタンスは内部用シールド膜35の影響を受けるので、内部用シールド膜35がない場合に比べて小さくなる。従って、補正インダクタ31は内部用シールド膜35の影響を考慮して設計するのが好ましい。
図7は、半導体装置の製造方法のフローチャートであり、図8は半導体装置の製造方法を説明する図である。図7のフローチャートにおいて、ステップS1は第1の実施形態と同様であり説明を省略する。ステップS1の次にステップS11に移行する。ステップS11は、補正インダクタ形成工程に相当し、パッシベーション膜上に補正インダクタを形成する工程である。次にステップS12に移行する。ステップS12〜ステップS4は第1の実施形態のステップS2〜ステップS4と略同様のステップであり説明を省略する。
図8(a)及び図8(b)はステップS11に対応する図である。図8(a)は、半導体装置を示す模式平面図である。図8(b)は、半導体装置を示す模式断面図であり、図8(a)のD−D’における断面図である。図8に示すように、半導体基板2には内部インダクタ9、アナログフロントエンド8、信号処理回路10等が形成されている。そして、半導体基板2の上面にはパッシベーション膜11が形成されている。
パッシベーション膜11が形成された半導体基板2にスパッタ法を用いて銅の膜を形成する。次にメッキレジストをスピンコート法を用いて塗布する。そして、露光及び現像することによりパターニングを行う。次に、パターニングされた銅の膜にメッキ法を用いてニッケル等の金属を付着する。そして、メッキレジストを剥離して除去した後、露出している銅の膜をエッチングして除去する。その結果パッシベーション膜11の上面に補正インダクタ31、配線32,33が形成される。
ステップS12は第1の実施形態におけるステップS2と略同等である。異なる点は図4(b)に示すビア18及びビア23が形成されない点である。ステップS13は第1の実施形態におけるステップS3と略同等である。異なる点は図4(c)に示す補正インダクタ6、配線19,24が形成されない点である。さらに、内部用シールド膜5の形状を変えて、図6に示す内部用シールド膜35を形成する点である。ステップS13の後、ステップS4を行う。ステップS4は第1の実施形態と略同様であり説明を省略する。以上の工程により半導体装置の製造工程を終了する。
上述したように、本実施形態によれば、以下の効果を有する。
(1)本実施形態によれば、インダクタ7が放出する磁力線を内部用シールド膜35は補正インダクタ31に通過し難くする。従って、補正インダクタ31はインダクタ7の影響を受け難くすることができる。
(1)本実施形態によれば、インダクタ7が放出する磁力線を内部用シールド膜35は補正インダクタ31に通過し難くする。従って、補正インダクタ31はインダクタ7の影響を受け難くすることができる。
(2)本実施形態によれば、内部用シールド膜35が補正インダクタ31よりインダクタ7に近い場所に位置するので、内部用シールド膜35はインダクタ7が放射する磁力線を補正インダクタ31に通過し難くすることができる。
(第3の実施形態)
次に、半導体装置の一実施形態について図9〜図11を用いて説明する。
この実施形態が第1の実施形態と異なるところは、一対の内部用シールド膜を内部インダクタと対向する場所に形成し、一対の内部用シールド膜にキャパシタの機能を持たせている点にある。尚、第1の実施形態と同じ点については説明を省略する。
次に、半導体装置の一実施形態について図9〜図11を用いて説明する。
この実施形態が第1の実施形態と異なるところは、一対の内部用シールド膜を内部インダクタと対向する場所に形成し、一対の内部用シールド膜にキャパシタの機能を持たせている点にある。尚、第1の実施形態と同じ点については説明を省略する。
図9(a)は、半導体装置の構成を示す模式平面図であり、図9(b)は、半導体装置の構成を示す模式断面図であり、図9(a)のE−E’における断面図である。すなわち、本実施形態では、図9に示したように、半導体装置38では半導体基板2の上にパッシベーション膜11が形成され、このパッシベーション膜11の上にキャパシタ電極としての下側内部用シールド膜39が形成されている。この下側内部用シールド膜39はキャパシタ電極としての内部用シールド膜5と対向する場所に形成される。そして、図中左側には下側内部用シールド膜39と電気的に接続する配線40が形成されている。一方、半導体基板2には図中左側に端子41が形成され、この端子41は図示しない配線によりアナログフロントエンド8と電気的に接続されている。そして、端子41と下側内部用シールド膜39とが配線40により電気的に接続されている。つまり、内部用シールド膜5と下側内部用シールド膜39とが絶縁膜3を挟んで配置されキャパシタ42を構成している。そして、キャパシタ42はアナログフロントエンド8と電気的に接続されている。
内部用シールド膜5及び下側内部用シールド膜39は内部インダクタ9と対向する場所に位置して、インダクタ7が放出する磁力線が内部インダクタ9を通過し難くする機能も備えている。従って、キャパシタ42は電荷を蓄積するコンデンサの機能に加えて、磁力線を通過し難くするシールドの機能も備えている。
図10は、半導体装置の製造方法のフローチャートであり、図11は半導体装置の製造方法を説明する図である。図10のフローチャートにおいて、ステップS1は第1の実施形態と同様であり説明を省略する。ステップS1の次にステップS21に移行する。ステップS21は、内部用シールド膜形成工程に相当し、パッシベーション膜上に下側内部用シールド膜を形成する工程である。次にステップS2に移行する。ステップS2〜ステップS4は第1の実施形態と略同様であり説明を省略する。
図11(a)及び図11(b)はステップS21に対応する図である。図11(a)は、半導体装置を示す模式平面図である。図11(b)は、半導体装置を示す模式断面図であり、図11(a)のF−F’における断面図である。図11に示すように、半導体基板2には内部インダクタ9、アナログフロントエンド8、信号処理回路10、端子41等が形成されている。そして、半導体基板2の上面にはパッシベーション膜11が形成されている。
パッシベーション膜11が形成された半導体基板2にスパッタ法を用いて銅の膜を形成する。次にメッキレジストをスピンコート法を用いて塗布する。そして、露光及び現像することによりパターニングを行う。次に、パターニングされた銅の膜にメッキ法を用いてニッケル等の金属を付着する。そして、メッキレジストを剥離して除去した後、露出している銅の膜をエッチングして除去する。その結果パッシベーション膜11の上面に下側内部用シールド膜39及び配線40等が形成される。
ステップS2〜ステップS4は第1の実施形態と略同様であり説明を省略する。以上の工程により半導体装置の製造工程を終了する。
上述したように、本実施形態によれば、以下の効果を有する。
(1)本実施形態によれば、内部用シールド膜5及び下側内部用シールド膜39はキャパシタ42の電極を兼ねている。従って、キャパシタ42を配置するとき、内部用シールド膜5及び下側内部用シールド膜39とは別にキャパシタ42を配置する場合に比べて、キャパシタ42及び内部用シールド膜5が占有する面積を小さくすることができる。その結果、絶縁膜3上を効率良く活用することができる。
(1)本実施形態によれば、内部用シールド膜5及び下側内部用シールド膜39はキャパシタ42の電極を兼ねている。従って、キャパシタ42を配置するとき、内部用シールド膜5及び下側内部用シールド膜39とは別にキャパシタ42を配置する場合に比べて、キャパシタ42及び内部用シールド膜5が占有する面積を小さくすることができる。その結果、絶縁膜3上を効率良く活用することができる。
(第4の実施形態)
次に、半導体装置の一実施形態について図12、図7、図13を用いて説明する。
この実施形態が第2の実施形態と異なるところは、一対の内部用シールド膜を内部インダクタと対向する場所に形成し、一対の内部用シールド膜にキャパシタの機能を持たせている点にある。尚、第2の実施形態と同じ点については説明を省略する。
次に、半導体装置の一実施形態について図12、図7、図13を用いて説明する。
この実施形態が第2の実施形態と異なるところは、一対の内部用シールド膜を内部インダクタと対向する場所に形成し、一対の内部用シールド膜にキャパシタの機能を持たせている点にある。尚、第2の実施形態と同じ点については説明を省略する。
図12(a)は、半導体装置の構成を示す模式平面図であり、図12(b)は、半導体装置の構成を示す模式断面図であり、図12(a)のG−G’における断面図である。すなわち、本実施形態では、図12に示したように、半導体装置45では半導体基板2の上にパッシベーション膜11が形成され、このパッシベーション膜11の上に下側内部用シールド膜39が形成されている。この下側内部用シールド膜39はキャパシタ電極としての内部用シールド膜35及び内部インダクタ9と対向する場所に形成されている。そして、図中左側には下側内部用シールド膜39と電気的に接続する配線40が形成されている。一方、半導体基板2には図中左側に端子41が形成され、この端子41は図示しない配線によりアナログフロントエンド8と電気的に接続されている。そして、端子41と下側内部用シールド膜39とが配線40により電気的に接続されている。つまり、内部用シールド膜35と下側内部用シールド膜39とが絶縁膜3を挟んで配置されキャパシタ46を構成している。そして、キャパシタ46はアナログフロントエンド8と電気的に接続されている。
内部用シールド膜35及び下側内部用シールド膜39は内部インダクタ9と対向する場所に位置して、インダクタ7が放出する磁力線が内部インダクタ9を通過し難くする機能も備えている。さらに、内部用シールド膜35は補正インダクタ31と対向する場所に位置して、インダクタ7が放出する磁力線が補正インダクタ31を通過し難くする機能も備えている。従って、キャパシタ46は電荷を蓄積するコンデンサの機能に加えて、磁力線を通過し難くするシールドの機能も備えている。
図7は、半導体装置の製造方法のフローチャートであり、図13は半導体装置の製造方法を説明する図である。図7のフローチャートにおいて、ステップS1〜ステップS4は第2の実施形態と略同様であり説明を省略する。
図13(a)及び図13(b)はステップS11に対応する図である。図13(a)は、半導体装置を示す模式平面図である。図13(b)は、半導体装置を示す模式断面図であり、図13(a)のH−H’における断面図である。図13に示すように、半導体基板2には内部インダクタ9、アナログフロントエンド8、信号処理回路10、端子41等が形成されている。そして、半導体基板2の上面にはパッシベーション膜11が形成されている。
パッシベーション膜11が形成された半導体基板2にスパッタ法を用いて銅の膜を形成する。次にメッキレジストをスピンコート法を用いて塗布する。そして、露光及び現像することによりパターニングを行う。次に、パターニングされた銅の膜にメッキ法を用いてニッケル等の金属を付着する。そして、メッキレジストを剥離して除去した後、露出している銅の膜をエッチングして除去する。その結果パッシベーション膜11の上面に補正インダクタ31、下側内部用シールド膜39、配線40等が形成される。
ステップS12〜ステップS4は第2の実施形態と略同様であり説明を省略する。以上の工程により半導体装置の製造工程を終了する。
上述したように、本実施形態によれば、以下の効果を有する。
(1)本実施形態によれば、内部用シールド膜35は、インダクタ7が放出する磁力が内部インダクタ9及び補正インダクタ31を通過し難くしている。従って、アナログフロントエンド8は安定して動作することができる。
(1)本実施形態によれば、内部用シールド膜35は、インダクタ7が放出する磁力が内部インダクタ9及び補正インダクタ31を通過し難くしている。従って、アナログフロントエンド8は安定して動作することができる。
(2)本実施形態によれば、内部用シールド膜35及び下側内部用シールド膜39はキャパシタ46の電極を兼ねている。従って、キャパシタ46を配置するとき、内部用シールド膜35及び下側内部用シールド膜39とは別にキャパシタ46を配置する場合に比べて、キャパシタ46及び内部用シールド膜35が占有する面積を小さくすることができる。その結果、絶縁膜3上を効率良く活用することができる。
尚、本実施形態は上述した実施形態に限定されるものではなく、種々の変更や改良を加えることも可能である。変形例を以下に述べる。
(変形例1)
第1の実施形態において、インダクタ7はスパイラル型のインダクタを採用したが、トロイダル型のインダクタを採用しても良い。例えば、磁性膜の閉曲線を配置し、この閉曲線に対して螺旋状に配線を配置されたインダクタを用いても良い。トロイダル型のインダクタは同じ大きさのスパイラル型のインダクタに比べて大きな値のインダクタンスを得ることができる。
(変形例1)
第1の実施形態において、インダクタ7はスパイラル型のインダクタを採用したが、トロイダル型のインダクタを採用しても良い。例えば、磁性膜の閉曲線を配置し、この閉曲線に対して螺旋状に配線を配置されたインダクタを用いても良い。トロイダル型のインダクタは同じ大きさのスパイラル型のインダクタに比べて大きな値のインダクタンスを得ることができる。
(変形例2)
第1の実施形態において、補正インダクタ6はスパイラル型のインダクタを採用したが、トロイダル型のインダクタを採用しても良い。トロイダル型のインダクタは同じ大きさのスパイラル型のインダクタに比べて大きな値のインダクタンスを得ることができる。従って、補正インダクタ6が占める面積を小さくすることができる。その結果、絶縁膜3の上面3aを有効活用することができる。
第1の実施形態において、補正インダクタ6はスパイラル型のインダクタを採用したが、トロイダル型のインダクタを採用しても良い。トロイダル型のインダクタは同じ大きさのスパイラル型のインダクタに比べて大きな値のインダクタンスを得ることができる。従って、補正インダクタ6が占める面積を小さくすることができる。その結果、絶縁膜3の上面3aを有効活用することができる。
(変形例3)
第1の実施形態において、内部用シールド膜5の材料にニッケルを用いたが、他の導電性の材料を用いても良い。例えば、銅、アルミ、金、銀、鉄及びこれらを含んだ材料を用いても良い。調達し安く、加工し易い材料を用いても良い。生産性良く、半導体装置1を製造することができる。さらに、雰囲気及び他の材料により変化し難い安定した材料を採用することが好ましい。これにより品質の良い半導体装置1とすることができる。この内容については、第2の実施形態における内部用シールド膜35、第3の実施形態における下側内部用シールド膜39についても同様とすることができる。第2の実施形態における内部用シールド膜35、第3の実施形態における内部用シールド膜5及び下側内部用シールド膜39、第4の実施形態における内部用シールド膜35及び下側内部用シールド膜39においても同様にニッケル以外の導電性材料を用いて形成しても良い。
第1の実施形態において、内部用シールド膜5の材料にニッケルを用いたが、他の導電性の材料を用いても良い。例えば、銅、アルミ、金、銀、鉄及びこれらを含んだ材料を用いても良い。調達し安く、加工し易い材料を用いても良い。生産性良く、半導体装置1を製造することができる。さらに、雰囲気及び他の材料により変化し難い安定した材料を採用することが好ましい。これにより品質の良い半導体装置1とすることができる。この内容については、第2の実施形態における内部用シールド膜35、第3の実施形態における下側内部用シールド膜39についても同様とすることができる。第2の実施形態における内部用シールド膜35、第3の実施形態における内部用シールド膜5及び下側内部用シールド膜39、第4の実施形態における内部用シールド膜35及び下側内部用シールド膜39においても同様にニッケル以外の導電性材料を用いて形成しても良い。
(変形例4)
第1の実施形態において、内部用シールド膜5は材料にニッケルを用いた導電膜としたが、磁性材料を用いた磁性膜としても良い。インダクタ7が放出した磁力線が内部用シールド膜5の内部を通過した後、インダクタ7と近い場所の内部用シールド膜5から磁力線が放出するので、磁力線が内部インダクタ9を通過し難くすることができる。磁性材料としては、フェライト、マンガン等を含んだ合金や、フェライト、マンガン等を含んだ合金を粉末にして樹脂に分散させた材料を用いても良い。同様に、第2の実施形態における内部用シールド膜35、第3の実施形態における内部用シールド膜5及び下側内部用シールド膜39、第4の実施形態における内部用シールド膜35及び下側内部用シールド膜39においても磁性材料を用いて形成しても良い。
第1の実施形態において、内部用シールド膜5は材料にニッケルを用いた導電膜としたが、磁性材料を用いた磁性膜としても良い。インダクタ7が放出した磁力線が内部用シールド膜5の内部を通過した後、インダクタ7と近い場所の内部用シールド膜5から磁力線が放出するので、磁力線が内部インダクタ9を通過し難くすることができる。磁性材料としては、フェライト、マンガン等を含んだ合金や、フェライト、マンガン等を含んだ合金を粉末にして樹脂に分散させた材料を用いても良い。同様に、第2の実施形態における内部用シールド膜35、第3の実施形態における内部用シールド膜5及び下側内部用シールド膜39、第4の実施形態における内部用シールド膜35及び下側内部用シールド膜39においても磁性材料を用いて形成しても良い。
(変形例5)
第2の実施形態において、補正インダクタ31の上に内部用シールド膜35を配置したが、他の配置でも良い。例えば、図14に示すように、半導体装置48において絶縁膜3の上に補正インダクタ6を形成し、パッシベーション膜11上において補正インダクタ6と対向する場所に補正用シールド膜及びキャパシタ電極としての内部用シールド膜49を配置しても良い。インダクタ7が放出する磁力線は内部用シールド膜49により補正インダクタ6を通過し難くなる。従って、補正インダクタ6は安定して動作することができる。そして、内部用シールド膜49、絶縁膜3、内部用シールド膜5によりキャパシタ50を構成することができる。
第2の実施形態において、補正インダクタ31の上に内部用シールド膜35を配置したが、他の配置でも良い。例えば、図14に示すように、半導体装置48において絶縁膜3の上に補正インダクタ6を形成し、パッシベーション膜11上において補正インダクタ6と対向する場所に補正用シールド膜及びキャパシタ電極としての内部用シールド膜49を配置しても良い。インダクタ7が放出する磁力線は内部用シールド膜49により補正インダクタ6を通過し難くなる。従って、補正インダクタ6は安定して動作することができる。そして、内部用シールド膜49、絶縁膜3、内部用シールド膜5によりキャパシタ50を構成することができる。
(変形例6)
第1の実施形態において、内部インダクタ9と補正インダクタ6とは直列に接続しているが並列に接続しても良い。このとき、補正インダクタ6のインダクタンスは内部インダクタ9により減衰する分を補正するように設計するのが好ましい。内部インダクタ9と補正インダクタ6とを直接接続する配線を配置し難い場合に適応することにより設計し易くすることができる。
第1の実施形態において、内部インダクタ9と補正インダクタ6とは直列に接続しているが並列に接続しても良い。このとき、補正インダクタ6のインダクタンスは内部インダクタ9により減衰する分を補正するように設計するのが好ましい。内部インダクタ9と補正インダクタ6とを直接接続する配線を配置し難い場合に適応することにより設計し易くすることができる。
(変形例7)
第1の実施形態において、内部用シールド膜5は内部インダクタ9と対向する場所に位置して、インダクタ7が放出した磁力線が内部インダクタ9を通過し難くした。内部用シールド膜5は内部インダクタ9に加えてアナログフロントエンド8と対向する場所に配置しても良い。インダクタ7が放出した磁力線がアナログフロントエンド8を通過し難くすることによりアナログフロントエンド8の動作を安定させることができる為、品質の良い半導体装置とすることができる。第2の実施形態〜第4の実施形態、変形例5においても、内部用シールド膜5,35,49、下側内部用シールド膜39をアナログフロントエンド8と対向する場所に配置しても良い。
第1の実施形態において、内部用シールド膜5は内部インダクタ9と対向する場所に位置して、インダクタ7が放出した磁力線が内部インダクタ9を通過し難くした。内部用シールド膜5は内部インダクタ9に加えてアナログフロントエンド8と対向する場所に配置しても良い。インダクタ7が放出した磁力線がアナログフロントエンド8を通過し難くすることによりアナログフロントエンド8の動作を安定させることができる為、品質の良い半導体装置とすることができる。第2の実施形態〜第4の実施形態、変形例5においても、内部用シールド膜5,35,49、下側内部用シールド膜39をアナログフロントエンド8と対向する場所に配置しても良い。
(変形例7)
第2の実施形態〜第4の実施形態、変形例5において、補正インダクタ6は1つ配置されているが、これに限らず2つ以上配置しても良い。回路素子のレイアウトに合わせて回路を変更することにより回路を設計し易くすることができる。
第2の実施形態〜第4の実施形態、変形例5において、補正インダクタ6は1つ配置されているが、これに限らず2つ以上配置しても良い。回路素子のレイアウトに合わせて回路を変更することにより回路を設計し易くすることができる。
1,30,38,45,48…半導体装置、2…半導体基板、3,34…絶縁膜、5…キャパシタ電極としての内部用シールド膜、6,31…補正インダクタ、7…インダクタ、9…内部インダクタ、11…パッシベーション膜、35,49…補正用シールド膜及びキャパシタ電極としての内部用シールド膜、39…キャパシタ電極としての下側内部用シールド膜、42,46,50…キャパシタ。
Claims (8)
- 半導体基板と、前記半導体基板上に形成される絶縁膜と、前記絶縁膜上に形成されるインダクタと、を備える半導体装置であって、
前記半導体基板上には内部インダクタが形成され、前記内部インダクタと対向する場所には、前記インダクタが放出した磁力線を減衰させる内部用シールド膜を有し、
前記内部インダクタが前記内部用シールド膜により変化するインダクタンスを補正する補正インダクタを有することを特徴とする半導体装置。 - 請求項1に記載の半導体装置であって、
前記内部インダクタと前記補正インダクタとが電気的に直列接続されていることを特徴とする半導体装置。 - 請求項2に記載の半導体装置であって、
前記補正インダクタと対向する場所には、前記インダクタが放出した磁力線を減衰させる補正用シールド膜を有することを特徴とする半導体装置。 - 請求項3に記載の半導体装置であって、
前記半導体基板と前記絶縁膜との間に、さらにパッシベーション膜を有し、
前記補正インダクタはパッシベーション膜上に形成され、前記補正用シールド膜は前記絶縁膜上に形成されることを特徴とする半導体装置。 - 請求項1に記載の半導体装置であって、
前記内部用シールド膜は導電膜により形成されていることを特徴とする半導体装置。 - 請求項1に記載の半導体装置であって、
前記内部用シールド膜は磁性膜により形成されていることを特徴とする半導体装置。 - 請求項5に記載の半導体装置であって、
前記半導体基板と前記絶縁膜との間に、さらにパッシベーション膜を有し、
前記内部用シールド膜は前記絶縁膜を挟んで配置され、前記内部用シールド膜がキャパシタ電極を兼ねたキャパシタを有することを特徴とする半導体装置。 - 請求項1に記載の半導体装置であって、
前記補正インダクタは前記絶縁膜上に形成されることを特徴とする半導体装置。
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Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2012002504A1 (ja) | 2010-06-30 | 2012-01-05 | 大日本印刷株式会社 | 加飾シートの製造方法、加飾シート及びそれを用いてなる加飾成形品 |
JP2015207700A (ja) * | 2014-04-22 | 2015-11-19 | 新光電気工業株式会社 | 受動素子基板 |
JP2016029683A (ja) * | 2014-07-25 | 2016-03-03 | セイコーエプソン株式会社 | 半導体回路素子、電子機器、および移動体 |
-
2007
- 2007-09-28 JP JP2007253628A patent/JP2009088099A/ja not_active Withdrawn
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2012002504A1 (ja) | 2010-06-30 | 2012-01-05 | 大日本印刷株式会社 | 加飾シートの製造方法、加飾シート及びそれを用いてなる加飾成形品 |
US11123969B2 (en) | 2010-06-30 | 2021-09-21 | Dai Nippon Printing Co., Ltd. | Process for producing decorative sheet, decorative sheet, production process for a decorated resin molded article, and decorative molded article obtained using same |
JP2015207700A (ja) * | 2014-04-22 | 2015-11-19 | 新光電気工業株式会社 | 受動素子基板 |
US10074470B2 (en) | 2014-04-22 | 2018-09-11 | Shinko Electric Industries Co., Ltd. | Passive device substrate |
JP2016029683A (ja) * | 2014-07-25 | 2016-03-03 | セイコーエプソン株式会社 | 半導体回路素子、電子機器、および移動体 |
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