JP4211717B2 - 半導体装置 - Google Patents
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Description
従来のWCSP構造の半導体装置は、半導体チップ上に電極が形成され、この電極の上面を露出するように、半導体チップ上に絶縁膜が形成される。絶縁膜は開口部を備え、この開口部により電極の上面は露出される。
絶縁膜上には外部端子と配線とが形成される。この配線は通常、再配線と称され、配線の一端は絶縁膜の開口部を介して電極と電気的に接続され、他端は外部端子と電気的に接続される。
さらに、絶縁膜の上面、及び再配線の上面は、外部端子を露出するように封止材料により封止される。
このようなWCSP構造のパッケージングは、ウエハ状態で行われ、封止した後にウエハを切断し、個別化することにより多数のCSP構造の半導体装置が生産される。
このような課題を解決すべく、半導体チップと再配線との間に、接地電位層を設ける技術が従来知られていた(例えば、特許文献1参照)。
さらに、メタル部材の形成を従来から存在する多層配線を形成する工程内で行うことが可能である為、工程を大幅に増加させることなく本発明の実現でき、さらに、半導体装置の厚さを厚くすることなく本発明を実現することが可能となる。
さらに、キャパシタ、若しくはアナログ回路の直上に外部端子、若しくは再配線が位置しないように、それぞれの位置関係を考慮して設計を行う必要がなくなり、設計の自由度を高くすることが可能となる。
図1は本発明の第1実施形態を説明する半導体装置の断面図であり、図2はキャパシタとメタル部材との位置関係を説明する半導体装置の平面図である。
本実施形態の半導体装置では、半導体チップ100上に形成された電極200と、開口部310を備え、この開口部310により電極200の上面を露出するように、半導体チップ100上に形成された絶縁膜300と、絶縁膜300上に形成された外部端子400及び配線500とを有し、配線の一端は開口部310を介して電極200と電気的に接続され、他端は外部端子400と電気的に接続される。
通信系の半導体装置の場合、キャパシタ101は、例えば、発振周波数を決定する素子の一つである電圧制御発振回路(VCO:Voltage Controlled Oscillator)等の高周波回路を構成するのに用いられる。ここで、高周波とは、周波数が300MHz以上のものである。
基板110の上面は、図1、2に示されるように、中央部(符号Cで示される箇所)とそれを包囲する周辺部(符号Pで示される箇所)とを備える。
本実施形態では、電極200は、基板110の周辺部に形成され、外部端子400は基板110の中央部に形成される。絶縁膜300は2層構造を有し、SiN(窒化シリコン)又はSiO2(酸化シリコン)により構成された絶縁膜300a上に、ポリイミド等により構成された絶縁膜300bが形成される。絶縁膜300aは配線140b及びメタル部材150を酸化、若しくは腐食から保護する機能を有し、絶縁膜300bは外部の衝撃から半導体チップ100を保護する機能を有する。
外部端子400は半田等を材料とする半球状のものである。外部端子400と配線500とを電気的に接続する為、本実施の形態では、基板100の中央部に位置する配線500の端部510上に、例えばCu(銅)を材料とする柱状電極520(ポストとも称される)が形成され、この柱状電極520上に外部端子400が形成される。このようにして、電極200と外部端子400とは、配線500により電気的に接続される。
ここで、配線500を配設することにより、半導体装置が外部基板等と電気的に接続する箇所を、任意の位置に設定することができる。一般的に、このような任意の配置を再配置と称し、故に配線500は再配置配線、若しくは再配線と称される。この配線500により、外部基板等の端子に対応した所定の位置に外部端子400を形成することが可能となる。
さらに、柱状電極520の上面を露出するように、エポキシ系樹脂等を材料とする封止層600が絶縁膜300及び配線500の上面に形成される。ここで、柱状電極520の側面は封止層600により覆われている。封止層600により、配線500及び柱状電極520は外部からの衝撃や酸化等から保護される。
上述したように、キャパシタ101は電子回路の一部を構成する要素であり、例えば、電圧制御発振回路の発振周波数を決定する素子である。この為、電界ノイズの影響を受けると発振周波数が所定の値から変動してしまう恐れがあった。特に、通信系の半導体装置では、高周波を扱うことが多く、発振周波数の変動が顕著であり、これにより通信特性が大きく変化してしまう恐れがあった。従って、キャパシタ101を電界ノイズから保護することが可能な本実施形態を、このような通信系の半導体装置に適用すれば、通信特性が変化してしまう可能性を低減でき、半導体装置の信頼性を高めることができる。
さらに、新たな層を設ける必要がない為、半導体装置の厚さを厚くすることなく本発明を実施することが可能となるので、小型化が要求される携帯電話等に搭載される半導体装置に本発明を適用した場合、本発明による効果は大きい。
次に、本発明の第2実施形態について説明する。第2実施形態は、アナログ回路を備える半導体装置における、本発明の実施形態である。
図4は本発明の第2実施形態を説明する半導体装置の断面図であり、図5はアナログ回路とメタル部材との位置関係を説明する半導体装置の平面図である。
本実施形態の半導体装置では、基板110上に形成された電子素子102と多層配線120とは電気的に接続され電子回路を構成する。この電子回路は、アナログ信号により作動するアナログ回路103を備える。
さらに、アナログ回路103の直上に、外部端子400、若しくは配線500が形成される場合、即ち、アナログ回路103の形成領域面に対する鉛直線上に、外部端子400、若しくは配線500が形成される場合、アナログ回路103と外部端子400、若しくは配線500とは、より近接した状態にあるので、従来の構成では、アナログ回路103は電界ノイズの影響をより大きく受けてしまう。
次に、本発明の第3実施形態について説明する。
図7は本発明の第3実施形態を説明する半導体装置の断面図であり、図8は再配線及び外部端子とメタル部材との位置関係を説明する半導体装置の平面図である。
上述した実施形態に記載した通り、特に、通信系の半導体装置では、電子回路はキャパシタ、若しくはアナログ回路等を備えているので、電界ノイズの影響を受けやすい。
さらに、キャパシタ、若しくはアナログ回路等の電界ノイズの影響を受けやすい電子回路内の部位の直上に、外部端子400、若しくは配線500が形成される場合、従来の構成では、このような部位は電界ノイズの影響をより大きく受けてしまう。
さらに、本実施形態では、キャパシタやアナログ回路等の電界ノイズの影響を受けやすい部位の配置に依らず、メタル部材150は形成されるので、電子素子の配置が異なる半導体チップにおいても、メタル部材150の配置を変更することなく本発明を適用することが可能となる。
次に、第1〜3実施形態における半導体装置の製造方法の一形態を、本発明の第4実施形態として説明する。図9〜図14は第4実施形態における半導体装置の製造方法を説明する半導体装置の断面図であり、図15は製造工程の一部を説明する半導体装置の平面図である。
配線140aと配線140bとメタル部材150の材料はAl(アルミニウム)、W(タングステン)等の導電体であり、例えばスパッタリング法により形成される。本実施の形態では、メタル部材150に、配線140bと同じ材料を用いているので、配線140bとメタル部材150とを同一工程で形成することが可能である。つまり、Al、若しくはW等を材料とする膜をスパッタリング法によって形成した後、フォトリソエッチング法を用いて配線140bとメタル部材150とを一括してパターン化するだけで、配線140bとメタル部材150とを形成することが可能となる。ここで、メタル部材150は、図15に示すように、グランド電位が与えられる電極200に接続される。
次に、図14に示すように、柱状電極520の上面に、半田等を材料とする外部端子400を形成する。
このように、本実施形態では、配線140bを形成する工程と同じ工程でメタル部材150を形成することが可能となり、工程を大幅に増大させることなく、本発明を実現することができる。
次に、本発明の第5実施形態について説明する。第5実施形態は、主に再配線に特徴を有する本発明の実施形態である。
図16は本発明の第5実施形態を説明する半導体装置の上面図である。
即ち、第1領域160に形成された外部端子400aと、配線500とは接続されておらず、かつ、配線500は第1領域160上には形成されていない。
さらに、外部端子400aは半導体チップと電気的に接続されていないので、外部端子400aには電流又は電圧等の信号は与えられない。それ故、外部端子400aから電界ノイズは発生せず、アナログ回路が外部端子400から発生する電界ノイズの影響を受けてしまう可能性は低減される。
本実施形態の半導体装置では、実装の際、外部端子400aにより半導体装置を安定させることが可能となる。すなわち、外部端子が均等に配設される為、半導体装置のバランスは保たれ、工程を大幅に増大させることなく、実装を行うことが可能となる。
次に、本発明の第6実施形態について説明する。第6実施形態では、半導体チップ上に絶縁膜を介して外部端子が形成された半導体装置において、この絶縁膜上にインダクタが形成されている場合、このインダクタから発生するノイズの影響を電子回路が受けてしまう可能性を低減できる。
従来の半導体装置において、外部端子が形成される絶縁膜上にインダクタが形成されている場合、インダクタから発生したノイズ、特に、磁界ノイズによって、半導体チップ内の電子回路に電磁誘導が発生し、半導体装置の特性に大きく影響してしまう可能性があった。通信系の半導体装置のように、高周波のアナログ信号を扱う場合、電磁誘導により信号の波形が大きく変動してしまい、通信特性に大きく影響してしまう可能性があった。
本実施形態では、半導体チップ100上に絶縁膜130が形成され、絶縁膜130上にFe(鉄)、Ni(ニッケル)、若しくはCo(コバルト)等を材料とする磁性体800が形成され、この磁性体800及び絶縁膜130の上面に、ポリイミド等を材料とする、絶縁膜320が形成される。ここで、絶縁膜320は電極200の上面を露出するように形成される。
さらに、絶縁膜320上には、外部端子400及びインダクタ900が形成される。
さらに、半導体チップ100内の基板110上にキャパシタ101が形成される場合、半導体チップ内の層間絶縁膜130b上にメタル部材150が形成され、キャパシタ101の上方にメタル部材150が位置するように、それぞれが配置される。メタル部材150は所定電位が与えられるノードに電気的に接続される。
このように、本実施形態では、電子回路とインダクタ900との間に、磁性体800が形成され、さらに、インダクタ900の形成領域下には磁性体800が位置する為、電子回路の上方から侵入するノイズ、特に、インダクタ900から発生する磁界ノイズは、磁性体800により半導体装置の横方向に曲げられ、その下方に位置する電子回路まで作用する可能性は低くなる。
さらに、キャパシタ101とインダクタ900との間に形成され、かつ、キャパシタ101の上方に位置するメタル部材150を有し、さらに、メタル部材150は、所定電位が与えられるノードに電気的に接続される為、インダクタ900からのノイズ、特に、電界ノイズは、メタル部材150により遮蔽され、その下方に位置するキャパシタ101まで作用する可能性は低くなる。
次に、本発明の第7実施形態について説明する。
図19は本発明の第7実施形態を説明する半導体装置の断面図である。
半導体チップ上に絶縁膜を介して外部端子が形成された半導体装置において、この絶縁膜上にインダクタ900bが形成され、半導体チップ上にインダクタ900aが形成され、さらに、インダクタ900aがインダクタ900bの形成領域下に位置する場合、インダクタ900aの磁束と、インダクタ900bの磁束とが互いに影響して磁束の変動が発生し、それぞれのインダクタのインダクタンスが変化し、半導体装置の特性に影響を与えてしまう可能性がある。特に、通信系の半導体装置では、電子回路の共振点や整合、及びDC−DCコンバータ等の電圧に影響を与えてしまう。
絶縁膜300及び磁性体800aの上面には、絶縁膜330が形成され、絶縁膜330上には磁性体800bが形成される。
絶縁膜330及び磁性体800bの上面には、絶縁膜340が形成され、絶縁膜340上には外部端子400及びインダクタ900bが形成される。
インダクタ900bの形成領域下には、磁性体800bが位置し、磁性体800aの形成領域下にはインダクタ900aが位置する。
このように、本実施形態では、インダクタ900aとインダクタ900bとの間に、磁性体800a及び磁性体800bが形成され、さらに、インダクタ900aは磁性体800aの形成領域下に位置し、磁性体800bはインダクタ900bの形成領域下に位置する為、インダクタ900aから発生した磁界は、磁性体800aにより半導体装置の横方向に曲げられ、インダクタ900bから発生した磁界は、磁性体800bにより半導体装置の横方向に曲げられる。
この結果、インダクタ900aとインダクタ900bとが重ならないように、それぞれのインダクタの配置を考慮する必要がないので、設計の自由度を大幅に高めることが可能となる。
101 キャパシタ
102 電子素子
103 アナログ回路
110 基板
120 多層配線
130 層間絶縁膜
140 配線
150 メタル部材
200 電極
300,320,330,340 絶縁膜
310 開口部
400 外部端子
500 再配線
520 柱状電極
600 封止層
700 支持部材
800 磁性体
900 インダクタ
Claims (2)
- キャパシタを含む複数の電子素子が上面に形成された基板と、
前記電子素子上及び前記基板上に形成されると共に、それぞれが層間絶縁膜を介して積層された複数の層と、前記複数の層内にそれぞれ形成された配線とを備えた多層配線と、
前記複数の層のうち、最上位の層内において、前記配線が配置された領域以外の領域に形成され、かつ、前記キャパシタの上方に位置すると共に、所定電位が与えられるノードに電気的に接続されたメタル部材と、
前記配線、及び、前記メタル部材上に形成された第1絶縁膜と、
前記第1絶縁膜上に形成された磁性体と、
前記第1絶縁膜及び前記磁性体の上面に形成された第2絶縁膜と、
前記第2絶縁膜上に形成された外部端子と、
前記磁性体の形成領域上に形成されたインダクタと、
を有することを特徴とする半導体装置。 - 半導体チップ上に形成された第1インダクタと、
前記半導体チップ及び前記第1インダクタの上面に形成された第1絶縁膜と、
前記第1絶縁膜上に形成された第1磁性体と、
前記第1絶縁膜及び前記第1磁性体の上面に形成された第2絶縁膜と、
前記第2絶縁膜上に形成された第2磁性体と、
前記第2絶縁膜及び前記第2磁性体の上面に形成された第3絶縁膜と、
前記第3絶縁膜上に形成された外部端子と第2インダクタとを有し、
前記第1磁性体の形成領域下に、前記第1インダクタが位置し、
前記第2インダクタの形成領域下に、前記第2磁性体が位置することを特徴とする半導体装置。
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