JP3792635B2 - 電子装置 - Google Patents

電子装置 Download PDF

Info

Publication number
JP3792635B2
JP3792635B2 JP2002307429A JP2002307429A JP3792635B2 JP 3792635 B2 JP3792635 B2 JP 3792635B2 JP 2002307429 A JP2002307429 A JP 2002307429A JP 2002307429 A JP2002307429 A JP 2002307429A JP 3792635 B2 JP3792635 B2 JP 3792635B2
Authority
JP
Japan
Prior art keywords
spiral inductor
layer
electronic circuit
circuit
substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
JP2002307429A
Other languages
English (en)
Other versions
JP2003243570A (ja
Inventor
一彦 小林
英治 迫田
浩久 松木
治 井川
光孝 佐藤
考樹 青木
宏行 先間
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority to JP2002307429A priority Critical patent/JP3792635B2/ja
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Priority to EP02258622.6A priority patent/EP1320122B1/en
Priority to EP10175658A priority patent/EP2256785A3/en
Priority to TW091136156A priority patent/TW571429B/zh
Priority to KR1020020079528A priority patent/KR100823108B1/ko
Priority to US10/318,377 priority patent/US7064645B2/en
Priority to CNB021518661A priority patent/CN100468716C/zh
Publication of JP2003243570A publication Critical patent/JP2003243570A/ja
Application granted granted Critical
Publication of JP3792635B2 publication Critical patent/JP3792635B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01F—MAGNETS; INDUCTANCES; TRANSFORMERS; SELECTION OF MATERIALS FOR THEIR MAGNETIC PROPERTIES
    • H01F17/00—Fixed inductances of the signal type 
    • H01F17/0006—Printed inductances
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01F—MAGNETS; INDUCTANCES; TRANSFORMERS; SELECTION OF MATERIALS FOR THEIR MAGNETIC PROPERTIES
    • H01F27/00—Details of transformers or inductances, in general
    • H01F27/34—Special means for preventing or reducing unwanted electric or magnetic effects, e.g. no-load losses, reactive currents, harmonics, oscillations, leakage fields
    • H01F27/36—Electric or magnetic shields or screens
    • H01F27/363—Electric or magnetic shields or screens made of electrically conductive material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5227—Inductive arrangements or effects of, or between, wiring layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/552—Protection against radiation, e.g. light or electromagnetic waves
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/64—Impedance arrangements
    • H01L23/66—High-frequency adaptations
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/10—Inductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01F—MAGNETS; INDUCTANCES; TRANSFORMERS; SELECTION OF MATERIALS FOR THEIR MAGNETIC PROPERTIES
    • H01F17/00—Fixed inductances of the signal type 
    • H01F17/0006—Printed inductances
    • H01F17/0013—Printed inductances with stacked layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01F—MAGNETS; INDUCTANCES; TRANSFORMERS; SELECTION OF MATERIALS FOR THEIR MAGNETIC PROPERTIES
    • H01F27/00—Details of transformers or inductances, in general
    • H01F27/28—Coils; Windings; Conductive connections
    • H01F27/29—Terminals; Tapping arrangements for signal inductances
    • H01F27/292—Surface mounted devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01F—MAGNETS; INDUCTANCES; TRANSFORMERS; SELECTION OF MATERIALS FOR THEIR MAGNETIC PROPERTIES
    • H01F27/00—Details of transformers or inductances, in general
    • H01F27/34—Special means for preventing or reducing unwanted electric or magnetic effects, e.g. no-load losses, reactive currents, harmonics, oscillations, leakage fields
    • H01F27/36—Electric or magnetic shields or screens
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0235—Shape of the redistribution layers
    • H01L2224/02351—Shape of the redistribution layers comprising interlocking features
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05005—Structure
    • H01L2224/05008—Bonding area integrally formed with a redistribution layer on the semiconductor or solid-state body, e.g.
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/0501—Shape
    • H01L2224/05011—Shape comprising apertures or cavities
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/0502—Disposition
    • H01L2224/05022—Disposition the internal layer being at least partially embedded in the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/0502—Disposition
    • H01L2224/05024—Disposition the internal layer being disposed on a redistribution layer on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3011—Impedance
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3025—Electromagnetic shielding

Description

【０００１】
【発明の属する技術分野】
本発明は電子装置に係り、特にチップサイズパッケージ構造を有する半導体装置に代表される小型化がされた電子装置に関する。
【０００２】
近年、携帯電話に代表されるように移動体通信機の小型化及び薄型化が急速な勢いで進んでいる。これに伴い、これらの電子機器に搭載される電子部品、及び半導体装置に代表される電子装置の小型化が要求されている。
【０００３】
【従来の技術】
例えば、携帯電話等の高周波帯域を使用する移動体通信機に搭載される電子装置は、移動体通信機の小型化軽量化に伴い、より小型化及び高密度化が望まれている。また、この種の電子装置は、大略すると高周波用アクティブ部品とパッシブ回路とにより構成されている。このため、電子装置の小型化を図るため、高周波（ＲＦ）用アクティブ部品と高周波（ＲＦ）用パッシブ回路とを高集積化することが考えられる（例えば、特許文献１参照）。
【０００４】
しかしながら、例えばローノイズアンプ（ＬＮＡ）、パワーアンプ（ＰＡ）等の高周波用アクティブ部品において整合回路を集積化しようとした場合、パッシブ回路の損失による特性劣化が避けることが出来ない。このため、従来では特性を左右する部分の整合回路は集積しないで、外部整合の選択をしてきた。また、ＰＡなどにおいては、電流容量の関係から、半導体基板上に整合回路、或いは、電源回路を構成することは、コスト面から非現実的であった。
【０００５】
【特許文献１】
特開２００２−１６４４６８号公報
【０００６】
【発明が解決しようとする課題】
しかしながら、上記した携帯電話にみられる移動体通信機に搭載される高周波部品における部品点数の削減、小型化等の要求は益々増大する傾向にあり、これら整合回路の集積化の要求が、近年高まってきている。よって、これらの要求を満たすために、半導体基板上に形成するＲＦ用パッシブ回路（とりわけスパイラルインダクタ）に関してさまざまな提案がされているが、ある程度の改善がみられるものの、Ｑ値等に問題があり抜本的な解決がされていなかった。
【０００７】
本発明は上記の点に鑑みてなされたものであり、小型化されても特性劣化の無い、高い信頼性を維持し得る電子装置を提供することを目的とする。
【０００８】
【課題を解決するための手段】
上記の課題を解決するために本発明では、次に述べる各手段を講じたことを特徴とするものである。
【０００９】
請求項１記載の発明は、
電子回路と、該電子回路と接続される外部接続端子とを有する電子装置であって、
前記電子回路が回路形成面上に形成された基板と、
該回路形成面上に形成された絶縁層と、
該絶縁層内または該絶縁層上に前記電子回路と前記外部接続端子とを接続する配線と共にパターン形成されており、前記電子回路の一部の回路を構成する内部配線により形成されたスパイラルインダクタと、
前記回路形成面の前記電子回路の形成位置からずれた位置に形成されており、前記基板に形成された微細トレンチに絶縁材を装填した構成を有した分離層により前記基板と前記電子回路とを電気的に分離し、
かつ、前記分離層が前記スパイラルインダクタの直下位置に形成されていることを特徴とするものである。
【００１０】
上記発明によれば、従来外付けされていたパッシブ回路等の電子回路を基板に形成された絶縁層内に形成することができるため、電子装置の多機能化を図ることができ、電子装置が搭載される電子機器等の小型化及び部品点数の削減を図ることができる。
また、基板と内部配線により形成される電子回路とが分離層により電気的に分離されるため、基板による影響で上記電子回路のＱ値に劣化が生じることを防止でき、電子装置の信頼性の向上を図ることができる。
【００１１】
また、上記発明において、内部配線により形成される電子回路をインダクタとすることができる。
【００１２】
この構成とした場合、絶縁層内は比較的配線の自由度があるため、基板に直接インダクタを形成する構成に比べ、インダクタ値の設定に自由度を持たせることができる。
【００１４】
また、小面積で高いインダクタ値を実現することができる。また、スパイラルインダクタは、絶縁層内にパターン形成された内部配線で構成されるため、容易かつ安価に形成することができる。
【００１５】
また、上記発明において、前記スパイラルインダクタを多層に形成することができる。
【００１６】
この構成とすることにより、小面積で更なる高インダクタ値を実現することが可能となる。
【００１７】
また、上記発明において、前記内部配線により形成される電子回路と前記基板の回路形成面上に形成された電子回路との接続位置を、前記内部配線の内側の端部位置に設定した構成としてもよい。
【００１８】
この構成とすることにより、内部配線により形成される電子回路と、基板上に形成された電子回路との接続位置における引き出しラインによる特性劣化を削減することができると共に共振による影響を軽減することができる。
【００５２】
【発明の実施の形態】
次に、本発明の実施の形態について図面と共に説明する。
【００５３】
まず、本発明の一実施例である電子装置について説明する。尚、以下では、電子装置として半導体装置を例に挙げて説明するものとする。
【００５４】
図１乃至図４は、本発明の一実施例である半導体装置１０Ａを説明するための図である。図１は半導体装置１０Ａの概略構成図であり、図２及び図３は半導体装置１０Ａの回路図であり、図４は半導体装置１０Ａの断面図である。
【００５５】
半導体装置１０Ａは、大略すると基板１１，電子回路１２，絶縁膜層１３，配線層１４，ポリイミド層１５，再配線層１６，封止樹脂層１７，及びスパイラルインダクタ２０等により構成されている。この半導体装置１０Ａは、ＣＳＰ(Chip Size Package)構造を有している。尚、ＣＳＰ構造とは、半導体チップの外形寸法と略同一寸法の外形寸法を有したパッケージ構造をいう。
【００５６】
基板１１はシリコン基板（半導体基板）であり、その上面である回路形成面１１ａには電子回路１２が形成されている。この電子回路１２は半導体装置１０Ａに搭載される電子回路の一部を構成するものであり、周知の半導体製造技術を用いて形成される。
【００５７】
また、電子回路１２は高周波用アクティブ回路であり、具体的には図２（Ｂ）に示すようにローノイズアンプ（以下、ＬＮＡと略称する）である。本実施例では、整合回路となる全てインダクタンスを再配線層１６で形成するのではなく、ＬＮＡとして特性が重視されるＮＦ特性に関して、その特性を左右する入力整合回路となるインダクタＬ１をスパイラルインダクタ２０により構成している。
【００５８】
また、回路形成面１１ａの電子回路１２形成位置からずれた位置には、分離層２３が形成されている。この分離層２３は、微細加工されたトレンチ（溝）内に絶縁物（例えば、ＳｉＯ２等）を埋め込んだ構成とされている。この分離層２３は、後述するスパイラルインダクタ２０と基板１１とを電気的に分離するアイソレーションとして機能する。
【００５９】
上記構成とされた基板１１上には、図４に示すように、絶縁膜層１３，配線層１４，ポリイミド層１５，再配線層１６，及び封止樹脂層１７が順次形成される。尚、図４に示すのは、電子回路１２の形成位置における断面図である。
【００６０】
絶縁膜層１３はＳｉＯ２膜であり、シリコン基板上に直接一体的に形成された絶縁膜である。また、この絶縁膜層１３上には、配線層１４が形成されている。この配線層１４は、電子回路１２の回路内配線、及び電子回路１２の入出力端子を構成する。
【００６１】
ポリイミド層１５は電気的に絶縁性を有しており、基板１１上に例えば１２μｍの厚さで形成されている。このポリイミド層１５は、例えばスピナーを用いて形成される。よって、このポリイミド層１５は絶縁膜層１３と異なり、基板１１上に別個に形成された構成となっている。
【００６２】
再配線層１６は請求項に記載の内部配線となるものであり、例えば銅（Ｃｕ）よりなり、ポリイミド層１５上に所定のパターンで形成されている。この再配線層１６の形成方法としては、メッキ法、スパッタ法、ＣＶＤ法等の種々の薄膜形成技術を用いることができる。また、周知のマスク処理或いはレジスト処理を行なうことにより、再配線層１６に形成される配線パターンは任意の形状のパターンに容易に形成することができる。尚、この再配線層１６については、説明の便宜上、後述するものとする。
【００６３】
封止樹脂層１７は、例えばエポキシであり、前記したポリイミド層１５と同様に電気的に絶縁性を有している。この封止樹脂層１７は、例えば圧縮成形法を用いて形成される。この封止樹脂層１７の所定位置には、入力パッド１８Ａ及び出力パッド１８Ｂが形成されている。
【００６４】
図示しない外部接続端子（例えば、はんだボール等）は、この各パッド１８Ａ，１８Ｂ上に形成される。また、各パッド１８Ａ，１８Ｂは、外側ポスト２１Ａを介してスパイラルインダクタ２０に接続されている。更に、出力パッド１８Ｂは、ポスト１９を用いて電子回路１２に接続されている。
【００６５】
ここで、スパイラルインダクタ２０に注目し、以下説明する。
【００６６】
前記した再配線層１６は、基本的には電子回路１２の入出力端子を外部接続端子３１（図１２参照。尚、図１では図示せず）の配設位置まで引き出す配線として機能するものである。しかしながら本実施例では、この電子回路１２の入出力端子と外部接続端子３１とを接続する本来的な配線を再配線層１６に形成すると共に、この再配線層１６に配線パターンをスパイラル状に巻回した形状とすることによりスパイラルインダクタ２０を形成したことを特徴とする。よって、本実施例に係る半導体装置１０Ａは、基板１１上に形成される電子回路１２とは別の位置に、インダクタであるスパイラルインダクタ２０を形成したことを特徴としている。
【００６７】
このスパイラルインダクタ２０はパッシブ回路であり、半導体装置１０Ａに搭載される電子回路の一部を構成する。よって、基板１１の回路形成面１１ａ上に形成された電子回路１２（高周波用アクティブ回路）と、ポリイミド層１５上に再配線層１６として形成されたスパイラルインダクタ２０（高周波用パッシブ回路）は、協働して半導体装置１０Ａの電子回路を構成する。
【００６８】
スパイラルインダクタ２０の一端部は、外側ポスト２１Ａを介して入力パッド１８Ａに接続されている。また、スパイラルインダクタ２０の他端部は、配線２２を介して電子回路１２に接続されている。また、スパイラルインダクタ２０（再配線層１６）は、前記のように周知の薄膜形成技術を用いて形成することができるため、低コストで形成することができる。
【００６９】
また、前記したように本実施例に係る半導体装置１０Ａは、電子回路１２内に形成されたインダクタＬ１，Ｌ２（図３には図示せず）とは別個にスパイラルインダクタ２０を有している。また、このスパイラルインダクタ２０は、半導体装置１０Ａ内に形成された構成とされている。
【００７０】
よって、従来では外付けされていたスパイラルインダクタ２０（パッシブ回路）を、本実施例では基板１１に形成されたポリイミド層１５及び封止樹脂層１７とより構成される絶縁層の内部に形成することができるため、半導体装置１０Ａの多機能化を図ることができ、またスパイラルインダクタ２０が搭載される半導体装置１０Ａの小型化及び部品点数の削減を図ることができる。
【００７１】
また、前記したようにスパイラルインダクタ２０を構成する再配線層１６は銅（Ｃｕ）により形成されており、またポリイミド層１５の厚さが数十ミクロンであるので、再配線層１６の抵抗による損失、及び多層構造の上下層間のカップリングによる影響等が少なくすることができる。
【００７２】
一方、前記したように再配線層１６は、基本的には電子回路１２の入出力端子を外部接続端子３１の配設位置まで引き出す配線として機能するものである。しかしながら、この本来的な再配線層１６を形成しても、絶縁層であるポリイミド層１５と封止樹脂層１７との間には比較的配線の自由度がある。
【００７３】
このため、電子回路１２が形成される基板１１上にスパイラルインダクタ２０を形成する構成に比べ、再配線層１６によりスパイラルインダクタ２０を形成する方がインダクタ値の設定に自由度を持たせることができる。また、スパイラルインダクタ２０の形状、及び電子回路１２との接続態様についても自由度を持っている。
【００７４】
よって、例えばＬＮＡの場合は、重要な特性はＮＦ特性であるので、入力整合回路に用いるインダクタにスパイラルインダクタ２０を適用する構成とする。また、ＰＡの場合は、電流容量の点から出力整合回路、電源回路にスパイラルインダクタ２０を適用する。このように、電子回路１２の回路特性に応じた構成に、スパイラルインダクタ２０を容易に適合させることができる。
【００７５】
ここで、前記した分離層２３に注目する。図１に示されるように、分離層２３はスパイラルインダクタ２０の直下位置に形成されている。この分離層２３は、基板１１に形成された微細トレンチに絶縁材を装填した構成であり、よって基板１１とスパイラルインダクタ２０とを電気的に分離する機能を奏する。
【００７６】
この構成とすることにより、基板１１とスパイラルインダクタ２０とが分離層２３により電気的に分離されるため、基板１１による影響で電子回路１２のＱ値に劣化が生じることを防止でき、電子装置の信頼性の向上を図ることができる。特に、本実施例のように基板１１としてシリコン基板を用いた場合、分離層２３が存在しないとＱ値の劣化は著しいが、分離層２３を設けることによりこのＱ値の劣化を有効に防止することができる。
【００７７】
尚、上記したように基板１１とスパイラルインダクタ２０との間にはポリイミド層１５が存在している。このポリイミド層１５を構成するポリイミドは、高い絶縁性及び低い誘電率（比誘電率）を有している。このため、分離層２３を設けなくても、ポリイミド層１５によりＱ値の劣化は防止でき、スパイラルインダクタ２０の真下位置に電子部品を配置することも可能である。しかるに、上記した実施例のように分離層２３を設ける構成とすることにより、更にＱ値の劣化を防止することが可能となる。
【００７８】
また、上記した実施例では分離層２３として微細トレンチに絶縁材を装填した構成を用いたが、スパイラルインダクタ２０の直下にグランド電位とした導電層（Ｎ＋層）を形成する構成としてもよい。この構成としても、上記と同等の効果を得ることができる。
【００７９】
また、上記した実施例では半導体装置１０Ａに形成されるインダクタをスパイラルインダクタ２０としたが、これをスパイラル形状以外のコイル形状とすることも可能である。しかしながら、スパイラル形状とした方が、小面積で高いインダクタ値を実現することができるため有効である。
【００８０】
また、上記した実施例では、図２に示すインダクタＬ２，Ｌ３は基板１１に形成した構成としたが、このインダクタＬ２，Ｌ２３再配線層１６により形成する構成とし、パッシブ回路を全て再配線層１６により形成する構成としてもよい。
【００８１】
次に、本発明の第１参考例について説明する。
図５は、第１参考例である半導体装置１０Ｂを示している。尚、図５において、先の説明に用いた図１乃至図４に示した構成と同一構成については、同一符号を付してその説明を省略する。また、後述する第２参考例以降に用いる図についても同様とする。
【００８２】
前記した実施例に係る半導体装置１０Ａは、電子回路１２の形成位置とスパイラルインダクタ２０の形成位置を回路形成面１１ａ上においてずらして配置した構成とした。即ち、実施例に係る半導体装置１０Ａは、電子回路１２とスパイラルインダクタ２０とが対向しない構成とされていた。
【００８３】
これに対して本参考例に係る半導体装置１０Ｂは、電子回路１２とスパイラルインダクタ２０とが対向するよう構成したことを特徴とするものである。また、本参考例では、電子回路１２はＬＮＡである。
【００８４】
本参考例のように、電子回路１２をスパイラルインダクタ２０の真下に形成することにより、スパイラルインダクタ２０と電子回路１２とを接続する配線及びポスト２１によるインダクタのＱ値劣化を削減することができる。また、電子回路１２とスパイラルインダクタ２０とが積層された状態となるため、半導体装置１０Ｂの平面視した際のチップ面積を小さくすることができ、半導体装置１０Ｂの小型化を図ることができる。
【００８５】
また、上記のように本参考例では電子回路１２がＬＮＡであるため、入力整合回路を集積することによるＮＦ値の劣化を軽減し、外部入力整合回路を必要としない超小型ＬＮＡとして機能する半導体装置１０Ｂを実現することができる。
【００８６】
更に、本参考例では電子回路１２がスパイラルインダクタ２０の真下に形成されているため、電子回路１２とスパイラルインダクタ２０とを電気的に接続するポスト２１が、スパイラルインダクタ２０の内側の端部位置となる（以下、この端部と電子回路１２を接続するポスト２１を内側ポスト２１Ｂという）。
【００８７】
この構成とすることにより、内側ポスト２１Ｂを短くすることができる。よって、内側ポスト２１Ｂによる特性劣化を削減することができ、また共振による影響を軽減することができる。
【００８８】
次に、本発明の第２参考例について説明する。
図６及び図７は、第２参考例である半導体装置１０Ｃを示している。本参考例に係る半導体装置１０Ｃは、複数個（本参考例では２個）のスパイラルインダクタ２０Ａ，２０Ｂを形成したことを特徴とするものである。
【００８９】
第１のスパイラルインダクタ２０Ａは、基板１１上に形成された第１のポリイミド層１５Ａ上にパターン形成されている。また、第２のスパイラルインダクタ２０Ｂは、第１のポリイミド層１５Ａ上に形成された第２のポリイミド層１５Ｂ上にパターン形成されている。また、第１のスパイラルインダクタ２０Ａと第２のスパイラルインダクタ２０Ｂは、平面視した場合に重なり合うよう積層形成された構成とされている。
【００９０】
上記構成とすることにより、インダクタが第１及び第２のスパイラルインダクタ２０Ａ，２０Ｂにより構成されるため、インダクタ値を高めることができる。また、図７（Ａ）に拡大して示すように、第１及び第２のスパイラルインダクタ２０Ａ，２０Ｂは重なり合うように積層されるため、平面視したときの半導体装置１０Ｃの面積を小さくすることかできる。よって、本参考例に係る半導体装置１０Ｃによれば、小面積で高インダクタ値を実現することが可能となる。
【００９１】
また、第１参考例と同様に、電子回路１２とスパイラルインダクタ２０とを電気的に接続する内側ポスト２１Ｂがスパイラルインダクタ２０の内側の端部と電子回路１２とを接続するため、内側ポスト２１Ｂは短くなり、内側ポスト２１Ｂによる特性劣化の防止及び共振の影響の軽減を図ることができる。
【００９２】
上記のように第１及び第２のスパイラルインダクタ２０Ａ，２０Ｂが設けられる半導体装置１０Ｃとして、例えば図７（Ｂ），（Ｃ）に示されるような電子装置１２としてパワーアンプを有したものが考えられる。電子回路１２がパワーアンプを含む場合、整合回路となる全てのインダクタＬ１〜Ｌ３をスパイラルインダクタ２０（再配線層１６）で形成するのではなく、パワーアンプとして特性が重視される出力特性に関して、その特性を左右する出力整合回路となるインダクタンスＬ３をスパイラルインダクタ２０Ｂとする。更に図７（Ｃ）に示す例では、、電源回路において、チョークコイルＬ２にスパイラルインダクタ２０Ａを適用し、入力整合回路となるインダクタＬ１は半導体プロセスで形成し、全てのインダクタＬ１〜Ｌ３（整合回路）を集積化している。
【００９３】
尚、スパイラルインダクタの積層数は２個に限定されるものではなく、図８に示すように３個のスパイラルインダクタ（第１乃至第３のスパイラルインダクタ２０Ａ，２０Ｂ，２０Ｃ）を設ける構成としても、４個以上のスパイラルインダクタを配設することも可能である。このように、スパイラルインダクタの積層数を選定することによっても、インダクタ値を設定することができる。
【００９４】
また、半導体装置が電子装置１２として図１４に示すような発信回路を含む場合には、発信機として特性が重視される位相雑音特性に関して、その特性を左右する共振回路（インダクタＬ）にスパイラルインダクタ２０を適用した構成としてもよい。
【００９５】
次に、本発明の第３参考例について説明する。
図９及び図１０は、第３参考例である半導体装置１０Ｄを示している。図９は半導体装置１０Ｄの概略構成図であり、図１０は半導体装置１０Ｄの等価回路図である。
【００９６】
本参考例に係る半導体装置１０Ｄは、アンテナ２７を設けたことを特徴とするものである。また、電子回路１２はＬＮＡとされており、電子回路１２とアンテナ２７は、入力整合回路となるスパイラルインダクタ２０を介して接続されている。よって、半導体装置１０Ｄは、チップ一体型の受信チップを構成する。
また、電子回路１２をＰＡとすることも可能である。この構成では、電子回路１２の出力ポートにアンテナ２７を接続することにより、電子回路１２とアンテナ２７との間における配線による損失を軽減することができ、ＰＡとしての電子回路１２の消費電力を抑えることが可能となる。
【００９７】
更に、基板１１上に送受信機の構成要素（ＰＡ、ＬＮＡ、デジタル信号処理系等）を形成することにより、配線等の損失による特性劣化の少ない超小型のトランシーバーを実現することもできる。この際、封止樹脂層１７は、アンテナ２７の特性上問題ない樹脂を選択する必要がある。
【００９８】
上記のように本参考例では、アンテナ２７は各パッド１８Ａ，１８Ｂと同様に封止樹脂層１７の上面に形成された構成とされている。しかしながら、アンテナ２７をポリイミド層１５上に形成することにより、再配線層１６と一括的に形成することも可能である。また、スパイラルインダクタ２０をポリイミド層１５上に形成する場合には、スパイラルインダクタ２０とアンテナ２７を一括的に形成することも可能である。
【００９９】
本参考例に係る半導体装置１０Ｄによれば、アンテナ２７を形成することにより、いわゆるワンチップで受信機を構成することが可能となり、配線等による特性劣化の少ない信頼性の高い小型の送信機、受信機、或いは送受信機を実現することができる。また、アンテナ２７とスパイラルインダクタ２０を共に装置内に形成しているため、半導体装置１０Ｄの小型化を図ることができる。
【０１００】
一方、スパイラルインダクタ２０とアンテナ２７との位置関係に注目すると、アンテナ２７の配設位置は、回路形成面１１ａに対してスパイラルインダクタ２０より離間した位置にあるよう構成されている。即ち、スパイラルインダクタ２０が装置の内側に埋設されるよう形成され、アンテナ２７は装置の表面に露出されるよう形成されている（浅く埋設されている場合も含む）。この構成とすることにより、アンテナ２７の送受信処理にスパイラルインダクタ２０が影響を及ぼすことを防止でき、高い送受信特性を得ることができる。
【０１０１】
尚、上記した参考例ではアンテナ２７を基板１１の回路形成面１１ａと対向する位置に形成したが、アンテナ２７は基板１１の回路形成面１１ａと反対側の面に形成することも可能である。
【０１０２】
尚、本明細書においては、絶縁層である封止樹脂層１７上に形成されるアンテナ２７及び各パッド１８Ａ，１８Ｂも、スパイラルインダクタ２０と同様に請求項に記載の内部配線の一種であるとする。
【０１０３】
次に、本発明の第４参考例について説明する。
図１１は、第４参考例である半導体装置１０Ｅを示している。本参考例に係る半導体装置１０Ｅは、図５に示した第１参考例に係る半導体装置１０Ｂと略同一構成である。しかしながら、本参考例に係る半導体装置１０Ｅでは、電子回路１２とスパイラルインダクタ２０との間にシールド層３０を形成したことを特徴としている。
【０１０４】
このシールド層３０は導電性金属により構成されており、図示されるようにメッシュ状とされている。また、このシールド層３０は、図示しない接地されたパッドに接続されており、よってグランド電位とされている。
【０１０５】
上記のように電子回路１２とスパイラルインダクタ２０との間に接地されたシールド層３０を介装することにより、電子回路１２とスパイラルインダクタ２０はシールド層３０により電気的に分離（アイソレーション）されるため相互に影響を及ぼすことを防止でき、よって信頼性の高い電子装置を実現することができる。また、本参考例ではシールド層３０をメッシュ状としているため、ポスト１９，２１をシールド層３０と絶縁することなく立設することが可能となり、ポスト１９，２１の製造工程の簡単化を図ることができる。
【０１０６】
次に、本発明の第５参考例について説明する。
図１２は、第５参考例である半導体装置１０Ｆを示している。本参考例に係る半導体装置１０Ｆは、図９に示した第３参考例に係る半導体装置１０Ｄと略同一構成である。しかしながら、本参考例に係る半導体装置１０Ｆでは、スパイラルインダクタ２０とアンテナ２７との間にシールド層３０を形成したことを特徴としている。
【０１０７】
シールド層３０は、上記した第４参考例である半導体装置１０Ｅで用いたものと同一のものであり、図示しない接地されたパッドに接続されることによりグランド電位とされている。本参考例のように、スパイラルインダクタ２０とアンテナ２７との間に接地されたシールド層３０を介装することにより、スパイラルインダクタ２０とアンテナ２７はシールド層３０により電気的に分離（アイソレーション）されるため相互に影響を及ぼすことを防止できる。よって、アンテナ２７がスパイラルインダクタ２０に起因したノイズを拾うことを防止でき、信頼性の高い送受信機を実現することができる。
【０１０８】
図１３は、本参考例に係る半導体装置１０Ｅの伝送特性を示している。同図おいて、矢印Ａで示すのはシールド層３０を設けた半導体装置１０Ｅの特性であり、矢印Ｂで示すのはシールド層３０を設けていないものの特性である。同図に示すように、本参考例に係る半導体装置１０Ｅの方が良好な伝送特性を示していることが判る。
【０１０９】
尚、上記した第４或いは第５参考例では、シールド層３０を電子回路１２とスパイラルインダクタ２０との間、或いはスパイラルインダクタ２０とアンテナ２７との間のいずれか一方にのみ配設する構成としたが、電子回路１２とスパイラルインダクタ２０との間、及びスパイラルインダクタ２０とアンテナ２７との間の双方にシールド層３０を配設する構成としてもよいことは勿論である。
【０１１０】
次に、本発明の第６参考例について説明する。
図１５及び図１６は、第６参考例である半導体装置１０Ｇを示している。図１５は第６参考例である半導体装置１０Ｇのスパイラルインダクタ２０の形成位置近傍を拡大して示している。また、図１６は、図１５におけるＡ−Ａ線に沿う断面を示している。
【０１１１】
本参考例に係る半導体装置１０Ｇは、基板１１上に形成された第１の有機絶縁膜４４及び第２の有機絶縁膜４５に特徴を有するものである。本参考例に係る半導体装置１０Ｇは、図１６に示されるように、基板１１上に無機絶縁層４１，第１の有機絶縁膜４４，及び第２の有機絶縁膜４５が積層形成された構成とされている。また、再配線層１６により形成されるスパイラルインダクタ２０は、第１の有機絶縁膜４４の上部に形成されている。
基板１１は半導体基板であり、その回路形成面（図１６の上面）には、図示しない電子回路１２が形成されている。また、基板１１の回路形成面の所定位置には、電極４６が形成されている。スパイラルインダクタ２０の内側端部は、ビア４８を介してこの電極４６と電気的に接続されている。
【０１１２】
また、スパイラルインダクタ２０の外側端部にはポスト２１が立設されている。このポスト２１は、後述する第２の有機絶縁膜４５を貫通してその上部に突出している。そして、このポスト２１の第２の有機絶縁膜４５から突出した位置には、外部電極４９（半田ボール）が配設されている。
【０１１３】
ここで、基板１１上に形成される各絶縁膜４１〜第２の有機絶縁膜４５に注目し、以下説明する。基板１１の直上位置には、無機絶縁層４１が形成されている。この無機絶縁層４１はパッシベーション膜として機能するものであり、ＰＳＧ(Phospho silicate glass)膜或いはSiN膜により形成されている。
【０１１４】
この無機絶縁層４１の上部には、第１の有機絶縁膜４４が形成される。この第１の有機絶縁膜４４は、第１のポリイミド層４２と第２のポリイミド層４３を積層した多層構造とされている。前記たように、スパイラルインダクタ２０は、この第１の有機絶縁膜４４の上部にパターン形成されている。
【０１１５】
また、この第１の有機絶縁膜４４の上部には、第２の有機絶縁膜４５が配設されている。この第２の有機絶縁膜４５は、上記した他の実施例及び参考例における封止樹脂層１７と同等の機能を奏するものである。この第２の有機絶縁膜４５は、例えばエポキシ或いはこのエポキシを主成分とする有機絶縁材により形成されている。
【０１１６】
また、本参考例では、第１の有機絶縁膜４４の厚さ（図１６に矢印Ｗ１で示す厚さ）を９μｍ以上とすると共に、かつ、第２の有機絶縁膜４５の厚さ（図１６に矢印Ｗ２で示す厚さ）を５５μｍ以上に設定している。この第１の有機絶縁膜４４及び第２の有機絶縁膜４５をこの厚さに設定することにより、スパイラルインダクタ２０のＱ値を高めることができる。以下、この理由について、図１７及び図１８を用いて説明する。
【０１１７】
図１７は、第１の有機絶縁膜４４の厚さ（第１のポリイミド層４２の厚さと、第２のポリイミド層４３の厚さの合計厚さ）とＱ値との関係を示している。尚、同図に示される特性の実験条件として、スパイラルインダクタ２０のインダクタンスを３ｎＨとし、また周波数は2.0ＧＨｚとした。
【０１１８】
図１７より、第１の有機絶縁膜４４の膜厚が0.0μｍ以上9.0μｍ未満の領域においてはＱ値は徐々に増加し、9.0μｍ以上となるとＱ値は約20.0で安定する。即ち、スパイラルインダクタ２０のＱ値は、第１の有機絶縁膜４４の膜厚が9.0μｍ以上では変動することなく、高いＱ値を維持する。
【０１１９】
また、図１８は、第２の有機絶縁膜４５の厚さとＱ値変動率との関係を示している。尚、同図に示される特性についても、実験条件はスパイラルインダクタ２０のインダクタンスを３ｎＨとし、また周波数は2.0ＧＨｚとした。
【０１２０】
図１８より、第２の有機絶縁膜４５の膜厚が0.0μｍ以上55.0μｍ未満の領域においてはＱ値変動率は徐々に増加し、55.0μｍ以上となるとＱ値変動率は約0.0で安定する。即ち、スパイラルインダクタ２０のＱ値は、第２の有機絶縁膜４５の膜厚が55.0μｍ以上では変動することなく、高いＱ値を維持する。
【０１２１】
このように、第１の有機絶縁膜４４の厚さを９μｍ以上とすることにより、スパイラルインダクタ２０と基板１１（回路形成面）との距離を離間させることができる。同様に、第２の有機絶縁膜４５の厚さを厚さを５５μｍ以上とすることにより、外部とスパイラルインダクタ２０との距離を離間させることができる。
【０１２２】
よって本参考例によれば、基板１１とスパイラルインダクタ２０との間で寄生容量や寄生抵抗が発生することを防止できると共に、半導体装置１０Ｇの外部機器・装置とスパイラルインダクタ２０との間で寄生容量や寄生抵抗が発生することも防止でき、よってスパイラルインダクタ２０のＱ値を高めることが可能となる。従って、半導体装置１０Ｇとして、高Ｑ値を有したマイクロ波モノシリック集積回路（ＭＭＩＣ）を実現することができる。
【０１２３】
更に、本参考例では第１の有機絶縁膜４４を、ポリイミドを主成分とする有機絶縁材により形成している。ポリイミドを主成分とする有機絶縁材は高い絶縁性及び低い誘電率（比誘電率）を有しているため、スパイラルインダクタ２０のＱ値の劣化を防止することができる。尚、第１の有機絶縁膜４４の材質としては、ポリイミドの他にもエポキシを主成分とする有機絶縁材を用いることができる。エポキシは、ポリイミドほど誘電率は低くないが、機械的及び電気的な安定性は優れている。
【０１２４】
また、第２の有機絶縁膜４５は、エポキシまたはエポキシを主成分とする有機絶縁材（以下、エポキシ等としいう）により形成している。この構成とした場合、スパイラルインダクタ２０及び基板１１は、機械的強度に優れたエポキシ等で保護されるため、半導体装置１０Ｇの信頼性を高めることができる。また、エポキシ等は高い絶縁性を有しているため、スパイラルインダクタ２０のＱ値の劣化を防止することができる。
【０１２５】
続いて、ビア４８の構成について説明する。ビア４８は、第１の有機絶縁膜４４上に形成されたスパイラルインダクタ５０と、基板１１に形成された電極４６とを無機絶縁層４１及び第１の有機絶縁膜４４を介して電気的に接続するものである。
【０１２６】
即ち、ビア４８は、各絶縁層４１，４４を介してスパイラルインダクタ５０と電極４６とを接続する層間配線として機能するものである。このため、無機絶縁層４１及び第１の有機絶縁膜４４（第１のポリイミド層４２，第２のポリイミド層４３）には、ビア４８を形成するための開口部４１Ａ，４２Ａ，４３Ａが形成されている。ここで、各開口部４１Ａ，４２Ａ，４３Ａの大小関係に注目する。
【０１２７】
まず、第１の有機絶縁膜４４を構成する第１のポリイミド層４２に形成された開口部４２Ａの直径（図１６に矢印Ｌ４２で示す）と、第２のポリイミド層４３に形成された開口部４３Ａの直径（図１６に矢印Ｌ４３で示す）を比較すると、開口部４２Ａの直径Ｌ４２の方は、開口部４３Ａの直径Ｌ４３より大きく設定されている（Ｌ４２＞Ｌ４３）。即ち、各ポリイミド層４２，４３に形成される開口部４２Ａ，４３Ａの直径Ｌ４２，Ｌ４３は、基板１１に対して上層となる程小さくなるよう構成されている。
【０１２８】
また、最上位置（第１の有機絶縁膜４４を構成する多層化されたポリイミド層の内の最上位置）に位置する第２のポリイミド層４３は、その下部に位置している無機絶縁層４１及び第１のポリイミド層４２を覆うよう構成されている。即ち、第２のポリイミド層４３は、無機絶縁層４１及び第１のポリイミド層４２を被服する被覆部４３Ｂを有しており、この被覆部４３Ｂは電極４６上にも形成された構成とされている。そして、この被覆部４３Ｂに形成された開口部４３Ａが、いわゆるビア４８のビア孔となる。
【０１２９】
また、ビア４８を形成するために第１の有機絶縁膜４４に形成される孔の直径寸法と、ビア４８を形成するために無機絶縁層４１に形成された開口部４１Ａの直径寸法（図１６に矢印Ｌ４１で示す）を比較する。
【０１３０】
尚、ビア４８を形成するために第１の有機絶縁膜４４に形成される孔の直径寸法とは、本参考例のように第１の有機絶縁膜４４が多層化されて複数のポリイミド層４２，４３から形成されている場合には、最も小さい直径の開口部（本参考例では、開口部４３Ａの直径Ｌ４３）をいうものとする。
【０１３１】
図１６に示されるように、本参考例では、第１の有機絶縁膜４４に形成される孔の直径寸法直径Ｌ４３は、開口部４１Ａの直径寸法Ｌ４１よりも小さく設定されている（Ｌ４３＜Ｌ４１）。かつ、前記のように第２のポリイミド層４３の被覆部４３Ｂは、開口部４１Ａの形成位置において無機絶縁層４１を覆う構成とされている。
【０１３２】
上記構成とすることにより、第１の有機絶縁膜４４を複数のポリイミド層４２，４２を積層した多層構造としても、その表面に形成される階段状の段差を最上位置に位置する第２のポリイミド層４３により埋めることができる。同様に、無機絶縁層４１と第１の有機絶縁膜４４との間に形成される段差も、被覆部４３Ｂを設けることにより埋められる
この際、ビア４８（層間配線）となる導電金属膜が形成される孔の表面は、即ち被覆部４３Ｂの表面は滑らかな傾斜面となるため、この被覆部４３Ｂにビア４８を形成してもビア４８の内部に応力が残留することを防止できる（階段状の場合には、角部に応力が発生する）。従って、ビア４８に亀裂等が生じることはなく、半導体装置１０Ｇの信頼性を高めることができる。また、被覆部４３Ｂの表面は滑らかなテーパ面となるため、ビア４８となる金属膜を孔内に確実に形成することができる。
【０１３３】
また本参考例では、いわゆるビア４８のビア孔（ビア４８と電極４６とが電気的に接合する位置における開口であり、本参考例の場合には開口部４３Ａ）の直径Ｌ４３を２０〜５０μｍに設定している。この構成することにより、半導体装置１０Ｇの小型化を図りつつ、ビア４８のインピーダンス上昇を抑制することができる。
【０１３４】
図１９は、ビア４８と電極４６との接合位置におけるオーミック抵抗値（インピーダンス値）と、ビア孔の直径との関係を示している。同図に示すように、ビア孔の直径が大きくなる程、オーミック抵抗値の上昇が抑制されることが判る。しかしながら、ビア孔の開口直径が20.0μｍ未満となると、オーミック抵抗値は60.0ｍΩを超えるため望ましくない。
【０１３５】
一方、ビア孔の開口直径が５０μｍを超えると、これに伴い電極４６の面積が増大して半導体装置１０Ｇの小型化を阻害することとなる。よって、ビア４８のビア孔（開口部４３Ａ）の直径Ｌ４３を２０〜５０μｍに設定することにより、半導体装置１０Ｇの小型化を図りつつ、ビア４８のインピーダンス上昇を抑制することが可能となる。
【０１３６】
尚、本参考例の構成では、外部電極４９とスパイラルインダクタ２０とを接続するポスト２１を設けているため、半導体装置１０Ｇの製造時にはこのポスト２１により第２の有機絶縁膜４５の厚さＷ１を精度よく規定することができる。即ち、第２の有機絶縁膜４５の厚さがポスト２１の高さ以上となることはなく、よって第２の有機絶縁膜４５の厚さを精度よく定めることができる。
【０１３７】
また、上記した参考例では、第１の有機絶縁膜４４を多層構造とした例について説明したが、第１の有機絶縁膜４４を単層構造としてもよい。また、スパイラルインダクタ２０の形状も渦巻き型に限定されものではなく、他の形状（例えば、矩形状）としてもよい。
【０１３８】
次に、本発明の第７参考例について説明する。
図２０は、第７参考例である半導体装置に設けられたスパイラルインダクタ５０を拡大して示している。本参考例では、スパイラルインダクタ５０の内側端部５４をインダクタ中心点５４よりずらした位置に設けると共に、この内側端部５２から引き出される引き出し配線５３を、中心点５４を避けて形成したことを特徴とするものである。換言すれば、スパイラルインダクタ５０の中心点５４近傍には、スパイラルインダクタ５０を構成する再配線層１６が形成されてない未パターン部を設けた構成としている。
【０１３９】
本参考例の構成とすることにより、スパイラルインダクタ５０の小型化と高Ｑ値を共に実現することが可能となる。以下、この理由について図２１及び図２２を参照しつつ説明する。
【０１４０】
図２１（Ａ）に示すスパイラルインダクタ５５は、本参考例に係るスパイラルインダクタ５０と同様に、内側端部をスパイラルインダクタ５５の中心位置からずらした構成としている。しかしながら、引き出し配線５３はスパイラルインダクタ５５の中心位置を通るよう引き出された構成とされている。
【０１４１】
図２１（Ｂ）に示すスパイラルインダクタ５６は、図２１（Ａ）に示したスパイラルインダクタ５５に対して小型化を図ったものである。即ち、図２１（Ａ）に示したスパイラルインダクタ５５は、全体の直径Ｒ１が大きかったため、図２１（Ｂ）に示すスパイラルインダクタ５６では、全体の直径をＲ１より小さいＲ２（Ｒ２＜Ｒ１）としたものである。但し、スパイラルインダクタ５６においても、引き出し配線５３はスパイラルインダクタ５６の中心位置を通るよう引き出された構成とされている。
【０１４２】
図２１（Ｃ）は、図２０に示した本参考例に係るスパイラルインダクタ５０である。このスパイラルインダクタ５０の全体の直径は、図２１（Ｂ）に示した小型化を図ったスパイラルインダクタ５６の直径Ｒ２と等しく設定されている。
【０１４３】
図２２は、上記した各スパイラルインダクタ５５，５６，５０のＱ値特性を示している。同図に符号Ａで示すのがスパイラルインダクタ５５（図２１（Ａ））の特性であり、符号Ｂで示すのがスパイラルインダクタ５６（図２１（Ｂ））の特性であり、符号Ｃで示すのが本参考例に係るスパイラルインダクタ５０の特性である。
【０１４４】
図２２より、図２１（Ａ）に示すスパイラルインダクタ５５のＱ値は、他のスパイラルインダクタ５０，５６に比べて優れていることが判る。しかしながら、前記したようにスパイラルインダクタ５５では、直径Ｒ１が大きいために、これを搭載する半導体装置が大型化してしまう。
【０１４５】
これに対し、図２１（Ｂ）に示すスパイラルインダクタ５５は、直径Ｒ２が小さいためにこれを搭載する半導体装置の小型化は図れるものの、Ｑ値は他のスパイラルインダクタ５０，５５に比べて劣っている。
【０１４６】
これに対して本参考例に係るスパイラルインダクタ５０は、前記ように直径Ｒ２が小さいためにこれを搭載する半導体装置の小型化を図ることができると共に、Ｑ値も前記したスパイラルインダクタ５５の特性と略等しい値となっている。従って、本参考例によるスパイラルインダクタ５０によれば、スパイラルインダクタ５０の小型化と高Ｑ値を共に実現することが可能となる。
【０１４７】
以上の説明に関し、更に以下の項を開示する。
（付記１） 電子回路と、該電子回路と接続される外部接続端子とを有する電子装置であって、
前記電子回路の一部の回路が回路形成面上に形成された基板と、
該回路形成面上に形成された絶縁層と、
該絶縁層内または該絶縁層上に、前記電子回路と前記外部接続端子とを接続する配線と共にパターン形成されており、前記電子回路の一部の回路を構成する内部配線と
を具備することを特徴とする電子装置。
（付記２） 付記１記載の電子装置において、
前記内部配線により形成される電子回路がインダクタであることを特徴とする電子装置。
（付記３） 付記１記載の電子装置において、
前記内部配線により形成される電子回路がスパイラルインダクタであることを特徴とする電子装置。
（付記４） 付記３記載の電子装置において、
前記スパイラルインダクタを多層に形成したことを特徴とする電子装置。
（付記５） 付記１乃至４のいずれか１項に記載の電子装置において、
前記内部配線により形成される電子回路と前記基板の回路形成面上に形成された電子回路との接続位置を、前記内部配線の内側の端部位置に設定したことを特徴とする電子装置。
（付記６） 付記１記載の電子装置において、
前記内部配線により形成される電子回路がアンテナであることを特徴とする電子装置。
（付記７） 付記１記載の電子装置において、
前記内部配線により形成される電子回路がインダクタとアンテナとであることを特徴とする電子装置。
（付記８） 付記７記載の電子装置において、
前記内部配線により形成される電子回路としてスパイラルインダクタ及びアンテナを形成し、
該インダクタとアンテナとを積層形成すると共に、前記アンテナの配設位置が、前記回路形成面に対して前記インダクタより離間した位置にあるよう構成したことを特徴とする電子装置。
（付記９） 付記６記載の電子装置において、
前記アンテナが、前記基板の前記回路形成面と反対側の面に形成されていることを特徴とする電子装置。
（付記１０） 付記１乃至９のいずれか１項に記載の電子装置において、
前記内部配線により形成される電子回路と、前記基板に形成される電子回路との間に、シールド層を形成したことを特徴とする電子装置。
（付記１１） 付記１０記載の電子装置において、
前記シールド層はメッシュ状とされていることを特徴とする電子装置。
（付記１２） 付記１乃至１１のいずれか１項に記載の電子装置において、
前記基板に、該基板と前記内部配線により形成される電子回路とを電気的に分離する分離層を形成したことを特徴とする電子装置。
（付記１３） 付記１２記載の電子装置において、
前記分離層は、前記基板に形成された微細トレンチに絶縁材を装填してなる構成であることを特徴とする電子装置。
（付記１４） 付記１乃至１３のいずれか１項に記載の電子装置において、
前記電子回路はローノイズアンプであることを特徴とする電子装置。
（付記１５） 付記１乃至１３のいずれか１項に記載の電子装置において、
前記電子回路はパワーアンプであることを特徴とする電子装置。
（付記１６） 電子回路が形成されると共に、表面に無機絶縁層が形成された基板と、
前記無機絶縁層上に形成された第１の絶縁膜と、
該第１の絶縁膜上に形成された配線により構成されるインダクタと、
該第１の絶縁膜上に前記インダクタを覆うよう形成された第２の絶縁膜とを有する電子装置であって、
前記第１の絶縁膜の厚さを９μｍ以上とし、かつ、前記第２の絶縁膜の厚さを５５μｍ以上としたことを特徴とする電子装置。
（付記１７） 付記１６記載の電子装置において、
前記基板として半導体基板を用いたことを特徴とする付記１記載の電子装置。
（付記１８） 付記１６または１７記載の電子装置において、
前記第１の絶縁膜を、ポリイミドまたはエポキシを主成分とする有機絶縁材により形成したことを特徴とする電子装置。
（付記１９） 付記１６乃至１８のいずれか１項に記載の電子装置において、
前記第２の絶縁膜を、エポキシまたはエポキシを主成分とする有機絶縁材により形成したことを特徴とする電子装置。
（付記２０） 付記１６乃至１９のいずれか１項に記載の電子装置において、
前記第１の絶縁膜を、単層構造としたことを特徴とする電子装置。
（付記２１） 付記１６乃至１９のいずれか１項に記載の電子装置において、
前記第１の絶縁膜を、多層構造としたことを特徴とする電子装置。
（付記２２） 付記２１記載の電子装置において、
前記第１の絶縁膜を、複数種類の有機絶縁材よりなる層を積層して多層構造としたことを特徴とする電子装置。
（付記２３） 付記１６乃至１９のいずれか１項に記載の電子装置において、
前記第１の絶縁膜を複数の絶縁層を積層した多層構造とすると共に、前記基板に形成された電極と前記インダクタとをビアにより接続する構成とし、
かつ、前記第１の絶縁膜を構成する各絶縁層に形成されるビア孔の直径寸法が、前記基板に対して上層となる程小さくなるよう構成し、
かつ、少なくとも最上位置に位置する絶縁層が前記無機絶縁層を覆う構成としたことを特徴とする電子装置。
（付記２４） 付記１６乃至１９のいずれか１項に記載の電子装置において、
前記基板に形成された電極と前記インダクタとをビアにより接続する構成とし、
かつ、前記第１の絶縁膜に形成されるビア孔の直径寸法が、前記無機絶縁層に形成されるビア孔の直径寸法よりも小さくなるよう構成し、
かつ、前記第１の絶縁膜が前記無機絶縁層を覆う構成としたことを特徴とする電子装置。
（付記２５） 付記２４記載の電子装置において、
前記第１の絶縁膜に形成されるビア孔の直径寸法を２０〜５０μｍとしたことを特徴とする電子装置。
（付記２６） 付記１６乃至２５のいずれか１項に記載の電子装置において、
外部接続端子と前記配線とを接続する配線ポストを設け、
かつ、前記第２の絶縁膜の厚さが前記配線ポストの高さにより規定される構成としたことを特徴とする電子装置。
【０１４８】
【発明の効果】
上述の如く本発明によれば、次に述べる種々の効果を実現することができる。
【０１４９】
請求項１記載の発明によれば、従来外付けされていたパッシブ回路等の電子回路を基板に形成された絶縁層内に形成することができるため、電子装置の多機能化を図ることができ、電子装置が搭載される電子機器等の小型化及び部品点数の削減を図ることができる。
また、基板と内部配線により形成される電子回路とが分離層により電気的に分離されるため、基板による影響で上記電子回路のＱ値に劣化が生じることを防止でき、電子装置の信頼性の向上を図ることができる。
【０１５０】
また、小面積で高いインダクタ値を実現することができる。また、スパイラルインダクタは、絶縁層内にパターン形成された内部配線で構成されるため、容易かつ安価に形成することができる。
【図面の簡単な説明】
【図１】 本発明の一実施例である電子装置の構成図である。
【図２】 本発明の一実施例である電子装置の等価回路図である。
【図３】 スパイラルインダクタと電子回路との接続を示す等価回路図である。
【図４】 本発明の一実施例である電子装置の断面図である。
【図５】 本発明の第１参考例である電子装置の構成図である。
【図６】 本発明の第２参考例である電子装置の構成図である。
【図７】 ２層に積層されたスパイラルインダクタを示す斜視図である。
【図８】 ３層に積層されたスパイラルインダクタを示す斜視図である。
【図９】 本発明の第３参考例である電子装置の構成図である。
【図１０】 アンテナ及びスパイラルインダクタと電子回路との接続を示す等価回路図である。
【図１１】 本発明の第４参考例である電子装置の構成図である。
【図１２】 本発明の第５参考例である電子装置の構成図である。
【図１３】 本発明の第５参考例である電子装置の伝送特性を示す図である。
【図１４】 スパイラルインダクタの適用例を説明するための図である。
【図１５】 本発明の第６参考例である電子装置の要部を拡大した平面図である。
【図１６】 図１５におけるＡ−Ａ線に沿う断面図である。
【図１７】 本発明の第６参考例である電子装置における第１の有機絶縁膜の膜厚とＱ値との関係を示す図である。
【図１８】 本発明の第６参考例である電子装置における第２の有機絶縁膜の膜厚とＱ値変動率との関係を示す図である。
【図１９】 本発明の第６参考例である電子装置におけるビアの開口寸法とオーミック抵抗値との関係を示す図である。
【図２０】 本発明の第７参考例である電子装置に搭載されるスパイラルインダクタを拡大して示す図である。
【図２１】 本発明の第７参考例である電子装置に搭載されるスパイラルインダクタを従来のスパイラルインダクタと比較しつつ示す図である。
【図２２】 本発明の第７参考例である電子装置に搭載されるスパイラルインダクタの特性を従来のスパイラルインダクタの特性と比較しつつ示す図である。
【符号の説明】
１０Ａ〜１０Ｇ 半導体装置
１１ 基板
１２ 電子回路
１３ 絶縁膜層
１４ 配線層
１５ ポリイミド層
１５Ａ 第１のポリイミド層
１５Ｂ 第２のポリイミド層
１６ 再配線層
１７ 封止樹脂層
１９ ポスト
２０ スパイラルインダクタ
２０Ａ 第１のスパイラルインダクタ
２０Ｂ 第２のスパイラルインダクタ
２０Ｃ 第３のスパイラルインダクタ
２１ ポスト
２３ 分離層
２７ アンテナ
３０ シールド層
４１ 無機絶縁層
４１Ａ，４２Ａ，４３Ａ 開口部
４２ 第１のポリイミド層
４３ 第２のポリイミド層
４３Ｂ 被覆部
４４ 第１の有機絶縁膜
４５ 第２の有機絶縁膜
４８ ビア
４９ 外部電極
５０ スパイラルインダクタ
５１ 外側端部
５２ 内側端部
５３ 引き出し配線
５４ 中心点

Claims (1)

  1. 電子回路と、該電子回路と接続される外部接続端子とを有する電子装置であって、
    前記電子回路が回路形成面上に形成された基板と、
    該回路形成面上に形成された絶縁層と、
    該絶縁層内または該絶縁層上に前記電子回路と前記外部接続端子とを接続する配線と共にパターン形成されており、前記電子回路の一部の回路を構成する内部配線により形成されたスパイラルインダクタと、
    前記回路形成面の前記電子回路の形成位置からずれた位置に形成されており、前記基板に形成された微細トレンチに絶縁材を装填した構成を有した分離層により前記基板と前記電子回路とを電気的に分離し、
    かつ、前記分離層が前記スパイラルインダクタの直下位置に形成されていることを特徴とする電子装置。
JP2002307429A 2001-12-14 2002-10-22 電子装置 Expired - Lifetime JP3792635B2 (ja)

Priority Applications (7)

Application Number Priority Date Filing Date Title
JP2002307429A JP3792635B2 (ja) 2001-12-14 2002-10-22 電子装置
EP10175658A EP2256785A3 (en) 2001-12-14 2002-12-13 Electronic Device
TW091136156A TW571429B (en) 2001-12-14 2002-12-13 Electronic device
KR1020020079528A KR100823108B1 (ko) 2001-12-14 2002-12-13 전자 장치
EP02258622.6A EP1320122B1 (en) 2001-12-14 2002-12-13 Electronic device
US10/318,377 US7064645B2 (en) 2001-12-14 2002-12-13 Electronic device
CNB021518661A CN100468716C (zh) 2001-12-14 2002-12-13 电子器件

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2001-381325 2001-12-14
JP2001381325 2001-12-14
JP2002307429A JP3792635B2 (ja) 2001-12-14 2002-10-22 電子装置

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2005342351A Division JP4328761B2 (ja) 2001-12-14 2005-11-28 電子装置

Publications (2)

Publication Number Publication Date
JP2003243570A JP2003243570A (ja) 2003-08-29
JP3792635B2 true JP3792635B2 (ja) 2006-07-05

Family

ID=26625062

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2002307429A Expired - Lifetime JP3792635B2 (ja) 2001-12-14 2002-10-22 電子装置

Country Status (6)

Country Link
US (1) US7064645B2 (ja)
EP (2) EP1320122B1 (ja)
JP (1) JP3792635B2 (ja)
KR (1) KR100823108B1 (ja)
CN (1) CN100468716C (ja)
TW (1) TW571429B (ja)

Families Citing this family (91)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004214561A (ja) * 2003-01-08 2004-07-29 Oki Electric Ind Co Ltd 半導体装置及びその製造方法
US7629667B2 (en) 2003-08-28 2009-12-08 Hitachi, Ltd. Semiconductor device including an on-chip coil antenna formed on a device layer which is formed on an oxide film layer
US7919864B2 (en) * 2003-10-13 2011-04-05 Stmicroelectronics S.A. Forming of the last metallization level of an integrated circuit
EP1553812A3 (fr) * 2003-12-11 2013-04-03 STMicroelectronics S.A. Puce à semiconducteur et circuit comprenant une inductance blindée
JP3973624B2 (ja) 2003-12-24 2007-09-12 富士通株式会社 高周波デバイス
US7657185B2 (en) * 2004-01-26 2010-02-02 Opnext, Inc. Electronic interface for long reach optical transceiver
US7068138B2 (en) * 2004-01-29 2006-06-27 International Business Machines Corporation High Q factor integrated circuit inductor
JP2005268249A (ja) * 2004-03-16 2005-09-29 Philtech Inc 半導体装置およびその製造方法
US7030472B2 (en) * 2004-04-01 2006-04-18 Agere Systems Inc. Integrated circuit device having flexible leadframe
JP4654598B2 (ja) * 2004-04-30 2011-03-23 ソニー株式会社 半導体装置およびその製造方法
JP2005333081A (ja) * 2004-05-21 2005-12-02 Shinko Electric Ind Co Ltd 基板、半導体装置及び基板の製造方法
KR100548388B1 (ko) * 2004-07-20 2006-02-02 삼성전자주식회사 저손실 인덕터소자 및 그의 제조방법
JP2006059959A (ja) * 2004-08-19 2006-03-02 Oki Electric Ind Co Ltd 半導体装置、及び半導体装置の製造方法
US7173498B2 (en) * 2004-09-28 2007-02-06 Texas Instruments Incorporated Reducing the coupling between LC-oscillator-based phase-locked loops in flip-chip ASICs
US20060097346A1 (en) * 2004-11-10 2006-05-11 Advanpack Solutions Pte Ltd Structure for high quality factor inductor operation
FR2878081B1 (fr) * 2004-11-17 2009-03-06 France Telecom Procede de realisation d'antennes integrees sur puce ayant une efficacite de rayonnement ameliore.
JP5207587B2 (ja) * 2005-02-18 2013-06-12 三洋電機株式会社 回路装置
US7750434B2 (en) 2005-01-31 2010-07-06 Sanyo Electric Co., Ltd. Circuit substrate structure and circuit apparatus
JP4812440B2 (ja) * 2005-02-03 2011-11-09 ルネサスエレクトロニクス株式会社 回路基板および半導体装置
US7619296B2 (en) 2005-02-03 2009-11-17 Nec Electronics Corporation Circuit board and semiconductor device
WO2006104019A1 (en) * 2005-03-28 2006-10-05 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, manufacturing method thereof, and measuring method thereof
JP4630114B2 (ja) * 2005-04-18 2011-02-09 新光電気工業株式会社 リーダライタ及びその製造方法
US8350657B2 (en) * 2005-06-30 2013-01-08 Derochemont L Pierre Power management module and method of manufacture
JP2007049115A (ja) * 2005-07-13 2007-02-22 Seiko Epson Corp 半導体装置
JP4774248B2 (ja) * 2005-07-22 2011-09-14 Ｏｋｉセミコンダクタ株式会社 半導体装置
JP4749795B2 (ja) * 2005-08-05 2011-08-17 新光電気工業株式会社 半導体装置
US7323948B2 (en) * 2005-08-23 2008-01-29 International Business Machines Corporation Vertical LC tank device
JP4544181B2 (ja) 2006-03-03 2010-09-15 セイコーエプソン株式会社 電子基板、半導体装置および電子機器
JP4908899B2 (ja) 2006-04-07 2012-04-04 ラピスセミコンダクタ株式会社 半導体装置及びその製造方法
US8860178B2 (en) * 2006-07-03 2014-10-14 Renesas Electronics Corporation Semiconductor device having an inductor
WO2008016089A1 (fr) * 2006-08-01 2008-02-07 Nec Corporation Élément inducteur, procédé de fabrication d'élément inducteur et dispositif à semi-conducteur sur lequel est monté l'élément inducteur
JP4621645B2 (ja) 2006-08-25 2011-01-26 Ｏｋｉセミコンダクタ株式会社 半導体装置の製造方法
JP2009088161A (ja) * 2007-09-28 2009-04-23 Fujitsu Media Device Kk 電子部品
JP5090117B2 (ja) * 2007-09-28 2012-12-05 太陽誘電株式会社 電子部品
JP2009194302A (ja) * 2008-02-18 2009-08-27 Mitsubishi Electric Corp 半導体集積回路
JP5001884B2 (ja) * 2008-03-12 2012-08-15 株式会社テラミクロス 半導体装置およびその製造方法
US7642966B2 (en) * 2008-03-14 2010-01-05 Sony Ericsson Mobile Communications Ab Carrier and device
US8169050B2 (en) * 2008-06-26 2012-05-01 International Business Machines Corporation BEOL wiring structures that include an on-chip inductor and an on-chip capacitor, and design structures for a radiofrequency integrated circuit
DE102008057833B4 (de) * 2008-11-19 2011-12-22 Semikron Elektronik Gmbh & Co. Kg Leistungshalbleitermodul mit Steuerfunktionalität und integriertem Übertrager
JP5578797B2 (ja) * 2009-03-13 2014-08-27 ルネサスエレクトロニクス株式会社 半導体装置
JP5273861B2 (ja) * 2009-04-22 2013-08-28 太陽誘電株式会社 通信モジュール
US20100327406A1 (en) * 2009-06-26 2010-12-30 Stats Chippac, Ltd. Semiconductor Device and Method of Forming Inductor Over Insulating Material Filled Trench In Substrate
CN101964441B (zh) * 2009-07-24 2015-04-15 中山市云创知识产权服务有限公司 天线组件、其制作方法及集成有该天线组件的壳体
US8362599B2 (en) * 2009-09-24 2013-01-29 Qualcomm Incorporated Forming radio frequency integrated circuits
EP2302675A1 (en) * 2009-09-29 2011-03-30 STMicroelectronics (Grenoble 2) SAS Electronic circuit with an inductor
US8304286B2 (en) * 2009-12-11 2012-11-06 Stats Chippac Ltd. Integrated circuit packaging system with shielded package and method of manufacture thereof
JP5551480B2 (ja) * 2010-03-24 2014-07-16 ルネサスエレクトロニクス株式会社 半導体装置および半導体装置の製造方法
JP5110178B2 (ja) * 2010-04-13 2012-12-26 株式会社デンソー 半導体装置およびその製造方法
US8368174B1 (en) * 2010-07-09 2013-02-05 Altera Corporation Compensation network using an on-die compensation inductor
US8791784B2 (en) 2011-08-18 2014-07-29 Taiwan Semiconductor Manufacturing Company, Ltd. Vertically oriented semiconductor device and shielding structure thereof
US8836078B2 (en) 2011-08-18 2014-09-16 Taiwan Semiconductor Manufacturing Company, Ltd. Vertically oriented inductor within interconnect structures and capacitor structure thereof
US8675368B2 (en) * 2011-08-18 2014-03-18 Taiwan Semiconductor Manufacturing Company, Ltd. Vertically oriented semiconductor device and shielding structure thereof
US8809956B2 (en) 2011-10-13 2014-08-19 Taiwan Semiconductor Manufacturing Company, Ltd. Vertically oriented semiconductor device and shielding structure thereof
US8539666B2 (en) * 2011-11-10 2013-09-24 Harris Corporation Method for making an electrical inductor and related inductor devices
US8717136B2 (en) 2012-01-10 2014-05-06 International Business Machines Corporation Inductor with laminated yoke
US9064628B2 (en) 2012-05-22 2015-06-23 International Business Machines Corporation Inductor with stacked conductors
US9001031B2 (en) 2012-07-30 2015-04-07 Qualcomm Mems Technologies, Inc. Complex passive design with special via implementation
JP2012209278A (ja) * 2012-08-03 2012-10-25 Toshiba Lighting & Technology Corp 点灯回路および照明装置
DE102013207829A1 (de) * 2012-12-27 2014-07-03 Ihp Gmbh - Innovations For High Performance Microelectronics / Leibniz-Institut Für Innovative Mikroelektronik Chip-Antenne, Elektronisches Bauelement und Herstellungsverfahren dafür
CN103927069B (zh) * 2013-05-08 2017-02-08 上海中航光电子有限公司 一种电感触摸屏、内嵌式电感触摸屏
CN103400821B (zh) * 2013-08-13 2016-02-10 江阴长电先进封装有限公司 一种表面贴装电感器件及其晶圆级制作方法
JP2015090277A (ja) 2013-11-05 2015-05-11 セイコーエプソン株式会社 衛星信号受信機
JP6318565B2 (ja) * 2013-11-13 2018-05-09 セイコーエプソン株式会社 半導体装置および電子機器
JP2015108565A (ja) 2013-12-05 2015-06-11 セイコーエプソン株式会社 衛星信号受信用集積回路
WO2015083525A1 (ja) * 2013-12-06 2015-06-11 株式会社村田製作所 インダクタ素子及び電子機器
JP6201718B2 (ja) * 2013-12-17 2017-09-27 三菱電機株式会社 インダクタ、ｍｍｉｃ
JP6221736B2 (ja) * 2013-12-25 2017-11-01 三菱電機株式会社 半導体装置
WO2015198956A1 (ja) 2014-06-26 2015-12-30 株式会社村田製作所 コイルモジュール
KR102244650B1 (ko) * 2014-10-24 2021-04-28 삼성디스플레이 주식회사 표시 장치
US9425143B2 (en) 2014-11-17 2016-08-23 Qualcomm Incorporated Integrated device package comprising an electromagnetic (EM) passive device in an encapsulation layer, and an EM shield
CN104485325A (zh) * 2014-12-11 2015-04-01 华进半导体封装先导技术研发中心有限公司 减小圆片级集成无源器件翘曲的结构和制作方法
US9583433B2 (en) * 2015-02-25 2017-02-28 Qualcomm Incorporated Integrated device package comprising conductive sheet configured as an inductor in an encapsulation layer
WO2016148726A1 (en) * 2015-03-19 2016-09-22 Intel Corporation Radio die package with backside conductive plate
US9933881B2 (en) * 2015-03-25 2018-04-03 Shenzhen China Star Optoelectronics Technology Co., Ltd Inductive touch modules and inductive touch display devices and the manufacturing method thereof
US9911723B2 (en) * 2015-12-18 2018-03-06 Intel Corporation Magnetic small footprint inductor array module for on-package voltage regulator
US10304623B2 (en) * 2016-01-20 2019-05-28 Qualcomm Incorporated Integrated device package comprising a tunable inductor
US10879341B2 (en) 2016-01-20 2020-12-29 Qualcomm Incorporated Integrated device package comprising a real time tunable inductor implemented in a package substrate
WO2018008573A1 (ja) * 2016-07-06 2018-01-11 株式会社村田製作所 電子機器
EP3327806B1 (en) * 2016-11-24 2021-07-21 Murata Integrated Passive Solutions Integrated electronic component suitable for broadband biasing
US10283462B1 (en) 2017-11-13 2019-05-07 Micron Technology, Inc. Semiconductor devices with post-probe configurability
US10128229B1 (en) 2017-11-13 2018-11-13 Micron Technology, Inc. Semiconductor devices with package-level configurability
US10692963B2 (en) 2018-01-30 2020-06-23 Taiwan Semiconductor Manufacturing Co., Ltd. Systems and methods for shielded inductive devices
US10901558B2 (en) * 2018-06-21 2021-01-26 International Business Machines Corporation Highly sensitive capacitive touch with resonant coupling
US10483241B1 (en) 2018-06-27 2019-11-19 Micron Technology, Inc. Semiconductor devices with through silicon vias and package-level configurability
US10847479B2 (en) * 2018-12-04 2020-11-24 Micron Technology, Inc. Antenna formation by integrated metal layer or redistribution layer
JP6947153B2 (ja) * 2018-12-20 2021-10-13 株式会社村田製作所 高周波モジュールおよび通信装置
US10867991B2 (en) 2018-12-27 2020-12-15 Micron Technology, Inc. Semiconductor devices with package-level configurability
US11107779B2 (en) * 2019-10-17 2021-08-31 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor package and manufacturing method thereof
WO2021102940A1 (zh) * 2019-11-29 2021-06-03 华为技术有限公司 一种集成电路
US11348884B1 (en) 2020-11-13 2022-05-31 Taiwan Semiconductor Manufacturing Company Limited Organic interposer including a dual-layer inductor structure and methods of forming the same
TWI769073B (zh) * 2021-09-01 2022-06-21 恆勁科技股份有限公司 電子封裝件

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5396397A (en) * 1992-09-24 1995-03-07 Hughes Aircraft Company Field control and stability enhancement in multi-layer, 3-dimensional structures
US5451914A (en) * 1994-07-05 1995-09-19 Motorola, Inc. Multi-layer radio frequency transformer
US5446311A (en) * 1994-09-16 1995-08-29 International Business Machines Corporation High-Q inductors in silicon technology without expensive metalization
JP2904086B2 (ja) * 1995-12-27 1999-06-14 日本電気株式会社 半導体装置およびその製造方法
US5805043A (en) * 1996-10-02 1998-09-08 Itt Industries, Inc. High Q compact inductors for monolithic integrated circuit applications
JP2914345B2 (ja) 1997-04-11 1999-06-28 日本電気株式会社 フリップチップ型半導体装置
WO1998050956A1 (en) * 1997-05-02 1998-11-12 The Board Of Trustees Of The Leland Stanford Junior University Patterned ground shields for integrated circuit inductors
US6287931B1 (en) * 1998-12-04 2001-09-11 Winbond Electronics Corp. Method of fabricating on-chip inductor
JP3465617B2 (ja) * 1999-02-15 2003-11-10 カシオ計算機株式会社 半導体装置
FR2790328B1 (fr) * 1999-02-26 2001-04-20 Memscap Composant inductif, transformateur integre, notamment destines a etre incorpores dans un circuit radiofrequence,et circuit integre associe avec un tel composant inductif ou transformateur integre
FR2792775B1 (fr) 1999-04-20 2001-11-23 France Telecom Dispositif de circuit integre comprenant une inductance a haut coefficient de qualite
US6356183B1 (en) * 1999-08-17 2002-03-12 United Microelectronics Corp. Method of manufacturing an inductor
KR100342589B1 (ko) * 1999-10-01 2002-07-04 김덕중 반도체 전력 모듈 및 그 제조 방법
JP3287346B2 (ja) * 1999-11-29 2002-06-04 カシオ計算機株式会社 半導体装置
JP4037029B2 (ja) * 2000-02-21 2008-01-23 株式会社ルネサステクノロジ 半導体集積回路装置
US6477031B1 (en) * 2000-03-22 2002-11-05 Tdk Corporation Electronic component for high frequency signals and method for fabricating the same
JP2001337439A (ja) * 2000-05-26 2001-12-07 Hitachi Ltd 半導体集積回路の設計、製造方法および検査方法並びに半導体集積回路
KR100345516B1 (ko) * 2000-09-05 2002-07-24 아남반도체 주식회사 고주파 집적회로 장치 및 그 제조 방법
JP3526548B2 (ja) * 2000-11-29 2004-05-17 松下電器産業株式会社 半導体装置及びその製造方法
US6608361B2 (en) * 2001-07-31 2003-08-19 G-Plus, Inc. On-chip inductor using active magnetic energy recovery

Also Published As

Publication number Publication date
CN100468716C (zh) 2009-03-11
KR100823108B1 (ko) 2008-04-18
EP2256785A2 (en) 2010-12-01
JP2003243570A (ja) 2003-08-29
EP1320122A2 (en) 2003-06-18
US7064645B2 (en) 2006-06-20
CN1431709A (zh) 2003-07-23
EP1320122A3 (en) 2007-05-30
KR20030051298A (ko) 2003-06-25
EP2256785A3 (en) 2011-01-19
EP1320122B1 (en) 2015-09-30
TW571429B (en) 2004-01-11
TW200301010A (en) 2003-06-16
US20030127704A1 (en) 2003-07-10

Similar Documents

Publication Publication Date Title
JP3792635B2 (ja) 電子装置
US6998710B2 (en) High-frequency device
KR100917508B1 (ko) 고주파 모듈 기판 장치
US8299572B2 (en) Semiconductor die with backside passive device integration
US7531417B2 (en) High performance system-on-chip passive device using post passivation process
US6639299B2 (en) Semiconductor device having a chip size package including a passive element
US8129265B2 (en) High performance system-on-chip discrete components using post passivation process
US20130193553A9 (en) High performance system-on-chip inductor using post passivation process
WO2010050091A1 (ja) 半導体装置
KR100475477B1 (ko) 인덕턴스 소자 및 반도체 장치
JP4328761B2 (ja) 電子装置
US20200091094A1 (en) Integrated filter technology with embedded devices
WO2010100845A1 (ja) 半導体チップ及び半導体装置
US20210329773A1 (en) Integrated passive component
JP4507508B2 (ja) インダクタ装置およびその製造方法
TW202129902A (zh) 晶粒上靜電放電保護
US7696630B2 (en) Semiconductor device
JP2008078184A (ja) 高周波チップ搭載用多層配線板および高周波回路モジュール
JP2009038203A (ja) 半導体装置
CN117559938A (zh) 一种双工器、多工器和通信设备

Legal Events

Date Code Title Description
A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20050927

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20051128

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20060110

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20060306

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20060404

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20060405

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

Ref document number: 3792635

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090414

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100414

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110414

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110414

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120414

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130414

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140414

Year of fee payment: 8

EXPY Cancellation because of completion of term