JP2005108929A - 半導体装置及びその製造方法 - Google Patents

Abstract

【課題】 チップサイズパッケージ型の封止構造を適用した半導体装置において、基板面積やパッケージサイズの大型化を招くことなく、高周波回路等に適用される各種受動素子を搭載することができる半導体装置及びその製造方法を提供する。
【解決手段】 半導体装置１０の素子構造部ＲＡにおいては、集積回路が形成される半導体基板１１の所定の位置に、少なくとも一対の接続パッド１２ｂ、１２ｃ、該接続パッド１２ｂ、１２ｃに接続された個別の配線層１５ｂ、１５ｃを設け、各配線層１５ｂ、１５ｃに電気的に接続され、所定の容量形成領域に延在する形状を有する一対の電極層（下部電極層１６、上部電極層１８）を、誘電体層１７を介して相互に対向するように形成することにより、集積回路（回路形成領域）上に絶縁膜（パッシベーション膜１３、表面保護膜１４）を介して、容量素子（ＭＩＭキャパシタ）を形成する。
【選択図】 図１

Description

本発明は、半導体装置及びその製造方法に関し、特に、チップサイズパッケージ（ＣＳＰ；Chip size Package又はチップスケールパッケージ；Chip scale Package）型の封止構造を有する半導体装置及びその製造方法に関する。

近年、携帯電話やデジタルビデオカメラ、携帯情報端末をはじめ、各種の携帯型電子機器の普及が著しい。このような電子機器においては、携帯性の向上や高機能化が強く求められる技術傾向にあることから、電子機器に実装される半導体装置においても、一層の小型、軽量、薄型化が要望されている。このような傾向、要望に対応するための半導体装置のパッケージ構造（封止構造）として、パッケージの外形寸法を集積回路が形成された半導体基板（半導体チップ）の寸法とほぼ等しくすることができるチップサイズパッケージ（ＣＳＰ）が知られている。

以下、従来技術におけるチップサイズパッケージ構造を適用した半導体装置について、簡単に説明する。
図１２は、従来技術におけるチップサイズパッケージの構成例を示す概略断面図及び概略平面図である。
図１２（ａ）に示すように、従来技術におけるチップサイズパッケージ型の封止構造を適用した半導体装置は、概略、所望の集積回路が形成された半導体基板１１ｐの一面（回路面）側に、該集積回路に電気的に接続されたアルミニウム等からなる複数の接続パッド１２ｐ、１２ｑが形成され、これらの接続パッド１２ｐ、１２ｑの中央部が露出するように開口部が設けられた、酸化シリコンあるいは窒化シリコン等からなるパッシベーション膜１３ｐ、及び、ポリイミド系樹脂材からなる表面保護膜１４ｐが積層形成されている。

そして、これらの絶縁膜（パッシベーション膜１３ｐ及び表面保護膜１４ｐ）の上面側には、上記開口部を介して、各接続パッド１２ｐ、１２ｑに一端側が電気的に接続された配線層（再配線層）１５ｐ、１５ｑが所定の配線パターンを有するように形成されている。該配線層１５ｐ、１５ｑの他端側の所定箇所には、電気的に接続された柱状電極（ポスト）１６ｐ、１６ｑが設けられ、該柱状電極１６ｐ、１６ｑの上面が露出するように、半導体基板１１ｐの一面側全体が、ポリイミドあるいはエポキシ等からなる封止樹脂１７によって封止されている。ここで、封止樹脂１７から露出した各柱状電極１６ｐ、１６ｑの上面には、図示を省略した配線基板に形成された配線層と電気的に接続するためのハンダボール（ハンダバンプ）１８ｐ、１８ｑが形成されている。

なお、上記半導体装置において、個別の半導体基板（半導体チップ）に切り出す前のウエハ状態で、予め設定された各チップ領域の各々に対して、上述した各電極層や絶縁膜等を共通の製造プロセスで同時に一括して形成し、個々の半導体基板（半導体チップ）にダイシングして得られるチップサイズパッケージ（ＣＳＰ）を、特にウエハレベルＣＳＰ（ＷＣＳＰ）とも呼んでいる。

ここで、図１２（ｂ）に示すように、半導体基板１１ｐの一面側に形成された集積回路に接続された複数の接続パッド１２ｐ、１２ｑは、半導体基板１１に設けられた回路形成領域（集積回路形成領域）ＣＡｐの外周領域に配置され、半導体装置を配線基板に接続するためのハンダボール１８ｐ、１８ｑが形成された柱状電極１６ｐ、１６ｑは、半導体基板１１ｐ（回路形成領域ＣＡｐ上）の内部領域にアレイ状に配置（２次元配列）されており、配線層１５ｐ、１５ｑは、これらの接続パッド１２ｐ、１２ｑと柱状電極１６ｐ、１６ｑとを接続するように形成されている。

このような構成により、半導体装置の端子数（集積回路の接続パッド数）の増加に伴って、該端子間ピッチが狭くなり、該端子を介して半導体装置と配線基板とを直接接続することが加工精度上困難になった場合においても、柱状電極をアレイ状に再配置することにより端子間ピッチを拡大して、配線基板との接続を容易かつ良好にすることができる。
なお、上述したようなチップサイズパッケージ型の封止構造を適用した半導体装置の具体例については、例えば、特許文献１等に詳しく記載されている。

特許３２８７３１０号公報 （第２頁、図８）

ところで、近年の携帯型電子機器においては、ブルートゥース（Bluetooth）モジュールやＧＰＳ（Global Positionig System：全地球測位システム）モジュール、無線ＬＡＮ（Local Area Network：構内通信網）モジュール等の高周波を用いる通信インターフェースを組み込んだ（内蔵した）ものもあり、このようなインターフェースを実現するためには、ＰＬＬ（Phase Locked Loop；フェーズ・ロック・ループ）回路やＶＣＯ（電圧制御オシレータ）回路、フィルタ回路等の高周波回路特有の機能要素（ＲＦ機能回路）が必須になる。
ここで、このような通信インターフェースを、上述したようなチップサイズパッケージ型の半導体装置により実現する場合、上記ＰＬＬ回路やＶＣＯ回路、フィルタ回路などのＲＦ機能回路の基本素子である容量素子（キャパシタ）や誘導素子（インダクタ）等の各種受動素子を、半導体基板に形成される集積回路と一体的に形成する必要がある。

しかしながら、半導体基板に設けられる回路形成領域に容量素子や誘導素子等を一体的に形成する場合、一般にその素子特性が半導体基板上での平面的あるいは直線的な広がりに依存するため、必然的にチップ面積の増大を招き、これにより、１枚のウエハから個片化される半導体装置（半導体チップ）の個数が減少するうえ、製造歩留りも悪化するという問題を有している。そのため、現状においては、ＲＦ機能回路を構成する各種受動素子を、ディスクリート部品として半導体基板とは別個に外付けする形態が一般的に採用されており、上述したようなインターフェースを搭載した半導体装置を更に小型化することは困難であった。

そこで、本発明は、上述した課題に鑑み、チップサイズパッケージ型の封止構造を適用した半導体装置において、基板面積やパッケージサイズの大型化を招くことなく、高周波回路等に適用される各種受動素子を搭載することができる半導体装置及びその製造方法を提供することを目的とする。

請求項１記載の発明は、回路形成領域及び複数の接続パッドが形成された半導体基板と、前記回路形成領域上を被覆するとともに、前記複数の接続パッドの上面が露出する開口部を有するように形成された絶縁膜と、前記複数の接続パッドに電気的に接続される複数の柱状電極と、を備える半導体装置において、少なくとも、前記絶縁膜上に相互に離間して形成された第１の導体層及び第２の導体層と、前記第１の導体層に電気的に接続され、前記絶縁膜上の所定の領域に延在するように形成された第１の薄膜電極層と、前記第２の導体層に電気的に接続され、前記所定の領域に延在するように形成された第２の薄膜電極層と、少なくとも前記第１の薄膜電極層及び前記第２の薄膜電極層間に介在するように形成された誘電体層と、により構成される容量素子を備えていることを特徴とする。

請求項２記載の発明は、請求項１記載の半導体装置において、前記第１の導体層及び前記第２の導体層のうち、少なくともいずれか一方は、前記絶縁膜に形成された前記開口部を介して、前記接続パッドに直接接続されていることを特徴とする。
請求項３記載の発明は、請求項１記載の半導体装置において、前記第１の薄膜電極層及び前記第２の薄膜電極層のうち、少なくともいずれか一方は、前記絶縁膜に形成された前記開口部を介して、前記接続パッドに直接接続されていることを特徴とする。

請求項４記載の発明は、請求項１乃至３のいずれかに記載の半導体装置において、前記第１の導体層及び前記第２の導体層のうち、少なくともいずれか一方は、前記柱状電極と電気的に接続されていることを特徴とする。
請求項５記載の発明は、請求項１乃至４のいずれかに記載の半導体装置において、少なくとも、前記第１の導体層及び前記第２の導体層は、同一の成膜条件により形成される導電層であることを特徴とする。
請求項６記載の発明は、請求項１乃至５のいずれかに記載の半導体装置において、前記半導体装置は、前記容量素子を複数備え、該複数の容量素子が相互に並列的、又は、直列的に接続されていることを特徴とする。

請求項７記載の発明は、請求項１乃至６のいずれかに記載の半導体装置において、前記半導体装置は、前記絶縁膜上の所定の領域に、前記容量素子と、所定の配線形状を有する第３の導体層からなる誘導素子と、により構成される高周波機能回路を備えていることを特徴とする。
請求項８記載の発明は、請求項７記載の半導体装置において、前記高周波機能回路は、前記容量素子と前記誘導素子を直列に接続したフィルタ回路であることを特徴とする。

請求項９記載の発明は、請求項７又は８記載の半導体装置において、前記誘導素子は、前記第３の導体層をスパイラル状に配設した配線形状を有し、該スパイラル形状を規定するパラメータに応じて、インダクタンス特性が設定されることを特徴とする。
請求項１０記載の発明は、請求項７又は８記載の半導体装置において、前記誘導素子は、前記第３の導体層を直線状に配設した配線形状を有し、該直線形状を規定するパラメータに応じて、インダクタンス特性が設定されることを特徴とする。
請求項１１記載の発明は、請求項７乃至１０のいずれかに記載の半導体装置において、前記第３の導体層は、前記第１の導体層及び前記第２の導体層と同一の成膜条件で形成される導電層であることを特徴とする。

請求項１２記載の発明は、回路形成領域及び複数の接続パッドが形成された半導体基板と、前記回路形成領域上を被覆するとともに、前記複数の接続パッドの上面が露出する開口部を有するように形成された絶縁膜と、前記複数の接続パッドに電気的に接続される複数の柱状電極と、を備える半導体装置の製造方法において、前記半導体基板の前記回路形成領域上に形成された前記絶縁膜上に、相互に離間し、各々所定の形状を有する第１の導体層及び第２の導体層を、同一の成膜条件で形成する工程と、前記第１の導体層上から前記絶縁膜上の所定の領域に延在する第１の薄膜電極層を形成する工程と、少なくとも前記第１の薄膜電極層上に誘電体層を形成する工程と、前記第２の導体層上から前記誘電体層上に延在する第２の薄膜電極層を形成する工程と、を含むことにより、前記絶縁膜上に容量素子を形成することを特徴とする。
請求項１３記載の発明は、請求項１２記載の半導体装置の製造方法において、前記第１の導体層及び前記第２の導体層のうち、少なくともいずれか一方は、前記絶縁膜に形成された前記開口部を介して、前記接続パッドに直接接続されていることを特徴とする。

請求項１４記載の発明は、回路形成領域及び複数の接続パッドが形成された半導体基板と、前記回路形成領域上を被覆するとともに、前記複数の接続パッドの上面が露出する開口部を有するように形成された絶縁膜と、前記複数の接続パッドに電気的に接続される複数の柱状電極と、を備える半導体装置の製造方法において、前記半導体基板の前記回路形成領域上に形成された前記絶縁膜上に延在する第１の薄膜電極層を形成する工程と、少なくとも前記第１の薄膜電極層上に誘電体層を形成する工程と、少なくとも前記誘電体層上に延在する第２の薄膜電極層を形成する工程と、同一の成膜条件で、前記第１の薄膜電極層上の所定の領域に第１の導体層を、前記第２の薄膜電極層上の所定の領域に第２の導体層を、相互に離間するように形成する工程と、を含むことにより、前記絶縁膜上に容量素子を形成することを特徴とする。
請求項１５記載の発明は、請求項１４記載の半導体装置の製造方法において、前記第１の薄膜電極層及び前記第２の薄膜電極層のうち、少なくともいずれか一方は、前記絶縁膜に形成された前記開口部を介して、前記接続パッドに直接接続されていることを特徴とする。

請求項１６記載の発明は、請求項１２乃至１５のいずれかに記載の半導体装置の製造方法において、前記第１の導体層及び前記第２の導体層のうち、少なくともいずれか一方に電気的に接続するように、前記柱状電極を形成する工程を、さらに含むことを特徴とする。
請求項１７記載の発明は、請求項１２乃至１６のいずれかに記載の半導体装置の製造方法において、前記第１の導体層及び前記第２の導体層を形成する工程は、前記同一の成膜条件で、前記第１の導体層及び前記第２の導体層のうち、少なくともいずれか一方に電気的に接続するように、前記絶縁膜上に所定の配線形状を有する第３の導体層を形成し、前記容量素子と、前記第３の導体層からなる誘導素子と、により、前記絶縁膜上に高周波機能回路を形成することを特徴とする。

すなわち、本発明に係る半導体装置及びその製造方法は、チップサイズパッケージ型の封止構造を有する半導体装置において、所望の集積回路が形成された半導体基板の回路形成領域上に、絶縁膜を介して下部電極層となる薄膜電極層（第１の薄膜電極層）、誘電体層及び上部電極層となる薄膜電極層（第２の薄膜電極層）を積層形成し、該一対の薄膜電極層の対向面積（対向部の幅及び長さ）や誘電体層の比誘電率、膜厚を制御することにより所望の容量値を有する容量素子を形成した構成を有している。

ここで、上記容量素子を構成する下部電極層及び上部電極層の他端側（対向部とは逆側の端部）には、同一の製造工程において同一の成膜条件で形成され、相互に離間した配線層（第１の導体層、第２の導体層）が個別に接続され、上記容量素子は、これらの配線層により、例えば、絶縁膜に設けられた開口部を介して、接続パッドに接続される構成、あるいは、柱状電極を介して、半導体装置外部の配線基板に接続される構成が実現される。また、別の構成として、容量素子を構成する下部電極層及び上部電極層が絶縁膜に設けられた開口部を介して、接続パッドに直接接続された構成を実現することもできる。

これにより、半導体基板の回路形成領域上であって、配線層間の所定の領域（容量形成領域）に、薄膜電極を対向させて積層形成した容量素子を形成することができるので、チップサイズパッケージ構造を有する半導体装置の回路形成領域上方の空間に、高周波回路等に適用可能な容量素子（受動素子）を内蔵することができる。したがって、高周波回路を実現するための受動素子を半導体装置の外部に接続する（外付けする）必要がないうえ、パッケージサイズを大型化することなく、所望の高周波回路を備えた半導体装置を実現することができる。

また、容量素子を形成する薄膜電極を配線層等の他の導電層とは、別個の工程により別個の構成として形成することができるので、容量素子を薄膜電極層を適用した積層構造として、薄型化することができるとともに、容量値を規定するパラメータ（薄膜電極層の対向面積や誘電体層の比誘電率、膜厚等）を適切に制御して、所望の特性を有する容量素子を形成することができる。

ここで、下部電極層及び上部電極層が接続パッドに直接接続された構成を有する容量素子においては、表面平坦性が高い半導体基板上に絶縁膜を介して、上記下部電極層、誘電体層及び上部電極層を形成することができるので、柱状電極が接続される配線層（導体層）を厚く形成した場合であっても、成膜時の段差に起因する断線や電気特性の劣化を抑制することができる。

さらに、半導体基板の回路形成領域上に絶縁膜を介して、上記容量素子に加え、所定の配線形状を有する配線層（第３の導体層）からなる誘導素子を形成し、所定の回路構成を有するように接続することにより、極めて電気的特性（高周波特性）が良好な高周波機能回路（フィルタ回路等）を構成することができる。したがって、本発明に係る半導体装置を携帯型電子機器に搭載することにより、ブルートゥースやＧＰＳ、無線ＬＡＮ等の通信インターフェースに適用可能な高周波機能回路を、極めて小型の半導体装置により実現することができ、携帯型電子機器の高機能化、小型軽量化に貢献することができる。

以下に、本発明に係る半導体装置及びその製造方法の実施の形態について、詳しく説明する。
（半導体装置）
まず、本発明に係る半導体装置について、図面を参照しながら簡単に説明する。
図１は、本発明に係る半導体装置の一実施形態（一構成例）を示す概略断面図及び接続形態を示す概念図であり、図２は、本実施形態に係る半導体装置に適用される容量素子の構成を示す斜視図である。ここで、従来技術に示した半導体装置と同等の構成（図１２参照）については、同等の符号を付して説明を簡略化する。

図１（ａ）に示すように、本実施形態に係る半導体装置１０は、概略、半導体基板（半導体チップ）１１に形成された集積回路と図示を省略した配線基板とを電気的に接続するための再配線層及び柱状電極を備えた電極構造部ＥＬと、上記集積回路の一部として設けられるＲＦ機能回路（高周波機能回路）を構成する受動素子（容量素子；キャパシタ）を備えた素子構造部ＲＡと、を有している。

電極構造部ＥＬは、上述した従来技術と同様に、半導体基板１１の一面側（回路面側、図面上方側）に形成された集積回路に電気的に接続された接続パッド１２ａと、接続パッド１２ａの中央部が露出するように開口部が設けられ、順次積層されたパッシベーション膜１３及び表面保護膜１４と、該開口部を介して、一端側が上記接続パッド１２ａに電気的に接続されるとともに、該表面保護膜１４上に所定の配線形状を有して延在するように形成された配線層（以下、「再配線層」と記す）１５ａと、該再配線層１５ａの他端側の所定箇所に電気的に接続された柱状電極（ポスト）１９と、該柱状電極１９の上面が露出するように、半導体基板１１の一面（回路面）側全体を封止する封止膜２０と、封止膜２０から露出した柱状電極１９の上面に形成され、配線基板（図示を省略）に形成された配線層と電気的に接続するためのハンダボール（ハンダバンプ）２１と、を有している。

ここで、電極構造部ＥＬを構成するパッシベーション膜１３は、例えば、酸化シリコンや窒化シリコン等の絶縁膜を適用することができ、表面保護膜１４は、例えば、ポリイミド系樹脂材を適用することができ、封止膜２０は、例えば、ポリイミドあるいはエポキシ等の樹脂材料を適用することができる。また、再配線層１５ａは、例えば、銅（Ｃｕ）等の金属層を適用することができ、柱状電極１９は、例えば、銅、ハンダ、金あるいはニッケル等の金属層を適用することができる。

また、素子構造部ＲＡは、上述した電極構造部ＥＬと同様に、半導体基板１１の一面側（回路面側）に形成された集積回路の所定の位置に、該集積回路に電気的に接続された複数の接続パッド１２ｂ、１２ｃと、上記電極構造ＥＬに示した絶縁膜と同一であって、各接続パッド１２ｂ、１２ｃの中央部が露出するように開口部が設けられ、順次積層されたパッシベーション膜１３及び表面保護膜１４からなる絶縁膜と、該開口部を介して、各接続パッド１２ｂ、１２ｃに電気的に接続された配線層（第１の導体層、第２の導体層）１５ｂ、１５ｃと、該一対の配線層１５ｂ、１５ｃのうち、一方の配線層１５ｂに電気的に接続され、所定の平面形状を有するように形成された下部電極層（第１の薄膜電極層）１６と、少なくとも下部電極層１６の所定の領域を覆うように形成された誘電体層１７と、上記一対の配線層１５ｂ、１５ｃのうち、他方の配線層１５ｃに電気的に接続され、上記誘電体層１７を介して下部電極層１６に対向するように、所定の平面形状を有して形成された上部電極層（第２の薄膜電極層）１８と、を有している。

ここで、配線層１５ｂ、１５ｃ、下部電極層１６、誘電体層１７及び上部電極層１８を含む、半導体基板１１の一面側全体が、上記電極構造ＥＬに示した封止膜２０により封止されている。
また、素子構造部ＲＡを構成する配線層１５ｂ、１５ｃは、上述した再配線層と同様に、銅（Ｃｕ）等の金属層を適用することができ、下部電極層１６及び上部電極層１８は、例えば、アルミニウム（Ａｌ）あるいは銅等の金属層を適用することができ、誘電体層１７は、例えば、酸化シリコンや窒化シリコン等の高誘電体膜（絶縁膜）を適用することができる。

すなわち、図１（ａ）に示した半導体装置１０の素子構造部ＲＡにおいては、集積回路が形成される半導体基板１１の所定の位置に、少なくとも一対の接続パッド１２ｂ、１２ｃ及び配線層１５ｂ、１５ｃを設け、該配線層１５ｂ、１５ｃに電気的に接続するように設けられた個別の電極層（下部電極層１６、上部電極層１８）を、誘電体層１７を介して相互に対向するように形成することにより、集積回路（回路形成領域）上に絶縁膜（パッシベーション膜１３、表面保護膜１４）を介して、容量素子（受動素子；ＭＩＭキャパシタ）を形成することができる。

これにより、本実施形態に係る半導体装置においては、図１（ｂ）に示す模式的な等価回路のように、電極構造部ＥＬでは、集積回路が形成された半導体基板１１上に設けられた接続パッド１２ａ、再配線層１５ａ、柱状電極１９及びハンダボール２１を介して、集積回路の接点が半導体装置１０の外部に引き出され、また、素子構造部ＲＡでは、集積回路の所定の位置に設けられた接続パッド１２ｂ及び１２ｃ（配線層１５ｂ及び１５ｃ）に、下部電極層１６、誘電体層１７及び上部電極層１８からなる容量素子の両端子が、半導体装置１０の内部で接続された（半導体装置１０の外部に引き出さない）回路構成が得られる。

ここで、周知のように、素子構造部ＲＡに形成される容量素子は、図２に示すように、上部電極層１８と下部電極層１６の対向面積（すなわち、対向する部分の幅Ｗ×長さＬ）、並びに、誘電体層１７を形成する誘電体の比誘電率及び厚さｄに応じて、次式（１１）に基づいて、その容量値Ｃが規定される。
Ｃ＝ε_０×ε_ｒ×Ｗ×Ｌ／ｄ ・・・（１１）
ここで、ε_０は真空中の誘電率、ε_ｒは誘電体層１７の比誘電率である。

したがって、例えば、集積回路が形成された回路形成領域上の所定の領域（容量素子が形成される領域）を挟んで、接続パッド１２ｂ及び１２ｃ（配線層１５ｂ及び１５ｃ）を対向するように配置し、該接続パッド１２ｂ及び１２ｃに接続され、該領域に形成する上部電極層１８及び下部電極層１６の平面形状（詳しくは、対向する部分の幅Ｗ×長さＬ）を適宜設定することにより、所望の容量値を有する容量素子が形成される。なお、図１においては、一つの容量素子を設けた場合について示したが、同様の構成を複数設けるものであってもよい。

なお、図１（ａ）において、再配線層１５ａ及び配線層１５ｂ、１５ｃと、接続パッド１２ａ〜１２ｃ及び表面保護膜１４との間には、再配線層１５ａ及び配線層１５ｂ、１５ｃに適用される金属層（銅）による半導体基板へのストレスを軽減し、また、該金属層と表面保護層１４との接着性を向上させるとともに、接続パッド１２ａ〜１２ｃとの電気抵抗の低減、接続パッドの腐食による特性劣化を防止する目的で、下地金属層ＵＢＭが設けられている。

（半導体装置の製造方法）
次に、上述した半導体装置の製造方法について、図面を参照しながら詳しく説明する。
図３、図４は、本発明に係る半導体装置の製造工程の一例を示す工程断面図である。ここでは、本実施形態に係る半導体装置を、上述したウエハレベルチップサイズパッケージに適用した場合の製造方法について説明する。

本実施形態に係る半導体装置の製造方法は、まず、図３（ａ）に示すように、上述した半導体基板１１（半導体装置１０）を個片化する前のウエハ（シリコンウエハ）１１ｘにおいて、該ウエハ１１ｘの一面側（回路面側；図面上方側）であって、各半導体基板１１を規定するチップ領域ごとに形成された集積回路の形成領域（回路形成領域）の外周領域（図１２（ｂ）参照）に、該集積回路に電気的に接続された、アルミニウム等の導電材料からなる複数の接続パッド１２ａ、１２ｂ、１２ｃを形成する。なお、図示の都合上、接続パッドを３個のみ示すが、少なくとも接続パッド１２ａは、図１２（ｂ）に示したように、回路形成領域の外周領域に複数個配列されているものとする。また、接続パッド１２ｂ、１２ｃは、例えば、２個を一組として、後述する容量素子の個数に応じた組数を有するように形成されているものとする。

次いで、該接続パッド１２ａ、１２ｂ、１２ｃを含むウエハ１１ｘの一面側を被覆するように酸化シリコンあるいは窒化シリコン等からなる絶縁膜を形成した後、各接続パッド１２ａ、１２ｂ、１２ｃの上面側中央部が露出するように、開口部を形成してパッシベーション膜１３を形成する。次いで、該開口部を介して上面が露出した接続パッド１２ａ、１２ｂ、１２ｃを含むパッシベーション膜１３上に、ポリイミド系樹脂材等からなる絶縁膜を形成した後、上記各接続パッド１２ａ、１２ｂ、１２ｃの中央部（すなわち、上記パッシベーション膜１３の開口部）が露出するように、開口部を形成して表面保護膜１４を形成する。

ここで、上記開口部を有する表面保護膜１４は、例えば、ウエハ１１ｘの一面側全面にポリイミド系樹脂材を塗布硬化させた後に、エッチング液を用いてレジストパターンニング及び絶縁膜パターニングを施してからレジスト剥離することにより形成される。なお、表面保護膜１４は、ポリイミド系樹脂材を塗布してスピンコートする手法の他、スキージを用いる印刷法やノズルからのインク吐出による塗布法を用いることができ、また、保護膜（絶縁膜）材料としてもポリイミド系樹脂材に限らず、エポキシ系樹脂材やＰＢＯ（ベンザオキシドール系）等を適用することができる。

次いで、図３（ｂ）に示すように、表面保護膜１４及びパッシベーション膜１３に形成された上記開口部を介して、各接続パッド１２ａ、１２ｂ、１２ｃに接続するように、同一の成膜条件で再配線層１５ａ及び配線層１５ｂ、１５ｃを形成する。具体的には、上記表面保護膜１４に設けられた開口部を介して各接続パッド１２ａ、１２ｂ、１２ｃに接続するように、表面保護膜１４上に下地金属層ＵＢＭを形成した後、フォトレジストを塗布硬化させ、フォトリソグラフィ技術により再配線層１５ａ及び配線層１５ｂ、１５ｃの平面形状に対応した所定形状の開口部を形成するようにパターニングし、この開口部に電解メッキを施して銅等からなる金属導電層を形成した後、フォトレジスト及びその下層の、上記金属導電層が形成されていない下地金属層ＵＢＭを除去することにより、下面に下地金属層ＵＢＭが形成され、一端側が該下地金属層ＵＢＭを介して各接続パッド１２ａ、１２ｂ、１２ｃに電気的に接続された再配線層１５ａ及び配線層１５ｂ、１５ｃが形成される。ここで、再配線層１５ａ及び配線層１５ｂ、１５ｃは、例えば、５〜６μｍの膜厚に形成される。

ここで、下地金属層ＵＢＭは、例えば、スパッタにより形成された銅による薄膜であってもよく、また、スパッタにより形成されたチタンなどの薄膜上に、スパッタにより銅あるいはアルミニウムによる薄膜を積層形成したものであってもよい。
なお、上記再配線層１５ａ及び配線層１５ｂ、１５ｃとなる金属導電層を形成する手法としては、電解メッキ法の他、無電解メッキ法を適用することもできる。また、再配線層１５ａ及び配線層１５ｂ、１５ｃを構成する配線材料としては、上記銅以外に、良好な導電特性を備えるアルミニウムや金、あるいは、これらの合金を適用することができる。

次いで、図３（ｃ）に示すように、上記配線層１５ｂ及び１５ｃ間の所定の領域（容量形成領域）に、容量素子を形成する。具体的には、まず、上記再配線層１５ａ及び配線層１５ｂ、１５ｃを含むウエハ１１ｘの一面側全面にスパッタ処理等によりアルミニウム等の金属導電層を堆積した後、フォトレジストを塗布硬化させ、フォトリソグラフィ技術により、少なくとも配線層１５ｂ上から容量形成領域に至る所定の平面形状にパターニングすることにより下部電極層１６が形成される。ここで、下部電極層１６は、例えば、０．１μｍの膜厚に形成される。

なお、下部電極層１６となる金属導電層を形成する手法としては、スパッタ法以外に無電解メッキ法や蒸着法を適用することもできる。また、下部電極層１６を構成する導体材料としては、下部電極層１６上に形成される、後述する樹脂封止材料（例えば、ポリイミド等）との密着性が良好であって、上記各種金属導電層形成方法（スパッタ法や電解メッキ法等）が適用可能な導体材料であれば、例えば、上記アルミニウム以外に、銅やその合金を適用することができる。

次いで、上記下部電極層１６のうち、容量形成領域を含む所定の領域に誘電体層１７を形成する。具体的には、例えば、上記下部電極層１６を含む容量形成領域を露出するように、フォトレジストをパターン形成した後、酸化シリコンや窒化シリコン等の高誘電体材料をスパッタ法で堆積させ、該フォトレジストを除去することにより、誘電体層１７が形成される。ここで、誘電体層１７は、例えば、０．３μｍの膜厚に形成される。

次いで、上記ウエハ１１ｘの一面側全面にスパッタ処理等によりアルミニウム等の金属導電層を堆積した後、フォトレジストを塗布硬化させ、フォトリソグラフィ技術により、少なくとも配線層１５ｃ上から上記誘電体層１７が形成された容量形成領域に至る所定の平面形状にパターニングすることにより上部電極層１８が形成される。ここで、上部電極層１８は、例えば、０．１μｍの膜厚に形成される。なお、上部電極層１８は、上述した下部電極層１６と同等の導体材料及び製造方法を良好に適用することができる。

なお、図示を省略したが、少なくとも配線層１５ｂ及び１５ｃの表面には、薄い絶縁膜が形成されており、上記下部電極層１６及び上部電極層１８となる金属導電層をスッパタ形成する前に、配線層１５ｂ及び１５ｃの上面が露出するように該絶縁膜に開口部を形成することにより、該開口部を介して下部電極層１６又は上部電極層１８が配線層１５ｂ又は１５ｃに電気的に接続するように構成されている。

これにより、図２に示したように、所定の容量形成領域において、配線層１５ｂに電気的に接続された下部電極層１６と、配線層１５ｃに電気的に接続された上部電極層１８とが、高誘電体材料からなる誘電体層１７を介して対向し、該対向部の面積（すなわち、対向する部分の幅Ｗ×長さＬ）に基づいて、上記（１１）式により規定される容量値を有する容量素子（ＭＩＭキャパシタ）が形成される。

次いで、図４（ａ）に示すように、上記容量素子の各電極層１６、１８に接続された配線層１５ｂ及び１５ｃを除く、再配線層１５ａの他端側の所定領域上に、柱状電極１９を形成する。具体的には、上記再配線層１５ａを含むウエハ１１ｘの一面側全面に、例えば、１００〜１５０μｍ程度の厚さでフォトレジストを塗布硬化させ、フォトリソグラフィ技術により柱状電極１９を形成する領域に所定形状の開口部を形成するようにパターニングし、この開口部に電解メッキを施して銅等からなる金属導電層を形成した後、フォトレジストを除去することにより、再配線層１５ａに電気的に接続された柱状電極１９が形成される。ここで、柱状電極１９は、フォトレジストの膜厚に応じて設定される。

なお、柱状電極１９を形成する手法としては、電解メッキ法以外に無電解メッキ法やスタッドバンプ法を用いることもできる。また、柱状電極１９を構成する電極材料としては、上述した再配線層１５ａと良好に密着して良好な導電特性を備える銅、ハンダ、金あるいはニッケル等を適用することができる。ここで、ハンダを用いて柱状電極１９を形成する場合には、上記の他に印刷法を用いることもできる。

次いで、図４（ｂ）に示すように、柱状電極１９を覆うように、ウエハ１１ｘの回路面全体をポリイミドあるいはエポキシ等の樹脂材料を用いて、例えばモールド法により封止膜２０を形成する。ここで、封止膜２０は、環境変化に対応する信頼性を確保する上で、上述した表面保護膜等と主成分が実質的に同一な樹脂材料を適用することが好ましい。なお、封止膜２０を形成する手法としては、上記モールド法の他に、印刷法、浸漬法、スピンコート法、ダイコート法を用いることもできる。

次いで、図４（ｃ）に示すように、樹脂封止膜の形成後に、封止膜２０の上端面を切削研磨して柱状電極１９の端面を露出させ、その表面の酸化膜を取り除き、ハンダ印刷等のメタライズ処理を施してハンダボール２１を形成し、この後、予め定められたカットラインＣＬに沿ってダイシングを施してウエハ１１ｘをチップ領域ごとに個片化することにより、図１（ａ）に示したような断面構造を有する個別の半導体装置１０が形成される。

このような構成を有する半導体装置及びその製造方法においては、半導体基板（回路形成領域）の外周領域に配置される接続パッドと、内部領域にアレイ状に配置される柱状電極（ハンダボール）と、を電気的に接続する再配線層と同一の製造工程において形成される配線層を用いて、半導体基板の回路形成領域上であって、配線層間の所定の領域（容量形成領域）に、薄膜電極を対向させて積層形成した容量素子を形成することができるので、チップサイズパッケージ構造を有する半導体装置の回路形成領域上方の空間に、高周波回路特有のＲＦ機能回路を構成する容量素子（受動素子）を内蔵することができる。したがって、高周波回路を実現するための受動素子を半導体装置の外部に接続する必要がなく、極めて小型のパッケージサイズで所望の高周波回路を備えた半導体装置を実現することができる。

また、本実施形態に係る半導体装置及びその製造方法によれば、再配線層や配線層、柱状電極とは別個の製造工程で、容量素子が形成されるので、該容量素子を構成する電極層相互の対向面積（対向部の幅、長さ）や、誘電体層の膜厚や比誘電率を任意に設定して、所望の平面形状及び容量値を有する容量素子を形成することができるので、受動素子の電気的特性を任意かつ適切に設定することができる。

次に、本実施形態に係る半導体装置により実現される高周波回路の電気的特性（高周波特性）について、シミュレーション結果を示して具体的に説明する。
まず、本実施形態に係る半導体装置の高周波特性を検証するために適用したＲＦ機能回路（Ｌ−Ｃ−Ｌフィルタ回路）の回路構成について説明する。
図５は、本実施形態に係る半導体装置の高周波特性を検証するために適用したＲＦ機能回路（Ｌ−Ｃ−Ｌフィルタ回路）を示す回路パターン図及び等価回路図であり、図６は、図５に示した回路パターン及び等価回路を有するＲＦ機能回路（Ｌ−Ｃ−Ｌフィルタ回路）の一例を示す概略断面図である。また、図７は、図５に示した回路パターン及び等価回路を有するＲＦ機能回路（Ｌ−Ｃ−Ｌフィルタ回路）における高周波特性（反射特性）のシミュレーション結果を示す特性図である。

本実施形態に係る半導体装置の高周波特性を検証するために、シミュレーションに適用したＲＦ機能回路（高周波機能回路）は、図５（ａ）の回路パターン及び図６の概略断面に示すように、半導体基板５１（上述した半導体基板１１に相当する）上に設定された所定の領域に、上述した半導体装置（図１）と同等の構成を有する容量素子（ＭＩＭキャパシタ）３０と、２組の誘導素子（インダクタ；詳しくは後述する）４０Ｒ、４０Ｌと、を備え、容量素子３０の対向電極を構成する下部電極層３１及び上部電極層３２（上述した下部電極層１６及び上部電極層１８に相当する）に個別に接続された両端電極３４、３５（上述した配線層１５ｂ、１５ｃに相当する）が、各々、誘導素子４０Ｒ、４０Ｌを構成する配線層４１Ｒ、４１Ｌ及び引き出し配線４２Ｒ、４２Ｌを介して、半導体基板５１の外周領域に配置された個別の接続パッド５２ａ、５２ｂに接続された構成を有している。

具体的には、図６の概略断面にも示すように、容量素子３０は、半導体基板５１の一面側に形成された絶縁層５３上に、高誘電体材料からなる誘電体層３３を介して、互いに対向するように積層形成された、アルミニウム等からなる下部電極層３１及び上部電極層３２と、該下部電極層３１及び上部電極層３２の各々に、電気的に接続するように形成された、銅等からなる両端電極３４、３５と、を備えて構成されている。

また、誘導素子４０Ｒ、４０Ｌは、各々、上記容量素子３０の両端電極３４、３５と一体的に形成され、所定のスパイラル形状（各渦巻き形状）を有する配線層４１Ｒ、４１Ｌと、絶縁層５３に形成された個別の開口部を介して、上記配線層４１Ｒ、４１Ｌの各終端部に一端側が接続されるとともに、他端側が個別の接続パッド５２ａ、５２ｂに接続された、銅又はアルミニウム等からなる引き出し配線４２Ｒ、４２Ｌと、を備えて構成されている。

このような構成を有するＲＦ機能回路の製造方法は、概略、半導体基板５１の一面側の外周領域に、集積回路（図示を省略）に接続された一対の接続パッド５２ａ、５２ｂ、及び、各々、該接続パッド５２ａ、５２ｂに一端側が電気的に接続され（すなわち、接続パッド５２ａ、５２ｂと一体的に形成され）、所定の配線パターンを有する引き出し配線４２Ｒ、４２Ｌを形成した後、該接続パッド５２ａ、５２ｂ上面の中央部及び引き出し配線４２Ｒ、４２Ｌの他端側の所定の領域が露出する開口部を有する絶縁膜（パッシベーション膜及び表面保護膜）５３を形成する。

次いで、上述した実施形態に示した製造工程と同様に、絶縁膜５３に設けられた開口部を介して引き出し配線４２Ｒ、４２Ｌあるいは接続パッド５２ａ、５２ｂに接続され、所定の平面形状を有する配線層４１Ｒ、４１Ｌ及び両端電極３４、３５、並びに、再配線層５４ａ、５４ｂを形成する。ここで、配線層４１Ｒと両端電極３４、配線層４１Ｌ及び両端電極３５は、同一工程において同一の成膜条件により一体的に形成されるとともに、配線層４１Ｒ、４１Ｌは、各々、所定のスパイラル形状を有するようにパターニング形成される。このようなスパイラル形状を有する配線層４１Ｒ、４１Ｌにより、所定のインダクタンスを有する誘導素子４０Ｒ、誘導素子４０Ｌが構成される。

次いで、上述した実施形態に示した製造工程と同様に、両端電極３４、３５間の所定の領域に、一端側が両端電極３４に電気的に接続され、他端側が所定の平面形状を有して形成された下部電極層３１、及び、該下部電極層３１の所定の領域上に形成された誘電体層３３、一端側が両端電極３５に電気的に接続され、他端側が所定の平面形状を有して上記誘電体層３３上に形成された上部電極層３２と、を順次積層して容量素子３０を形成する。
そして、上記容量素子３０及び誘導素子４０Ｒ、４０Ｌを含む半導体基板５１の一面側全体に所定の膜厚の封止膜５４を形成することにより、図６に示した概略断面を有し、図５（ｂ）に示す等価回路と同等のＬ−Ｃ−Ｌフィルタ回路が得られる。

このようなＲＦ機能回路において、高周波特性を検証するためのシミュレーション条件として、容量素子３０を構成する下部電極層３１及び上部電極層３２の対向面積（Ｗ×Ｌ）を対向部の幅Ｗ＝５００μｍ、長さＬ＝５００μｍとして規定し、誘電体層３３の比誘電率ε_ｒ＝３．３、膜厚ｄ＝０．３μｍとして、上記（１１）式に基づいて容量素子３０の容量値をＣ_ｓ＝２４．３ｐＦと設定する。

また、スパイラル形状を有する誘導素子４０Ｒ、４０ＬのインダクタンスＬ_rlについては、H.E.Brayan等により次式（１２）に示すような実験式が発表されている。
Ｌ_rl＝８５×１０^−１０×Ａ^１／２×ｎ^１／２ ・・・（１２）
ここで、Ａはコイルの表面積（ｃｍ^２）、ｎはコイルの巻数であり、コイルの平面形状を略正方形として外形の一辺の長さをＤ_０＝Ａ^１／２、内径部分の一辺の長さをＤ＝０とした場合のインダクタンスＬ_rlは、表面積Ａと巻数ｎにより求められる。ここでは、誘導素子４０Ｒ、４０ＬのインダクタンスＬ_rlを、例えば、各々０．２ｎＨ／mmに設定する。
さらに、誘導素子４０Ｒ、４０Ｌを構成する配線層４１Ｒ、４１Ｌ及び引き出し配線４２Ｒ、４２Ｌの配線容量Ｒ_rlを、配線材料として銅を適用したものとして、銅の抵抗率ρ＝１．８×１０^−８Ω・ｍに基づいて、例えば、０．７Ωに設定する。

このような条件に設定されたＲＦ機能回路の反射特性（高周波特性）について、シミュレーションを実施したところ、誘導素子（インダクタ）のＱ値が高くなり、図７中、実線で示すように、例えば、１．２ＧＨｚ程度の周波数帯域において、反射特性｜Ｓ１１｜が顕著に低下する傾向を示すことが判明した。したがって、本実施形態に係る半導体装置（ＲＦ機能回路）によれば、フィルタ回路を構成する各受動素子の形状や膜厚、膜質、製造条件等のパラメータを適宜設定することにより、任意の共振周波数において、極めて良好な帯域通過特性を示す高周波フィルタを実現することができ、例えばブルートゥースモジュールやＧＰＳモジュール、無線ＬＡＮモジュール等において用いられる数ＧＨｚ程度の周波数帯域に対しても、良好に適用することができることが判明した。

なお、図７において、点線で示した特性線は、図５（ｂ）に示した等価回路における理論上（単純な計算上）の反射特性を示す。ここで、図７において、実線で示した特性線のシミュレーション解析においては、導体損失や浮遊成分、誘電体損失等の要素を考慮して計算されているのに対して、等価回路ではそれらが考慮されていないので、シミュレーションにより得られた結果の方が、現実に製造したフィルタ回路の高周波特性に良好に近似するものとなる。

ここで、図５（ａ）及び図６に示したＲＦ機能回路（Ｌ−Ｃ−Ｌフィルタ回路）における誘導素子のＱ値が改善するのは、誘導素子４０Ｒ、４０Ｌを構成する配線層４１Ｒ、４１Ｌが、半導体基板（シリコン基板）５１上に形成されたパッシベーション膜及び表面保護膜からなる絶縁層５３上に形成されることにより、半導体基板からの物理的な距離が大きくなり、半導体基板による損失（概念的には、シリコン基板はある程度の導電性を持っているため、高周波領域において、電磁界による電流がシリコン基板に流れ、それが電磁界を妨げるように作用してＱ値を悪化（低下）させる）が低減されるためと考えられる。

なお、上述したシミュレーションにおいては、ＲＦ機能回路（Ｌ−Ｃ−Ｌフィルタ回路）を構成する誘導素子として、スパイラル形状を有する配線層を適用した場合について説明したが、直線状の配線層であっても高周波領域においてはインダクタンスを持つので、図５（ｃ）に示すように、誘導素子４０Ｒｓ、４０Ｌｓの構成として、容量素子３０を構成する各両端電極３４、３５と接続パッド５２ａ、５２ｂとを１層の直線状の配線層４１Ｒｓ、４１Ｌｓにより接続する構成を適用するものであってもよい。ここで、配線層４１Ｒｓ、４１Ｌｓは、図６に示した場合と同様に、各々、両端電極３４、３５と同一の工程で一体的に形成した構成を適用することができる。

この場合、直線形状を有する誘導素子４０Ｒｓ、４０ＬｓのインダクタンスＬ_rlsについては、F.E.Termanによる次式（１３）に基づいて求められる。
Ｌ_rls＝2.0×10^−１×［ｌｎ（ｌ_s／Ｗ_s＋ｈ_s）＋1.193＋0.2235×（Ｗ_s＋ｈ_s／ｌ_s）］
・・・（１３）
ここで、ｌ_sは配線層の長さ、Ｗ_sは配線層の幅、ｈ_sは配線層の厚みである。

このような誘導素子を備えたＲＦ機能回路においては、上述した容量素子の製造プロセスにおいて、両端電極とともに、該両端電極と接続パッドとの間を電気的に接続するように形成される直線状の配線層の長さ、幅、厚み等のパラメータを適宜設定することにより、上述したシミュレーション結果（図７）と同等の傾向を示す反射特性が得られ、所望の高周波特性を比較的容易に実現することができるものと期待される。また、この場合においては、スパイラル形状の配線層を有する誘導素子の場合に形成した引き出し配線が不要になるうえ、平面形状が単純化されるので、製造プロセスが簡略化されて製造歩留まりを向上させることができるとともに、誘導素子の特性を比較的正確に設定することができる。

（半導体装置の他の構成例）
次に、本発明に係る半導体装置の他の構成例について、図面を参照して説明する。
図８は、本発明に係る半導体装置の他の構成例を示す概略断面図である。ここで、上述した半導体装置（図１参照）と同等の構成については、同一又は同等の符号を付してその説明を簡略化又は省略する。

上述した実施形態においては、図１（ａ）に示したように、半導体基板１１上に設けられた接続パッド１２ａ〜１２ｃに対して、再配線層1５ａ及び配線層（両端電極）１５ｂ、１５ｃを形成した後、該配線層１５ｂ、１５ｃの上面から容量形成領域に至る所定の平面形状を有する下部電極層１６及び上部電極層１８を形成することにより、配線層１５ｂ、１５ｃの上面側で電気的に接続された容量素子を構成した場合について説明したが、本発明はこれに限定されるものではなく、容量素子を形成した後に、配線層を形成して、配線層（両端電極）の下面側で下部電極層及び上部電極層に電気的に接続するようにした構成を有するものであってもよい。

具体的には、図８に示すように、本構成例に係る半導体装置１０′に適用される素子構造部ＲＢは、半導体基板１１の一面（回路面）側に、集積回路に電気的に接続された複数の接続パッド１２ａ、１２ｂ、１２ｃの中央部が露出するように開口部を有して積層形成されたパッシベーション膜１３及び表面保護膜１４からなる絶縁層と、一対の接続パッド１２ｂ、１２ｃのうち、一方の接続パッド１２ｂに上記開口部を介して電気的に接続され、所定の平面形状を有するように形成された下部電極層（第１の電極層）１６′と、少なくとも下部電極層１６′の所定の領域を覆うように形成された誘電体層１７と、上記一対の接続パッド１２ｂ、１２ｃのうち、他方の接続パッド１２ｃに上記開口部を介して電気的に接続され、上記誘電体層１７を介して下部電極層１６′に対向するように、所定の平面形状を有して形成された上部電極層（第２の電極層）１８′と、上記下部電極層１６′の一端側であって、接続パッド１２ｂの上方領域に、下地金属層ＵＢＭを介して電気的に接続された配線層１５ｄと、上部電極層１８′の一端側であって、接続パッド１２ｃの上方領域に、下地金属層ＵＢＭを介して電気的に接続された配線層１５ｅと、を有している。
なお、電極構造部ＥＬは、上述した実施形態（図１（ａ））と同等の構成を有しているので、その説明を省略する。また、上記素子構造部ＲＢ及び電極構造部ＥＬが形成された半導体基板１１の一面（回路面）側全体は、ポリイミド等の樹脂材料からなる封止膜２０により封止されている。

上述したような構成を有する半導体装置の製造方法について簡単に説明すると、まず、半導体基板１１（又は、ウエハ）の一面側（回路面側；図面上方側）に、回路形成領域の外周領域に設けられた複数の接続パッド１２ａ、１２ｂ、１２ｃの中央部が露出する開口部を有するパッシベーション膜１３及び表面保護膜１４を順次積層形成した後、上記接続パッド１２ｂ及び１２ｃ間の所定の領域（容量形成領域）に、少なくとも接続パッド１２ｂ上から容量形成領域に至る下部電極層１６′、少なくとも下部電極層１６′上の容量形成領域に対応する形状を有する誘電体層１７、及び、接続パッド１２ｃ上から誘電体層１７上に至る上部電極層１８′を順次積層形成することにより、上述した実施形態に示した構成と同等の容量素子（ＭＩＭキャパシタ）が形成される。

次いで、接続パッド１２ａに直接接続するように下地金属層ＵＢＭを介して再配線層１５ａを形成するとともに、接続パッド１２ｂ、１２ｃ上の下部電極層１６′、上部電極層１８′に下地金属層ＵＢＭを介して配線層１５ｄ、１５ｅを形成した後、再配線層１５ａの所定領域上に、柱状電極１９を形成し、該柱状電極１９の上端面のみが露出するように、上記容量素子を含む半導体基板１１の回路面全体を封止膜２０により封止し、柱状電極１９の上端面にハンダボール２１を形成することにより、図１（ｂ）に示したような模式的な等価回路を有する半導体装置１０′が形成される。

このような構成を有する半導体装置及びその製造方法においても、上述した実施形態と同様に、半導体基板の回路形成領域上であって、接続パッド間の所定の領域（容量形成領域）に、薄膜電極を対向させて積層形成した容量素子を形成することができるので、高周波回路を実現するための受動素子を、チップサイズパッケージ構造を有する半導体装置に内蔵することができ、極めて小型のパッケージサイズで所望の高周波回路を備えた半導体装置を実現することができる。

また、本実施形態に係る半導体装置及びその製造方法によれば、再配線層や配線層の形成工程に先立って、比較的表面平坦性が高い半導体基板上（詳しくは、絶縁膜上）に、容量素子を構成する電極層及び誘電体層を形成することができるので、配線層等を厚く形成した場合であっても、該段差に起因する断線や電気特性の劣化を抑制することができるとともに、所望の電気特性を有する容量素子を形成することができるので、半導体装置に内蔵される高周波回路の電気特性を任意かつ適切に設定することができる。

（容量素子の接続形態）
次に、本発明に係る半導体装置の他の接続形態について、図面を参照して説明する。
図９乃至図１１は、本発明に係る半導体装置に適用可能な他の接続形態の例を示す概略断面図及び概念図である。ここで、上述した半導体装置（図１参照）と同等の構成については、同一又は同等の符号を付してその説明を簡略化又は省略する。

上述した実施形態（構成例）においては、図１（ｂ）に示したように、半導体装置に内蔵される容量素子の両端子を半導体装置１０の内部の接続パッドにのみ接続し、半導体装置１０の外部に引き出さない回路構成（接続形態）を有する場合について説明したが、本発明はこれに限定されるものではなく、図９〜図１１に示すように、半導体装置１０Ｃ〜１０Ｅに形成された配線層、柱状電極及び接続パッドと、容量素子（両端電極）との接続形態に応じた回路構成を適用することができる。

具体的には、図９（ａ）、（ｂ）に示す接続形態においては、半導体基板１１上の所定の容量形成領域に形成された、下部電極層１６、誘電体層１７及び上部電極層１８からなる容量素子（ＭＩＭキャパシタ）の一端側が配線層１５ｇを介して接続パッド１２ｄに接続されるとともに、他端側が配線層１５ｆ、柱状電極１９ｂ及びハンダボール２１ｂを介して、半導体装置１０Ｃの外部に引き出された構成を有している。これにより、接続パッド１２ａに接続される配線層１５ａ、柱状電極１９ａ及びハンダボール２１ａからなる電極構造部とともに、半導体装置１０Ｃが図示を省略した配線基板と電気的に接続される。

また、図１０（ａ）、（ｂ）に示す接続形態においては、半導体基板１１上の所定の容量形成領域に形成された、下部電極層１６、誘電体層１７及び上部電極層１８からなる容量素子（ＭＩＭキャパシタ）の一端側が再配線層１５ｈを介して接続パッド１２ｄに接続されるとともに、再配線層１５ｈ上に形成された柱状電極１９ｃ及びハンダボール２１ｃを介して、半導体装置１０Ｄの外部に引き出され、また、上記容量素子の他端側が配線層１５ｆ、柱状電極１９ｂ及びハンダボール２１ｂを介して、半導体装置１０Ｄの外部に引き出された構成を有している。これにより、接続パッド１２ａ、配線層１５ａ、柱状電極１９ａ及びハンダボール２１ａからなる電極構造部とともに、半導体装置１０Ｄが図示を省略した配線基板と電気的に接続される。

さらに、図１１（ａ）、（ｂ）に示す接続形態においては、半導体基板１１上の所定の容量形成領域に、下部電極層１６ａ、誘電体層１７ａ及び上部電極層１８からなる第１の容量素子と、下部電極層１６ｂ、誘電体層１７ｂ及び上部電極層１８からなる第２の容量素子が並列的に形成され、第１の容量素子の他端側が配線層１５ｊ、柱状電極１９ｂ及びハンダボール２１ｂを介して、半導体装置１０Ｅの外部に引き出され、また、第２の容量素子の他端側が配線層１５ｋ、柱状電極１９Ｃ及びハンダボール２１Ｃを介して、半導体装置１０Ｅの外部に引き出された構成を有している。ここで、第１及び第２の容量素子の各一端側は、共通の配線層１５ｉを介して接続パッド１２ｅに接続されている。これにより、接続パッド１２ａ、配線層１５ａ、柱状電極１９ａ及びハンダボール２１ａからなる電極構造部とともに、半導体装置１０Ｅが図示を省略した配線基板と電気的に接続される。

なお、図９〜図１１に示した回路構成は、本発明に係る半導体装置に適用可能な接続形態の一例を示したものにすぎず、これに限定されるものではない。したがって、上述したような接続形態を有する各回路構成を半導体基板上に単独で形成するものに限らず、各種接続形態を混在又は複合させた回路構成を形成するものであってもよいことはいうまでもない。

また、上述した各回路構成においては、容量素子として単層の誘電体層を形成した構成を示したが、容量素子の構成はこれに限定されるものではなく、複数の誘電体層及び複数の上部電極層を交互に積み重ねた複層構造を適用して、複数の容量素子を形成し、該容量素子相互を並列、あるいは、直列に接続した回路構成を実現することができる。また、上述した各回路構成においては、説明の簡略化のために、容量素子として単に下部電極層、誘電体層及び上部電極層を積層形成した構成を適用したが、実際にはその容量素子が他の配線層等の導体層に与える影響（すなわち、浮遊容量や寄生容量）を抑制するために、例えば、下部又は上部電極層と同一平面の近傍位置に、下部又は上部電極層と同じ材料よりなる、グランド層を設ける態様としてもよい。

本発明に係る半導体装置の一実施形態（一構成例）を示す概略断面図及び接続形態を示す概念図である。 本実施形態に係る半導体装置に適用される容量素子の構成を示す斜視図である。 本発明に係る半導体装置の製造工程（その１）の一例を示す工程断面図である。 本発明に係る半導体装置の製造工程（その２）の一例を示す工程断面図である。 本実施形態に係る半導体装置の高周波特性を検証するために適用したＲＦ機能回路（Ｌ−Ｃ−Ｌフィルタ回路）を示す回路パターン図及び等価回路図である。 図５に示した回路パターン及び等価回路を有するＲＦ機能回路の一例を示す概略断面図である。 図５に示した回路パターン及び等価回路を有するＲＦ機能回路における高周波特性（反射特性）のシミュレーション結果を示す特性図である。 本発明に係る半導体装置の他の構成例を示す概略断面図である。 本発明に係る半導体装置に適用可能な他の接続形態（その１）の例を示す概略断面図及び概念図である。 本発明に係る半導体装置に適用可能な他の接続形態（その２）の例を示す概略断面図及び概念図である。 本発明に係る半導体装置に適用可能な他の接続形態（その３）の例を示す概略断面図及び概念図である。 従来技術におけるチップサイズパッケージの構成例を示す概略断面図及び概略平面図である。

符号の説明

１０ 半導体装置
１１ 半導体基板
１２ａ〜１２ｃ 接続パッド
１５ａ 再配線層
１５ｂ、１５ｃ 配線層
１６ 下部電極層
１７ 誘電体層
１８ 上部電極層
１９ 柱状電極
２０ 封止膜
２１ ハンダボール

Claims (17)

1. 回路形成領域及び複数の接続パッドが形成された半導体基板と、前記回路形成領域上を被覆するとともに、前記複数の接続パッドの上面が露出する開口部を有するように形成された絶縁膜と、前記複数の接続パッドに電気的に接続される複数の柱状電極と、を備える半導体装置において、
   少なくとも、
   前記絶縁膜上に相互に離間して形成された第１の導体層及び第２の導体層と、
   前記第１の導体層に電気的に接続され、前記絶縁膜上の所定の領域に延在するように形成された第１の薄膜電極層と、
   前記第２の導体層に電気的に接続され、前記所定の領域に延在するように形成された第２の薄膜電極層と、
   少なくとも前記第１の薄膜電極層及び前記第２の薄膜電極層間に介在するように形成された誘電体層と、
   により構成される容量素子を備えていることを特徴とする半導体装置。
2. 前記第１の導体層及び前記第２の導体層のうち、少なくともいずれか一方は、前記絶縁膜に形成された前記開口部を介して、前記接続パッドに直接接続されていることを特徴とする請求項１記載の半導体装置。
3. 前記第１の薄膜電極層及び前記第２の薄膜電極層のうち、少なくともいずれか一方は、前記絶縁膜に形成された前記開口部を介して、前記接続パッドに直接接続されていることを特徴とする請求項１記載の半導体装置。
4. 前記第１の導体層及び前記第２の導体層のうち、少なくともいずれか一方は、前記柱状電極と電気的に接続されていることを特徴とする請求項１乃至３のいずれかに記載の半導体装置。
5. 少なくとも、前記第１の導体層及び前記第２の導体層は、同一の成膜条件により形成される導電層であることを特徴とする請求項１乃至４のいずれかに記載の半導体装置。
6. 前記半導体装置は、前記容量素子を複数備え、該複数の容量素子が相互に並列的、又は、直列的に接続されていることを特徴とする請求項１乃至５のいずれかに記載の半導体装置。
7. 前記半導体装置は、前記絶縁膜上の所定の領域に、前記容量素子と、所定の配線形状を有する第３の導体層からなる誘導素子と、により構成される高周波機能回路を備えていることを特徴とする請求項１乃至６のいずれかに記載の半導体装置。
8. 前記高周波機能回路は、前記容量素子と前記誘導素子を直列に接続したフィルタ回路であることを特徴とする請求項７記載の半導体装置。
9. 前記誘導素子は、前記第３の導体層をスパイラル状に配設した配線形状を有し、該スパイラル形状を規定するパラメータに応じて、インダクタンス特性が設定されることを特徴とする請求項７又は８記載の半導体装置。
10. 前記誘導素子は、前記第３の導体層を直線状に配設した配線形状を有し、該直線形状を規定するパラメータに応じて、インダクタンス特性が設定されることを特徴とする請求項７又は８記載の半導体装置。
11. 前記第３の導体層は、前記第１の導体層及び前記第２の導体層と同一の成膜条件で形成される導電層であることを特徴とする請求項７乃至１０のいずれかに記載の半導体装置。
12. 回路形成領域及び複数の接続パッドが形成された半導体基板と、前記回路形成領域上を被覆するとともに、前記複数の接続パッドの上面が露出する開口部を有するように形成された絶縁膜と、前記複数の接続パッドに電気的に接続される複数の柱状電極と、を備える半導体装置の製造方法において、
    前記半導体基板の前記回路形成領域上に形成された前記絶縁膜上に、相互に離間し、各々所定の形状を有する第１の導体層及び第２の導体層を、同一の成膜条件で形成する工程と、
    前記第１の導体層上から前記絶縁膜上の所定の領域に延在する第１の薄膜電極層を形成する工程と、
    少なくとも前記第１の薄膜電極層上に誘電体層を形成する工程と、
    前記第２の導体層上から前記誘電体層上に延在する第２の薄膜電極層を形成する工程と、
    を含むことにより、前記絶縁膜上に容量素子を形成することを特徴とする半導体装置の製造方法。
13. 前記第１の導体層及び前記第２の導体層のうち、少なくともいずれか一方は、前記絶縁膜に形成された前記開口部を介して、前記接続パッドに直接接続されていることを特徴とする請求項１２記載の半導体装置の製造方法。
14. 回路形成領域及び複数の接続パッドが形成された半導体基板と、前記回路形成領域上を被覆するとともに、前記複数の接続パッドの上面が露出する開口部を有するように形成された絶縁膜と、前記複数の接続パッドに電気的に接続される複数の柱状電極と、を備える半導体装置の製造方法において、
    前記半導体基板の前記回路形成領域上に形成された前記絶縁膜上に延在する第１の薄膜電極層を形成する工程と、
    少なくとも前記第１の薄膜電極層上に誘電体層を形成する工程と、
    少なくとも前記誘電体層上に延在する第２の薄膜電極層を形成する工程と、
    同一の成膜条件で、前記第１の薄膜電極層上の所定の領域に第１の導体層を、前記第２の薄膜電極層上の所定の領域に第２の導体層を、相互に離間するように形成する工程と、
    を含むことにより、前記絶縁膜上に容量素子を形成することを特徴とする半導体装置の製造方法。
15. 前記第１の薄膜電極層及び前記第２の薄膜電極層のうち、少なくともいずれか一方は、前記絶縁膜に形成された前記開口部を介して、前記接続パッドに直接接続されていることを特徴とする請求項１４記載の半導体装置の製造方法。
16. 前記第１の導体層及び前記第２の導体層のうち、少なくともいずれか一方に電気的に接続するように、前記柱状電極を形成する工程を、さらに含むことを特徴とする請求項１２乃至１５のいずれかに記載の半導体装置の製造方法。
17. 前記第１の導体層及び前記第２の導体層を形成する工程は、前記同一の成膜条件で、前記第１の導体層及び前記第２の導体層のうち、少なくともいずれか一方に電気的に接続するように、前記絶縁膜上に所定の配線形状を有する第３の導体層を形成し、
    前記容量素子と、前記第３の導体層からなる誘導素子と、により、前記絶縁膜上に高周波機能回路を形成することを特徴とする請求項１２乃至１６のいずれかに記載の半導体装置の製造方法。

Images