JP2019096772A

JP2019096772A - 半導体装置及び半導体装置の製造方法

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Publication number: JP2019096772A
Application number: JP2017225821A
Authority: JP
Inventors: 元伸佐藤; Motonobu Sato
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 2017-11-24
Filing date: 2017-11-24
Publication date: 2019-06-20
Anticipated expiration: 2037-11-24
Also published as: JP6969317B2

Abstract

【課題】再配線を用いて回路構成を変更する。【解決手段】半導体装置は、第１基板及び前記第１基板上に形成された能動素子回路を有する能動素子チップと、第２基板、前記第２基板上に形成された複数の第１受動素子及び前記第２基板上に形成された複数の第２受動素子を有する受動素子チップと、前記能動素子チップと前記受動素子チップとを接続する第１再配線と、前記複数の第１受動素子の少なくとも一つと前記複数の第２受動素子のうちの少なくとも一つとを接続する第２再配線と、を備える。【選択図】図１

Description

本発明は、半導体装置及び半導体装置の製造方法に関する。

ＧａＮ等の窒化物半導体は、高い飽和電子速度及びワイドバンドギャップ等の特徴を有している。これらの特徴を利用して、窒化物半導体を高出力増幅器（ＨＰＡ：High Power
Amplifier）及び高周波デバイス等に適用することについて種々の検討が行われている。窒化物半導体を用いた半導体デバイスとしては、電界効果トランジスタや高電子移動度トランジスタ（ＨＥＭＴ：High Electron Mobility Transistor）がある。例えば、ＧａＮ
系の高電子移動度トランジスタ（ＧａＮ−ＨＥＭＴ）を用いたデバイスとして、モノリシックマイクロ波／ミリ波集積回路（ＭＭＩＣ：Monolithic. Microwave/Millimeter-wave Integrated Circuit）があり、ミリ波帯無線通信システム、マイクロ波加熱等への応用が期待されている。

特開２００６−１０８１６７号公報特開２０１６−１８７９５号公報特開２０１６−２０７８０２号公報

図１８Ａに示すように、ＭＭＩＣチップ１０１は、ＨＰＡチップ１０２及び複数の整合回路チップ１０３を備えている。ＭＭＩＣチップ１０１では、モールド樹脂１０４によりＨＰＡチップ１０２及び複数の整合回路チップ１０３が固定されている。また、図１８Ｂに示すように、ＭＭＩＣチップ１０１は、複数のＨＰＡチップ１０２及び複数の整合回路チップ１０３を備えてもよい。例えば、タイル状又は列状に複数のＨＰＡチップ１０２及び複数の整合回路チップ１０３を並べ、モールド樹脂１０４により複数のＨＰＡチップ１０２及び複数の整合回路チップ１０３を固定した後、モールド樹脂１０４をダイシングすることによりＭＭＩＣチップ１０１が個片化される。ＨＰＡチップ１０２と整合回路チップ１０３とがＣｕ等の再配線１１０で接続されている。

ＭＭＩＣチップ１０１には整合回路チップ１０３が用いられているため、ＭＭＩＣチップ１０１のデバイス特性が整合回路チップ１０３に依存する。整合回路チップ１０３は、入力した高周波信号の反射を小さくし、効率良く増幅した高周波信号を出力するようにインピーダンス整合を行う。整合回路チップ１０３には、インダクタ（Ｌ）１０５、キャパシタ（Ｃ）１０６、抵抗（Ｒ）１０７及び配線１０８を有する回路が予め基板に形成されている。以下では、図１８ＡにおけるＨＰＡチップ１０２の左側に配置された整合回路チップ１０３を「入力整合チップ１０３Ａ」とし、ＨＰＡチップ１０２の右側に配置された整合回路チップ１０３を「出力整合チップ１０３Ｂ」とする。

図１９は、図１８ＡのＭＭＩＣチップ１０１の一部を示す断面図である。図１９に示すように、ＨＰＡチップ１０２、入力整合チップ１０３Ａ及び出力整合チップ１０３Ｂ上に絶縁層１０９が形成されている。ＨＰＡチップ１０２と入力整合チップ１０３Ａとが再配線１１０で接続されている。ＨＰＡチップ１０２と出力整合チップ１０３Ｂとが再配線１１０で接続されている。ＨＰＡチップ１０２、入力整合チップ１０３Ａ及び出力整合チップ１０３Ｂが、パッケージ基板１２０上に設けられている。ＨＰＡチップ１０２、入力整
合チップ１０３Ａ及び出力整合チップ１０３Ｂと、パッケージ基板１２０との間にメタル層１１１、メッキ層１１２及びはんだ層１１３が設けられている。ＨＰＡチップ１０２の構造が変わった場合や、増幅したい高周波信号の周波数帯が変わった場合、入力整合チップ１０３Ａ及び出力整合チップ１０３Ｂの回路構成の変更が発生し、その都度、入力整合チップ１０３Ａ及び出力整合チップ１０３Ｂの作り直しが発生する。

本願は、再配線を用いて回路構成を変更する技術の提供を目的とする。

本願の一観点による半導体装置は、第１基板及び前記第１基板上に形成された能動素子回路を有する能動素子チップと、第２基板、前記第２基板上に形成された複数の第１受動素子及び前記第２基板上に形成された複数の第２受動素子を有する受動素子チップと、前記能動素子チップと前記受動素子チップとを接続する第１再配線と、前記複数の第１受動素子の少なくとも一つと前記複数の第２受動素子のうちの少なくとも一つとを接続する第２再配線と、を備える。

本願によれば、再配線を用いて回路構成を変更することができる。

図１は、実施形態に係る半導体装置の断面図である。図２Ａは、実施形態に係る半導体装置の説明図である。図２Ｂは、実施形態に係る半導体装置の説明図である。図３は、実施形態に係る能動素子チップの断面図である。図４は、実施形態に係る受動素子チップの断面図である。図５Ａは、実施形態に係る半導体装置の平面図である。図５Ｂは、実施形態に係る半導体装置の平面図である。図６（Ａ）〜図６（Ｃ）は、実施形態に係る受動素子チップの平面図である。図７Ａは、実施形態に係る受動素子チップの平面図である。図７Ｂは、実施形態に係る受動素子チップの平面図である。図８は、実施形態に係る半導体装置の製造工程を示す図である。図９は、実施形態に係る半導体装置の製造工程を示す図である。図１０は、実施形態に係る半導体装置の製造工程を示す図である。図１１は、実施形態に係る半導体装置の製造工程を示す図である。図１２は、実施形態に係る半導体装置の製造工程を示す図である。図１３は、実施形態に係る半導体装置の製造工程を示す図である。図１４は、実施形態に係る半導体装置の製造工程を示す図である。図１５は、実施形態に係る半導体装置の製造工程を示す図である。図１６は、実施形態に係る半導体装置の断面図である。図１７は、実施形態の変形例に係る半導体装置の断面図である。図１８Ａは、比較例に係る半導体装置の説明図である。図１８Ｂは、比較例に係る半導体装置の説明図である。図１９は、図１８ＡのＭＭＩＣチップの一部を示す断面図である。

以下、図面を参照して実施形態に係る半導体装置及び半導体装置の製造方法について説明する。以下に示す半導体装置及び半導体装置の製造方法の構成は例示であり、本願は、実施形態に係る半導体装置及び半導体装置の製造方法の構成に限定されない。

図１は、実施形態に係る半導体装置１の断面図である。半導体装置１の一例として、パッケージ基板上に複数のチップが設けられたＭＭＩＣチップが挙げられる。半導体装置１は、能動素子チップ２、受動素子チップ３、モールド樹脂４、再配線層１４及びパッケージ基板２０を備える。能動素子チップ２と受動素子チップ３との間にモールド樹脂４が設けられている。モールド樹脂４は、能動素子チップ２及び受動素子チップ３を固定する。能動素子チップ２、受動素子チップ３及びモールド樹脂４とパッケージ基板２０との間にメタル層１１、メッキ層１２及びはんだ層１３が設けられている。能動素子チップ２の上面側に再配線層１４が配置され、能動素子チップ２の下面側にメタル層１１、メッキ層１２及びはんだ層１３が配置されている。能動素子チップ２の下面は、能動素子チップ２の上面の反対側の面である。受動素子チップ３の上面側に再配線層１４が配置され、受動素子チップ３の下面側にメタル層１１、メッキ層１２及びはんだ層１３が配置されている。受動素子チップ３の下面は、受動素子チップ３の上面の反対側の面である。

図２Ａ及び図２Ｂは、実施形態に係る半導体装置１の説明図である。図２Ａに示すように、半導体装置１は、能動素子チップ２及び複数の受動素子チップ３を備えている。また、図２Ｂに示すように、半導体装置１は、複数の能動素子チップ２及び複数の受動素子チップ３を備えてもよい。例えば、タイル状又は列状に複数の能動素子チップ２及び複数の受動素子チップ３を並べ、モールド樹脂４により複数の能動素子チップ２及び複数の受動素子チップ３を固定した後、モールド樹脂４をダイシングすることにより半導体装置１が個片化される。モールド樹脂４は、能動素子チップ２の側面を囲み、かつ、受動素子チップ３の側面を囲んでいる。半導体装置１は、複数のインダクタ素子５、複数のキャパシタ素子６及び複数の抵抗素子７を備える。能動素子チップ２と受動素子チップ３とは、再配線１０によって接続されている。図２Ａの能動素子チップ２の左側に配置された受動素子チップ３を「入力整合チップ３Ａ」とも表記し、図２Ａの能動素子チップ２の右側に配置された受動素子チップ３を「出力整合チップ３Ｂ」とも表記する。図２Ａ及び図２Ｂに示す構成例では、再配線層１４の図示を省略している。

図３は、実施形態に係る能動素子チップ２の断面図である。能動素子チップ２は、電界効果トランジスタ及び高電子移動度トランジスタ等の能動素子を有する半導体チップである。能動素子チップ２は、半導体基板２１、貫通ビア２２、絶縁層２３及び電極パッド２４を有する。半導体基板２１は、例えば、シリコン（Ｓｉ）基板やシリコンカーバイド（ＳｉＣ）基板である。貫通ビア２２は、半導体基板２１を貫通している。貫通ビア２２は、例えば、ＴＳＶ（Through Silicon/Substrate Via）である。半導体基板２１の上面に
絶縁層２３が形成されている。絶縁層２３上に電極パッド２４が形成されている。絶縁層２３には、能動素子及び配線等を有する能動素子回路が形成されている。したがって、半導体基板２１上に能動素子回路が形成されている。電極パッド２４は、他のチップ等との接続に用いられる。半導体基板２１は、第１基板の一例である。

図４は、実施形態に係る受動素子チップ３の断面図である。受動素子チップ３は、キャパシタ素子６及び抵抗素子７等の受動素子を有する半導体チップである。受動素子チップ３は、複数のキャパシタ素子６及び複数の抵抗素子７、半導体基板３１、貫通ビア３２及び絶縁層３３を有する。半導体基板３１は、例えば、シリコン基板である。半導体基板３１は、第２基板の一例である。貫通ビア３２は、半導体基板３１を貫通している。貫通ビア３２は、例えば、ＴＳＶである。半導体基板３１の上面に絶縁層３３が形成されている。複数のキャパシタ素子６及び複数の抵抗素子７が絶縁層３３内に形成されている。図５Ａは、実施形態に係る半導体装置１の平面図である。図５Ａには、再配線層１４を形成する前の状態の半導体装置１が示されている。図５Ａに示す入力整合チップ３Ａの構成例では、絶縁層３３内に複数のキャパシタ素子６及び複数の抵抗素子７が形成されている。図５Ａに示す出力整合チップ３Ｂの構成例では、絶縁層３３内に複数のキャパシタ素子６が形成されている。絶縁層３３内には配線が形成されていない。そのため、入力整合チップ
３Ａ及び出力整合チップ３Ｂ上に再配線層１４を形成する前では、入力整合チップ３Ａ及び出力整合チップ３Ｂ内には、回路が形成されていない。

図１に示すように、再配線層１４は、絶縁層４０と、絶縁層４０内に形成された複数のインダクタ素子５と、絶縁層４０内に形成された複数の再配線１０Ａ〜１０Ｃとを備える。再配線１０Ａは、能動素子チップ２と受動素子チップ３とを接続する。例えば、再配線１０Ａの一端が能動素子チップ２の電極パッド２４に接続され、再配線１０Ａの他端が受動素子チップ３の抵抗素子７に接続される。再配線１０Ａにより能動素子チップ２と受動素子チップ３とが電気的に接続される。再配線１０Ａは、第１再配線の一例である。再配線１０Ｂは、第２再配線の一例である。再配線１０Ｃは、第３再配線の一例である。インダクタ素子５は、第３受動素子の一例である。

再配線１０Ｂは、少なくとも一つの受動素子と少なくとも一つの受動素子とを接続する。再配線１０Ｂにより少なくとも一つの受動素子と少なくとも一つの受動素子とが電気的に接続される。例えば、再配線１０Ｂは、複数のキャパシタ素子６のうちの少なくとも一つと複数の抵抗素子７のうちの少なくとも一つとを接続すると共に、複数のキャパシタ素子６のうちの少なくとも一つと複数のインダクタ素子５のうちの一つとを接続する。例えば、再配線１０Ｂは、複数のインダクタ素子５同士を接続する。再配線１０Ｂは、絶縁層４０内に形成されたコンタクトビアを含んでもよい。再配線１０Ｂに含まれるコンタクトビアが、複数のキャパシタ素子６同士を接続してもよい。再配線１０Ｂに含まれるコンタクトビアが、複数の抵抗素子７同士を接続してもよい。再配線１０Ｂに含まれるコンタクトビアが、複数のインダクタ素子５同士を接続してもよい。再配線１０Ａ上に再配線１０Ｃが形成されている。再配線１０Ａ上に再配線１０Ｃを形成することにより、再配線１０Ａの電流密度が抑制され、エレクトロマイグレーション耐性が向上する。また、再配線１０Ｂ上に再配線１０Ｃを形成してもよい。再配線１０Ｂ上に形成された再配線１０Ｃは、第４再配線の一例である。再配線１０Ｂ上に再配線１０Ｃを形成することにより、再配線１０Ｂの電流密度が抑制され、エレクトロマイグレーション耐性が向上する。

図５Ｂは、実施形態に係る半導体装置１の平面図である。図５Ｂには、再配線層１４を形成した後の状態の半導体装置１が示されている。図５Ｂでは、再配線層１４に含まれる絶縁層４０及び再配線１０Ｃの図示が省略され、再配線層１４に含まれるインダクタ素子５及び再配線１０Ａ、１０Ｂが図示されている。２つ以上のキャパシタ素子６が複数の再配線１０Ｂのうちの一つに接続されることにより、２つ以上のキャパシタ素子６同士が接続されている。２つ以上の抵抗素子７が複数の再配線１０Ｂのうちの一つに接続されることにより、２つ以上の抵抗素子７同士が接続されている。２つ以上のインダクタ素子５が複数の再配線１０Ｂのうちの一つに接続されることにより、２つ以上のインダクタ素子５同士が接続されている。このように、入力整合チップ３Ａ及び出力整合チップ３Ｂ上に再配線層１４を形成することにより、入力整合チップ３Ａ及び出力整合チップ３Ｂに回路が形成される。

図６（Ａ）〜図６（Ｃ）は、実施形態に係る受動素子チップ３の平面図である。図６（Ａ）〜図６（Ｃ）には、受動素子チップ３の一部が示されている。図６（Ａ）〜図６（Ｃ）に示す受動素子チップ３の上面には複数のキャパシタ素子６が形成されている。図６（Ａ）には、再配線層１４を形成する前の状態の受動素子チップ３が示されており、複数のキャパシタ素子６同士は接続されていない。受動素子チップ３の半導体基板３１には、複数のキャパシタ素子６同士を接続する配線が形成されていないため、受動素子チップ３の半導体基板３１の小型化が可能である。

図６（Ｂ）及び図６（Ｃ）に示す受動素子チップ３上に再配線層１４が形成されている。図６（Ｂ）及び図６（Ｃ）では、再配線層１４に含まれる絶縁層４０の図示が省略され
、再配線層１４に含まれる再配線１０Ｂが図示されている。図６（Ｂ）における再配線１０Ｂの配置と、図６（Ｃ）における再配線１０Ｂの配置とが異なっている。図６（Ｂ）及び図６（Ｃ）に示すように、再配線１０Ｂに接続されるキャパシタ素子６の個数を調整することにより、キャパシタ部品のサイズを変更することができる。実施形態では、再配線１０Ｂに接続される１つ以上のキャパシタ素子６をキャパシタ部品と表記する。同様に、再配線１０Ｂに接続される抵抗素子７の個数を調整することにより、抵抗部品のサイズを変更することができる。実施形態では、再配線１０Ｂに接続される１つ以上の抵抗素子７を抵抗部品と表記する。また、再配線１０Ｂに接続されるインダクタ素子５の個数を調整することにより、インダクタ部品のサイズを変更することができる。実施形態では、再配線１０Ｂに接続される１つ以上のインダクタ素子５をインダクタ部品と表記する。

再配線層１４が形成された受動素子チップ３は、インピーダンス整合を行う。図２Ａの例では、入力整合チップ３Ａが高周波信号を能動素子チップ２に入力する場合、入力した高周波信号の反射を小さくし、効率良く増幅した高周波信号を出力するようにインピーダンス整合を行う。再配線１０Ａの長さ、幅及び厚みの少なくとも一つを変更することにより、半導体装置１の回路構成を変更することができる。再配線１０Ｂの配置を変更することにより、半導体装置１の回路構成を変更することができる。再配線１０Ｂの長さ、幅及び厚みの少なくとも一つを変更することにより、半導体装置１の回路構成を変更することができる。

能動素子チップ２の構造が変わった場合や、増幅対象の高周波信号の周波数帯が変わった場合、半導体装置１の回路構成の変更が発生する。能動素子チップ２の構造の変更に応じた再配線層１４を形成し、半導体装置１の回路構成を変更することで、インピーダンス整合を調整することができる。また、増幅対象の高周波信号の周波数帯の変更に応じた再配線層１４を形成し、半導体装置１の回路構成を変更することで、インピーダンス整合を調整することができる。したがって、能動素子チップ２の構造が変わった場合や、増幅対象の高周波信号の周波数帯が変わった場合であっても、半導体装置１の回路構成を変更することができるため、受動素子チップ３の作り直しを回避することができる。

受動素子チップ３の作り直しを回避することができるため、受動素子チップ３の作り直しと比較して、半導体装置１の製造時間を短縮することができると共に、半導体装置１の製造コストを抑えることができる。また、能動素子チップ２の変更や受動素子チップ３の変更を伴わずに、半導体装置１の回路構成を変更することが可能であるため、能動素子チップ２の共通化及び受動素子チップ３の共通化が可能である。したがって、共通化された能動素子チップ２及び共通化された受動素子チップ３を用いて、異なる特性を有する半導体装置１を作製することができる。

再配線１０Ａは、能動素子チップ２及び受動素子チップ３を跨って形成されている。したがって、再配線１０Ａは、能動素子チップ２、受動素子チップ３及びモールド樹脂４の上方に配置されている。再配線１０Ｂは、受動素子チップ３の上方に配置されている。再配線１０Ｂの一部が、能動素子チップ２の上方に配置されてもよい。一つ又は複数の再配線１０Ｂが能動素子チップ２の上方に配置されてもよい。一つ又は複数の再配線１０Ｂが受動素子チップ３の上方に配置されてもよい。一つ又は複数の再配線１０Ｂがモールド樹脂４の上方に配置されてもよい。能動素子チップ２、受動素子チップ３及びモールド樹脂４の上方に再配線１０Ａ、１０Ｂを配置することが可能であるため、受動素子チップ３内に配線を形成する場合と比較して、半導体装置１の小型化が容易である。

インダクタ素子５の一部が、受動素子チップ３の上方に配置されてもよい。一つ又は複数のインダクタ素子５が、受動素子チップ３の上方に配置されてもよい。インダクタ素子５の一部が、能動素子チップ２の上方に配置されてもよい。一つ又は複数のインダクタ素
子５が、能動素子チップ２の上方に配置されてもよい。インダクタ素子５の一部が、モールド樹脂４の上方に配置されてもよい。一つ又は複数のインダクタ素子５が、モールド樹脂４の上方に配置されてもよい。能動素子チップ２、受動素子チップ３及びモールド樹脂４の上方にインダクタ素子５を配置することが可能であるため、受動素子チップ３内にインダクタ素子を形成する場合と比較して、半導体装置１の小型化が容易である。

再配線１０Ｂに接続されるキャパシタ素子６の個数を調整することにより、キャパシタ部品の容量値を変更することができる。キャパシタ部品の容量値を変更することで、インピーダンス整合を調整することができる。また、再配線１０Ｂに接続される抵抗素子７の個数を調整することにより、抵抗部品の抵抗値を変更することができる。抵抗部品の抵抗値を変更することで、インピーダンス整合を調整することができる。

図７Ａ及び図７Ｂは、実施形態に係る受動素子チップ３の平面図である。図７Ａに示す受動素子チップ３の構成例では、１種類のサイズのキャパシタ素子６Ａが複数配置されている。各キャパシタ素子６Ａのサイズは同一であり、各キャパシタ素子６Ａの容量値は同一である。図８Ａに示す受動素子チップ３の構成例では、再配線１０Ｂに接続されるキャパシタ素子６Ａの個数を調整することにより、キャパシタ部品の容量値を、一つのキャパシタ素子６Ａの容量値の１〜２０倍に変更することができる。

図７Ｂに示す受動素子チップ３の構成例では、２種類の異なるサイズのキャパシタ素子６Ｂ、６Ｃが複数配置されている。各キャパシタ素子６Ｂの容量値は同一である。各キャパシタ素子６Ｃの容量値は同一である。一つのキャパシタ素子６Ｂの容量値は、一つのキャパシタ素子６Ａの容量値の２倍である。一つのキャパシタ素子６Ｃの容量値は、一つのキャパシタ素子６Ａの容量値の３倍である。図７Ｂに示す受動素子チップ３の構成例では、再配線１０Ｂに接続されるキャパシタ素子６Ｂの個数及びキャパシタ素子６Ｃの個数を調整することにより、キャパシタ部品の容量値を、一つのキャパシタ素子６Ａの容量値の２〜２０倍に変更することができる。

図７Ａ及び図７Ｂに示す受動素子チップ３の構成例に限定されず、受動素子チップ３に対して、３種類以上の異なるサイズのキャパシタ素子６を配置してもよい。また、受動素子チップ３に対して、１種類のサイズの抵抗素子７を複数配置してもよい。例えば、複数の抵抗素子７は、同一サイズの抵抗素子７を少なくとも２つ含んでもよい。受動素子チップ３に対して、２種類以上の異なるサイズの抵抗素子７を複数配置してもよい。例えば、複数の抵抗素子７は、２種類以上の異なるサイズの抵抗素子７を含んでもよい。

受動素子チップ３は、複数のインダクタ素子を有してもよい。例えば、複数のインダクタ素子を絶縁層３３内に予め形成してもよい。ここでは、再配線層１４内に形成されたインダクタ素子５を第１インダクタ素子とし、絶縁層３３内に形成されたインダクタ素子を第２インダクタ素子とする。絶縁層３３内に形成された２つ以上の第２インダクタ素子を複数の再配線１０Ｂのうちの一つに接続することにより、２つ以上の第２インダクタ素子同士を接続してもよい。再配線１０Ｂは、複数のキャパシタ素子６のうちの少なくとも一つと、絶縁層３３内に形成された複数の第２インダクタ素子のうちの少なくとも一つと、を接続してもよい。再配線１０Ｂは、複数の抵抗素子７のうちの少なくとも一つと、絶縁層３３内に形成された複数の第２インダクタ素子のうちの少なくとも一つと、を接続してもよい。受動素子チップ３に対して、１種類のサイズの第２インダクタ素子を複数配置してもよい。例えば、絶縁層３３内に形成された複数の第２インダクタ素子は、同一サイズの第２インダクタ素子を少なくとも２つ含んでもよい。受動素子チップ３に対して、２種類以上の異なるサイズの第２インダクタ素子を複数配置してもよい。例えば、絶縁層３３内に形成された複数の第２インダクタ素子は、２種類以上の異なるサイズの第２インダクタ素子を含んでもよい。

１種類のサイズのインダクタ素子５を絶縁層４０内に複数形成してもよい。例えば、複数のインダクタ素子５は、同一サイズのインダクタ素子５を少なくとも２つ含んでもよい。２種類以上の異なるサイズのインダクタ素子５を絶縁層４０内に複数形成してもよい。例えば、複数のインダクタ素子５は、２種類以上の異なるサイズのインダクタ素子５を含んでもよい。

図８〜図１５を参照して、実施形態に係る半導体装置１の製造方法について説明する。図８〜図１５は、実施形態に係る半導体装置１の製造工程を示す図である。まず、図８に示す半導体装置１の製造工程について説明する。複数の能動素子チップ２及び複数の受動素子チップ３を配置し、モールド樹脂４で複数の能動素子チップ２及び複数の受動素子チップ３を固定する。

図９に示す半導体装置１の製造工程について説明する。能動素子チップ２、受動素子チップ３及びモールド樹脂４上に、開口を有する絶縁層４０Ａを形成する。例えば、能動素子チップ２、受動素子チップ３及びモールド樹脂４上に、感光性絶縁樹脂を形成し、フォトリソグラフィーにより感光性絶縁樹脂を露光及び現像して、能動素子チップ２、受動素子チップ３及びモールド樹脂４上に絶縁層４０Ａを形成してもよい。また、能動素子チップ２、受動素子チップ３及びモールド樹脂４上に絶縁性樹脂を形成した後、絶縁性樹脂をエッチングすることにより、能動素子チップ２、受動素子チップ３及びモールド樹脂４上に絶縁層４０Ａを形成してもよい。次に、バリアメタル及びシードメタルを有するメタル層５１を、絶縁層４０Ａ上及び絶縁層４０Ａの開口内に形成する。バリアメタルは、例えば、Ｔｉ（チタン）等である。シードメタルは、例えば、Ｃｕ（銅）、Ａｕ（金）等である。

図１０に示す半導体装置１の製造工程について説明する。メタル層５１上にレジストパターン５２を形成する。その後、Ｃｕメッキ又はＡｕメッキを行い、メタル層５１上に金属層５３を形成する。図１１に示す半導体装置１の製造工程について説明する。レジストパターン５２を除去した後、ドライエッチング又はウェットエッチングを行うことにより、金属層５３から露出しているメタル層５１を除去する。これにより、メタル層５１及び金属層５３を有する再配線１０Ａ、１０Ｂが絶縁層４０Ａ上に形成される。

図１２に示す半導体装置１の製造工程について説明する。再配線１０Ａ、１０Ｂ及び絶縁層４０Ａ上に、開口を有する絶縁層４０Ｂを形成する。例えば、再配線１０Ａ、１０Ｂ及び絶縁層４０Ａ上に感光性絶縁樹脂を形成し、フォトリソグラフィーにより感光性絶縁樹脂を露光及び現像して、再配線１０Ａ、１０Ｂ及び絶縁層４０Ａ上に絶縁層４０Ｂを形成してもよい。また、再配線１０Ａ、１０Ｂ及び絶縁層４０Ａ上に絶縁性樹脂を形成した後、絶縁性樹脂をエッチングすることにより、再配線１０Ａ、１０Ｂ及び絶縁層４０Ａ上に絶縁層４０Ｂを形成してもよい。次に、バリアメタル及びシードメタルを有するメタル層を、絶縁層４０Ｂ上及び絶縁層４０Ｂの開口内に形成する。メタル層上にレジストパターンを形成する。その後、Ｃｕメッキ又はＡｕメッキを行い、メタル層上に金属層を形成する。レジストパターンを除去した後、ドライエッチング又はウェットエッチングを行うことにより、金属層から露出しているメタル層を除去する。これにより、メタル層及び金属層を有する再配線１０Ｃが再配線１０Ａ上に形成され、メタル層及び金属層を有するインダクタ素子５が絶縁層４０Ｂ上に形成される。インダクタ素子５は、再配線１０Ｂに接続されている。インダクタ素子５は、絶縁層４０Ｂ内に形成されたコンタクトビアを介して再配線１０Ｂに接続されてもよい。

図１３に示す半導体装置１の製造工程について説明する。インダクタ素子５、再配線１０Ｃ及び絶縁層４０Ｂ上に、開口を有する絶縁層４０Ｃを形成する。例えば、インダクタ
素子５、再配線１０Ｃ及び絶縁層４０Ｂ上に感光性絶縁樹脂を形成し、フォトリソグラフィーにより感光性絶縁樹脂を露光及び現像して、インダクタ素子５、再配線１０Ｃ及び絶縁層４０Ｂ上に絶縁層４０Ｃを形成してもよい。また、インダクタ素子５、再配線１０Ｃ及び絶縁層４０Ｂ上に絶縁性樹脂を形成した後、絶縁性樹脂をエッチングすることにより、インダクタ素子５、再配線１０Ｃ及び絶縁層４０Ｂ上に絶縁層４０Ｃを形成してもよい。これにより、能動素子チップ２、受動素子チップ３及びモールド樹脂４上に再配線層１４が形成される。再配線層１４は、複数のインダクタ素子５、複数の再配線１０Ａ、複数の再配線１０Ｂ、再配線１０Ｃ及び絶縁層４０を備える。絶縁層４０は、絶縁層４０Ａ、４０Ｂ及び４０Ｃを有する。

複数のインダクタ素子５を絶縁層４０Ｂ内に形成し、複数のインダクタ素子５同士を接続する再配線１０Ｂを絶縁層４０Ｃ内に形成してもよい。複数のインダクタ素子５を絶縁層４０Ｂ内に形成し、複数のインダクタ素子５を絶縁層４０Ｃ内に形成してもよい。再配線１０Ｂが、絶縁層４０Ｂ内に形成された複数のインダクタ素子５のうちの一つと、絶縁層４０Ｃ内に形成された複数のインダクタ素子５のうちの一つとを接続してもよい。

図１３には図示されていないが、絶縁層４０Ｃの開口にはビアが形成され、ビア上には電極パッドが形成される。絶縁層４０Ｃ内に形成されたビアは、インダクタ素子５又は再配線１０Ｃに接続される。絶縁層４０Ｃに形成された電極パッドにはボンディングワイヤが接続される。また、絶縁層４０Ｃの開口にボンディングワイヤを挿入し、ボンディングワイヤをインダクタ素子５又は再配線１０Ｃに接続してもよい。

図１４に示す半導体装置１の製造工程について説明する。バックグラインドを行うことにより、モールド樹脂４を研削し、能動素子チップ２の下面及び受動素子チップ３の下面を露出させる。モールド樹脂４の厚さが、所定値（例えば、約１００μｍ）に到達するまで、モールド樹脂４を研削してもよい。次に、能動素子チップ２の下面及び受動素子チップ３の下面にメタル層１１を形成する。例えば、能動素子チップ２の下面及び受動素子チップ３の下面に約２００ｎｍのＴｉを成膜した後、Ｔｉに約３００ｎｍのＡｕを成膜することで、メタル層１１を形成してもよい。次いで、メタル層１１の表面に約３μｍのＡｕをメッキすることにより、メタル層１１の表面にメッキ層１２を形成する。

図１５に示す半導体装置１の製造工程について説明する。半導体装置１の周囲のモールド樹脂４をダイシングすることにより半導体装置１を個片化した後、はんだ層１３によって能動素子チップ２及び受動素子チップ３をパッケージ基板２０に固定する。はんだ層１３は、例えば、ＡｕＳｎである。

図１６は、実施形態に係る半導体装置１の断面図である。図１６に示すように、インダクタ素子５が、入力整合チップ３Ａの上方に配置されてもよい。図１に示す半導体装置１と比較して、図１６に示す半導体装置１は、平面方向におけるモールド樹脂４の幅が小さくなっている。

〈変形例〉
図１７は、実施形態の変形例に係る半導体装置１の断面図である。図１７に示すように、キャパシタ素子６、抵抗素子７及びインダクタ素子３６に接続された配線６１が受動素子チップ３に予め形成されている場合、配線６１上に再配線６２を形成してもよい。キャパシタ素子６、抵抗素子７及びインダクタ素子３６は、絶縁層２３内に形成されている。配線６１は、キャパシタ素子６、抵抗素子７及びインダクタ素子３６上に形成されている。また、能動素子チップ２の配線上に再配線６２を形成してもよい。配線６１上に再配線６２を形成することにより、配線６１の電流密度が抑制され、エレクトロマイグレーション耐性が向上する。

１半導体装置
２能動素子チップ
３受動素子チップ
４モールド樹脂
５、３６インダクタ素子
６、６Ａ、６Ｂ、６Ｃキャパシタ素子
７抵抗素子
１０、１０Ａ、１０Ｂ、１０Ｃ、６１再配線
２０パッケージ基板
２１半導体基板
３１半導体基板
３３、４０、４０Ａ、４０Ｂ、４０Ｃ絶縁層

Claims

第１基板及び前記第１基板上に形成された能動素子回路を有する能動素子チップと、
第２基板、前記第２基板上に形成された複数の第１受動素子及び前記第２基板上に形成された複数の第２受動素子を有する受動素子チップと、
前記能動素子チップと前記受動素子チップとを接続する第１再配線と、
前記複数の第１受動素子の少なくとも一つと前記複数の第２受動素子のうちの少なくとも一つとを接続する第２再配線と、
を備える半導体装置。
前記能動素子チップ及び前記受動素子チップ上に形成された絶縁層と、
前記絶縁層内に形成された第３受動素子と、
を備え、
前記第３受動素子は、前記第２再配線に接続されていることを特徴とする請求項１に記載の半導体装置。
前記能動素子チップの側面を囲み、かつ、前記受動素子チップの側面を囲むモールド樹脂を備え、
前記第２再配線の一部が、前記モールド樹脂の上方に配置されていることを特徴とする請求項１又は２に記載の半導体装置。
前記能動素子チップの側面を囲み、かつ、前記受動素子チップの側面を囲むモールド樹脂を備え、
前記第３受動素子は、前記モールド樹脂の上方に配置されていることを特徴とする請求項２に記載の半導体装置。
前記第３受動素子は、前記能動素子チップの上方に配置されていることを特徴とする請求項２又は４に記載の半導体装置。
前記第２再配線の一部が、前記能動素子チップの上方に配置されていることを特徴とする請求項１から５の何れか一項に記載の半導体装置。
前記複数の第１受動素子は、同一サイズの前記第１受動素子を少なくとも２つ含むことを特徴とする請求項１から６の何れか一項に記載の半導体装置。
前記複数の第２受動素子は、同一サイズの前記第２受動素子を少なくとも２つ含むことを特徴とする請求項１から７の何れか一項に記載の半導体装置。
前記複数の第１受動素子は、２種類以上の異なるサイズの前記第１受動素子を含むことを特徴とする請求項１から８の何れか一項に記載の半導体装置。
前記複数の第２受動素子は、２種類以上の異なるサイズの前記第２受動素子を含むことを特徴とする請求項１から９の何れか一項に記載の半導体装置。
前記第１再配線上に形成された第３再配線を備える請求項１から１０の何れか一項に記載の半導体装置。
前記第２再配線上に形成された第４再配線を備える請求項１から１１の何れか一項に記載の半導体装置。
第１基板及び前記第１基板上に形成された能動素子回路を有する能動素子チップと、第２基板、前記第２基板上に形成された複数の第１受動素子及び前記第２基板上に形成された複数の第２受動素子を有する受動素子チップと、をモールド樹脂で固定する工程と、
前記能動素子チップと前記受動素子チップとを接続する第１再配線を形成する工程と、
前記複数の第１受動素子の少なくとも一つと前記複数の第２受動素子のうちの少なくとも一つとを接続する第２再配線を形成する工程と、
を備える半導体装置の製造方法。