JP2010123649A - 積層デバイス - Google Patents

Abstract

【課題】従来の積層デバイスでは、焼成時の収縮により周波数特性のバラツキが大きかった。
【解決手段】本発明の積層デバイスは、第１共振器６１は、第１容量電極層２１と、この第１容量電極層２１に接続されると共に誘電体シート層に対し略垂直に設けられた第１ビア状インダクタ導体３１を備え、第２共振器６２は、第２容量電極層２２と、この第２容量電極層２２に接続され、誘電体シート層に対し略垂直に設けられた第２ビア状インダクタ導体３２とこれに接続され、誘電体シート層に略平行に配置されたインダクタパターン３３とを備え、第２ビア状インダクタ導体３２の両端部は、第１ビア状インダクタ導体３１よりも積層方向に対して絶縁体５１の内側に入っているもので、小型化と共に周波数特性のバラツキを抑制できる。
【選択図】図１

Description

本発明は通信機器等に使用される複数の誘電体シート層を積層して構成された積層デバイスに関するものである。

従来からセラミクスを積層した絶縁体に複数の共振器を内蔵した積層デバイスが種々提案されている。

以下、従来の積層デバイスについて図４を用いて説明する。図４は従来の積層デバイスの分解斜視図である。

図４において、誘電体シート層１を積層して絶縁体が構成される。絶縁体の内部又は表面において誘電体シート層１に対して略平行に配置されたグランド電極１１と、絶縁体の側面に配置された側面グランド電極１３と、絶縁体に形成された複数の共振器を有する積層デバイスである。

そして、複数の共振器のうち第１共振器は、誘電体シート層に略平行に配置された第１容量電極層２１と、一方の端が第１容量電極層２１に接続されると共に誘電体シート層に対し略垂直に設けられた第１ビア状インダクタ導体３１を備えた構成である。

また、第２共振器は、誘電体シート層に略平行に配置された第２容量電極層２２と、一方が第２容量電極層２２に接続されると共に誘電体シート層に対し略垂直に設けられた第２ビア状インダクタ導体３２とを備えている。ここで第１ビア状インダクタ導体３１、第２ビア状インダクタ導体３２の磁界結合の結合係数の値の組み合わせを適当にすることで所望の特性を得ることができる。

なお、この出願の発明に関連する先行技術文献情報としては、例えば特許文献１が知られている。
特開平０９−２３８０４０号公報

しかしながら、セラミクスを用いた積層体では、焼結時の収縮により特性のバラツキが生じるという問題が生じる。特にデバイスを小型化すると、その影響が大きくなってくる。

これに対し本発明は、焼結時の収縮によるビア導体の相対位置のズレを抑制し、小型化しても特性のバラツキの少ない積層デバイスを得ることを目的とする。

上記課題を解決するために本発明は、複数の誘電体シート層を積層して構成された絶縁体と、絶縁体の内部又は表面において誘電体シート層に対して略平行に配置されたグランド電極と、絶縁体の側面に配置された側面グランド電極と、絶縁体に形成された複数の共振器を有する積層デバイスであって、共振器のうち第１共振器は、誘電体シート層に略平行に配置された第１容量電極層と、一方の端が第１容量電極層に接続されると共に誘電体シート層に対し略垂直に設けられた第１ビア状インダクタ導体を備えた構成であり、共振器のうち第２共振器は、誘電体シート層に略平行に配置された第２容量電極層と、一方の端が第２容量電極層に接続され、誘電体シート層に対し略垂直に設けられた第２ビア状インダクタ導体と、第２ビア状インダクタ導体の他方の端に接続されると共に誘電体シート層に略平行に配置されたインダクタパターンとを備えた構成であり、第１ビア状インダクタ導体と第２ビア状インダクタ導体とはそれぞれ互いに磁界結合する位置に並行配置されたものであり、第２ビア状インダクタ導体の両端部は、第１ビア状インダクタ導体よりも積層方向に対して絶縁体の内側に入るようにしたものである。

本発明によると、ビア状インダクタ導体の延伸方向に対するバラツキによる相互インダクタンスのバラツキを抑制し、結果として特性のバラツキを低減できるという効果が得られる。

（実施の形態１）
以下、実施の形態１の積層デバイスについて図１および図２を用いて説明する。図１は、実施の形態１の積層デバイスの分解斜視図である。また図２は実施の形態１の積層デバイスの断面模式図である。

実施の形態１の積層デバイスは、低温焼結セラミック材料からなる複数の誘電体シート層１、２、３、４を積層して構成された絶縁体５１と、絶縁体５１の内部又は表面において誘電体シート層に対して略平行に配置されたグランド電極１１、１２と、絶縁体５１の向かい合う側面に配置された側面グランド電極１３、１４と、絶縁体５１に形成された複数の共振器６１、６２を有する。

そして、複数の共振器のうち１つの第１共振器６１は、誘電体シート層に略平行に配置され、グランド電極１２と約０．０１２ｍｍ離れて対向する第１容量電極層２１と、一方の端が前記第１容量電極層２１に接続されると共に誘電体シート層に対し略垂直に設けられた第１ビア状インダクタ導体３１を備えた構成であり、第１ビア状インダクタ導体３１の直径を約０．０８ｍｍ、長さを約０．３６ｍｍとしている。ここで第１容量電極層２１と入力端子４１を接続することにより、信号ラインから第１ビア状インダクタ導体３１を通じてグランド電極１１に、さらにこれと並列に第１容量電極層２１とグランド電極１２の間に静電容量が形成されるため、ＬＣ並列共振回路となり、第１共振器６１を構成する。

また、複数の共振器のうち他の１つの第２共振器６２は、誘電体シート層に略平行に配置され、グランド電極１１と約０．０１２ｍｍ離れて対向する第２容量電極層２２と、一方が前記第２容量電極層２２に接続されると共に誘電体シート層に対し略垂直に設けられた長さ約０．１８ｍｍの第２ビア状インダクタ導体３２と、第２ビア状インダクタ導体３２の他方に接続されると共に誘電体シート層に対し略平行に設けられたインダクタパターン３３を備え、インダクタパターンの他方を側面グランド電極１３に接続した構成である。このようにすることにより、第１共振器６１と同様にＬＣ並列共振回路を構成する。ここで絶縁体５１の内部に形成される電極の厚みを約０．０１ｍｍとしている。

ここで、第１ビア状インダクタ導体３１と第２ビア状インダクタ導体３２は、間隔約０．４３ｍｍの位置で並行配置されているため、この間で磁界結合が発生し、第１共振器６１と第２共振器６２が結合し、バンドパスフィルタを構成することができる。このとき第１ビア状インダクタ導体３１と第２ビア状インダクタ導体３２との相対位置がずれると、この間の相互インダクタンスの値にバラツキが生じ、結果として周波数特性のバラツキにつながる。このような構成をとる場合、通常絶縁体５１として低温焼結セラミック、電極材料として銀を用いるが、これらの間で焼結時の収縮率が異なるため、第１ビア状インダクタ導体３１と第２ビア状インダクタ導体３２との相対位置にズレが生じやすくなる。

これに対して本実施の形態１では、第２共振器６２のインダクタンス部分を第２ビア状インダクタ導体３２とインダクタパターン３３に分けているため、第２ビア状インダクタ導体３２の長さを第１ビア状インダクタ導体３１よりも短くすることができ、また第２容量電極層２２と第１容量電極層２１の向き合うグランド電極を、反対側としているため、第２ビア状インダクタ導体３２の上端部は、第１ビア状インダクタ導体３１の上端部よりも、第２容量電極層２２とグランド電極１１との間隔及び第２容量電極層２２の厚さ分だけ下側（内側）になる。

以上のように第２ビア状インダクタ導体３２の両端部を、第１ビア状インダクタ導体３１よりも積層方向に対して絶縁体５１の内側になるようにしている。これにより焼結時の収縮により積層方向に対してズレが生じたとしても、相互インダクタンスが変わることがないため、周波数特性のバラツキを低減させることができる。

また、第１ビア状インダクタ導体３１と第２ビア状インダクタ導体３２との距離は第１ビア状インダクタ導体３１の長さの１．５倍よりも短くなっている。このように第１ビア状インダクタ導体３１と第２ビア状インダクタ導体３２との距離が短くなってくると、相互インダクタンスの値も大きくなってくるため、所望の周波数特性を得ることが難しくなる。これに対し本実施の形態のように、第２共振器６２のインダクタンス部分を第２ビア状インダクタ導体３２とインダクタパターン３３に分けることにより、相互インダクタンスを調整することができ、所望の周波数特性を得やすくなると共に、小型化によりますます周波数特性のバラツキが大きくなることに対しても、その影響度を小さくすることができる。

なお、本実施の形態では共振器が２個となっているが、それ以上であってもよく、例えば３個の共振器を有する場合、図３のように、第２共振器６２と第３共振器６３の関係を、第１共振器６１と第２共振器６２の関係と同様にすることにより、小型で周波数特性のバラツキの少ない積層デバイスを得ることができる。

本発明の積層デバイスは、小型化が可能で、周波数特性のバラツキを低減させることができ、フィルタ等の高周波デバイスに広く適用することができる。

本発明の実施の形態１の積層デバイスの分解斜視図 本発明の実施の形態１の積層デバイスの断面模式図 本発明の別の実施の形態の積層デバイスの断面模式図 従来の積層デバイスの分解斜視図

符号の説明

１、２、３、４ 誘電体シート層
１１、１２ グランド電極
１３、１４ 側面グランド電極
２１ 第１容量電極層
２２ 第２容量電極層
３１ 第１ビア状インダクタ導体
３２ 第２ビア状インダクタ導体
３３ インダクタパターン
４１、４２ 入出力端子
５１ 絶縁体
６１ 第１共振器
６２ 第２共振器

Claims (2)

1. 複数の誘電体シート層を積層して構成された絶縁体と、前記絶縁体の内部又は表面において前記誘電体シート層に対して略平行に配置されたグランド電極層と、前記絶縁体に形成された複数の共振器を有する積層デバイスであって、前記共振器のうち第１共振器は、前記誘電体シート層に略平行に配置された第１容量電極層と、一方の端が前記第１容量電極層に接続されると共に前記誘電体シート層に対し略垂直に設けられた第１ビア状インダクタ導体を備えた構成であり、前記共振器のうち第２共振器は、前記誘電体シート層に略平行に配置された第２容量電極層と、一方の端が前記第２容量電極層に接続され、前記誘電体シート層に対し略垂直に設けられた第２ビア状インダクタ導体と、前記第２ビア状インダクタ導体の他方の端に接続されると共に前記誘電体シート層に略平行に配置されたインダクタパターンとを備えた構成であり、前記第１ビア状インダクタ導体と前記第２ビア状インダクタ導体とはそれぞれ互いに磁界結合する位置に並行配置されたものであり、前記第２ビア状インダクタ導体の両端部は、前記第１ビア状インダクタ導体よりも積層方向に対して前記絶縁体の内側に入っている積層デバイス。
2. 第１ビア状インダクタ導体と第２ビア状インダクタ導体との距離は、第１ビア状インダクタ導体の長さの１．５倍よりも短い距離である請求項１記載の積層デバイス。

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