JP4900728B2 - 積層型電子部品 - Google Patents

Description

本発明は、共振器を備え、積層された複数の誘電体層を含む積層体を用いて構成された積層型電子部品に関する。

ブルートゥース（登録商標）規格の通信装置、無線ＬＡＮ（ローカルエリアネットワーク）用の通信装置、ワイマックス（ＷｉＭＡＸ（登録商標）；Worldwide Interoperability for Microwave Access）規格の通信装置、携帯電話機等の無線通信装置では、小型化、薄型化の要求が強いことから、それに用いられる電子部品の小型化、薄型化が要求されている。上記無線通信装置における電子部品の一つに、受信信号を濾波するバンドパスフィルタがある。このバンドパスフィルタにおいても、小型化、薄型化が要求されている。そこで、上記の無線通信装置における使用周波数帯域に対応でき、且つ小型化、薄型化を実現可能なバンドパスフィルタとして、例えば特許文献１に示されるように、積層基板における導体層を用いて構成された複数の共振器を備えた積層型のフィルタが提案されている。

特許文献１には、複数の誘電体層が積層されて構成された誘電体基板の両主面に形成されたアース電極と、誘電体基板内に形成された共振電極とを備え、共振電極は、その一主面がアース電極に対して垂直になるように形成され、共振電極の短絡端側が誘電体基板の両主面に形成されたアース電極に接続された積層型誘電体フィルタが記載されている。特許文献１に記載された積層型誘電体フィルタは、更に、誘電体基板内に設けられ、誘電体層を挟んで共振電極と対向して、共振電極の開放端との間に容量を生じさせる内層アース電極を備えている。

特開２００２−２９９９０６号公報

例えば特許文献１に記載されているような従来の積層型のフィルタでは、インダクタとして機能するインダクタ用導体層は積層基板の内部に設けられ、インダクタ用導体層の外面のうち、他の導体層に接続される部分以外の部分は誘電体によって覆われている。このような従来の積層型のフィルタでは、小型化、薄型化に伴って、インダクタ用導体層が小さくなると共に、インダクタ用導体層とグランドとの間の距離が小さくなり、これらに起因して共振器のＱが小さくなるという問題点がある。共振器のＱが小さくなると、積層型のフィルタの通過帯域における伝送品質が劣化する。

本発明はかかる問題点に鑑みてなされたもので、その目的は、共振器を備え、積層された複数の誘電体層を含む積層体を用いて構成された積層型電子部品であって、共振器のＱを大きくすることができるようにした積層型電子部品を提供することにある。

本発明の第１の積層型電子部品は、積層された複数の誘電体層と、隣接する誘電体層の間に配置された１つ以上の内部導体層とを含む積層体と、積層体と一体化された共振器とを備えている。共振器は、互いに電気的に接続されたインダクタとキャパシタとを有している。インダクタは、積層体の外面上に配置され、インダクタとして機能するインダクタ用導体層を含んでいる。キャパシタは、インダクタ用導体層に電気的に接続された１つ以上のキャパシタ用導体層と、１つ以上のグランド用導体層とを用いて構成され、積層体の内部に配置されている。

本発明の第１の積層型電子部品において、積層体は、複数の誘電体層の積層方向における両端に位置する第１および第２の端面を有し、インダクタ用導体層は第１の端面に配置されていてもよい。この場合、キャパシタは、複数の誘電体層の積層方向における積層体の中央と第２の端面との間に配置されていてもよい。

また、本発明の第１の積層型電子部品は、更に、積層体の外面上に配置され、信号の入力と出力の少なくとも一方のために用いられる信号端子と、グランドに電気的に接続されるグランド端子とを備えていてもよい。この場合、インダクタ用導体層は、信号端子とグランド端子とを電気的に接続していてもよく、１つ以上のキャパシタ用導体層は、信号端子に電気的に接続されていてもよく、１つ以上のグランド用導体層は、グランド端子に電気的に接続されていてもよい。

本発明の第２の積層型電子部品は、積層された複数の誘電体層と、隣接する誘電体層の間に配置された１つ以上の内部導体層とを含む積層体と、積層体の外面上に配置され、信号の入力のために用いられる入力端子と、積層体の外面上に配置され、信号の出力のために用いられる出力端子と、積層体と一体化され、入力端子に電気的に接続された第１の共振器と、積層体と一体化され、出力端子に電気的に接続された第２の共振器とを備えている。第１の共振器は、互いに電気的に接続された第１のインダクタと第１のキャパシタとを有している。第２の共振器は、互いに電気的に接続された第２のインダクタと第２のキャパシタとを有している。第１のインダクタは、積層体の外面上に配置され、第１のインダクタとして機能する第１のインダクタ用導体層を含んでいる。第２のインダクタは、積層体の外面上に配置され、第２のインダクタとして機能する第２のインダクタ用導体層を含んでいる。第１のキャパシタは、第１のインダクタ用導体層に電気的に接続された１つ以上の第１のキャパシタ用導体層と、１つ以上のグランド用導体層とを用いて構成されている。第２のキャパシタは、第２のインダクタ用導体層に電気的に接続された１つ以上の第２のキャパシタ用導体層と、１つ以上のグランド用導体層とを用いて構成されている。第１および第２のキャパシタは、いずれも、積層体の内部に配置されている。

本発明の第２の積層型電子部品において、積層体は、複数の誘電体層の積層方向における両端に位置する第１および第２の端面を有し、第１および第２のインダクタ用導体層は、いずれも、第１の端面に配置されていてもよい。この場合、第１および第２のキャパシタは、いずれも、複数の誘電体層の積層方向における積層体の中央と第２の端面との間に配置されていてもよい。

また、本発明の第２の積層型電子部品において、積層体は、複数の誘電体層の積層方向における両端に位置する第１および第２の端面を有し、第１のインダクタ用導体層は第１の端面に配置され、第２のインダクタ用導体層は第２の端面に配置されていてもよい。

また、本発明の第２の積層型電子部品は、更に、積層体の外面上に配置され、グランドに電気的に接続されるグランド端子を備えていてもよい。第１のインダクタは、入力端子とグランド端子とを電気的に接続していてもよい。第２のインダクタは、出力端子とグランド端子とを電気的に接続していてもよい。１つ以上の第１のキャパシタ用導体層は、入力端子に電気的に接続されていてもよい。１つ以上の第２のキャパシタ用導体層は、出力端子に電気的に接続されていてもよい。１つ以上のグランド用導体層は、グランド端子に電気的に接続されていてもよい。

また、本発明の第２の積層型電子部品において、第１および第２の共振器は、回路構成上、入力端子と出力端子との間に設けられ、バンドパスフィルタの機能を実現してもよい。なお、本出願において、「回路構成上」という表現は、物理的な構成における配置ではなく、回路図上での配置を指すために用いている。

また、本発明の第２の積層型電子部品は、更に、積層体と一体化され、回路構成上、第１の共振器と第２の共振器の間に設けられた第３の共振器を備えていてもよい。第３の共振器は、互いに電気的に接続された第３のインダクタと第３のキャパシタとを有し、第３のインダクタは、積層体の外面上に配置され、第３のインダクタとして機能する第３のインダクタ用導体層を含み、第３のキャパシタは、第３のインダクタ用導体層に電気的に接続された１つ以上の第３のキャパシタ用導体層と、１つ以上のグランド用導体層とを用いて構成され、積層体の内部に配置されていてもよい。

また、本発明の第２の積層型電子部品において、積層体は、複数の誘電体層の積層方向における両端に位置する第１および第２の端面を有し、第１ないし第３のインダクタ用導体層は、いずれも、第１の端面に配置されていてもよい。この場合、第１ないし第３のキャパシタは、いずれも、複数の誘電体層の積層方向における積層体の中央と第２の端面との間に配置されていてもよい。

また、本発明の第２の積層型電子部品は、更に、積層体の外面上に配置され、グランドに電気的に接続されるグランド端子を備えていてもよい。第１のインダクタは、入力端子とグランド端子とを電気的に接続してもよい。第２のインダクタは、出力端子とグランド端子とを電気的に接続してもよい。第３のインダクタは、グランド端子に電気的に接続されていてもよい。１つ以上の第１のキャパシタ用導体層は、入力端子に電気的に接続されていてもよい。１つ以上の第２のキャパシタ用導体層は、出力端子に電気的に接続されていてもよい。１つ以上のグランド用導体層は、グランド端子に電気的に接続されていてもよい。

また、本発明の第２の積層型電子部品において、第１ないし第３の共振器は、回路構成上、入力端子と出力端子との間に設けられ、バンドパスフィルタの機能を実現してもよい。

本発明の第１の積層型電子部品では、インダクタ用導体層が積層体の外面上に配置されていることから、インダクタ用導体層が積層体の内部に配置されている場合に比べて、インダクタ用導体層を大きくすることが可能である。また、本発明の第１の積層型電子部品では、インダクタ用導体層が積層体の外面上に配置されていることから、インダクタ用導体層と、積層体の内部に配置されたキャパシタとの間の距離を大きくすることが可能であり、その結果、インダクタ用導体層と、キャパシタを構成する１つ以上のグランド用導体層との間の距離を大きくすることが可能である。これらのことから、本発明の第１の積層型電子部品によれば、共振器のＱを大きくすることが可能になるという効果を奏する。

本発明の第２の積層型電子部品では、第１および第２のインダクタ用導体層が積層体の外面上に配置されていることから、第１および第２のインダクタ用導体層が積層体の内部に配置されている場合に比べて、第１および第２のインダクタ用導体層を大きくすることが可能である。また、本発明の第２の積層型電子部品では、第１および第２のインダクタ用導体層が積層体の外面上に配置されていることから、第１および第２のインダクタ用導体層の各々と、積層体の内部に配置された第１および第２のキャパシタとの間の距離を大きくすることが可能であり、その結果、第１および第２のインダクタ用導体層の各々と、第１および第２のキャパシタを構成する１つ以上のグランド用導体層との間の距離を大きくすることが可能である。これらのことから、本発明の第２の積層型電子部品によれば、第１および第２の共振器のＱを大きくすることが可能になるという効果を奏する。

［第１の実施の形態］
以下、本発明の実施の形態について図面を参照して詳細に説明する。始めに、図５を参照して、本発明の第１の実施の形態に係る積層型電子部品の回路構成について説明する。本実施の形態に係る積層型電子部品（以下、単に電子部品と記す。）１は、バンドパスフィルタの機能を有している。図５に示したように、電子部品１は、信号の入力のために用いられる入力端子２と、信号の出力のために用いられる出力端子３と、入力端子２に電気的に接続された第１の共振器４と、出力端子３に電気的に接続された第２の共振器５と、キャパシタ１５とを備えている。

第１の共振器４は、互いに電気的に接続された第１のインダクタ１１と第１のキャパシタ１３とを有している。第２の共振器５は、互いに電気的に接続された第２のインダクタ１２と第２のキャパシタ１４とを有している。共振器４，５は互いに誘導性結合する。また、インダクタ１１，１２も互いに誘導性結合する。図５では、インダクタ１１，１２間の誘導性結合を、記号Ｍを付した曲線で表している。

インダクタ１１の一端とキャパシタ１３，１５の各一端は、入力端子２に電気的に接続されている。インダクタ１１の他端とキャパシタ１３の他端はグランドに電気的に接続されている。インダクタ１２の一端、キャパシタ１４の一端および出力端子３は、キャパシタ１５の他端に電気的に接続されている。インダクタ１２の他端とキャパシタ１４の他端はグランドに電気的に接続されている。

共振器４，５は、回路構成上、入力端子２と出力端子３との間に設けられ、バンドパスフィルタの機能を実現する。共振器４，５はいずれも、一端が開放され他端が短絡された１／４波長共振器である。入力端子２と出力端子３は、いずれも、本発明における信号端子に対応する。

本実施の形態に係る電子部品１では、入力端子２に信号が入力されると、そのうちの所定の周波数帯域内の周波数の信号が選択的に、共振器４，５を用いて構成されたバンドパスフィルタを通過し、出力端子３から出力される。

次に、図１ないし図４を参照して、電子部品１の構造の概略について説明する。図１は、電子部品１の主要部分を示す斜視図である。図２は、電子部品１の外観を示す斜視図である。図３は、図１におけるＡ方向から見た電子部品１の主要部分を示す説明図である。図４は、図１におけるＢ方向から見た電子部品１の主要部分を示す説明図である。

電子部品１は、電子部品１の構成要素を一体化するための積層体２０を備えている。後で詳しく説明するが、積層体２０は、積層された複数の誘電体層と、隣接する誘電体層の間に配置された１つ以上の内部導体層とを含んでいる。

積層体２０は、外面として上面２０Ａと底面２０Ｂと４つの側面２０Ｃ〜２０Ｆとを有する直方体形状をなしている。上面２０Ａと底面２０Ｂは互いに反対側を向き、側面２０Ｃ，２０Ｄも互いに反対側を向き、側面２０Ｅ，２０Ｆも互いに反対側を向いている。側面２０Ｃ〜２０Ｆは、上面２０Ａおよび底面２０Ｂに対して垂直になっている。積層体２０において、上面２０Ａおよび底面２０Ｂに垂直な方向が、複数の誘電体層の積層方向である。図１では、複数の誘電体層の積層方向を、記号Ｔを付した矢印で示している。上面２０Ａと底面２０Ｂは、積層体２０において、複数の誘電体層の積層方向における両端に位置する。上面２０Ａは本発明における第１の端面に対応し、底面２０Ｂは本発明における第２の端面に対応する。

電子部品１は、更に、積層体２０の外面上に配置された第１のインダクタ用導体層２１、第２のインダクタ用導体層２２、入力用導体層２３、出力用導体層２４およびグランド端子用導体層２５，２６を備えている。第１および第２のインダクタ用導体層２１，２２は上面２０Ａ上に配置されている。導体層２３，２４は側面２０Ｃ上に配置されている。導体層２５，２６は側面２０Ｄ上に配置されている。導体層２１，２２，２３，２４，２５，２６の平面形状は、いずれも矩形である。

第１のインダクタ用導体層２１は、上面２０Ａと側面２０Ｅとの間の稜線の近傍に配置されている。第１のインダクタ用導体層２１の一端部は、上面２０Ａと側面２０Ｃとの間の稜線の位置に配置され、第１のインダクタ用導体層２１の他端部は、上面２０Ａと側面２０Ｄとの間の稜線の位置に配置されている。

第２のインダクタ用導体層２２は、上面２０Ａと側面２０Ｆとの間の稜線の近傍に配置されている。第２のインダクタ用導体層２２の一端部は、上面２０Ａと側面２０Ｃとの間の稜線の位置に配置され、第２のインダクタ用導体層２２の他端部は、上面２０Ａと側面２０Ｄとの間の稜線の位置に配置されている。

入力用導体層２３は、側面２０Ｃと側面２０Ｅとの間の稜線の近傍に配置されている。入力用導体層２３の一端部は、上面２０Ａと側面２０Ｃとの間の稜線の位置に配置され、第１のインダクタ用導体層２１の一端部に接続されている。入力用導体層２３の他端部は、底面２０Ｂと側面２０Ｃとの間の稜線の位置に配置されている。入力用導体層２３は、入力端子２を構成している。

出力用導体層２４は、側面２０Ｃと側面２０Ｆとの間の稜線の近傍に配置されている。出力用導体層２４の一端部は、上面２０Ａと側面２０Ｃとの間の稜線の位置に配置され、第２のインダクタ用導体層２２の一端部に接続されている。出力用導体層２４の他端部は、底面２０Ｂと側面２０Ｃとの間の稜線の位置に配置されている。出力用導体層２４は、出力端子３を構成している。

グランド端子用導体層２５は、側面２０Ｄと側面２０Ｅとの間の稜線の近傍に配置されている。グランド端子用導体層２５の一端部は、上面２０Ａと側面２０Ｄとの間の稜線の位置に配置され、第１のインダクタ用導体層２１の他端部に接続されている。グランド端子用導体層２５の他端部は、底面２０Ｂと側面２０Ｄとの間の稜線の位置に配置されている。グランド端子用導体層２５は、グランドに電気的に接続されるグランド端子６を構成している。

グランド端子用導体層２６は、側面２０Ｄと側面２０Ｆとの間の稜線の近傍に配置されている。グランド端子用導体層２６の一端部は、上面２０Ａと側面２０Ｄとの間の稜線の位置に配置され、第２のインダクタ用導体層２２の他端部に接続されている。グランド端子用導体層２６の他端部は、底面２０Ｂと側面２０Ｄとの間の稜線の位置に配置されている。グランド端子用導体層２６は、グランドに電気的に接続されるグランド端子７を構成している。

次に、図６および図７を参照して、積層体２０およびインダクタ用導体層２１，２２について詳しく説明する。図６において（ａ）〜（ｄ）は、それぞれ、上から１層目ないし４層目の誘電体層の上面を示している。図７において（ａ）〜（ｄ）は、それぞれ、上から５層目ないし８層目の誘電体層の上面を示している。

図６（ａ）に示した１層目の誘電体層３１の上面には、インダクタ用導体層２１，２２が形成されている。図６（ｂ）に示した２層目の誘電体層３２の上面には、キャパシタ用導体層３２１が形成されている。図６（ｃ）に示した３層目の誘電体層３３の上面には、キャパシタ用導体層３３１，３３２が形成されている。導体層３３１は導体層２３に接続され、導体層３３２は導体層２４に接続される。図６（ｄ）に示した４層目の誘電体層３４の上面には、グランド用導体層３４１が形成されている。この導体層３４１はグランド端子用導体層２５，２６に接続される。

図７（ａ）に示した５層目の誘電体層３５の上面には、キャパシタ用導体層３５１，３５２が形成されている。導体層３５１は導体層２３に接続され、導体層３５２は導体層２４に接続される。図７（ｂ）に示した６層目の誘電体層３６の上面には、グランド用導体層３６１が形成されている。この導体層３６１はグランド端子用導体層２５，２６に接続される。図７（ｃ）に示した７層目の誘電体層３７の上面には、キャパシタ用導体層３７１，３７２が形成されている。導体層３７１は導体層２３に接続され、導体層３７２は導体層２４に接続される。図７（ｄ）に示した８層目の誘電体層３８の上面には、グランド用導体層３８１が形成されている。この導体層３８１はグランド端子用導体層２５，２６に接続される。

第１のインダクタ用導体層２１は、入力端子２（入力用導体層２３）に電気的に接続されたインダクタ１１として機能する。また、第１のインダクタ用導体層２１は、入力端子２（入力用導体層２３）とグランド端子６（グランド端子用導体層２５）とを電気的に接続する。第２のインダクタ用導体層２２は、出力端子３（出力用導体層２４）に電気的に接続されたインダクタ１２として機能する。また、第２のインダクタ用導体層２２は、出力端子３（出力用導体層２４）とグランド端子７（グランド端子用導体層２６）とを電気的に接続する。

キャパシタ用導体層３２１は、誘電体層３２を介してキャパシタ用導体層３３１，３３２に対向している。導体層３２１，３３１，３３２および誘電体層３２は、図５におけるキャパシタ１５を構成する。

導体層３４１は、誘電体層３３を介してキャパシタ用導体層３３１，３３２に対向していると共に、誘電体層３４を介してキャパシタ用導体層３５１，３５２に対向している。導体層３６１は、誘電体層３５を介してキャパシタ用導体層３５１，３５２に対向していると共に、誘電体層３６を介してキャパシタ用導体層３７１，３７２に対向している。導体層３８１は、誘電体層３７を介してキャパシタ用導体層３７１，３７２に対向している。

導体層３３１，３４１，３５１，３６１，３７１，３８１および誘電体層３３，３４，３５，３６，３７は、図５におけるキャパシタ１３を構成する。導体層３３２，３４１，３５２，３６１，３７２，３８１および誘電体層３３，３４，３５，３６，３７は、図５におけるキャパシタ１４を構成する。

図６および図７に示した誘電体層３１〜３８および複数の導体層のうちインダクタ用導体層２１，２２を除いたものが積層されて、図１および図２に示した積層体２０が形成される。図１および図２に示した導体層２１〜２６は、この積層体２０の外面上に形成される。

誘電体層３１〜３８の材料としては、樹脂、セラミック、あるいは両者を複合した材料等、種々のものを用いることができる。積層体２０としては、特に、誘電体層３１〜３８の材料をセラミックとして低温同時焼成法によって作製したものが、高周波特性に優れるため好ましい。低温同時焼成法を用いる場合には、積層体２０は以下のようにして作製される。まず、後に誘電体層３２〜３８となる各セラミックグリーンシート上に、後に導体層３２１，３３１，３３２，３４１，３５１，３５２，３６１，３７１，３７２，３８１となる焼成前の導体層を形成する。次に、これら導体層が形成されたセラミックグリーンシートと、後に誘電体層３１となるセラミックグリーンシートとを積層し、セラミックと導体を低温同時焼成工程によって焼成して、積層体２０を完成させる。

積層体２０の外面上に導体層２１〜２６を形成する方法としては、例えば、積層体２０の外面上に、導体ペーストを印刷することによって、後に導体層２１〜２６となる焼成前の導体層を形成した後、この導体層を焼成して導体層２１〜２６を形成する方法がある。積層体２０の外面上に導体層２１〜２６を形成する他の方法としては、例えば、スパッタ法等を用いて積層体２０の外面上に金属の薄膜を形成する方法や、金属の薄膜を導電接着剤によって積層体２０の外面上に接着する方法がある。

なお、低温同時焼成法を用いて積層体２０を作製する場合には、後に誘電体層３１となるセラミックグリーンシートの上面に、後にインダクタ用導体層２１，２２となる焼成前の導体層を形成しておき、これらインダクタ用導体層２１，２２となる焼成前の導体層を低温同時焼成工程によって焼成して、積層体２０と同時にインダクタ用導体層２１，２２を形成してもよい。ただし、この方法でインダクタ用導体層２１，２２を形成するよりも、前述のように、積層体２０の完成後に積層体２０の外面上にインダクタ用導体層２１，２２を形成する方が、容易に共振器４，５のＱを大きくすることが可能である。その理由は、積層体２０の完成後に積層体２０の外面上にインダクタ用導体層２１，２２を形成する方が、容易にインダクタ用導体層２１，２２の厚みを大きくすることができると共に、インダクタ用導体層２１，２２を構成する金属が誘電体層に拡散することを抑制することができるためである。

以上説明したように、本実施の形態に係る電子部品１は、積層された複数の誘電体層３１〜３８と、隣接する誘電体層の間に配置された１つ以上の内部導体層とを含む積層体２０と、積層体２０の外面上に配置された入力端子２、出力端子３およびグランド端子６，７と、積層体２０と一体化され、入力端子２に電気的に接続された第１の共振器４と、積層体２０と一体化され、出力端子３に電気的に接続された第２の共振器５とを備えている。

第１の共振器４は、互いに電気的に接続された第１のインダクタ１１と第１のキャパシタ１３とを有している。インダクタ１１は、積層体２０の外面上に配置され、インダクタ１１として機能する第１のインダクタ用導体層２１を含んでいる。第１のインダクタ用導体層２１は、入力端子２（入力用導体層２３）とグランド端子６（グランド端子用導体層２５）とを電気的に接続する。第１のキャパシタ１３は、積層体２０の内部に配置され、グランドに電気的に接続される。キャパシタ１３は、入力端子２に電気的に接続された内部導体層である導体層３３１，３５１，３７１と、グランド端子６，７に電気的に接続された内部導体層である導体層３４１，３６１，３８１とを用いて構成されている。

第２の共振器５は、互いに電気的に接続された第２のインダクタ１２と第２のキャパシタ１４とを有している。インダクタ１２は、積層体２０の外面上に配置され、インダクタ１２として機能する第２のインダクタ用導体層２２を含んでいる。第２のインダクタ用導体層２２は、出力端子３（出力用導体層２４）とグランド端子７（グランド端子用導体層２６）とを電気的に接続する。第２のキャパシタ１４は、積層体２０の内部に配置され、グランドに電気的に接続される。キャパシタ１４は、出力端子３に電気的に接続された内部導体層である導体層３３２，３５２，３７２と、グランド端子６，７に電気的に接続された内部導体層である導体層３４１，３６１，３８１とを用いて構成されている。

ここで、図１に示したように、積層体２０の上面２０Ａの縦、横の長さをそれぞれ記号Ｄ１，Ｗ１で表し、積層体２０の厚みを記号Ｈ１で表す。Ｄ１，Ｗ１，Ｈ１は、それぞれ、例えば０．３ｍｍ、０．６ｍｍ、０．３ｍｍである。また、図３において、複数の誘電体層の積層方向における積層体２０の中央を、記号Ｃを付した一点鎖線で示す。本実施の形態では、インダクタ用導体層２１，２２は積層体２０の上面２０Ａ上に配置され、キャパシタ１３，１４は、複数の誘電体層の積層方向における積層体２０の中央Ｃと底面２０Ｂとの間に配置されている。誘電体層３２〜３８の厚みは、例えば２０μｍである。この場合、誘電体層３２の上面から積層体２０の底面２０Ｂまでの距離は、１４０μｍ（＝０．１４ｍｍ）であり、キャパシタ１３，１４は、複数の誘電体層の積層方向における積層体２０の中央Ｃと底面２０Ｂとの間に配置されている。

本実施の形態では、インダクタ用導体層２１，２２が積層体２０の外面上に配置されている。そのため、本実施の形態によれば、電子部品１を小型化しながら、インダクタ用導体層２１，２２が積層体２０の内部に配置されている場合に比べて、インダクタ用導体層２１，２２を大きくすることが可能である。また、本実施の形態では、インダクタ用導体層２１，２２が積層体２０の内部に配置されている場合に比べて、インダクタ用導体層２１，２２と、積層体２０の内部に配置されたキャパシタ１３，１４との間の距離を大きくすることが可能であり、その結果、インダクタ用導体層２１，２２の各々と、キャパシタ１３，１４を構成するグランド用導体層３４１，３６１，３８１との間の距離を大きくすることが可能である。これらのことから、本実施の形態によれば、共振器４，５のＱを大きくすることが可能になる。

また、本実施の形態では、図３に示したように、インダクタ用導体層２１，２２は積層体２０の上面２０Ａ上に配置され、キャパシタ１３，１４は、複数の誘電体層の積層方向における積層体２０の中央Ｃと底面２０Ｂとの間に配置されていることにより、効果的に、インダクタ用導体層２１，２２と、積層体２０の内部に配置されたキャパシタ１３，１４との間の距離を大きくすることができ、その結果、インダクタ用導体層２１，２２の各々と、キャパシタ１３，１４を構成するグランド用導体層３４１，３６１，３８１との間の距離を大きくすることができる。

また、本実施の形態において、低温同時焼成法を用いて積層体２０を作製する場合には、積層体２０の完成後に積層体２０の外面上にインダクタ用導体層２１，２２を形成することにより、積層体２０と同時にインダクタ用導体層２１，２２を形成する場合に比べて、容易に共振器４，５のＱを大きくすることが可能になる。

本実施の形態に係る電子部品１は、例えば、ブルートゥース（登録商標）規格の通信装置、無線ＬＡＮ用の通信装置、ワイマックス（登録商標）規格の通信装置または携帯電話機におけるバンドパスフィルタとして用いられる。バンドパスフィルタの通過周波数帯域が高いほど、インダクタ用導体層２１，２２を小さくすることができる。そのため、本実施の形態に係る電子部品１を、２．５ＧＨｚ帯、３．５ＧＨｚ帯、５．８ＧＨｚ帯等の高い通過周波数帯域を有するバンドパスフィルタとして用いる場合には、インダクタ用導体層２１，２２を小さくすることができ、その結果、電子部品１をより小型化できる。本実施の形態に係る電子部品１を、比較的低い通過周波数帯域を有するバンドパスフィルタとして用いる場合には、インダクタ用導体層２１，２２の平面形状を、例えばコイル形状としてもよい。これにより、電子部品１を小型化することが可能になる。

次に、シミュレーションによって、本実施の形態に係る電子部品１と第１の比較例の電子部品とで、通過・減衰特性を比較した結果について説明する。まず、図８を参照して、第１の比較例の電子部品の構成について説明する。図８は、第１の比較例の電子部品８１の主要部分を示す斜視図である。第１の比較例の電子部品８１は、本実施の形態に係る電子部品１とは、以下の点で異なっている。まず、第１の比較例の電子部品８１では、インダクタ用導体層２１，２２が積層体２０の内部に配置されている。すなわち、第１の比較例の電子部品８１では、インダクタ用導体層２１，２２と積層体２０の上面２０Ａの間に、誘電体層が配置されている。なお、シミュレーションにおいて、本実施の形態に係る電子部品１と第１の比較例の電子部品８１とで、積層体２０の大きさは等しい。また、シミュレーションでは、本実施の形態に係る電子部品１と第１の比較例の電子部品８１のいずれも、通過帯域がおよそ２．４〜２．５ＧＨｚのバンドパスフィルタとして機能するように設計した。

図９は、第１の比較例の電子部品８１の通過・減衰特性を示している。図１０は、図９に示した通過・減衰特性の一部を拡大して示している。図１１は、本実施の形態に係る電子部品１の通過・減衰特性を示している。図１２は、図１１に示した通過・減衰特性の一部を拡大して示している。図９ないし図１２において、横軸は周波数、縦軸は減衰量である。

図１０と図１２とを比較すると分かるように、本実施の形態に係る電子部品１では、第１の比較例の電子部品８１に比べて、通過帯域における減衰量が小さくなっている。また、図９と図１１とを比較すると分かるように、本実施の形態に係る電子部品１では、第１の比較例の電子部品８１に比べて、２つの減衰極における減衰量がいずれも大きくなっている。これらのことから、本実施の形態に係る電子部品１では、第１の比較例の電子部品８１に比べて、共振器４，５のＱが大きくなっていることが容易に理解できる。

また、本実施の形態に係る電子部品１では、インダクタ用導体層２１，２２が積層体２０の外面上に配置されているため、第１の比較例の電子部品８１のようにインダクタ用導体層２１，２２が誘電体層に挟まれている場合に比べて、インダクタ用導体層２１，２２の表面が平滑になり、インダクタ用導体層２１，２２の抵抗が小さくなり、インダクタ用導体層２１，２２における損失も小さくなる。このことによっても、本実施の形態に係る電子部品１によれば、第１の比較例の電子部品８１に比べて、共振器４，５のＱを大きくすることができる。本実施の形態において、特に、焼成により積層体２０を完成させた後に積層体２０の外面上にインダクタ用導体層２１，２２を形成した場合には、より一層、インダクタ用導体層２１，２２の表面が平滑になり、インダクタ用導体層２１，２２の抵抗が小さくなり、インダクタ用導体層２１，２２における損失も小さくなり、その結果、共振器４，５のＱをより大きくすることが可能になる。

［第２の実施の形態］
次に、本発明の第２の実施の形態に係る電子部品について説明する。本実施の形態に係る電子部品１０１の回路構成は、第１の実施の形態に係る電子部品１と同じである。図１３は、電子部品１０１の主要部分を示す斜視図である。図１４は、電子部品１０１の外観を示す斜視図である。図１５は、図１３におけるＡ方向から見た電子部品１０１の主要部分を示す説明図である。図１６は、図１３におけるＢ方向から見た電子部品１０１の主要部分を示す説明図である。

電子部品１０１は、電子部品１０１の構成要素を一体化するための積層体１２０を備えている。後で詳しく説明するが、積層体１２０は、積層された複数の誘電体層と、隣接する誘電体層の間に配置された１つ以上の内部導体層とを含んでいる。

積層体１２０は、外面として上面１２０Ａと底面１２０Ｂと４つの側面１２０Ｃ〜１２０Ｆとを有する直方体形状をなしている。上面１２０Ａと底面１２０Ｂは互いに反対側を向き、側面１２０Ｃ，１２０Ｄも互いに反対側を向き、側面１２０Ｅ，１２０Ｆも互いに反対側を向いている。側面１２０Ｃ〜１２０Ｆは、上面１２０Ａおよび底面１２０Ｂに対して垂直になっている。積層体１２０において、上面１２０Ａおよび底面１２０Ｂに垂直な方向が、複数の誘電体層の積層方向である。図１３では、複数の誘電体層の積層方向を、記号Ｔを付した矢印で示している。上面１２０Ａと底面１２０Ｂは、積層体１２０において、複数の誘電体層の積層方向における両端に位置する。上面１２０Ａは本発明における第１の端面に対応し、底面１２０Ｂは本発明における第２の端面に対応する。

電子部品１０１は、更に、積層体１２０の外面上に配置された第１のインダクタ用導体層１２１、第２のインダクタ用導体層１２２、入力用導体層１２３、出力用導体層１２４およびグランド端子用導体層１２５，１２６を備えている。第１および第２のインダクタ用導体層１２１，１２２は上面１２０Ａ上に配置されている。導体層１２３，１２４は底面１２０Ｂ上に配置されている。導体層１２５，１２６は側面１２０Ｄ上に配置されている。導体層１２１，１２２，１２３，１２４，１２５，１２６の平面形状は、いずれも矩形である。

第１のインダクタ用導体層１２１は、上面１２０Ａと側面１２０Ｅとの間の稜線の近傍に配置されている。第１のインダクタ用導体層１２１の一端部は、上面１２０Ａと側面１２０Ｃとの間の稜線の位置に配置され、第１のインダクタ用導体層１２１の他端部は、上面１２０Ａと側面１２０Ｄとの間の稜線の位置に配置されている。

第２のインダクタ用導体層１２２は、上面１２０Ａと側面１２０Ｆとの間の稜線の近傍に配置されている。第２のインダクタ用導体層１２２の一端部は、上面１２０Ａと側面１２０Ｃとの間の稜線の位置に配置され、第２のインダクタ用導体層１２２の他端部は、上面１２０Ａと側面１２０Ｄとの間の稜線の位置に配置されている。

入力用導体層１２３は、底面１２０Ｂと側面１２０Ｃとの間の稜線と、底面１２０Ｂと側面１２０Ｅとの間の稜線との交点の近傍に配置されている。入力用導体層１２３の一端部は、底面１２０Ｂと側面１２０Ｃとの間の稜線の位置に配置されている。入力用導体層１２３は、入力端子２を構成している。

出力用導体層１２４は、底面１２０Ｂと側面１２０Ｃとの間の稜線と、底面１２０Ｂと側面１２０Ｆとの間の稜線との交点の近傍に配置されている。出力用導体層１２４の一端部は、底面１２０Ｂと側面１２０Ｃとの間の稜線の位置に配置されている。出力用導体層１２４は、出力端子３を構成している。

グランド端子用導体層１２５は、側面１２０Ｄと側面１２０Ｅとの間の稜線の近傍に配置されている。グランド端子用導体層１２５の一端部は、上面１２０Ａと側面１２０Ｄとの間の稜線の位置に配置され、第１のインダクタ用導体層１２１の他端部に接続されている。グランド端子用導体層１２５の他端部は、底面１２０Ｂと側面１２０Ｄとの間の稜線の位置に配置されている。グランド端子用導体層１２５は、グランドに電気的に接続されるグランド端子６を構成している。

グランド端子用導体層１２６は、側面１２０Ｄと側面１２０Ｆとの間の稜線の近傍に配置されている。グランド端子用導体層１２６の一端部は、上面１２０Ａと側面１２０Ｄとの間の稜線の位置に配置され、第２のインダクタ用導体層１２２の他端部に接続されている。グランド端子用導体層１２６の他端部は、底面１２０Ｂと側面１２０Ｄとの間の稜線の位置に配置されている。グランド端子用導体層１２６は、グランドに電気的に接続されるグランド端子７を構成している。

次に、図１７および図１８を参照して、積層体１２０およびインダクタ用導体層１２１，１２２について詳しく説明する。図１７において（ａ）〜（ｄ）は、それぞれ、上から１層目ないし４層目の誘電体層の上面を示している。図１８において（ａ）〜（ｄ）は、それぞれ、上から５層目ないし８層目の誘電体層の上面を示している。図１８において（ｅ）は、上から８層目の誘電体層およびその下の導体層１２３，１２４を、上から見た状態で表したものである。

図１７（ａ）に示した１層目の誘電体層４１の上面には、インダクタ用導体層１２１，１２２が形成されている。また、誘電体層４１には、インダクタ用導体層１２１に接続されたスルーホール４９１Ａと、インダクタ用導体層１２２に接続されたスルーホール４９１Ｂが形成されている。

図１７（ｂ）に示した２層目の誘電体層４２の上面には、キャパシタ用導体層４２１が形成されている。また、誘電体層４２には、スルーホール４９１Ａ，４９１Ｂに接続されたスルーホール４９２Ａ，４９２Ｂが形成されている。

図１７（ｃ）に示した３層目の誘電体層４３の上面には、キャパシタ用導体層４３１，４３２が形成されている。また、誘電体層４３には、導体層４３１およびスルーホール４９２Ａに接続されたスルーホール４９３Ａと、導体層４３２およびスルーホール４９２Ｂに接続されたスルーホール４９３Ｂが形成されている。

図１７（ｄ）に示した４層目の誘電体層４４の上面には、グランド用導体層４４１が形成されている。この導体層４４１は、グランド端子用導体層１２５，１２６に接続される。また、誘電体層４４には、スルーホール４９３Ａ，４９３Ｂに接続されたスルーホール４９４Ａ，４９４Ｂが形成されている。

図１８（ａ）に示した５層目の誘電体層４５の上面には、キャパシタ用導体層４５１，４５２が形成されている。また、誘電体層４５には、導体層４５１およびスルーホール４９４Ａに接続されたスルーホール４９５Ａと、導体層４５２およびスルーホール４９４Ｂに接続されたスルーホール４９５Ｂが形成されている。

図１８（ｂ）に示した６層目の誘電体層４６の上面には、グランド用導体層４６１が形成されている。この導体層４６１は、グランド端子用導体層１２５，１２６に接続される。また、誘電体層４６には、スルーホール４９５Ａ，４９５Ｂに接続されたスルーホール４９６Ａ，４９６Ｂが形成されている。

図１８（ｃ）に示した７層目の誘電体層４７の上面には、キャパシタ用導体層４７１，４７２が形成されている。また、誘電体層４７には、導体層４７１およびスルーホール４９６Ａに接続されたスルーホール４９７Ａと、導体層４７２およびスルーホール４９６Ｂに接続されたスルーホール４９７Ｂが形成されている。

図１８（ｄ）に示した８層目の誘電体層４８の上面には、グランド用導体層４８１が形成されている。この導体層４８１は、グランド端子用導体層１２５，１２６に接続される。また、誘電体層４８には、スルーホール４９７Ａ，４９７Ｂに接続されたスルーホール４９８Ａ，４９８Ｂが形成されている。

図１８（ｅ）に示したように、８層目の誘電体層４８の下面には、入力用導体層１２３および出力用導体層１２４が形成されている。入力用導体層１２３には、スルーホール４９８Ａが接続され、出力用導体層１２４にはスルーホール４９８Ｂが接続されている。

スルーホール４９１Ａ，４９２Ａ，４９３Ａ，４９４Ａ，４９５Ａ，４９６Ａ，４９７Ａ，４９８Ａは、直列に接続されて、スルーホール列４９０Ａを構成している。導体層１２１，４３１，４５１，４７１，１２３は、スルーホール列４９０Ａによって、互いに電気的に接続されている。スルーホール４９１Ｂ，４９２Ｂ，４９３Ｂ，４９４Ｂ，４９５Ｂ，４９６Ｂ，４９７Ｂ，４９８Ｂは、直列に接続されて、スルーホール列４９０Ｂを構成している。導体層１２２，４３２，４５２，４７２，１２４は、スルーホール列４９０Ｂによって、互いに電気的に接続されている。

第１のインダクタ用導体層１２１は、入力端子２（入力用導体層１２３）に電気的に接続されたインダクタ１１として機能する。また、第１のインダクタ用導体層１２１は、入力端子２（入力用導体層１２３）とグランド端子６（グランド端子用導体層１２５）とを電気的に接続する。第２のインダクタ用導体層１２２は、出力端子３（出力用導体層１２４）に電気的に接続されたインダクタ１２として機能する。また、第２のインダクタ用導体層１２２は、出力端子３（出力用導体層１２４）とグランド端子７（グランド端子用導体層１２６）とを電気的に接続する。

キャパシタ用導体層４２１は、誘電体層４２を介してキャパシタ用導体層４３１，４３２に対向している。導体層４２１，４３１，４３２および誘電体層４２は、図５におけるキャパシタ１５を構成する。

導体層４４１は、誘電体層４３を介してキャパシタ用導体層４３１，４３２に対向していると共に、導体層４４を介してキャパシタ用導体層４５１，４５２に対向している。導体層４６１は、誘電体層４５を介してキャパシタ用導体層４５１，４５２に対向していると共に、導体層４６を介してキャパシタ用導体層４７１，４７２に対向している。導体層４８１は、誘電体層４７を介してキャパシタ用導体層４７１，４７２に対向している。

導体層４３１，４４１，４５１，４６１，４７１，４８１および誘電体層４３，４４，４５，４６，４７は、図５におけるキャパシタ１３を構成する。導体層４３２，４４１，４５２，４６１，４７２，４８１および誘電体層４３，４４，４５，４６，４７は、図５におけるキャパシタ１４を構成する。

図１７および図１８に示した誘電体層４１〜４８および複数の導体層のうちインダクタ用導体層１２１，１２２、入力用導体層１２３および出力用導体層１２４を除いたものが積層されて、図１３および図１４に示した積層体１２０が形成される。図１３および図１４に示した導体層１２１〜１２６は、この積層体１２０の外面上に形成される。

誘電体層４１〜４８の材料は、第１の実施の形態における誘電体層３１〜３８の材料と同様である。また、積層体１２０の作製方法は、第１の実施の形態における積層体２０の作製方法と同様である。

以上説明したように、本実施の形態に係る電子部品１０１は、積層された複数の誘電体層４１〜４８と、隣接する誘電体層の間に配置された１つ以上の内部導体層とを含む積層体１２０と、積層体１２０の外面上に配置された入力端子２、出力端子３およびグランド端子６，７と、積層体１２０と一体化され、入力端子２に電気的に接続された第１の共振器４と、積層体１２０と一体化され、出力端子３に電気的に接続された第２の共振器５とを備えている。

第１の共振器４は、互いに電気的に接続された第１のインダクタ１１と第１のキャパシタ１３とを有している。インダクタ１１は、積層体１２０の外面上に配置され、インダクタ１１として機能する第１のインダクタ用導体層１２１を含んでいる。第１のインダクタ用導体層１２１は、スルーホール列４９０Ａを介して入力端子２（入力用導体層１２３）に電気的に接続され、入力端子２（入力用導体層１２３）とグランド端子６（グランド端子用導体層１２５）とを電気的に接続する。第１のキャパシタ１３は、積層体１２０の内部に配置され、グランドに電気的に接続される。キャパシタ１３は、入力端子２に電気的に接続された内部導体層である導体層４３１，４５１，４７１と、グランド端子６，７に電気的に接続された内部導体層である導体層４４１，４６１，４８１とを用いて構成されている。

第２の共振器５は、互いに電気的に接続された第２のインダクタ１２と第２のキャパシタ１４とを有している。インダクタ１２は、積層体１２０の外面上に配置され、インダクタ１２として機能する第２のインダクタ用導体層１２２を含んでいる。第２のインダクタ用導体層１２２は、スルーホール列４９０Ｂを介して出力端子３（出力用導体層１２４）に電気的に接続され、出力端子３（出力用導体層１２４）とグランド端子７（グランド端子用導体層１２６）とを電気的に接続する。第２のキャパシタ１４は、積層体１２０の内部に配置され、グランドに電気的に接続される。キャパシタ１４は、出力端子３に電気的に接続された内部導体層である導体層４３２，４５２，４７２と、グランド端子６，７に電気的に接続された内部導体層である導体層４４１，４６１，４８１とを用いて構成されている。

本実施の形態におけるその他の構成、作用および効果は、第１の実施の形態と同様である。

［第３の実施の形態］
次に、本発明の第３の実施の形態に係る電子部品について説明する。始めに、図２３を参照して、本発明の第３の実施の形態に係る積層型電子部品の回路構成について説明する。本実施の形態に係る電子部品１５１は、バンドパスフィルタの機能を有している。図２３に示したように、電子部品１５１は、信号の入力のために用いられる入力端子１５２と、信号の出力のために用いられる出力端子１５３と、入力端子１５２に電気的に接続された第１の共振器１５４と、出力端子１５３に電気的に接続された第２の共振器１５５と、回路構成上、第１の共振器１５４と第２の共振器１５５の間に設けられた第３の共振器１５６と、キャパシタ１６７，１６８とを備えている。

第１の共振器１５４は、互いに電気的に接続された第１のインダクタ１６１と第１のキャパシタ１６４とを有している。第２の共振器１５５は、互いに電気的に接続された第２のインダクタ１６２と第２のキャパシタ１６５とを有している。第３の共振器１５６は、互いに電気的に接続された第３のインダクタ１６３と第３のキャパシタ１６６とを有している。共振器１５４，１５６は互いに誘導性結合する。また、インダクタ１６１，１６３も互いに誘導性結合する。同様に、共振器１５５，１５６は互いに誘導性結合する。また、インダクタ１６２，１６３も互いに誘導性結合する。図２３では、インダクタ１６１，１６３間の誘導性結合およびインダクタ１６２，１６３間の誘導性結合を、記号Ｍを付した曲線で表している。

インダクタ１６１の一端とキャパシタ１６４，１６７の各一端は、入力端子１５２に電気的に接続されている。インダクタ１６１の他端とキャパシタ１６４の他端はグランドに電気的に接続されている。インダクタ１６３の一端とキャパシタ１６６，１６８の各一端は、キャパシタ１６７の他端に電気的に接続されている。インダクタ１６３の他端とキャパシタ１６６の他端はグランドに電気的に接続されている。インダクタ１６２の一端、キャパシタ１６５の一端および出力端子１５３は、キャパシタ１６８の他端に電気的に接続されている。インダクタ１６２の他端とキャパシタ１６５の他端はグランドに電気的に接続されている。

共振器１５４，１５５，１５６は、回路構成上、入力端子１５２と出力端子１５３との間に設けられ、バンドパスフィルタの機能を実現する。共振器１５４，１５５，１５６はいずれも、一端が開放され他端が短絡された１／４波長共振器である。入力端子１５２と出力端子１５３は、いずれも、本発明における信号端子に対応する。

本実施の形態に係る電子部品１５１では、入力端子１５２に信号が入力されると、そのうちの所定の周波数帯域内の周波数の信号が選択的に、共振器１５４，１５５，１５６を用いて構成されたバンドパスフィルタを通過し、出力端子１５３から出力される。

次に、図１９ないし図２２を参照して、電子部品１５１の構造の概略について説明する。図１９は、電子部品１５１の主要部分を示す斜視図である。図２０は、電子部品１５１の外観を示す斜視図である。図２１は、図１９におけるＡ方向から見た電子部品１５１の主要部分を示す説明図である。図２２は、図１９におけるＢ方向から見た電子部品１５１の主要部分を示す説明図である。

電子部品１５１は、電子部品１５１の構成要素を一体化するための積層体１７０を備えている。後で詳しく説明するが、積層体１７０は、積層された複数の誘電体層と、隣接する誘電体層の間に配置された１つ以上の内部導体層とを含んでいる。

積層体１７０は、外面として上面１７０Ａと底面１７０Ｂと４つの側面１７０Ｃ〜１７０Ｆとを有する直方体形状をなしている。上面１７０Ａと底面１７０Ｂは互いに反対側を向き、側面１７０Ｃ，１７０Ｄも互いに反対側を向き、側面１７０Ｅ，１７０Ｆも互いに反対側を向いている。側面１７０Ｃ〜１７０Ｆは、上面１７０Ａおよび底面１７０Ｂに対して垂直になっている。積層体１７０において、上面１７０Ａおよび底面１７０Ｂに垂直な方向が、複数の誘電体層の積層方向である。図１９では、複数の誘電体層の積層方向を、記号Ｔを付した矢印で示している。上面１７０Ａと底面１７０Ｂは、積層体１７０において、複数の誘電体層の積層方向における両端に位置する。上面１７０Ａは本発明における第１の端面に対応し、底面１７０Ｂは本発明における第２の端面に対応する。

電子部品１５１は、更に、積層体１７０の外面上に配置された第１のインダクタ用導体層１７１、第２のインダクタ用導体層１７２、第３のインダクタ用導体層１７３、入力用導体層１７４、出力用導体層１７５、導体層１７６およびグランド端子用導体層１７７〜１７９を備えている。第１ないし第３のインダクタ用導体層１７１，１７２，１７３は上面１７０Ａ上に配置されている。導体層１７４，１７５，１７６は側面１７０Ｃ上に配置されている。導体層１７７，１７８，１７９は側面１７０Ｄ上に配置されている。導体層１７１〜１７９の平面形状は、いずれも矩形である。

第１のインダクタ用導体層１７１は、上面１７０Ａと側面１７０Ｅとの間の稜線の近傍に配置されている。第１のインダクタ用導体層１７１の一端部は、上面１７０Ａと側面１７０Ｃとの間の稜線の位置に配置され、第１のインダクタ用導体層１７１の他端部は、上面１７０Ａと側面１７０Ｄとの間の稜線の位置に配置されている。

第２のインダクタ用導体層１７２は、上面１７０Ａと側面１７０Ｆとの間の稜線の近傍に配置されている。第２のインダクタ用導体層１７２の一端部は、上面１７０Ａと側面１７０Ｃとの間の稜線の位置に配置され、第２のインダクタ用導体層１７２の他端部は、上面１７０Ａと側面１７０Ｄとの間の稜線の位置に配置されている。

第３のインダクタ用導体層１７３は、第１のインダクタ用導体層１７１と第２のインダクタ用導体層１７２との間に配置されている。第３のインダクタ用導体層１７３の一端部は、上面１７０Ａと側面１７０Ｃとの間の稜線の位置に配置され、第３のインダクタ用導体層１７３の他端部は、上面１７０Ａと側面１７０Ｄとの間の稜線の位置に配置されている。

入力用導体層１７４は、側面１７０Ｃと側面１７０Ｅとの間の稜線の近傍に配置されている。入力用導体層１７４の一端部は、上面１７０Ａと側面１７０Ｃとの間の稜線の位置に配置され、第１のインダクタ用導体層１７１の一端部に接続されている。入力用導体層１７４の他端部は、底面１７０Ｂと側面１７０Ｃとの間の稜線の位置に配置されている。入力用導体層１７４は、入力端子１５２を構成している。

出力用導体層１７５は、側面１７０Ｃと側面１７０Ｆとの間の稜線の近傍に配置されている。出力用導体層１７５の一端部は、上面１７０Ａと側面１７０Ｃとの間の稜線の位置に配置され、第２のインダクタ用導体層１７２の一端部に接続されている。出力用導体層１７５の他端部は、底面１７０Ｂと側面１７０Ｃとの間の稜線の位置に配置されている。出力用導体層１７５は、出力端子１５３を構成している。

導体層１７６は、入力用導体層１７４と出力用導体層１７５との間に配置されている。導体層１７６の一端部は、上面１７０Ａと側面１７０Ｃとの間の稜線の位置に配置され、第３のインダクタ用導体層１７３の一端部に接続されている。導体層１７６の他端部は、底面１７０Ｂと側面１７０Ｃとの間の稜線から離れた位置に配置されている。

グランド端子用導体層１７７は、側面１７０Ｄと側面１７０Ｅとの間の稜線の近傍に配置されている。グランド端子用導体層１７７の一端部は、上面１７０Ａと側面１７０Ｄとの間の稜線の位置に配置され、第１のインダクタ用導体層１７１の他端部に接続されている。グランド端子用導体層１７７の他端部は、底面１７０Ｂと側面１７０Ｄとの間の稜線の位置に配置されている。グランド端子用導体層１７７は、グランドに電気的に接続されるグランド端子１５７を構成している。

グランド端子用導体層１７８は、側面１７０Ｄと側面１７０Ｆとの間の稜線の近傍に配置されている。グランド端子用導体層１７８の一端部は、上面１７０Ａと側面１７０Ｄとの間の稜線の位置に配置され、第２のインダクタ用導体層１７２の他端部に接続されている。グランド端子用導体層１７８の他端部は、底面１７０Ｂと側面１７０Ｄとの間の稜線の位置に配置されている。グランド端子用導体層１７８は、グランドに電気的に接続されるグランド端子１５８を構成している。

グランド端子用導体層１７９は、グランド端子用導体層１７７とグランド端子用導体層１７８との間に配置されている。グランド端子用導体層１７９の一端部は、上面１７０Ａと側面１７０Ｄとの間の稜線の位置に配置され、第３のインダクタ用導体層１７３の他端部に接続されている。グランド端子用導体層１７９の他端部は、底面１７０Ｂと側面１７０Ｄとの間の稜線の位置に配置されている。グランド端子用導体層１７９は、グランドに電気的に接続されるグランド端子１５９を構成している。

次に、図２４および図２５を参照して、積層体１７０およびインダクタ用導体層１７１，１７２，１７３について詳しく説明する。図２４において（ａ）〜（ｄ）は、それぞれ、上から１層目ないし４層目の誘電体層の上面を示している。図２５において（ａ）〜（ｄ）は、それぞれ、上から５層目ないし８層目の誘電体層の上面を示している。

図２４（ａ）に示した１層目の誘電体層５１の上面には、インダクタ用導体層１７１，１７２，１７３が形成されている。図２４（ｂ）に示した２層目の誘電体層５２の上面には、キャパシタ用導体層５２１が形成されている。図２４（ｃ）に示した３層目の誘電体層５３の上面には、キャパシタ用導体層５３１，５３２，５３３が形成されている。導体層５３１は導体層１７４に接続され、導体層５３２は導体層１７５に接続され、導体層５３３は導体層１７６に接続される。図２４（ｄ）に示した４層目の誘電体層５４の上面には、グランド用導体層５４１が形成されている。この導体層５４１はグランド端子用導体層１７７，１７８，１７９に接続される。

図２５（ａ）に示した５層目の誘電体層５５の上面には、キャパシタ用導体層５５１，５５２，５５３が形成されている。導体層５５１は導体層１７４に接続され、導体層５５２は導体層１７５に接続され、導体層５５３は導体層１７６に接続される。図２５（ｂ）に示した６層目の誘電体層５６の上面には、グランド用導体層５６１が形成されている。この導体層５６１はグランド端子用導体層１７７，１７８，１７９に接続される。図２５（ｃ）に示した７層目の誘電体層５７の上面には、キャパシタ用導体層５７１，５７２，５７３が形成されている。導体層５７１は導体層１７４に接続され、導体層５７２は導体層１７５に接続され、導体層５７３は導体層１７６に接続される。図２５（ｄ）に示した８層目の誘電体層５８の上面には、グランド用導体層５８１が形成されている。この導体層５８１はグランド端子用導体層１７７，１７８，１７９に接続される。

第１のインダクタ用導体層１７１は、入力端子１５２（入力用導体層１７４）に電気的に接続されたインダクタ１６１として機能する。また、第１のインダクタ用導体層１７１は、入力端子１５２（入力用導体層１７４）とグランド端子１５７（グランド端子用導体層１７７）とを電気的に接続する。第２のインダクタ用導体層１７２は、出力端子１５３（出力用導体層１７５）に電気的に接続されたインダクタ１６２として機能する。また、第２のインダクタ用導体層１７２は、出力端子１５３（出力用導体層１７５）とグランド端子１５８（グランド端子用導体層１７８）とを電気的に接続する。第３のインダクタ用導体層１７３は、インダクタ１６３として機能する。また、第３のインダクタ用導体層１７２は、グランド端子１５９（グランド端子用導体層１７９）に電気的に接続されている。

キャパシタ用導体層５２１は、誘電体層５２を介してキャパシタ用導体層５３１，５３２，５３３に対向している。導体層５２１，５３１，５３３および誘電体層５２は、図２３におけるキャパシタ１６７を構成する。導体層５２１，５３２，５３３および誘電体層５２は、図２３におけるキャパシタ１６８を構成する。

導体層５４１は、誘電体層５３を介してキャパシタ用導体層５３１，５３２，５３３に対向していると共に、誘電体層５４を介してキャパシタ用導体層５５１，５３２，５５３に対向している。導体層５６１は、誘電体層５５を介してキャパシタ用導体層５５１，５５２，５５３に対向していると共に、誘電体層５６を介してキャパシタ用導体層５７１，５７２，５７３に対向している。導体層５８１は、誘電体層５７を介してキャパシタ用導体層５７１，５７２，５７３に対向している。

導体層５３１，５４１，５５１，５６１，５７１，５８１および誘電体層５３，５４，５５，５６，５７は、図２３におけるキャパシタ１６４を構成する。導体層５３２，５４１，５５２，５６１，５７２，５８１および誘電体層５３，５４，５５，５６，５７は、図２３におけるキャパシタ１６５を構成する。導体層５３３，５４１，５５３，５６１，５７３，５８１および誘電体層５３，５４，５５，５６，５７は、図２３におけるキャパシタ１６６を構成する。

図２４および図２５に示した誘電体層５１〜５８および複数の導体層のうちインダクタ用導体層１７１，１７２，１７３を除いたものが積層されて、図１９および図２０に示した積層体１７０が形成される。図１９および図２０に示した導体層１７１〜１７９は、この積層体１７０の外面上に形成される。

誘電体層５１〜５８の材料は、第１の実施の形態における誘電体層３１〜３８の材料と同様である。また、積層体１７０の作製方法は、第１の実施の形態における積層体２０の作製方法と同様である。

以上説明したように、本実施の形態に係る電子部品１５１は、積層された複数の誘電体層５１〜５８と、隣接する誘電体層の間に配置された１つ以上の内部導体層とを含む積層体１７０と、積層体１７０の外面上に配置された入力端子１５２、出力端子１５３およびグランド端子１５７，１５８，１５９と、積層体１７０と一体化され、入力端子１５２に電気的に接続された第１の共振器１５４と、積層体１７０と一体化され、出力端子１５３に電気的に接続された第２の共振器１５５と、積層体１７０と一体化され、回路構成上、第１の共振器１５４と第２の共振器１５５の間に設けられた第３の共振器１５６とを備えている。

第１の共振器１５４は、互いに電気的に接続された第１のインダクタ１６１と第１のキャパシタ１６４とを有している。インダクタ１６１は、積層体１７０の外面上に配置され、インダクタ１６１として機能する第１のインダクタ用導体層１７１を含んでいる。第１のインダクタ用導体層１７１は、入力端子１５２（入力用導体層１７４）とグランド端子１５７（グランド端子用導体層１７７）とを電気的に接続する。第１のキャパシタ１６４は、積層体１７０の内部に配置され、グランドに電気的に接続される。キャパシタ１６４は、入力端子１５２に電気的に接続された内部導体層である導体層５３１，５５１，５７１と、グランド端子１５７，１５８，１５９に電気的に接続された内部導体層である導体層５４１，５６１，５８１とを用いて構成されている。

第２の共振器１５５は、互いに電気的に接続された第２のインダクタ１６２と第２のキャパシタ１６５とを有している。インダクタ１６２は、積層体１７０の外面上に配置され、インダクタ１６２として機能する第２のインダクタ用導体層１７２を含んでいる。第２のインダクタ用導体層１７２は、出力端子１５３（出力用導体層１７５）とグランド端子１５８（グランド端子用導体層１７８）とを電気的に接続する。第２のキャパシタ１６５は、積層体１７０の内部に配置され、グランドに電気的に接続される。キャパシタ１６５は、出力端子１５３に電気的に接続された内部導体層である導体層５３２，５５２，５７２と、グランド端子１５７，１５８，１５９に電気的に接続された内部導体層である導体層５４１，５６１，５８１とを用いて構成されている。

第３の共振器１５６は、互いに電気的に接続された第３のインダクタ１６３と第３のキャパシタ１６６とを有している。インダクタ１６３は、積層体１７０の外面上に配置され、インダクタ１６３として機能する第３のインダクタ用導体層１７３を含んでいる。第３のインダクタ用導体層１７３は、グランド端子１５９（グランド端子用導体層１７９）に電気的に接続されている。第３のキャパシタ１６６は、積層体１７０の内部に配置され、グランドに電気的に接続される。キャパシタ１６６は、導体層１７６を介して第３のインダクタ用導体層１７３に電気的に接続された内部導体層である導体層５３３，５５３，５７３と、グランド端子１５７，１５８，１５９に電気的に接続された内部導体層である導体層５４１，５６１，５８１とを用いて構成されている。

ここで、図１９に示したように、積層体１７０の上面１７０Ａの縦、横の長さをそれぞれ記号Ｄ２，Ｗ２で表し、積層体１７０の厚みを記号Ｈ２で表す。Ｄ２，Ｗ２，Ｈ２は、それぞれ、例えば０．５ｍｍ、１．０ｍｍ、０．３ｍｍである。また、図２１において、複数の誘電体層の積層方向における積層体１７０の中央を、記号Ｃを付した一点鎖線で示す。本実施の形態では、インダクタ用導体層１７１，１７２，１７３は積層体１７０の上面１７０Ａ上に配置され、キャパシタ１６４，１６５，１６６は、複数の誘電体層の積層方向における積層体１７０の中央Ｃと底面１７０Ｂとの間に配置されている。誘電体層５２〜５８の厚みは、例えば２０μｍである。この場合、誘電体層５２の上面から積層体１７０の底面１７０Ｂまでの距離は、１４０μｍ（＝０．１４ｍｍ）であり、キャパシタ１６４，１６５，１６６は、複数の誘電体層の積層方向における積層体１７０の中央Ｃと底面１７０Ｂとの間に配置されている。

本実施の形態におけるその他の構成、作用および効果は、第１の実施の形態と同様である。

［第４の実施の形態］
次に、本発明の第４の実施の形態に係る電子部品について説明する。本実施の形態に係る電子部品２０１の回路構成は、第１の実施の形態に係る電子部品１と同じである。図２６は、電子部品２０１の主要部分を示す斜視図である。図２７は、電子部品２０１および実装基板の上面を示す斜視図である。図２８は、図２６におけるＡ方向から見た電子部品２０１の主要部分を示す説明図である。図２９は、図２６におけるＢ方向から見た電子部品２０１の主要部分を示す説明図である。

電子部品２０１は、電子部品２０１の構成要素を一体化するための積層体２２０を備えている。後で詳しく説明するが、積層体２２０は、積層された複数の誘電体層と、隣接する誘電体層の間に配置された１つ以上の内部導体層とを含んでいる。

積層体２２０は、外面として上面２２０Ａと底面２２０Ｂと４つの側面２２０Ｃ〜２２０Ｆとを有する直方体形状をなしている。上面２２０Ａと底面２２０Ｂは互いに反対側を向き、側面２２０Ｃ，２２０Ｄも互いに反対側を向き、側面２２０Ｅ，２２０Ｆも互いに反対側を向いている。側面２２０Ｃ〜２２０Ｆは、上面２２０Ａおよび底面２２０Ｂに対して垂直になっている。積層体２２０において、側面２２０Ｃ，２２０Ｄに垂直な方向が、複数の誘電体層の積層方向である。図２６では、複数の誘電体層の積層方向を、記号Ｔを付した矢印で示している。側面２２０Ｃと側面２２０Ｄは、積層体２２０において、複数の誘電体層の積層方向における両端に位置する。側面２２０Ｃは本発明における第１の端面に対応し、側面２２０Ｄは本発明における第２の端面に対応する。

電子部品２０１は、更に、積層体２２０の外面上に配置された第１のインダクタ用導体層２２１、第２のインダクタ用導体層２２２、導体層２２３，２２４およびグランド用導体層２２５を備えている。第１のインダクタ用導体層２２１は側面２２０Ｃ上に配置されている。第２のインダクタ用導体層２２２は側面２２０Ｄ上に配置されている。導体層２２３は側面２２０Ｅ上に配置されている。導体層２２４は側面２２０Ｆ上に配置されている。導体層２２５は底面２２０Ｂ上に配置されている。

第１のインダクタ用導体層２２１は、第１の部分２２１Ａと、この第１の部分２２１Ａに連結された第２の部分２２１Ｂおよび第３の部分２２１Ｃを有している。第１の部分２２１Ａは、側面２２０Ｃと底面２２０Ｂとの間の稜線よりも側面２２０Ｃと上面２２０Ａとの間の稜線の方に近い位置に配置され、側面２２０Ｃと上面２２０Ａとの間の稜線に平行な方向に延びている。第１の部分２２１Ａの長手方向の一端部２２１Ａａは、側面２２０Ｃと側面２２０Ｅとの間の稜線の位置に配置され、第１の部分２２１Ａの長手方向の他端部２２１Ａｂは、側面２２０Ｃと側面２２０Ｆとの間の稜線の位置に配置されている。

第２の部分２２１Ｂは、側面２２０Ｃと側面２２０Ｅとの間の稜線の近傍に配置され、第１の部分２２１Ａのうちの側面２２０Ｃと側面２２０Ｅとの間の稜線の近傍に配置された部分に連結されている。第２の部分２２１Ｂは、側面２２０Ｃと側面２２０Ｅとの間の稜線の位置に配置された端部２２１Ｂａと、側面２２０Ｃと底面２２０Ｂとの間の稜線の位置に配置された端部２２１Ｂｂとを有している。第２の部分２２１Ｂの端部２２１Ｂｂは、入力端子２を構成している。このように、入力端子２は、積層体２２０の外面上に配置されている。

第３の部分２２１Ｃは、側面２２０Ｃと側面２２０Ｆとの間の稜線の近傍に配置され、第１の部分２２１Ａのうちの側面２２０Ｃと側面２２０Ｆとの間の稜線の近傍に配置された部分に連結されている。第３の部分２２１Ｃは、側面２２０Ｃと側面２２０Ｆとの間の稜線の位置に配置された端部２２１Ｃａと、側面２２０Ｃと底面２２０Ｂとの間の稜線の位置に配置された端部２２１Ｃｂとを有している。第３の部分２２１Ｃの端部２２１Ｃｂは、グランド端子６を構成している。

第２のインダクタ用導体層２２２は、第１の部分２２２Ａと、この第１の部分２２２Ａに連結された第２の部分２２２Ｂおよび第３の部分２２２Ｃを有している。第１の部分２２２Ａは、側面２２０Ｄと底面２２０Ｂとの間の稜線よりも側面２２０Ｄと上面２２０Ａとの間の稜線の方に近い位置に配置され、側面２２０Ｄと上面２２０Ａとの間の稜線に平行な方向に延びている。第１の部分２２２Ａの長手方向の一端部２２２Ａａは、側面２２０Ｄと側面２２０Ｆとの間の稜線の位置に配置され、第１の部分２２２Ａの長手方向の他端部２２２Ａｂは、側面２２０Ｄと側面２２０Ｅとの間の稜線の位置に配置されている。

第２の部分２２２Ｂは、側面２２０Ｄと側面２２０Ｆとの間の稜線の近傍に配置され、第１の部分２２２Ａのうちの側面２２０Ｄと側面２２０Ｆとの間の稜線の近傍に配置された部分に連結されている。第２の部分２２２Ｂは、側面２２０Ｄと側面２２０Ｆとの間の稜線の位置に配置された端部２２２Ｂａと、側面２２０Ｄと底面２２０Ｂとの間の稜線の位置に配置された端部２２２Ｂｂとを有している。第２の部分２２２Ｂの端部２２２Ｂｂは、出力端子３を構成している。このように、出力端子３は、積層体２２０の外面上に配置されている。

第３の部分２２２Ｃは、側面２２０Ｄと側面２２０Ｅとの間の稜線の近傍に配置され、第１の部分２２２Ａのうちの側面２２０Ｄと側面２２０Ｅとの間の稜線の近傍に配置された部分に連結されている。第３の部分２２２Ｃは、側面２２０Ｄと側面２２０Ｅとの間の稜線の位置に配置された端部２２２Ｃａと、側面２２０Ｄと底面２２０Ｂとの間の稜線の位置に配置された端部２２２Ｃｂとを有している。第３の部分２２２Ｃの端部２２２Ｃｂは、グランド端子７を構成している。

導体層２２３は、側面２２０Ｃと側面２２０Ｅとの間の稜線の位置において第１のインダクタ用導体層２２１に接続されている。導体層２２４は、側面２２０Ｄと側面２２０Ｆとの間の稜線の位置において第２のインダクタ用導体層２２２に接続されている。導体層２２５は、第１のインダクタ用導体層２２１の第３の部分２２１Ｃの端部２２１Ｃｂであるグランド端子６と、第２のインダクタ用導体層２２２の第３の部分２２２Ｃの端部２２２Ｃｂであるグランド端子７とを接続している。

側面２２０Ｃに垂直な方向から見たときに、第１のインダクタ用導体層２２１の外縁の一部は、側面２２０Ｃの外縁の一部に重なっている。側面２２０Ｄに垂直な方向から見たときに、第２のインダクタ用導体層２２２の外縁の一部は、側面２２０Ｄの外縁の一部に重なっている。

図２７に示したように、電子部品２０１が実装される実装基板２４０の上面には、入力用導体層２４１、出力用導体層２４２およびグランド用導体層２４３，２４４が形成されている。電子部品２０１は、入力端子２が入力用導体層２４１に接続され、出力端子３が出力用導体層２４２に接続され、グランド端子６がグランド用導体層２４３に接続され、グランド端子７がグランド用導体層２４４に接続されるように、実装基板２４０に実装される。

次に、図３０を参照して、積層体２２０およびインダクタ用導体層２２１，２２２について詳しく説明する。図３０において（ａ）〜（ｄ）は、それぞれ、上から１層目ないし４層目の誘電体層の上面を示している。図３０において（ｅ）は、上から４層目の誘電体層およびその下のインダクタ用導体層２２２を、上から見た状態で表したものである。

図３０（ａ）に示した１層目の誘電体層６１の上面には、第１のインダクタ用導体層２２１が形成されている。図３０（ｂ）に示した２層目の誘電体層６２の上面には、キャパシタ用導体層６２１が形成されている。この導体層６２１は導体層２２３に接続される。図３０（ｃ）に示した３層目の誘電体層６３の上面には、グランド用導体層６３１が形成されている。この導体層６３１はグランド用導体層２２５に接続される。図３０（ｄ）に示した４層目の誘電体層６４の上面には、キャパシタ用導体層６４１が形成されている。この導体層６４１は導体層２２４に接続される。図３０（ｅ）に示したように、４層目の誘電体層６４の下面には、第２のインダクタ用導体層２２２が形成されている。

第１のインダクタ用導体層２２１は、入力端子２に電気的に接続されたインダクタ１１として機能する。第２のインダクタ用導体層２２２は、出力端子３に電気的に接続されたインダクタ１２として機能する。グランド用導体層６３１は、誘電体層６２を介してキャパシタ用導体層６２１に対向していると共に、誘電体層６３を介してキャパシタ用導体層６４１に対向している。導体層６２１，６３１および誘電体層６２は、図５におけるキャパシタ１３を構成する。導体層６４１，６３１および誘電体層６３は、図５におけるキャパシタ１４を構成する。導体層６２１，６４１および誘電体層６２，６３は、図５におけるキャパシタ１５を構成する。

図３０に示した誘電体層６１〜６４および複数の導体層のうちインダクタ用導体層２２１，２２２を除いたものが積層されて、図２６および図２７に示した積層体２２０が形成される。図２６および図２７に示した導体層２２１〜２２５は、この積層体２２０の外面上に形成される。

誘電体層６１〜６４の材料は、第１の実施の形態における誘電体層３１〜３８の材料と同様である。また、積層体２２０の作製方法は、第１の実施の形態における積層体２０の作製方法と同様である。

以上説明したように、本実施の形態に係る電子部品２０１は、積層された複数の誘電体層６１〜６４と、隣接する誘電体層の間に配置された１つ以上の内部導体層とを含む積層体２２０と、積層体２２０の外面上に配置された入力端子２および出力端子３と、積層体２２０と一体化され、入力端子２に電気的に接続された第１の共振器４と、積層体２２０と一体化され、出力端子３に電気的に接続された第２の共振器５とを備えている。

第１の共振器４は、互いに電気的に接続された第１のインダクタ１１と第１のキャパシタ１３とを有している。インダクタ１１は、積層体２２０の外面上に配置され、入力端子２に電気的に接続されたインダクタ１１として機能する第１のインダクタ用導体層２２１を含んでいる。第１のインダクタ用導体層２２１は、入力端子２とグランド端子６とを電気的に接続する。第１のキャパシタ１３は、積層体２２０の内部に配置され、グランドに電気的に接続される。キャパシタ１３は、入力端子２に電気的に接続された内部導体層である導体層６２１と、グランド端子６，７に電気的に接続された内部導体層である導体層６３１とを用いて構成されている。

第２の共振器５は、互いに電気的に接続された第２のインダクタ１２と第２のキャパシタ１４とを有している。インダクタ１２は、積層体２２０の外面上に配置され、出力端子３に電気的に接続されたインダクタ１２として機能する第２のインダクタ用導体層２２２を含んでいる。第２のインダクタ用導体層２２２は、出力端子３とグランド端子７とを電気的に接続する。第２のキャパシタ１４は、積層体２２０の内部に配置され、グランドに電気的に接続される。キャパシタ１４は、出力端子３に電気的に接続された内部導体層である導体層６４１と、グランド端子６，７に電気的に接続された内部導体層である導体層６３１とを用いて構成されている。

本実施の形態では、インダクタ用導体層２２１，２２２が積層体２２０の外面上に配置されている。そのため、本実施の形態によれば、インダクタ用導体層２２１，２２２が積層体２２０の内部に配置されている場合に比べて、インダクタ用導体層２２１，２２２を大きくすることが可能である。また、本実施の形態では、インダクタ用導体層２２１，２２２が積層体２２０の内部に配置されている場合に比べて、インダクタ用導体層２２１，２２２と、積層体２２０の内部に配置されたキャパシタ１３，１４との間の距離を大きくすることが可能であり、その結果、インダクタ用導体層２２１，２２２の各々と、キャパシタ１３，１４を構成するグランド用導体層６３１との間の距離を大きくすることが可能である。これらのことから、本実施の形態によれば、共振器４，５のＱを大きくすることが可能になる。

また、本実施の形態では、積層体２２０の側面２２０Ｃに垂直な方向から見たときに、側面２２０Ｃ上に配置されたインダクタ用導体層２２１の外縁の一部は、側面２２０Ｃの外縁の一部に重なっている。同様に、積層体２２０の側面２２０Ｄに垂直な方向から見たときに、側面２２０Ｄ上に配置されたインダクタ用導体層２２２の外縁の一部は、側面２２０Ｄの外縁の一部に重なっている。これにより、本実施の形態によれば、特に、インダクタ用導体層２２１，２２２を大きくして、共振器４，５のＱを大きくすることが可能になる。

また、本実施の形態において、低温同時焼成法を用いて積層体２２０を作製する場合には、積層体２２０の完成後に積層体２２０の外面上にインダクタ用導体層２２１，２２２を形成することにより、積層体２２０と同時にインダクタ用導体層２２１，２２２を形成する場合に比べて、容易に共振器４，５のＱを大きくすることが可能になる。

［変形例］
次に、図３１および図３２を参照して、本実施の形態に係る電子部品の第１および第２の変形例について説明する。図３１は、第１の変形例の電子部品８０１および実装基板の上面を示す斜視図である。この第１の変形例の電子部品８０１は、図２６および図２７に示したインダクタ用導体層２２１，２２２の代りに、インダクタ用導体層８２１，８２２を備えている。インダクタ用導体層８２１は、インダクタ用導体層２２１から第２の部分２２１Ｂを除いた形状を有している。インダクタ用導体層８２１は、側面２２０Ｃと側面２２０Ｅとの間の稜線の位置において、側面２２０Ｅ上に配置された導体層２２３に接続されている。第１の変形例では、導体層２２３の下端部が、入力端子２を構成し、実装基板２４０の入力用導体層２４１に接続される。また、インダクタ用導体層８２２は、インダクタ用導体層２２２から第２の部分２２２Ｂを除いた形状を有している。インダクタ用導体層８２２は、側面２２０Ｄと側面２２０Ｆとの間の稜線の位置において、側面２２０Ｆ上に配置された導体層２２４に接続されている。第１の変形例では、導体層２２４の下端部が、出力端子３を構成し、実装基板２４０の出力用導体層２４２に接続される。第１の変形例の電子部品８０１のその他の構成、作用および効果は、図２６ないし図３０に示した電子部品２０１と同様である。

図３２は、第２の変形例の電子部品９０１および実装基板の上面を示す斜視図である。この第２の変形例の電子部品９０１は、図２６および図２７に示したインダクタ用導体層２２１，２２２の代りに、インダクタ用導体層９２１，９２２を備えている。インダクタ用導体層９２１は、インダクタ用導体層２２１から第３の部分２２１Ｃを除いた形状を有している。インダクタ用導体層９２２は、インダクタ用導体層２２２から第３の部分２２２Ｃを除いた形状を有している。

また、第２の変形例の電子部品９０１は、図２６および図２７に示した導体層２２３，２２４の代りに導体層９２３，９２４を備えている。導体層９２３は、側面２２０Ｅ上に配置され、積層体２２０の内部の導体層には接続されず、側面２２０Ｄと側面２２０Ｅとの間の稜線の位置において、インダクタ用導体層９２２に接続されている。導体層９２４は、側面２２０Ｆ上に配置され、積層体２２０の内部の導体層には接続されず、側面２２０Ｃと側面２２０Ｆとの間の稜線の位置において、インダクタ用導体層９２１に接続されている。また、第２の変形例の電子部品９０１では、インダクタ用導体層９２１とキャパシタ用導体層６２１は、積層体２２０内に形成された図示しないスルーホールを介して接続され、インダクタ用導体層９２２とキャパシタ用導体層６４１も、積層体２２０内に形成された図示しない他のスルーホールを介して接続されている。

第２の変形例では、導体層９２４の下端部と導体層９２３の下端部がそれぞれグランド端子を構成する。図示しないが、積層体２２０の底面２２０Ｂ上に配置された導体層２２５は、導体層９２４の下端部と導体層９２３の下端部とを接続している。導体層９２４の下端部は実装基板２４０のグランド用導体層２４３に接続され、導体層９２３の下端部は実装基板２４０のグランド用導体層２４４に接続される。第２の変形例の電子部品９０１のその他の構成、作用および効果は、図２６ないし図３０に示した電子部品２０１と同様である。

本実施の形態におけるその他の構成、作用および効果は、第１の実施の形態と同様である。

［第５の実施の形態］
次に、本発明の第５の実施の形態に係る電子部品について説明する。本実施の形態に係る電子部品２５１の回路構成は、第１の実施の形態に係る電子部品１と同じである。図３３は、電子部品２５１の主要部分を示す斜視図である。図３４は、電子部品２５１および実装基板の上面を示す斜視図である。図３５は、図３３におけるＡ方向から見た電子部品２５１の主要部分を示す説明図である。図３６は、図３３におけるＢ方向から見た電子部品２５１の主要部分を示す説明図である。

電子部品２５１は、電子部品２５１の構成要素を一体化するための積層体２７０を備えている。後で詳しく説明するが、積層体２７０は、積層された複数の誘電体層と、隣接する誘電体層の間に配置された１つ以上の内部導体層とを含んでいる。

積層体２７０は、外面として上面２７０Ａと底面２７０Ｂと４つの側面２７０Ｃ〜２７０Ｆとを有する直方体形状をなしている。上面２７０Ａと底面２７０Ｂは互いに反対側を向き、側面２７０Ｃ，２７０Ｄも互いに反対側を向き、側面２７０Ｅ，２７０Ｆも互いに反対側を向いている。側面２７０Ｃ〜２７０Ｆは、上面２７０Ａおよび底面２７０Ｂに対して垂直になっている。積層体２７０において、側面２７０Ｃ，２７０Ｄに垂直な方向が、複数の誘電体層の積層方向である。図３３では、複数の誘電体層の積層方向を、記号Ｔを付した矢印で示している。側面２７０Ｃと側面２７０Ｄは、積層体２７０において、複数の誘電体層の積層方向における両端に位置する。側面２７０Ｃは本発明における第１の端面に対応し、側面２７０Ｄは本発明における第２の端面に対応する。

電子部品２５１は、更に、積層体２７０の外面上に配置された第１のインダクタ用導体層２７１、第２のインダクタ用導体層２７２およびグランド用導体層２７５を備えている。第１のインダクタ用導体層２７１は側面２７０Ｃ上に配置されている。第２のインダクタ用導体層２７２は側面２７０Ｄ上に配置されている。導体層２７５は底面２７０Ｂ上に配置されている。

第１のインダクタ用導体層２７１は、第１の部分２７１Ａと、この第１の部分２７１Ａに連結された第２の部分２７１Ｂおよび第３の部分２７１Ｃを有している。第１の部分２７１Ａは、側面２７０Ｃと底面２７０Ｂとの間の稜線よりも側面２７０Ｃと上面２７０Ａとの間の稜線の方に近い位置に配置され、側面２７０Ｃと上面２７０Ａとの間の稜線に平行な方向に延びている。第１の部分２７１Ａの長手方向の一端部２７１Ａａは、側面２７０Ｃと側面２７０Ｅとの間の稜線の位置に配置され、第１の部分２７１Ａの長手方向の他端部２７１Ａｂは、側面２７０Ｃと側面２７０Ｆとの間の稜線の位置に配置されている。

第２の部分２７１Ｂは、側面２７０Ｃと側面２７０Ｅとの間の稜線の近傍に配置され、第１の部分２７１Ａのうちの側面２７０Ｃと側面２７０Ｅとの間の稜線の近傍に配置された部分に連結されている。第２の部分２７１Ｂは、側面２７０Ｃと側面２７０Ｅとの間の稜線の位置に配置された端部２７１Ｂａと、側面２７０Ｃと底面２７０Ｂとの間の稜線の位置に配置された端部２７１Ｂｂとを有している。第２の部分２７１Ｂの端部２７１Ｂｂは、入力端子２を構成している。このように、入力端子２は、積層体２７０の外面上に配置されている。

第３の部分２７１Ｃは、側面２７０Ｃと側面２７０Ｆとの間の稜線の近傍に配置され、第１の部分２７１Ａのうちの側面２７０Ｃと側面２７０Ｆとの間の稜線の近傍に配置された部分に連結されている。第３の部分２７１Ｃは、側面２７０Ｃと側面２７０Ｆとの間の稜線の位置に配置された端部２７１Ｃａと、側面２７０Ｃと底面２７０Ｂとの間の稜線の位置に配置された端部２７１Ｃｂとを有している。第３の部分２７１Ｃの端部２７１Ｃｂは、グランド端子６を構成している。

第２のインダクタ用導体層２７２は、第１の部分２７２Ａと、この第１の部分２７２Ａに連結された第２の部分２７２Ｂおよび第３の部分２７２Ｃを有している。第１の部分２７２Ａは、側面２７０Ｄと底面２７０Ｂとの間の稜線よりも側面２７０Ｄと上面２７０Ａとの間の稜線の方に近い位置に配置され、側面２７０Ｄと上面２７０Ａとの間の稜線に平行な方向に延びている。第１の部分２７２Ａの長手方向の一端部２７２Ａａは、側面２７０Ｄと側面２７０Ｅとの間の稜線の位置に配置され、第１の部分２７２Ａの長手方向の他端部２７２Ａｂは、側面２７０Ｄと側面２７０Ｆとの間の稜線の位置に配置されている。

第２の部分２７２Ｂは、側面２７０Ｄと側面２７０Ｅとの間の稜線の近傍に配置され、第１の部分２７２Ａのうちの側面２７０Ｄと側面２７０Ｅとの間の稜線の近傍に配置された部分に連結されている。第２の部分２７２Ｂは、側面２７０Ｄと側面２７０Ｅとの間の稜線の位置に配置された端部２７２Ｂａと、側面２７０Ｄと底面２７０Ｂとの間の稜線の位置に配置された端部２７２Ｂｂとを有している。第２の部分２７２Ｂの端部２７２Ｂｂは、出力端子３を構成している。このように、出力端子３は、積層体２７０の外面上に配置されている。

第３の部分２７２Ｃは、側面２７０Ｄと側面２７０Ｆとの間の稜線の近傍に配置され、第１の部分２７２Ａのうちの側面２７０Ｄと側面２７０Ｆとの間の稜線の近傍に配置された部分に連結されている。第３の部分２７２Ｃは、側面２７０Ｄと側面２７０Ｆとの間の稜線の位置に配置された端部２７２Ｃａと、側面２７０Ｄと底面２７０Ｂとの間の稜線の位置に配置された端部２７２Ｃｂとを有している。第３の部分２７２Ｃの端部２７２Ｃｂは、グランド端子７を構成している。

導体層２７５は、第１のインダクタ用導体層２７１の第３の部分２７１Ｃの端部２７１Ｃｂであるグランド端子６と、第２のインダクタ用導体層２７２の第３の部分２７２Ｃの端部２７２Ｃｂであるグランド端子７とを接続している。

側面２７０Ｃに垂直な方向から見たときに、第１のインダクタ用導体層２７１の外縁の一部は、側面２７０Ｃの外縁の一部に重なっている。側面２７０Ｄに垂直な方向から見たときに、第２のインダクタ用導体層２７２の外縁の一部は、側面２７０Ｄの外縁の一部に重なっている。

図３４に示したように、電子部品２５１が実装される実装基板２９０の上面には、入力用導体層２９１、出力用導体層２９２およびグランド用導体層２９３が形成されている。電子部品２５１は、入力端子２が入力用導体層２９１に接続され、出力端子３が出力用導体層２９２に接続され、グランド端子６，７がグランド用導体層２９３に接続されるように、実装基板２９０に実装される。

次に、図３７を参照して、積層体２７０およびインダクタ用導体層２７１，２７２について詳しく説明する。図３７において（ａ）〜（ｄ）は、それぞれ、上から１層目ないし４層目の誘電体層の上面を示している。図３７において（ｅ）は、上から４層目の誘電体層およびその下のインダクタ用導体層２７２を、上から見た状態で表したものである。

図３７（ａ）に示した１層目の誘電体層７１の上面には、第１のインダクタ用導体層２７１が形成されている。また、誘電体層７１には、第１の部分２７１Ａの端部２７１Ａａの近傍においてインダクタ用導体層２７１に接続されたスルーホール７９１が形成されている。図３７（ｂ）に示した２層目の誘電体層７２の上面には、キャパシタ用導体層７２１が形成されている。この導体層７２１には、スルーホール７９１が接続されている。従って、導体層７２１は、スルーホール７９１を介してインダクタ用導体層２７１に接続されている。図３７（ｃ）に示した３層目の誘電体層７３の上面には、グランド用導体層７３１が形成されている。この導体層７３１は導体層２７５に接続される。図３７（ｄ）に示した４層目の誘電体層７４の上面には、キャパシタ用導体層７４１が形成されている。また、誘電体層７４には、導体層７４１に接続されたスルーホール７９２が形成されている。図３７（ｅ）に示したように、４層目の誘電体層７４の下面には、第２のインダクタ用導体層２７２が形成されている。このインダクタ用導体層２７２における第１の部分２７２Ａの端部２７２Ａａの近傍の部分には、スルーホール７９２が接続されている。従って、導体層７４１は、スルーホール７９２を介してインダクタ用導体層２７２に接続されている。

第１のインダクタ用導体層２７１は、入力端子２に電気的に接続されたインダクタ１１として機能する。第２のインダクタ用導体層２７２は、出力端子３に電気的に接続されたインダクタ１２として機能する。グランド用導体層７３１は、誘電体層７２を介してキャパシタ用導体層７２１に対向していると共に、誘電体層７３を介してキャパシタ用導体層７４１に対向している。導体層７２１，７３１および誘電体層７２は、図５におけるキャパシタ１３を構成する。導体層７４１，７３１および誘電体層７３は、図５におけるキャパシタ１４を構成する。導体層７２１，７４１および誘電体層７２，７３は、図５におけるキャパシタ１５を構成する。

図３７に示した誘電体層７１〜７４および複数の導体層のうちインダクタ用導体層２７１，２７２を除いたものが積層されて、図３３および図３４に示した積層体２７０が形成される。図３３および図３４に示した導体層２７１〜２７５は、この積層体２７０の外面上に形成される。

誘電体層７１〜７４の材料は、第１の実施の形態における誘電体層３１〜３８の材料と同様である。また、積層体２７０の作製方法は、第１の実施の形態における積層体２０の作製方法と同様である。

以上説明したように、本実施の形態に係る電子部品２５１は、積層された複数の誘電体層７１〜７４と、隣接する誘電体層の間に配置された１つ以上の内部導体層とを含む積層体２７０と、積層体２７０の外面上に配置された入力端子２および出力端子３と、積層体２７０と一体化され、入力端子２に電気的に接続された第１の共振器４と、積層体２７０と一体化され、出力端子３に電気的に接続された第２の共振器５とを備えている。

第１の共振器４は、互いに電気的に接続された第１のインダクタ１１と第１のキャパシタ１３とを有している。インダクタ１１は、積層体２７０の外面上に配置され、入力端子２に電気的に接続されたインダクタ１１として機能する第１のインダクタ用導体層２７１を含んでいる。第１のインダクタ用導体層２７１は、入力端子２とグランド端子６とを電気的に接続する。第１のキャパシタ１３は、積層体２７０の内部に配置され、グランドに電気的に接続される。キャパシタ１３は、入力端子２に電気的に接続された内部導体層である導体層７２１と、グランド端子６，７に電気的に接続された内部導体層である導体層７３１とを用いて構成されている。

第２の共振器５は、互いに電気的に接続された第２のインダクタ１２と第２のキャパシタ１４とを有している。インダクタ１２は、積層体２７０の外面上に配置され、出力端子３に電気的に接続されたインダクタ１２として機能する第２のインダクタ用導体層２７２を含んでいる。第２のインダクタ用導体層２７２は、出力端子３とグランド端子７とを電気的に接続する。第２のキャパシタ１４は、積層体２７０の内部に配置され、グランドに電気的に接続される。キャパシタ１４は、出力端子３に電気的に接続された内部導体層である導体層７４１と、グランド端子６，７に電気的に接続された内部導体層である導体層７３１とを用いて構成されている。

本実施の形態においても、第４の実施の形態における第１および第２の変形例と同様の変形が可能である。本実施の形態におけるその他の構成、作用および効果は、第４の実施の形態と同様である。

次に、第５の実施の形態に係る電子部品２５１と第２の比較例の電子部品とで、共振器のＱを比較した実験結果について説明する。まず、図３８を参照して、第２の比較例の電子部品の構成について説明する。図３８は、第２の比較例の電子部品９１の主要部分を示す斜視図である。第２の比較例の電子部品９１は、実験で使用した電子部品２５１とは、以下の点で異なっている。まず、第２の比較例の電子部品９１では、インダクタ用導体層２７１，２７２が積層体２７０の内部に配置されている。すなわち、第２の比較例の電子部品９１では、インダクタ用導体層２７１と積層体２７０の側面２７０Ｃの間と、インダクタ用導体層２７２と積層体２７０の側面２７０Ｄの間に、それぞれ誘電体層が配置されている。なお、実験で使用した電子部品２５１と電子部品９１とで、積層体２７０の大きさは等しい。

また、第２の比較例の電子部品９１における導体層７２１，７３１，７４１の形状は、図３７（ｂ），（ｃ），（ｄ）に示した導体層７２１，７３１，７４１とは異なっている。これは、実験で使用した電子部品２５１と電子部品９１とで、共振器４，５の共振周波数を合わせるためである。なお、実験で使用した電子部品２５１，９１は、いずれも、共振器４，５の共振周波数が２．４５ＧＨｚとなるように設計されている。

上述のように、実験で使用した電子部品２５１と電子部品９１とで積層体２７０の大きさは等しいが、電子部品２５１ではインダクタ用導体層２７１，２７２は積層体２７０の外面上に配置されているのに対し、電子部品９１ではインダクタ用導体層２７１，２７２は積層体２７０の内部に配置されている。そのため、電子部品９１におけるインダクタ用導体層２７１，２７２の各々とグランド用導体層７３１との間の各距離は、電子部品２５１におけるインダクタ用導体層２７１，２７２の各々とグランド用導体層７３１との間の各距離よりも小さくなっている。

図３９は、実験で使用した第２の比較例の電子部品９１における１つの共振器（共振器４または共振器５）の通過・減衰特性を示している。図４０は、実験で使用した第５の実施の形態に係る電子部品２５１における１つの共振器（共振器４または共振器５）の通過・減衰特性を示している。図３９および図４０において、横軸は周波数、縦軸は減衰量である。ここで、図３９、図４０に示した通過・減衰特性において、減衰量が３ｄＢとなる２つの周波数の間隔をΔｆとし、共振周波数をｆ_０とする。また、共振器の無負荷のＱをＱｕと表す。Ｑｕは、ｆ_０／Δｆとして求めることができる。実験で使用した第２の比較例の電子部品９１における共振器のＱｕは３０．５であった。これに対し、実験で使用した第５の実施の形態に係る電子部品２５１における共振器のＱｕは３４．５であった。この結果から分かるように、第５の実施の形態に係る電子部品２５１によれば、第２の比較例の電子部品９１に比べて、共振器４，５のＱを大きくすることができる。

また、第５の実施の形態に係る電子部品２５１では、インダクタ用導体層２７１，２７２が積層体２７０の外面上に配置されているため、第２の比較例の電子部品９１のようにインダクタ用導体層２７１，２７２が誘電体層に挟まれている場合に比べて、インダクタ用導体層２７１，２７２の表面が平滑になり、インダクタ用導体層２７１，２７２の抵抗が小さくなり、インダクタ用導体層２７１，２７２における損失も小さくなる。このことによっても、第５の実施の形態に係る電子部品２５１によれば、第２の比較例の電子部品９１に比べて、共振器４，５のＱを大きくすることができる。第５の実施の形態において、特に、焼成により積層体２７０を完成させた後に積層体２７０の外面上にインダクタ用導体層２７１，２７２を形成した場合には、より一層、インダクタ用導体層２７１，２７２の表面が平滑になり、インダクタ用導体層２７１，２７２の抵抗が小さくなり、インダクタ用導体層２７１，２７２における損失も小さくなり、その結果、共振器４，５のＱをより大きくすることが可能になる。

以上の実験結果を参照して説明した効果は、第１ないし第４の実施の形態にも当てはまることは言うまでもない。

なお、本発明は、上記各実施の形態に限定されず、種々の変更が可能である。例えば、本発明の電子部品は、バンドパスフィルタに限らず、１つ以上の共振器を備えた電子部品全般に適用することができる。例えば、本発明の電子部品は、１つの共振器と、この共振器に接続され、信号の入力および出力のために用いられる端子とを備えたノッチフィルタであってもよい。また、本発明の電子部品は、隣接する２つの共振器同士が誘導性結合するように設けられた４つ以上の共振器を備えていてもよい。

本発明の電子部品は、ブルートゥース（登録商標）規格の通信装置、無線ＬＡＮ用の通信装置、ワイマックス（登録商標）規格の通信装置において用いられるフィルタ、特にバンドパスフィルタとして有用である。

本発明の第１の実施の形態に係る電子部品の主要部分を示す斜視図である。 本発明の第１の実施の形態に係る電子部品の外観を示す斜視図である。 図１におけるＡ方向から見た電子部品の主要部分を示す説明図である。 図１におけるＢ方向から見た電子部品の主要部分を示す説明図である。 本発明の第１の実施の形態に係る電子部品の回路構成を示す回路図である。 本発明の第１の実施の形態における積層体の１層目ないし４層目の誘電体層の上面を示す説明図である。 本発明の第１の実施の形態における積層体の５層目ないし８層目の誘電体層の上面を示す説明図である。 第１の比較例の電子部品の主要部分を示す斜視図である。 第１の比較例の電子部品の通過・減衰特性を示す特性図である。 図９に示した通過・減衰特性の一部を拡大して示す特性図である。 本発明の第１の実施の形態に係る電子部品の通過・減衰特性を示す特性図である。 図１１に示した通過・減衰特性の一部を拡大して示す特性図である。 本発明の第２の実施の形態に係る電子部品の主要部分を示す斜視図である。 本発明の第２の実施の形態に係る電子部品の外観を示す斜視図である。 図１３におけるＡ方向から見た電子部品の主要部分を示す説明図である。 図１３におけるＢ方向から見た電子部品の主要部分を示す説明図である。 本発明の第２の実施の形態における積層体の１層目ないし４層目の誘電体層の上面を示す説明図である。 本発明の第２の実施の形態における積層体の５層目ないし８層目の誘電体層の上面と８層目の誘電体層の下の導体層とを示す説明図である。 本発明の第３の実施の形態に係る電子部品の主要部分を示す斜視図である。 本発明の第３の実施の形態に係る電子部品の外観を示す斜視図である。 図１９におけるＡ方向から見た電子部品の主要部分を示す説明図である。 図１９におけるＢ方向から見た電子部品の主要部分を示す説明図である。 本発明の第３の実施の形態に係る電子部品の回路構成を示す回路図である。 本発明の第３の実施の形態における積層体の１層目ないし４層目の誘電体層の上面を示す説明図である。 本発明の第３の実施の形態における積層体の５層目ないし８層目の誘電体層の上面を示す説明図である。 本発明の第４の実施の形態に係る電子部品の主要部分を示す斜視図である。 本発明の第４の実施の形態に係る電子部品および実装基板の上面を示す斜視図である。 図２６におけるＡ方向から見た電子部品の主要部分を示す説明図である。 図２６におけるＢ方向から見た電子部品の主要部分を示す説明図である。 本発明の第４の実施の形態における積層体の１層目ないし４層目の誘電体層の上面と４層目の誘電体層の下の導体層とを示す説明図である。 本発明の第４の実施の形態における第１の変形例の電子部品および実装基板の上面を示す斜視図である。 本発明の第４の実施の形態における第２の変形例の電子部品および実装基板の上面を示す斜視図である。 本発明の第５の実施の形態に係る電子部品の主要部分を示す斜視図である。 本発明の第５の実施の形態に係る電子部品および実装基板の上面を示す斜視図である。 図３３におけるＡ方向から見た電子部品の主要部分を示す説明図である。 図３３におけるＢ方向から見た電子部品の主要部分を示す説明図である。 本発明の第５の実施の形態における積層体の１層目ないし４層目の誘電体層の上面と４層目の誘電体層の下の導体層とを示す説明図である。 第２の比較例の電子部品の主要部分を示す斜視図である。 第２の比較例の電子部品における共振器の通過・減衰特性を示す特性図である。 本発明の第５の実施の形態に係る電子部品における共振器の通過・減衰特性を示す特性図である。

符号の説明

１…電子部品、２…入力端子、３…出力端子、４，５…共振器、１１，１２…インダクタ、１３〜１５…キャパシタ、２０…積層体、２１…第１のインダクタ用導体層、２２…第２のインダクタ用導体層。

Claims (5)

1. 積層された複数の誘電体層と、隣接する誘電体層の間に配置された１つ以上の内部導体層とを含む積層体と、
   前記積層体と一体化された共振器と、
   信号の入力と出力の少なくとも一方のために用いられる信号端子と、
   グランドに電気的に接続されるグランド端子とを備えた積層型電子部品であって、
   前記共振器は、互いに電気的に接続されたインダクタとキャパシタとを有し、
   前記インダクタは、前記積層体の外面上に配置され、前記インダクタとして機能するインダクタ用導体層を含み、
   前記キャパシタは、前記インダクタ用導体層に電気的に接続された１つ以上のキャパシタ用導体層と、１つ以上のグランド用導体層とを用いて構成され、前記積層体の内部に配置され、
   前記積層体は、前記複数の誘電体層の積層方向における両端に位置する第１および第２の端面を有し、前記インダクタ用導体層は前記第１の端面に配置され、
   前記キャパシタは、前記複数の誘電体層の積層方向における前記積層体の中央と前記第２の端面との間に配置され、
   前記積層体の内部において、前記インダクタ用導体層と前記積層体の中央との間には誘電体層のみが存在し、
   前記信号端子とグランド端子は、前記積層体の外面のうちの、前記第１および第２の端面に対して垂直な面上に配置され、
   前記インダクタ用導体層は、前記信号端子とグランド端子とにそれぞれ直接接続されて、前記信号端子とグランド端子とを電気的に接続し、
   前記１つ以上のキャパシタ用導体層は、前記信号端子に直接接続されることによって、前記信号端子を介して前記インダクタ用導体層に電気的に接続され、
   前記１つ以上のグランド用導体層は、前記グランド端子に電気的に接続されていることを特徴とする積層型電子部品。
2. 積層された複数の誘電体層と、隣接する誘電体層の間に配置された１つ以上の内部導体層とを含む積層体と、
   前記積層体の外面上に配置され、信号の入力のために用いられる入力端子と、
   前記積層体の外面上に配置され、信号の出力のために用いられる出力端子と、
   グランドに電気的に接続されるグランド端子と、
   前記積層体と一体化され、前記入力端子に電気的に接続された第１の共振器と、
   前記積層体と一体化され、前記出力端子に電気的に接続された第２の共振器とを備えた積層型電子部品であって、
   前記第１の共振器は、互いに電気的に接続された第１のインダクタと第１のキャパシタとを有し、
   前記第２の共振器は、互いに電気的に接続された第２のインダクタと第２のキャパシタとを有し、
   前記第１のインダクタは、前記積層体の外面上に配置され、前記第１のインダクタとして機能する第１のインダクタ用導体層を含み、
   前記第２のインダクタは、前記積層体の外面上に配置され、前記第２のインダクタとして機能する第２のインダクタ用導体層を含み、
   前記第１のキャパシタは、前記第１のインダクタ用導体層に電気的に接続された１つ以上の第１のキャパシタ用導体層と、１つ以上のグランド用導体層とを用いて構成され、
   前記第２のキャパシタは、前記第２のインダクタ用導体層に電気的に接続された１つ以上の第２のキャパシタ用導体層と、前記１つ以上のグランド用導体層とを用いて構成され、
   前記第１および第２のキャパシタは、いずれも、前記積層体の内部に配置され、
   前記積層体は、前記複数の誘電体層の積層方向における両端に位置する第１および第２の端面を有し、前記第１および第２のインダクタ用導体層は、いずれも、前記第１の端面に配置され、
   前記第１および第２のキャパシタは、いずれも、前記複数の誘電体層の積層方向における前記積層体の中央と前記第２の端面との間に配置され、
   前記積層体の内部において、前記第１および第２のインダクタ用導体層と前記積層体の中央との間には誘電体層のみが存在し、
   前記入力端子、出力端子およびグランド端子は、前記積層体の外面のうちの、前記第１および第２の端面に対して垂直な面上に配置され、
   前記第１のインダクタ用導体層は、前記入力端子とグランド端子とにそれぞれ直接接続されて、前記入力端子とグランド端子とを電気的に接続し、
   前記第２のインダクタ用導体層は、前記出力端子とグランド端子とにそれぞれ直接接続されて、前記出力端子とグランド端子とを電気的に接続し、
   前記１つ以上の第１のキャパシタ用導体層は、前記入力端子に直接接続されることによって、前記入力端子を介して前記第１のインダクタ用導体層に電気的に接続され、
   前記１つ以上の第２のキャパシタ用導体層は、前記出力端子に直接接続されることによって、前記出力端子を介して前記第２のインダクタ用導体層に電気的に接続され、
   前記１つ以上のグランド用導体層は、前記グランド端子に電気的に接続されていることを特徴とする積層型電子部品。
3. 前記第１および第２の共振器は、回路構成上、前記入力端子と出力端子との間に設けられ、バンドパスフィルタの機能を実現することを特徴とする請求項２記載の積層型電子部品。
4. 更に、前記積層体と一体化され、回路構成上、前記第１の共振器と第２の共振器の間に設けられた第３の共振器と、
   前記積層体の外面のうちの、前記第１および第２の端面に対して垂直な面上に配置された接続用導体層とを備え、
   前記第３の共振器は、互いに電気的に接続された第３のインダクタと第３のキャパシタとを有し、
   前記第３のインダクタは、前記第１の端面に配置され、前記第３のインダクタとして機能する第３のインダクタ用導体層を含み、
   前記第３のキャパシタは、前記第３のインダクタ用導体層に電気的に接続された１つ以上の第３のキャパシタ用導体層と、前記１つ以上のグランド用導体層とを用いて構成され、前記積層体の内部に配置され、
   前記第３のキャパシタは、前記複数の誘電体層の積層方向における前記積層体の中央と前記第２の端面との間に配置され、
   前記第３のインダクタ用導体層は、前記接続用導体層とグランド端子とにそれぞれ直接接続されて、前記接続用導体層とグランド端子とを電気的に接続し、
   前記１つ以上の第３のキャパシタ用導体層は、前記接続用導体層に直接接続されることによって、前記接続用導体層を介して前記第３のインダクタ用導体層に電気的に接続されていることを特徴とする請求項２記載の積層型電子部品。
5. 前記第１ないし第３の共振器は、回路構成上、前記入力端子と出力端子との間に設けられ、バンドパスフィルタの機能を実現することを特徴とする請求項４記載の積層型電子部品。

Images