JPH11186807A - 積層バンドパスフィルタとその帯域幅制御方法 - Google Patents
積層バンドパスフィルタとその帯域幅制御方法Info
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- JPH11186807A JPH11186807A JP34768397A JP34768397A JPH11186807A JP H11186807 A JPH11186807 A JP H11186807A JP 34768397 A JP34768397 A JP 34768397A JP 34768397 A JP34768397 A JP 34768397A JP H11186807 A JPH11186807 A JP H11186807A
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Abstract
(57)【要約】
【課題】製品を大型化することなく、また、帯域幅を制
御する上での製造上の制約が少なく、帯域幅の改善およ
び設計選択の自由度が向上し、製品設計を迅速に行える
積層バンドパスフィルタと帯域幅制御方法を提供する。 【解決手段】セラミック積層体でなる基体１の内部に、
互いに電磁誘導により結合される対をなすインダクタ電
極７ａ、７ｂを設ける。インダクタ電極７ａ、７ｂを誘
電体層を介して挟むように上部グランド電極１１および
下部グランド電極６を基体１の内部に設ける。下部グラ
ンド電極６の対をなすインダクタ電極６ａ、６ｂにそれ
ぞれ対向する領域を含むように電極欠除部６ａを設け
る。電極欠除部６ａのサイズあるいは形状のうちの少な
くともいずれかを変えることにより、帯域幅を制御す
る。
御する上での製造上の制約が少なく、帯域幅の改善およ
び設計選択の自由度が向上し、製品設計を迅速に行える
積層バンドパスフィルタと帯域幅制御方法を提供する。 【解決手段】セラミック積層体でなる基体１の内部に、
互いに電磁誘導により結合される対をなすインダクタ電
極７ａ、７ｂを設ける。インダクタ電極７ａ、７ｂを誘
電体層を介して挟むように上部グランド電極１１および
下部グランド電極６を基体１の内部に設ける。下部グラ
ンド電極６の対をなすインダクタ電極６ａ、６ｂにそれ
ぞれ対向する領域を含むように電極欠除部６ａを設け
る。電極欠除部６ａのサイズあるいは形状のうちの少な
くともいずれかを変えることにより、帯域幅を制御す
る。
Description
【０００１】
【発明の属する技術分野】本発明は、携帯電話やコード
レスホン等の移動体通信機器等の高周波回路に使用され
るトリプレート型共振器を用いた積層バンドパスフィル
タとその帯域幅制御方法に関する。
レスホン等の移動体通信機器等の高周波回路に使用され
るトリプレート型共振器を用いた積層バンドパスフィル
タとその帯域幅制御方法に関する。
【０００２】
【従来の技術】図５（Ａ）はトリプレート型共振器を用
いた２段構成の積層バンドパスフィルタの主要電極の概
略構成を、インダクタ電極の長手方向に垂直に切断して
示す断面図（ただし誘電体部分は不図示である。）、図
５（Ｂ）はそのインダクタ電極の平面構成を示す平面図
である。図５（Ａ）の７ａ、７ｂはインダクタ電極であ
って、一般的には紙面に垂直方向に長い直線状にあるい
はＵ字形、Ｊ字形、Ｌ字形等の曲線状に形成される。
６、１１はこれらのインダクタ電極７ａ、７ｂを誘電体
層を介して挟むように配置されるグランド電極である。
インダクタ電極７ａ、７ｂのホット端子側はそれぞれ誘
電体でなる基体１の側面に設けた入力端子４、出力端子
５に接続された整合容量電極９ａ、９ｂに容量結合さ
れ、他端は接地端子電極２において短絡される。
いた２段構成の積層バンドパスフィルタの主要電極の概
略構成を、インダクタ電極の長手方向に垂直に切断して
示す断面図（ただし誘電体部分は不図示である。）、図
５（Ｂ）はそのインダクタ電極の平面構成を示す平面図
である。図５（Ａ）の７ａ、７ｂはインダクタ電極であ
って、一般的には紙面に垂直方向に長い直線状にあるい
はＵ字形、Ｊ字形、Ｌ字形等の曲線状に形成される。
６、１１はこれらのインダクタ電極７ａ、７ｂを誘電体
層を介して挟むように配置されるグランド電極である。
インダクタ電極７ａ、７ｂのホット端子側はそれぞれ誘
電体でなる基体１の側面に設けた入力端子４、出力端子
５に接続された整合容量電極９ａ、９ｂに容量結合さ
れ、他端は接地端子電極２において短絡される。
【０００３】このバンドパスフィルタの等価回路は、各
インダクタ電極７ａ、７ｂごとに形成される並列共振回
路が、インダクタ電極７ａ、７ｂどうしの電磁誘導によ
り電気的に結合されたものとして概略把握することがで
きる。
インダクタ電極７ａ、７ｂごとに形成される並列共振回
路が、インダクタ電極７ａ、７ｂどうしの電磁誘導によ
り電気的に結合されたものとして概略把握することがで
きる。
【０００４】このような基本構成を有する従来の積層バ
ンドパスフィルタにおいて、各種の高周波回路に用いら
れるものに帯域幅を対応させるため、グランド電極６、
１１間の間隔ｔ、すなわち、インダクタ電極７ａ、７ｂ
とグランド電極６、１１とのの間隔、またはインダクタ
電極７ａ、７ｂ間の間隔Ｓ、あるいはインダクタ電極７
ａ、７ｂの線幅Ｗを変えることにより、所望の帯域幅を
得ていた。
ンドパスフィルタにおいて、各種の高周波回路に用いら
れるものに帯域幅を対応させるため、グランド電極６、
１１間の間隔ｔ、すなわち、インダクタ電極７ａ、７ｂ
とグランド電極６、１１とのの間隔、またはインダクタ
電極７ａ、７ｂ間の間隔Ｓ、あるいはインダクタ電極７
ａ、７ｂの線幅Ｗを変えることにより、所望の帯域幅を
得ていた。
【０００５】たとえば帯域幅を広くしたい場合には、グ
ランド電極６、１１間の間隔ｔを大きく、インダクタ電
極７ａ、７ｂ間の間隔Ｓを小さく、インダクタ電極７
ａ、７ｂの線幅Ｗを小さくする。
ランド電極６、１１間の間隔ｔを大きく、インダクタ電
極７ａ、７ｂ間の間隔Ｓを小さく、インダクタ電極７
ａ、７ｂの線幅Ｗを小さくする。
【０００６】
【発明が解決しようとする課題】しかし、グランド電極
６、１１間の間隔ｔを大きくすると、バンドパスフィル
タの厚みが増し、大型化するため、この間隔ｔの拡大に
よる製品寸法からの制約を受ける。また、インダクタ電
極７ａ、７ｂの間隔Ｓにも製造技術上の限界があり、ま
たやインダクタ電極７ａ、７ｂの線幅Ｗも製造上の限界
がある。
６、１１間の間隔ｔを大きくすると、バンドパスフィル
タの厚みが増し、大型化するため、この間隔ｔの拡大に
よる製品寸法からの制約を受ける。また、インダクタ電
極７ａ、７ｂの間隔Ｓにも製造技術上の限界があり、ま
たやインダクタ電極７ａ、７ｂの線幅Ｗも製造上の限界
がある。
【０００７】本発明は、上記問題点に鑑み、製品を大型
化することなく、また、帯域幅を制御する上での製造上
の制約が少なく、帯域幅の改善および設計選択の自由度
が向上し、製品設計を迅速に行える積層バンドパスフィ
ルタと帯域幅制御方法を提供することを目的とする。
化することなく、また、帯域幅を制御する上での製造上
の制約が少なく、帯域幅の改善および設計選択の自由度
が向上し、製品設計を迅速に行える積層バンドパスフィ
ルタと帯域幅制御方法を提供することを目的とする。
【０００８】
【課題を解決するための手段】本発明による積層バンド
パスフィルタは、セラミック積層体でなる基体の内部
に、互いに電磁誘導により結合される対をなすインダク
タ電極を設け、前記インダクタ電極を誘電体層を介して
挟むように上部グランド電極および下部グランド電極を
前記基体の内部に設けてなるトリプレート型共振器を用
いた積層バンドパスフィルタにおいて、前記下部グラン
ド電極に、帯域幅制御用の電極欠除部を設けたことを特
徴とする（請求項１）。
パスフィルタは、セラミック積層体でなる基体の内部
に、互いに電磁誘導により結合される対をなすインダク
タ電極を設け、前記インダクタ電極を誘電体層を介して
挟むように上部グランド電極および下部グランド電極を
前記基体の内部に設けてなるトリプレート型共振器を用
いた積層バンドパスフィルタにおいて、前記下部グラン
ド電極に、帯域幅制御用の電極欠除部を設けたことを特
徴とする（請求項１）。
【０００９】本発明の積層バンドパスフィルタの帯域幅
制御方法は、セラミック積層体でなる基体の内部に、互
いに電磁誘導により結合される対をなすインダクタ電極
を設け、前記インダクタ電極を誘電体層を介して挟むよ
うに上部グランド電極および下部グランド電極を前記基
体の内部に設けてなるトリプレート型共振器を用いた積
層バンドパスフィルタにおいて、前記下部グランド電極
の前記対をなすインダクタ電極にそれぞれ対向する領域
を含むように電極を欠除させ、該電極欠除部のサイズあ
るいは形状のうちの少なくともいずれかを変えることに
より、帯域幅を制御することを特徴とする（請求項
２）。
制御方法は、セラミック積層体でなる基体の内部に、互
いに電磁誘導により結合される対をなすインダクタ電極
を設け、前記インダクタ電極を誘電体層を介して挟むよ
うに上部グランド電極および下部グランド電極を前記基
体の内部に設けてなるトリプレート型共振器を用いた積
層バンドパスフィルタにおいて、前記下部グランド電極
の前記対をなすインダクタ電極にそれぞれ対向する領域
を含むように電極を欠除させ、該電極欠除部のサイズあ
るいは形状のうちの少なくともいずれかを変えることに
より、帯域幅を制御することを特徴とする（請求項
２）。
【００１０】
【作用】本発明において、下部グランド電極における一
対のインダクタ電極間に対向する部分において電極欠除
部を設けることにより、帯域幅が拡大される。帯域幅の
は、電極欠除部のサイズや形状に対応して変更される。
対のインダクタ電極間に対向する部分において電極欠除
部を設けることにより、帯域幅が拡大される。帯域幅の
は、電極欠除部のサイズや形状に対応して変更される。
【００１１】
【発明の実施の形態】図１（Ａ）は本発明による積層バ
ンドパスフィルタの一実施の形態を示す断面図、図１
（Ｂ）はその要部を抽出して示す断面図（ただし誘電体
は図示していない。）、図２（Ａ）は本実施の形態の斜
視図、図２（Ｂ）は下部グランド電極に設ける電極欠除
部を示す平面図、図２（Ｃ）は本実施の形態の等価回路
図、図３はその積層構造図である。
ンドパスフィルタの一実施の形態を示す断面図、図１
（Ｂ）はその要部を抽出して示す断面図（ただし誘電体
は図示していない。）、図２（Ａ）は本実施の形態の斜
視図、図２（Ｂ）は下部グランド電極に設ける電極欠除
部を示す平面図、図２（Ｃ）は本実施の形態の等価回路
図、図３はその積層構造図である。
【００１２】図２（Ａ）に示すように、このフィルタ
は、セラミックからなるほぼ直方体状をなす基体１の両
側面に接地端子２、３を有し、両端面に入力端子４と出
力端子５とを有する。
は、セラミックからなるほぼ直方体状をなす基体１の両
側面に接地端子２、３を有し、両端面に入力端子４と出
力端子５とを有する。
【００１３】図３に示すように、このフィルタをシート
積層法により作製する場合は、下層のグランド電極６を
有する誘電体グリーンシート１ａと、導体層を有しない
誘電体グリーンシート１ｂと、対をなすインダクタ電極
７ａ、７ｂを形成した誘電体グリーンシート１ｃと、ビ
アホールを形成した誘電体グリーンシート１ｄ、１ｅ
と、ビアホールおよび減衰容量電極８を形成した誘電体
グリーンシート１ｆと、ビアホールおよび整合容量電極
９ａ、９ｂを形成した誘電体グリーンシート１ｇと、ビ
アホールおよびビアホールに接続した第１のキャパシタ
電極１０ａ、１０ｂを形成した誘電体グリーンシート１
ｈと、ビアホールおよびビアホールの周囲を除いた領域
に上部グランド電極１１を形成した誘電体グリーンシー
ト１ｉと、ビアホールおよびビアホールに接続した第２
のキャパシタ電極１２ａ、１２ｂを形成した誘電体グリ
ーンシート１ｊと、外部のグランド電極であるトリミン
グ電極１３を有する誘電体グリーンシート１ｋとを、複
数個のフィルタ分について前記電極を形成したものとし
て用意しておき、これらの誘電体グリーンシートを積層
し、切断後に焼成し、その後、接地端子２、３や入力端
子４、５を焼き付けおよびメッキにより形成する。
積層法により作製する場合は、下層のグランド電極６を
有する誘電体グリーンシート１ａと、導体層を有しない
誘電体グリーンシート１ｂと、対をなすインダクタ電極
７ａ、７ｂを形成した誘電体グリーンシート１ｃと、ビ
アホールを形成した誘電体グリーンシート１ｄ、１ｅ
と、ビアホールおよび減衰容量電極８を形成した誘電体
グリーンシート１ｆと、ビアホールおよび整合容量電極
９ａ、９ｂを形成した誘電体グリーンシート１ｇと、ビ
アホールおよびビアホールに接続した第１のキャパシタ
電極１０ａ、１０ｂを形成した誘電体グリーンシート１
ｈと、ビアホールおよびビアホールの周囲を除いた領域
に上部グランド電極１１を形成した誘電体グリーンシー
ト１ｉと、ビアホールおよびビアホールに接続した第２
のキャパシタ電極１２ａ、１２ｂを形成した誘電体グリ
ーンシート１ｊと、外部のグランド電極であるトリミン
グ電極１３を有する誘電体グリーンシート１ｋとを、複
数個のフィルタ分について前記電極を形成したものとし
て用意しておき、これらの誘電体グリーンシートを積層
し、切断後に焼成し、その後、接地端子２、３や入力端
子４、５を焼き付けおよびメッキにより形成する。
【００１４】前記インダクタ電極７ａと第１のキャパシ
タ電極１０ａと第２のキャパシタ電極１２ａとはビアホ
ール１４により接続される。前記インダクタ電極７ｂと
第１のキャパシタ電極１０ｂと第２のキャパシタ電極１
２ｂとはビアホール１５により接続される。
タ電極１０ａと第２のキャパシタ電極１２ａとはビアホ
ール１４により接続される。前記インダクタ電極７ｂと
第１のキャパシタ電極１０ｂと第２のキャパシタ電極１
２ｂとはビアホール１５により接続される。
【００１５】前記下部グランド電極６と上部グランド電
極１１とトリミング電極１３は、基体１の両側面の接地
端子２、３に接続され、整合容量電極９ａ、９ｂはそれ
ぞれ入力端子４、出力端子５に接続される。
極１１とトリミング電極１３は、基体１の両側面の接地
端子２、３に接続され、整合容量電極９ａ、９ｂはそれ
ぞれ入力端子４、出力端子５に接続される。
【００１６】図２（Ｃ）の等価回路図において、前記イ
ンダクタ電極７ａ、７ｂはそれぞれインダクタンスＬ、
Ｌを形成し、第１のキャパシタ電極１０ａ、１０ｂと整
合容量電極９ａ、９ｂとにより整合容量Ｃｉ、Ｃｉを形
成する。また、整合容量電極９ａ、９ｂと減衰容量電極
８とにより入力端子４と出力端子５との間の減衰容量Ｃ
ｐを形成する。
ンダクタ電極７ａ、７ｂはそれぞれインダクタンスＬ、
Ｌを形成し、第１のキャパシタ電極１０ａ、１０ｂと整
合容量電極９ａ、９ｂとにより整合容量Ｃｉ、Ｃｉを形
成する。また、整合容量電極９ａ、９ｂと減衰容量電極
８とにより入力端子４と出力端子５との間の減衰容量Ｃ
ｐを形成する。
【００１７】また、前記インダクタンスＬと並列のキャ
パシタＣｒとして表現される容量は、それぞれ、図１
（Ａ）における容量Ｃ１〜Ｃ３の和として表現される。
Ｃ１は第１のキャパシタ電極１０ａ、１０ｂと上部グラ
ンド電極１１との間でそれぞれ形成される容量である。
また、Ｃ２は第２のキャパシタ電極１２ａ、１２ｂと上
部グランド電極１１との間でそれぞれ形成される容量で
ある。また、Ｃ３は第２のキャパシタ電極１２ａ、１２
ｂと外部のグランド電極であるトリミング電極１３との
間に形成される調整用容量である。そして、トリミング
電極１３における第２のキャパシタ電極１２ａ、１２ｂ
に対応する箇所をトリミングすることにより、中心周波
数が調整される。
パシタＣｒとして表現される容量は、それぞれ、図１
（Ａ）における容量Ｃ１〜Ｃ３の和として表現される。
Ｃ１は第１のキャパシタ電極１０ａ、１０ｂと上部グラ
ンド電極１１との間でそれぞれ形成される容量である。
また、Ｃ２は第２のキャパシタ電極１２ａ、１２ｂと上
部グランド電極１１との間でそれぞれ形成される容量で
ある。また、Ｃ３は第２のキャパシタ電極１２ａ、１２
ｂと外部のグランド電極であるトリミング電極１３との
間に形成される調整用容量である。そして、トリミング
電極１３における第２のキャパシタ電極１２ａ、１２ｂ
に対応する箇所をトリミングすることにより、中心周波
数が調整される。
【００１８】図１（Ａ）、（Ｂ）、図２（Ｂ）、図３に
示すように、下部グランド電極６には、対をなすインダ
クタ電極７ａ、７ｂにそれぞれ対向する領域を含む電極
欠除部６ａを設ける。そして、電極欠除部６ａのサイズ
あるいは形状のうちの少なくともいずれかを変えること
により、帯域幅を制御する。
示すように、下部グランド電極６には、対をなすインダ
クタ電極７ａ、７ｂにそれぞれ対向する領域を含む電極
欠除部６ａを設ける。そして、電極欠除部６ａのサイズ
あるいは形状のうちの少なくともいずれかを変えること
により、帯域幅を制御する。
【００１９】図４（Ａ）は帯域幅を説明する周波数特性
図であり、減衰量が３ｄＢ以上の範囲Ｗｒを帯域幅とす
る。図４（Ｂ）は前記下部グランド電極６の電極欠除部
６ａのサイズをパラメータとしたときの帯域幅との関係
を示す周波数特性図であり、前記電極欠除部６ａのサイ
ズを図１（Ａ）、（Ｂ）および図２（Ｂ）に示すよう
に、ａ、ｂ、ｃと拡大することにより、帯域幅を拡大す
ることができる。
図であり、減衰量が３ｄＢ以上の範囲Ｗｒを帯域幅とす
る。図４（Ｂ）は前記下部グランド電極６の電極欠除部
６ａのサイズをパラメータとしたときの帯域幅との関係
を示す周波数特性図であり、前記電極欠除部６ａのサイ
ズを図１（Ａ）、（Ｂ）および図２（Ｂ）に示すよう
に、ａ、ｂ、ｃと拡大することにより、帯域幅を拡大す
ることができる。
【００２０】このように、下部グランド電極６に電極欠
除部６ａを設けて帯域幅を制御すれば、下部グランド電
極６のパターンのみを変えるだけで他は同じ電極パター
ンを用いて帯域幅の異なる積層バンドパスフィルタを提
供することが可能となる。これにより、図２（Ｂ）に示
すグランド電極６、１１間の間隔ｔ、インダクタ電極７
ａ、７ｂの幅Ｗ、インダクタ電極７ａ、７ｂの間隔Ｓを
変更することなく、帯域幅Ｗｒの拡大、縮小が可能とな
り、製品の大型化を回避することができる。また、同一
帯域幅であれば、前記グランド電極６、１１の間隔ｔを
小さくできるので、小型化、薄型化に寄与する。
除部６ａを設けて帯域幅を制御すれば、下部グランド電
極６のパターンのみを変えるだけで他は同じ電極パター
ンを用いて帯域幅の異なる積層バンドパスフィルタを提
供することが可能となる。これにより、図２（Ｂ）に示
すグランド電極６、１１間の間隔ｔ、インダクタ電極７
ａ、７ｂの幅Ｗ、インダクタ電極７ａ、７ｂの間隔Ｓを
変更することなく、帯域幅Ｗｒの拡大、縮小が可能とな
り、製品の大型化を回避することができる。また、同一
帯域幅であれば、前記グランド電極６、１１の間隔ｔを
小さくできるので、小型化、薄型化に寄与する。
【００２１】また、前記グランド電極６、１１の間隔
ｔ、インダクタ電極７ａ、７ｂの幅Ｗ、間隔Ｓに、下部
グランド電極６の電極欠除部６ａが特性制御のパラメー
タとして加わることにより、特性の改善の幅が拡がり、
設計の自由度が向上する。
ｔ、インダクタ電極７ａ、７ｂの幅Ｗ、間隔Ｓに、下部
グランド電極６の電極欠除部６ａが特性制御のパラメー
タとして加わることにより、特性の改善の幅が拡がり、
設計の自由度が向上する。
【００２２】また、電極欠除部６ａのサイズと帯域幅の
変化を定量的に把握しておくことにより、製品設計のス
ピードが向上する。
変化を定量的に把握しておくことにより、製品設計のス
ピードが向上する。
【００２３】なお、電極欠除部６ａのサイズではなく、
形状を変更するか、あるいはサイズと形状を共に変更す
ることにより、帯域幅の変更が可能であり、電極欠除部
６ａの形状としては、図示例のような矩形のみでなく、
円形等とすることも可能であり、さらに、切り欠き状に
形成してもよい。
形状を変更するか、あるいはサイズと形状を共に変更す
ることにより、帯域幅の変更が可能であり、電極欠除部
６ａの形状としては、図示例のような矩形のみでなく、
円形等とすることも可能であり、さらに、切り欠き状に
形成してもよい。
【００２４】またビアホール１４、１５の代わりに基体
１の側面にキャパシタ電極とインダクタ電極との接続用
の電極を設けてもよいが、ビアホール１４、１５により
キャパシタ電極とインダクタ電極との接続を行うこと
が、外来ノイズの影響を低減する上で有利となる。
１の側面にキャパシタ電極とインダクタ電極との接続用
の電極を設けてもよいが、ビアホール１４、１５により
キャパシタ電極とインダクタ電極との接続を行うこと
が、外来ノイズの影響を低減する上で有利となる。
【００２５】また、減衰容量電極８を設けない場合にも
積層フィルタを構成することは可能であるが、減衰容量
電極８を設けることにより、通過帯域の両側の帯域にお
ける減衰量を増大させて特性のよい積層フィルタを得る
ことが可能となる。
積層フィルタを構成することは可能であるが、減衰容量
電極８を設けることにより、通過帯域の両側の帯域にお
ける減衰量を増大させて特性のよい積層フィルタを得る
ことが可能となる。
【００２６】また、整合容量電極９ａ、９ｂを設けてキ
ャパシタ電極１０ａ、１０ｂに誘電体層を介して対向さ
せることは、適正な面積並びにキャパシタ電極１０ａ、
１０ｂとの間隔をもって整合容量電極を設けることによ
り、信号の反射を防止するために有効であるが、入力端
子４や出力端子５をキャパシタ電極１０ａ、１０ｂにそ
れぞれ接続する構成も採用可能である。
ャパシタ電極１０ａ、１０ｂに誘電体層を介して対向さ
せることは、適正な面積並びにキャパシタ電極１０ａ、
１０ｂとの間隔をもって整合容量電極を設けることによ
り、信号の反射を防止するために有効であるが、入力端
子４や出力端子５をキャパシタ電極１０ａ、１０ｂにそ
れぞれ接続する構成も採用可能である。
【００２７】
【発明の効果】本発明によれば、トリプレート型共振器
を用いた積層バンドパスフィルタにおいて、下部グラン
ド電極に電極欠除部を設け、その電極欠除部のサイズ、
形状を変更することにより帯域幅を制御可能としたの
で、上下グランド電極間の間隔、インダクタ電極の幅並
びにインダクタ電極の間隔を変更することなく、帯域幅
の制御が可能となり、製品を大型化を回避することがで
きる。また、同一帯域幅であれば、前記上下グランド電
極の間隔を小さくできるので、小型化、薄型化に寄与す
る。
を用いた積層バンドパスフィルタにおいて、下部グラン
ド電極に電極欠除部を設け、その電極欠除部のサイズ、
形状を変更することにより帯域幅を制御可能としたの
で、上下グランド電極間の間隔、インダクタ電極の幅並
びにインダクタ電極の間隔を変更することなく、帯域幅
の制御が可能となり、製品を大型化を回避することがで
きる。また、同一帯域幅であれば、前記上下グランド電
極の間隔を小さくできるので、小型化、薄型化に寄与す
る。
【００２８】また、前記上下グランド電極の間隔、イン
ダクタ電極の幅および間隔に、さらに、下部グランド電
極の電極欠除部が特性制御のパラメータとして加わるこ
とにより、特性の改善の幅が拡がり、設計の自由度が向
上する。
ダクタ電極の幅および間隔に、さらに、下部グランド電
極の電極欠除部が特性制御のパラメータとして加わるこ
とにより、特性の改善の幅が拡がり、設計の自由度が向
上する。
【００２９】また、電極欠除部のサイズと帯域幅の変化
を定量的に把握しておくことにより、製品設計のスピー
ドが向上する。
を定量的に把握しておくことにより、製品設計のスピー
ドが向上する。
【図１】（Ａ）は本発明による積層バンドパスフィルタ
の一実施の形態を示す断面図、（Ｂ）はその要部を抽出
して示す断面図である。
の一実施の形態を示す断面図、（Ｂ）はその要部を抽出
して示す断面図である。
【図２】（Ａ）は本実施の形態の斜視図、（Ｂ）はその
下部グランド電極に設ける電極欠除部を示す平面図、
（Ｃ）は本実施の形態の等価回路図である。
下部グランド電極に設ける電極欠除部を示す平面図、
（Ｃ）は本実施の形態の等価回路図である。
【図３】本実施の形態の積層構造図である。
【図４】（Ａ）は帯域幅を説明する周波数特性図、
（Ｂ）は本発明における下部グランド電極の電極欠除部
のサイズをパラメータとしたときの帯域幅と関係を示す
周波数特性図である。
（Ｂ）は本発明における下部グランド電極の電極欠除部
のサイズをパラメータとしたときの帯域幅と関係を示す
周波数特性図である。
【図５】（Ａ）は従来の積層バンドパスフィルタの要部
を示す断面図、（Ｂ）はそのインダクタ電極の配置を示
す平面図である。
を示す断面図、（Ｂ）はそのインダクタ電極の配置を示
す平面図である。
１：基体、１ａ〜１ｋ：誘電体グリーンシート、２、
３：接地端子、４：入力端子、５：出力端子、６：下部
グランド電極、６ａ：電極欠除部、７ａ、７ｂ：インダ
クタ電極、８：減衰容量電極、９ａ、９ｂ：整合容量電
極、１０ａ、１０ｂ：第１のキャパシタ電極、１１：上
部グランド電極、１２ａ、１２ｂ：第２のキャパシタ電
極、１３：トリミング電極、１４、１５：ビアホール
３：接地端子、４：入力端子、５：出力端子、６：下部
グランド電極、６ａ：電極欠除部、７ａ、７ｂ：インダ
クタ電極、８：減衰容量電極、９ａ、９ｂ：整合容量電
極、１０ａ、１０ｂ：第１のキャパシタ電極、１１：上
部グランド電極、１２ａ、１２ｂ：第２のキャパシタ電
極、１３：トリミング電極、１４、１５：ビアホール
Claims (2)
- 【請求項１】セラミック積層体でなる基体の内部に、互
いに電磁誘導により結合される対をなすインダクタ電極
を設け、 前記インダクタ電極を誘電体層を介して挟むように上部
グランド電極および下部グランド電極を前記基体の内部
に設けてなるトリプレート型共振器を用いた積層バンド
パスフィルタにおいて、 前記下部グランド電極に、帯域幅制御用の電極欠除部を
設けたことを特徴とする積層バンドパスフィルタ。 - 【請求項２】セラミック積層体でなる基体の内部に、互
いに電磁誘導により結合される対をなすインダクタ電極
を設け、 前記インダクタ電極を誘電体層を介して挟むように上部
グランド電極および下部グランド電極を前記基体の内部
に設けてなるトリプレート型共振器を用いた積層バンド
パスフィルタにおいて、 前記下部グランド電極の前記対をなすインダクタ電極に
それぞれ対向する領域を含むように電極を欠除させ、該
電極欠除部のサイズあるいは形状のうちの少なくともい
ずれかを変えることにより、帯域幅を制御することを特
徴とする積層バンドパスフィルタの帯域幅制御方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34768397A JPH11186807A (ja) | 1997-12-17 | 1997-12-17 | 積層バンドパスフィルタとその帯域幅制御方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34768397A JPH11186807A (ja) | 1997-12-17 | 1997-12-17 | 積層バンドパスフィルタとその帯域幅制御方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11186807A true JPH11186807A (ja) | 1999-07-09 |
Family
ID=18391872
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP34768397A Withdrawn JPH11186807A (ja) | 1997-12-17 | 1997-12-17 | 積層バンドパスフィルタとその帯域幅制御方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11186807A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2009028153A1 (ja) * | 2007-08-24 | 2009-03-05 | Panasonic Corporation | 共振器とそれを用いたフィルタ |
| US8705247B2 (en) | 2009-03-19 | 2014-04-22 | Murata Manufacturing Co., Ltd. | Circuit board and mother laminated body |
| JP2016139873A (ja) * | 2015-01-26 | 2016-08-04 | 株式会社村田製作所 | 電子部品 |
-
1997
- 1997-12-17 JP JP34768397A patent/JPH11186807A/ja not_active Withdrawn
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2009028153A1 (ja) * | 2007-08-24 | 2009-03-05 | Panasonic Corporation | 共振器とそれを用いたフィルタ |
| US8248190B2 (en) | 2007-08-24 | 2012-08-21 | Panasonic Corporation | Resonator and filter using the same |
| US8705247B2 (en) | 2009-03-19 | 2014-04-22 | Murata Manufacturing Co., Ltd. | Circuit board and mother laminated body |
| JP2016139873A (ja) * | 2015-01-26 | 2016-08-04 | 株式会社村田製作所 | 電子部品 |
| US9882544B2 (en) | 2015-01-26 | 2018-01-30 | Murata Manufacturing Co., Ltd. | Electronic component |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20050301 |