JPH11186808A - 積層フィルタ - Google Patents
積層フィルタInfo
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- JPH11186808A JPH11186808A JP36527397A JP36527397A JPH11186808A JP H11186808 A JPH11186808 A JP H11186808A JP 36527397 A JP36527397 A JP 36527397A JP 36527397 A JP36527397 A JP 36527397A JP H11186808 A JPH11186808 A JP H11186808A
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Abstract
(57)【要約】
【課題】 複数のストリップライン導体層を含む積層フ
ィルタにおいて、小型化を維持して複数のストリップラ
イン間の磁界結合を弱めることは困難であった。 【解決手段】 誘電体１の中に第１及び第２のストリッ
プライン導体層２、３と、入出力端子導体層４、５と、
グランド導体層６、７と、ストリップライン容量結合導
体層８、９とを設ける。第１及び第２のストリップライ
ン導体層２、３を誘電体１の同一の高さ位置に配置しな
いで、異なる高さ位置に配置し、磁界結合を弱める。
ィルタにおいて、小型化を維持して複数のストリップラ
イン間の磁界結合を弱めることは困難であった。 【解決手段】 誘電体１の中に第１及び第２のストリッ
プライン導体層２、３と、入出力端子導体層４、５と、
グランド導体層６、７と、ストリップライン容量結合導
体層８、９とを設ける。第１及び第２のストリップライ
ン導体層２、３を誘電体１の同一の高さ位置に配置しな
いで、異なる高さ位置に配置し、磁界結合を弱める。
Description
【０００１】
【産業の属する技術分野】本発明は、移動体通信機等に
使用するための高周波用積層フィルタに関する。
使用するための高周波用積層フィルタに関する。
【０００２】
【従来の技術】複数のストリップライン導体層と、入力
段のストリップライン導体層に容量結合させた導体層
と、出力段のストリップライン導体層に容量結合させた
導体層とをセラミック誘電体に埋設した構造の積層フィ
ルタが知られている。この種の積層フィルタによれば複
数のストリップライン導体層の相互結合によって帯域幅
の広いバンドパスフィルタ特性を得ることができる。
段のストリップライン導体層に容量結合させた導体層
と、出力段のストリップライン導体層に容量結合させた
導体層とをセラミック誘電体に埋設した構造の積層フィ
ルタが知られている。この種の積層フィルタによれば複
数のストリップライン導体層の相互結合によって帯域幅
の広いバンドパスフィルタ特性を得ることができる。
【０００３】
【発明が解決しようとする課題】ところで、積層フィル
タの小型化を図るために複数のストリップライン導体層
の相互間隔を狭くすると、相互間の磁界結合が強くなり
過ぎて所望帯域幅を有するバンドパスフィルタ特性が得
られ難くなる。
タの小型化を図るために複数のストリップライン導体層
の相互間隔を狭くすると、相互間の磁界結合が強くなり
過ぎて所望帯域幅を有するバンドパスフィルタ特性が得
られ難くなる。
【０００４】そこで、本発明の目的は、平面的に見て複
数のストリップライン導体層の相互間隔の増大に頼らな
いで相互間の磁界結合を相対的に弱めることができる積
層フィルタを提供することにある。
数のストリップライン導体層の相互間隔の増大に頼らな
いで相互間の磁界結合を相対的に弱めることができる積
層フィルタを提供することにある。
【０００５】
【課題を解決するための手段】上記課題を解決し、上記
目的を達成するための本発明は、誘電体に少なくとも第
１及び第２のストリップライン導体層が埋設されている
積層フィルタにおいて、前記第１のストリップライン導
体層が前記誘電体の厚み方向における第１の高さ位置に
配置され、前記第２のストリップライン導体層が前記誘
電体の厚み方向における前記第１の高さ位置と異なる第
２の高さ位置に配置され、前記第１及び第２のストリッ
プライン導体層は平面的に見て並置されている積層フィ
ルタに係わるものである。なお、請求項２に示すように
第１及び第２のストリップライン導体層の相互間にスト
リップライン容量結合導体層を設けることが望ましい。
目的を達成するための本発明は、誘電体に少なくとも第
１及び第２のストリップライン導体層が埋設されている
積層フィルタにおいて、前記第１のストリップライン導
体層が前記誘電体の厚み方向における第１の高さ位置に
配置され、前記第２のストリップライン導体層が前記誘
電体の厚み方向における前記第１の高さ位置と異なる第
２の高さ位置に配置され、前記第１及び第２のストリッ
プライン導体層は平面的に見て並置されている積層フィ
ルタに係わるものである。なお、請求項２に示すように
第１及び第２のストリップライン導体層の相互間にスト
リップライン容量結合導体層を設けることが望ましい。
【０００６】
【発明の作用及び効果】各請求項の発明によれば、平面
的に見て並置された２つのストリップライン導体層の一
方と他方とが誘電体の異なる高さ位置に配置されるの
で、従来の同一の高さ位置にこのストリップライン導体
層を配置した場合と比べて本発明の２つのストリップラ
イン導体層の相互間の最短距離を長くすることができ、
磁界結合を弱めることができる。従って、誘電体の主面
の面積の増大を伴わないで磁界結合の弱い積層フィルタ
を提供することができる。また、請求項２の発明によれ
ば、ストリップライン容量結合導体層によって２つのス
トリップライン導体層の相互間の容量結合することがで
き、電界結合と磁界結合との組み合わせによって所望の
帯域特性を有するバンドパスフィルタを提供することが
できる。
的に見て並置された２つのストリップライン導体層の一
方と他方とが誘電体の異なる高さ位置に配置されるの
で、従来の同一の高さ位置にこのストリップライン導体
層を配置した場合と比べて本発明の２つのストリップラ
イン導体層の相互間の最短距離を長くすることができ、
磁界結合を弱めることができる。従って、誘電体の主面
の面積の増大を伴わないで磁界結合の弱い積層フィルタ
を提供することができる。また、請求項２の発明によれ
ば、ストリップライン容量結合導体層によって２つのス
トリップライン導体層の相互間の容量結合することがで
き、電界結合と磁界結合との組み合わせによって所望の
帯域特性を有するバンドパスフィルタを提供することが
できる。
【０００７】
【実施形態及び実施例】次に、図１〜図１７を参照して
本発明の実施形態及び実施例を説明する。
本発明の実施形態及び実施例を説明する。
【０００８】
【第１の実施例】まず、図１〜図１５を参照して第１の
実施例に係わる積層フィルタを説明する。この積層フィ
ルタは、図１〜図３に示すように平面形状四角形の６面
体に形成されており、磁器誘電体１と、この誘電体１に
埋設された第１及び第２のストリップライン導体層２、
３と、第１及び第２の入出力結合容量導体層４、５と、
第１及び第２のグランド導体層６、７と、第１及び第２
のストリップライン容量結合導体層８、９と、第１及び
第２の波長短縮効果用導体層１０ａ、１０ｂと、誘電体
１の外周面に設けられた第１及び第２の入出力端子導体
層１１、１２と、第１及び第２のグランド端子導体層１
３、１４とから成る。なお、図１及び図１３において各
導体層２〜１４は厚みを省いて示され、他の領域と区別
するためにこれ等の導体層２〜１４に点々が付されてい
る。
実施例に係わる積層フィルタを説明する。この積層フィ
ルタは、図１〜図３に示すように平面形状四角形の６面
体に形成されており、磁器誘電体１と、この誘電体１に
埋設された第１及び第２のストリップライン導体層２、
３と、第１及び第２の入出力結合容量導体層４、５と、
第１及び第２のグランド導体層６、７と、第１及び第２
のストリップライン容量結合導体層８、９と、第１及び
第２の波長短縮効果用導体層１０ａ、１０ｂと、誘電体
１の外周面に設けられた第１及び第２の入出力端子導体
層１１、１２と、第１及び第２のグランド端子導体層１
３、１４とから成る。なお、図１及び図１３において各
導体層２〜１４は厚みを省いて示され、他の領域と区別
するためにこれ等の導体層２〜１４に点々が付されてい
る。
【０００９】図１〜図３の積層フィルタから第１及び第
２の入出力端子導体層１１、１２と第１及び第２のグラ
ンド端子導体層１３、１４とを除いた部分は、複数枚の
グリーンシート（磁器生シート）を積層して焼成したも
のであるので、磁器誘電体１は複数の誘電体層には分割
されていないが、図２〜図１４では説明の都合上誘電体
１が第１〜第７の誘電体層１ａ〜１ｇに分けられてい
る。図４〜図１０は第１〜第７の誘電体層１ａ〜１ｇの
表面の導体パターンを示し、図１１は第７の誘電体層１
ｇ即ち積層フィルタの底面を示し、図１２は第４の誘電
体層１ｄの導体パターンとこの下の第５の誘電体層１ｅ
の導体パターンとの位置関係を示し、図１３は第１及び
第２の入出力端子導体層１１、１２と第１及び第２のグ
ランド端子導体層１３、１４とを省いた状態で第１〜第
７の誘電体層１ａ〜１ｇを示す。なお、図５〜図１０及
び図１２では誘電体層の外周の端子導体層が切断して示
されている。
２の入出力端子導体層１１、１２と第１及び第２のグラ
ンド端子導体層１３、１４とを除いた部分は、複数枚の
グリーンシート（磁器生シート）を積層して焼成したも
のであるので、磁器誘電体１は複数の誘電体層には分割
されていないが、図２〜図１４では説明の都合上誘電体
１が第１〜第７の誘電体層１ａ〜１ｇに分けられてい
る。図４〜図１０は第１〜第７の誘電体層１ａ〜１ｇの
表面の導体パターンを示し、図１１は第７の誘電体層１
ｇ即ち積層フィルタの底面を示し、図１２は第４の誘電
体層１ｄの導体パターンとこの下の第５の誘電体層１ｅ
の導体パターンとの位置関係を示し、図１３は第１及び
第２の入出力端子導体層１１、１２と第１及び第２のグ
ランド端子導体層１３、１４とを省いた状態で第１〜第
７の誘電体層１ａ〜１ｇを示す。なお、図５〜図１０及
び図１２では誘電体層の外周の端子導体層が切断して示
されている。
【００１０】第１の誘電体層１ａは内部導体パターンを
有さないカバーシートであり、第２の誘電体層１ｂは第
１のグランド導体層６を有するものであり、第３の誘電
体層１ｃは複数枚のグリーンシートに基づくスペーサ層
であり、第４の誘電体層１ｄは第１のストリップライン
導体層２と第２のストリップライン容量結合導体層９と
第２の入出力結合容量導体層５と第２の波長短縮効果用
導体層１０ｂとを有するものであり、第５の誘電体層１
ｅは第２のストリップライン導体層３と第１の入出力結
合容量導体層４と第２のストリップライン容量結合導体
層９と第１の波長短縮効果用導体層１０ａとを有するも
のであり、第６の誘電体層１ｆは複数枚のグリーンシー
トに基づくスペーサ層であり、第７の誘電体層１ｇは第
２のグランド導体層７を有するものである。なお、第７
の誘電体層１ｇの下にカバーシート層としての誘電体層
を追加して設けることもできる。
有さないカバーシートであり、第２の誘電体層１ｂは第
１のグランド導体層６を有するものであり、第３の誘電
体層１ｃは複数枚のグリーンシートに基づくスペーサ層
であり、第４の誘電体層１ｄは第１のストリップライン
導体層２と第２のストリップライン容量結合導体層９と
第２の入出力結合容量導体層５と第２の波長短縮効果用
導体層１０ｂとを有するものであり、第５の誘電体層１
ｅは第２のストリップライン導体層３と第１の入出力結
合容量導体層４と第２のストリップライン容量結合導体
層９と第１の波長短縮効果用導体層１０ａとを有するも
のであり、第６の誘電体層１ｆは複数枚のグリーンシー
トに基づくスペーサ層であり、第７の誘電体層１ｇは第
２のグランド導体層７を有するものである。なお、第７
の誘電体層１ｇの下にカバーシート層としての誘電体層
を追加して設けることもできる。
【００１１】誘電体１は互いに対向する第１及び第２の
主面１５、１６と、第１、第２、第３及び第４の側面１
７、１８、１９、２０とを有する平板状の６面体に形成
されている。
主面１５、１６と、第１、第２、第３及び第４の側面１
７、１８、１９、２０とを有する平板状の６面体に形成
されている。
【００１２】第１及び第２のストリップライン導体層
２、３は１／４波長（伝送信号の中心周波数の波の１／
４の長さ）を有し、平面的に見て即ち第１の主面１５側
から見て互いに並置されている。しかし、第１及び第２
のストリップライン導体層２、３は誘電体１の厚み方向
即ち第１の主面１５から見て第２の主面１６に向う方向
における異なる高さ位置に配置されている。従って、本
実施例の第１及び第２のストリップライン導体層２、３
の相互間の最短距離は、平面的に見た場合における両者
の最短距離よりも長くなっている。第１及び第２のスト
リップライン導体層２、３の一端は開放され、これ等の
他端は第３の側面１９に露出し、第１のグランド端子導
体層１３に接続されている。第１及び第２の入出力結合
容量導体層４、５は平面的に見て第１及び第２のストリ
ップライン導体層２、３に重なる部分を有するように配
置され、これ等の一端は第１及び第２の側面１７、１８
に露出して第１及び第２の入出力の端子導体層１１、１
２に接続されている。なお、第１の入出力結合容量導体
層４は第５の誘電体層１ｅの上に配置され、第２の入出
力結合容量導体層５は第４の誘電体層１ｄの上に配置さ
れている。この実施例の積層フィルタは対称に形成され
ているので、２つの端子導体層４、５のいずれか一方を
入力端子、他方を出力端子として使用することができ
る。しかし、一方を入力端子導体層、他方を出力端子導
体層と特定しても差し支えない。第１及び第２のグラン
ド導体層６、７は平面的に見て第１及び第２のストリッ
プライン導体層２、３に重なる部分を有するように形成
され、第１及び第２のグランド端子導体層１３、１４に
接続されている。第１のストリップライン容量結合導体
層８は第４の誘電体層１ｄを介してその一部が第１のス
トリップライン導体層２に対向するように配置されてい
る。第２のストリップライン容量結合導体層９は第４の
誘電体層１ｄを介して第１のストリップライン容量結合
導体層８及び第２のストリップライン導体層３に対向す
るように配置されている。第１及び第２の波長短縮効果
用導体層１０ａ、１０ｂは第１及び第２のストリップラ
イン導体層２、３に第４の誘電体層１ｄを介して対向す
るように配置され、これ等の一端は第２のグランド端子
導体層１４に接続されている。
２、３は１／４波長（伝送信号の中心周波数の波の１／
４の長さ）を有し、平面的に見て即ち第１の主面１５側
から見て互いに並置されている。しかし、第１及び第２
のストリップライン導体層２、３は誘電体１の厚み方向
即ち第１の主面１５から見て第２の主面１６に向う方向
における異なる高さ位置に配置されている。従って、本
実施例の第１及び第２のストリップライン導体層２、３
の相互間の最短距離は、平面的に見た場合における両者
の最短距離よりも長くなっている。第１及び第２のスト
リップライン導体層２、３の一端は開放され、これ等の
他端は第３の側面１９に露出し、第１のグランド端子導
体層１３に接続されている。第１及び第２の入出力結合
容量導体層４、５は平面的に見て第１及び第２のストリ
ップライン導体層２、３に重なる部分を有するように配
置され、これ等の一端は第１及び第２の側面１７、１８
に露出して第１及び第２の入出力の端子導体層１１、１
２に接続されている。なお、第１の入出力結合容量導体
層４は第５の誘電体層１ｅの上に配置され、第２の入出
力結合容量導体層５は第４の誘電体層１ｄの上に配置さ
れている。この実施例の積層フィルタは対称に形成され
ているので、２つの端子導体層４、５のいずれか一方を
入力端子、他方を出力端子として使用することができ
る。しかし、一方を入力端子導体層、他方を出力端子導
体層と特定しても差し支えない。第１及び第２のグラン
ド導体層６、７は平面的に見て第１及び第２のストリッ
プライン導体層２、３に重なる部分を有するように形成
され、第１及び第２のグランド端子導体層１３、１４に
接続されている。第１のストリップライン容量結合導体
層８は第４の誘電体層１ｄを介してその一部が第１のス
トリップライン導体層２に対向するように配置されてい
る。第２のストリップライン容量結合導体層９は第４の
誘電体層１ｄを介して第１のストリップライン容量結合
導体層８及び第２のストリップライン導体層３に対向す
るように配置されている。第１及び第２の波長短縮効果
用導体層１０ａ、１０ｂは第１及び第２のストリップラ
イン導体層２、３に第４の誘電体層１ｄを介して対向す
るように配置され、これ等の一端は第２のグランド端子
導体層１４に接続されている。
【００１３】誘電体１に埋設された各導体層２、３、
４、５、６、７、８、９、１０ａ、１０ｂはグリーンシ
ートに導電性ペーストを塗布し、グリーンシートの積層
後にグリーンシートと共に焼成したものである。第１及
び第２の入出力端子導体層１１、１２及び第１及び第２
のグランド端子導体層１４、１５は焼成後の積層体に導
電性ペーストを塗布して焼成したものである。
４、５、６、７、８、９、１０ａ、１０ｂはグリーンシ
ートに導電性ペーストを塗布し、グリーンシートの積層
後にグリーンシートと共に焼成したものである。第１及
び第２の入出力端子導体層１１、１２及び第１及び第２
のグランド端子導体層１４、１５は焼成後の積層体に導
電性ペーストを塗布して焼成したものである。
【００１４】図１４は第１及び第２のストリップライン
導体層２、３と第１及び第２の入出力結合容量導体層
４、５及び第１及び第２のストリップライン容量結合導
体層８、９との相互位置関係を示すものである。これか
ら明らかなように第１及び第２のストリップライン導体
層２、３と第１及び第２の入出力結合容量導体層４、５
との間に等価的にコンデンサＣ1 、Ｃ2 が得られ、また
第１及び第２のストリップライン導体層２、３と第１及
び第２のストリップライン容量結合導体層８、９との間
に等価的にコンデンサＣ3 、Ｃ5 が得られ、第１及び第
２のストリップライン容量結合導体層８、９の相互間に
等価的にコンデンサＣ4 が得られる。
導体層２、３と第１及び第２の入出力結合容量導体層
４、５及び第１及び第２のストリップライン容量結合導
体層８、９との相互位置関係を示すものである。これか
ら明らかなように第１及び第２のストリップライン導体
層２、３と第１及び第２の入出力結合容量導体層４、５
との間に等価的にコンデンサＣ1 、Ｃ2 が得られ、また
第１及び第２のストリップライン導体層２、３と第１及
び第２のストリップライン容量結合導体層８、９との間
に等価的にコンデンサＣ3 、Ｃ5 が得られ、第１及び第
２のストリップライン容量結合導体層８、９の相互間に
等価的にコンデンサＣ4 が得られる。
【００１５】図１５は図１〜図１４に示した積層フィル
タの等価回路を示し、図１５のコンデンサＣ1 、Ｃ2 、
Ｃ3 、Ｃ4 、Ｃ5 は図１４で同一符号で示したものと同
一であり、Ｌ1 、Ｌ2 は第１及び第２のストリップライ
ン導体層２、３に基づく共振器を示し、等価的にコンデ
ンサＣとインダクタンスＬの並列回路で示されている。
図１５の第１及び第２の波長短縮効果用コンデンサＣg
1、Ｃg2は図１３に示す波長短縮効果用導体層１０ａ、
１０ｂと第１及び第２のストリップライン導体層２、３
との間の容量に相当している。また、第１及び第２の入
出力端子Ｔ1 、Ｔ2 は図１の第１及び第２の入出力端子
導体層１１、１２に対応し、グランドはグランド端子導
体層１３、１４に対応し、図１５のインダクタンスＬa
、Ｌb は図１３の第１及び第２のストリップライン容
量結合導体層８、９のインダクタンスに対応している。
なお、波長短縮効果用コンデンサＣg1、Ｃg2は共振器Ｌ
1 、Ｌ2 のコンデンサＣに並列に接続されるので、共振
周波数を低くするように作用する。従って、ある共振周
波数を得る場合に、コンデンサＣg1、Ｃg2を設けない場
合に比べて第１及び第２のストリップライン導体層２、
３の長さを短くして小型化を図ることができる。図１５
のＭは第１及び第２の共振器Ｌ1 、Ｌ2 の誘導性結合
（磁界結合）を示している。なお、第１及び第２の共振
器Ｌ1 、Ｌ2 は第１及び第２のストリップライン容量結
合導体層８、９を介さないで相互に直接に容量結合する
成分もあるが、図５ではこの成分が省略されている。
タの等価回路を示し、図１５のコンデンサＣ1 、Ｃ2 、
Ｃ3 、Ｃ4 、Ｃ5 は図１４で同一符号で示したものと同
一であり、Ｌ1 、Ｌ2 は第１及び第２のストリップライ
ン導体層２、３に基づく共振器を示し、等価的にコンデ
ンサＣとインダクタンスＬの並列回路で示されている。
図１５の第１及び第２の波長短縮効果用コンデンサＣg
1、Ｃg2は図１３に示す波長短縮効果用導体層１０ａ、
１０ｂと第１及び第２のストリップライン導体層２、３
との間の容量に相当している。また、第１及び第２の入
出力端子Ｔ1 、Ｔ2 は図１の第１及び第２の入出力端子
導体層１１、１２に対応し、グランドはグランド端子導
体層１３、１４に対応し、図１５のインダクタンスＬa
、Ｌb は図１３の第１及び第２のストリップライン容
量結合導体層８、９のインダクタンスに対応している。
なお、波長短縮効果用コンデンサＣg1、Ｃg2は共振器Ｌ
1 、Ｌ2 のコンデンサＣに並列に接続されるので、共振
周波数を低くするように作用する。従って、ある共振周
波数を得る場合に、コンデンサＣg1、Ｃg2を設けない場
合に比べて第１及び第２のストリップライン導体層２、
３の長さを短くして小型化を図ることができる。図１５
のＭは第１及び第２の共振器Ｌ1 、Ｌ2 の誘導性結合
（磁界結合）を示している。なお、第１及び第２の共振
器Ｌ1 、Ｌ2 は第１及び第２のストリップライン容量結
合導体層８、９を介さないで相互に直接に容量結合する
成分もあるが、図５ではこの成分が省略されている。
【００１６】上述から明らかなように本実施例の積層フ
ィルタは第１及び第２のストリップライン導体層２、３
が同一平面に配置されずに異なる高さ位置に配置され、
且つ両者の間に第１及び第２のストリップライン容量結
合導体層８、９が配置されているので、第１及び第２の
ストリップライン導体層２、３間の磁界結合（Ｍ結合）
を弱めることができる。これにより、第１及び第２のス
トリップライン導体層２、３間の磁界結合と電界結合と
のバランスを良好に保って所望帯域特性のバンドパスフ
ィルタを得ることができる。また、コンデンサＣ3 、Ｃ
4 、Ｃ5 による容量結合の調整によって共振器Ｌ1、Ｌ2
の結合と容量性と誘導性とのいずれにもすることがで
きる。また、第１及び第２のストリップライン導体層
２、３を異なる高さ位置に配置しても、これ等と同一平
面に入出力結合容量導体層５、４を配置したので、誘電
体１の層数の増大を招かない。また、ストリップライン
容量結合導体層８、９及び波長短縮効果用導体層１０
ａ、１０ｂをストリップライン導体層３、２と同一平面
に設けるので、これ等の形成を容易に達成することがで
きる。また、インダクタンスＬa 、Ｌb とコンデンサＣ
3 、Ｃ4 、Ｃ5 のＬＣ直列共振回路を調整して高調波成
分のピークを制御することができる。
ィルタは第１及び第２のストリップライン導体層２、３
が同一平面に配置されずに異なる高さ位置に配置され、
且つ両者の間に第１及び第２のストリップライン容量結
合導体層８、９が配置されているので、第１及び第２の
ストリップライン導体層２、３間の磁界結合（Ｍ結合）
を弱めることができる。これにより、第１及び第２のス
トリップライン導体層２、３間の磁界結合と電界結合と
のバランスを良好に保って所望帯域特性のバンドパスフ
ィルタを得ることができる。また、コンデンサＣ3 、Ｃ
4 、Ｃ5 による容量結合の調整によって共振器Ｌ1、Ｌ2
の結合と容量性と誘導性とのいずれにもすることがで
きる。また、第１及び第２のストリップライン導体層
２、３を異なる高さ位置に配置しても、これ等と同一平
面に入出力結合容量導体層５、４を配置したので、誘電
体１の層数の増大を招かない。また、ストリップライン
容量結合導体層８、９及び波長短縮効果用導体層１０
ａ、１０ｂをストリップライン導体層３、２と同一平面
に設けるので、これ等の形成を容易に達成することがで
きる。また、インダクタンスＬa 、Ｌb とコンデンサＣ
3 、Ｃ4 、Ｃ5 のＬＣ直列共振回路を調整して高調波成
分のピークを制御することができる。
【００１７】
【第２の実施例】次に、図１６及び図１７を参照して第
２の実施例の積層フィルタを説明する。但し、図１６及
び図１７において図１〜図１５と実質的に同一の部分に
は同一の符号を付してその説明を省略する。第２の実施
例の積層フィルタは図１７に示すように第１、第２及び
第３の共振器Ｌ1 、Ｌ2 、Ｌ3 を結合したものである。
従って、第２の実施例では第３の共振器Ｌ3 及びこれを
第２の共振器Ｌ2 に容量結合させるために図１６に示す
ように第３のストリップライン導体層３０と、第３及び
第４のストリップライン容量結合導体層３１、３２が追
加され、更に図１６には示されていないが、図１７のコ
ンデンサＣg3を得るための波長短縮効果用導体層が追加
されている。出力段のストリップラインＬ3 のための第
３のストリップライン導体層３０と第３のストリップラ
イン容量結合導体層３１は入力段のストリップラインＬ
1 のための第１のストリップライン導体層２と同一の高
さ位置（第１の位置）の平面内に設けられている。第４
のストリップライン容量結合導体層３２と第２の入出力
結合容量導体層５とコンデンサＣg3用の図示されていな
い波長短縮効果用導体層は第２のストリップライン導体
層３と同一の高さ位置（第２の位置）の平面内に設けら
れている。この第２の実施例の積層フィルタによっても
第１の実施例と同一の作用効果を得ることができる。
２の実施例の積層フィルタを説明する。但し、図１６及
び図１７において図１〜図１５と実質的に同一の部分に
は同一の符号を付してその説明を省略する。第２の実施
例の積層フィルタは図１７に示すように第１、第２及び
第３の共振器Ｌ1 、Ｌ2 、Ｌ3 を結合したものである。
従って、第２の実施例では第３の共振器Ｌ3 及びこれを
第２の共振器Ｌ2 に容量結合させるために図１６に示す
ように第３のストリップライン導体層３０と、第３及び
第４のストリップライン容量結合導体層３１、３２が追
加され、更に図１６には示されていないが、図１７のコ
ンデンサＣg3を得るための波長短縮効果用導体層が追加
されている。出力段のストリップラインＬ3 のための第
３のストリップライン導体層３０と第３のストリップラ
イン容量結合導体層３１は入力段のストリップラインＬ
1 のための第１のストリップライン導体層２と同一の高
さ位置（第１の位置）の平面内に設けられている。第４
のストリップライン容量結合導体層３２と第２の入出力
結合容量導体層５とコンデンサＣg3用の図示されていな
い波長短縮効果用導体層は第２のストリップライン導体
層３と同一の高さ位置（第２の位置）の平面内に設けら
れている。この第２の実施例の積層フィルタによっても
第１の実施例と同一の作用効果を得ることができる。
【００１８】
【変形例】本発明は上述の実施例に限定されるものでな
く、例えば次の変形が可能なものである。 （１） 第１及び第２のグラント端子導体層１３、１４
を相互に接続することができる。 （２） グランド導体層６、７の一方又は両方を誘電体
１の第１及び第２の主面１５、１６の一方又は両方に設
けることができる。 （３） ストリップライン容量結合導体層８、９、３
１、３２の一部又は全部を省くことができる。
く、例えば次の変形が可能なものである。 （１） 第１及び第２のグラント端子導体層１３、１４
を相互に接続することができる。 （２） グランド導体層６、７の一方又は両方を誘電体
１の第１及び第２の主面１５、１６の一方又は両方に設
けることができる。 （３） ストリップライン容量結合導体層８、９、３
１、３２の一部又は全部を省くことができる。
【図１】第１の実施例の積層フィルタを示す斜視図であ
る。
る。
【図２】図１のＡ−Ａ線断面図である。
【図３】図２のＢ−Ｂ線断面図である。
【図４】図２の積層フィルタの平面図である。
【図５】図２の第２の誘電体層上の導体層のパターンと
外周の端子導体層とを示す一部切断平面図である。
外周の端子導体層とを示す一部切断平面図である。
【図６】図２の第３の誘電体層の表面と外周の端子導体
層とを示す一部切断平面図である。
層とを示す一部切断平面図である。
【図７】図２の第４の誘電体層の導体層の平面パターン
と外周の端子導体層とを示す一部切断平面図である。
と外周の端子導体層とを示す一部切断平面図である。
【図８】図２の第５の誘電体層の導体層の平面パターン
と外周の端子導体層とを示す一部切断平面図である。
と外周の端子導体層とを示す一部切断平面図である。
【図９】図２の第６の誘電体層の表面と外周の端子導体
層とを示す一部切断平面図である。
層とを示す一部切断平面図である。
【図１０】図２の第７の誘電体層の導体層の平面パター
ンと外周の端子導体層とを示す一部切断平面図である。
ンと外周の端子導体層とを示す一部切断平面図である。
【図１１】図２の積層フィルタの底面図である。
【図１２】図２の第４の誘電体層の導体層と第５の誘電
体層の導体層との関係を示す平面図である。
体層の導体層との関係を示す平面図である。
【図１３】図１の積層フィルタから外周の端子導体層を
省いたものの分解斜視図である。
省いたものの分解斜視図である。
【図１４】図２の積層フィルタの第１及び第２のストリ
ップライン導体層と別の導体層との関係を示す図であ
る。
ップライン導体層と別の導体層との関係を示す図であ
る。
【図１５】図２の積層フィルタの等価回路図である。
【図１６】第２の実施例の積層フィルタを図２と同様に
示す断面図である。
示す断面図である。
【図１７】図１６の積層フィルタの等価回路図である。
１ 誘電体 ２、３ ストリップライン導体層 ４、５ 入出力結合容量導体層 ６、７ グランド導体層 ８、９ ストリップライン容量結合導体層
Claims (2)
- 【請求項１】 誘電体に少なくとも第１及び第２のスト
リップライン導体層が埋設されている積層フィルタにお
いて、 前記第１のストリップライン導体層が前記誘電体の厚み
方向における第１の高さ位置に配置され、 前記第２のストリップライン導体層が前記誘電体の厚み
方向における第１の高さ位置と異なる第２の高さ位置に
配置され、 前記第１及び第２のストリップライン導体層は平面的に
見て並置されていることを特徴とする積層フィルタ。 - 【請求項２】 誘電体に少なくとも第１及び第２のスト
リップライン導体層と第１及び第２のストリップライン
容量結合導体層と第１及び第２の入出力結合容量導体層
とが埋設されている積層フィルタにおいて、 前記第１のストリップライン導体層が前記誘電体の厚み
方向における第１の高さ位置に配置され、 前記第２のストリップライン導体層が前記誘電体の厚み
方向における前記第１の高さ位置と異なる第２の高さ位
置に配置され、 前記第１及び第２のストリップライン導体層が平面的に
見て互いに重ならないように並置され、 前記第１のストリップライン容量結合導体層が前記第２
の高さ位置に配置され且つその一部が前記第１のストリ
ップライン導体層に誘電体層を介して対向するように配
置され、 前記第２のストリップライン容量結合導体層が前記第１
の高さ位置に配置され且つその一部が前記第１のストリ
ップライン容量結合導体層に誘電体層を介して対向する
と共にその別の一部が前記第２のストリップライン導体
層に誘電体層を介して対向するように配置され、 前記第１の入出力結合容量導体層の一部が前記第１のス
トリップライン導体層に対向するように配置され、 前記第２の入出力結合容量導体層が前記第２のストリッ
プライン導体層に誘電体層を介して対向するか又は追加
して設けられた別のストリップライン導体層に誘電体層
を介して対向していることを特徴とする積層フィルタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP36527397A JPH11186808A (ja) | 1997-12-19 | 1997-12-19 | 積層フィルタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP36527397A JPH11186808A (ja) | 1997-12-19 | 1997-12-19 | 積層フィルタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11186808A true JPH11186808A (ja) | 1999-07-09 |
Family
ID=18483859
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP36527397A Withdrawn JPH11186808A (ja) | 1997-12-19 | 1997-12-19 | 積層フィルタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11186808A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1503446A2 (en) * | 2003-06-30 | 2005-02-02 | Taiyo Yuden Co., Ltd. | Filter circuit and laminate filter |
| JP2006269653A (ja) * | 2005-03-23 | 2006-10-05 | Tdk Corp | 積層型電子部品 |
| JP6698949B1 (ja) * | 2019-03-07 | 2020-05-27 | 三菱電機株式会社 | 共振器結合構造及び周波数フィルタ |
-
1997
- 1997-12-19 JP JP36527397A patent/JPH11186808A/ja not_active Withdrawn
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1503446A2 (en) * | 2003-06-30 | 2005-02-02 | Taiyo Yuden Co., Ltd. | Filter circuit and laminate filter |
| EP1503446A3 (en) * | 2003-06-30 | 2005-03-23 | Taiyo Yuden Co., Ltd. | Filter circuit and laminate filter |
| US7109829B2 (en) | 2003-06-30 | 2006-09-19 | Taiyo Yuden Co., Ltd. | Filter circuit and laminate filter |
| JP2006269653A (ja) * | 2005-03-23 | 2006-10-05 | Tdk Corp | 積層型電子部品 |
| JP6698949B1 (ja) * | 2019-03-07 | 2020-05-27 | 三菱電機株式会社 | 共振器結合構造及び周波数フィルタ |
| WO2020179046A1 (ja) * | 2019-03-07 | 2020-09-10 | 三菱電機株式会社 | 共振器結合構造及び周波数フィルタ |
| GB2595616A (en) * | 2019-03-07 | 2021-12-01 | Mitsubishi Electric Corp | Resonator coupling structure and frequency filter |
| GB2595616B (en) * | 2019-03-07 | 2022-06-29 | Mitsubishi Electric Corp | Resonator coupling structure and frequency filter |
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Legal Events
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|---|---|---|---|
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