JPH11195902A - 積層フィルタ - Google Patents

Abstract

(57)【要約】 【課題】 複数ストリップライン導体層を含む積層フィ
ルタにおいて、スプリアス共振の制御及び特性のバラツ
キを防ぐことは困難であった。 【解決手段】 誘電体１の中に、第１及び第２のストリ
ップライン導体層２、３と、入出力端子導体層４、５
と、グランド導体層６、７と、ストリップライン容量結
合導体層８、９と、接続導体層１０と、ヴィアホール導
体１１、１２とを設ける。第１及び第２のストリップラ
イン導体層２、３をストリップライン容量結合導体層
８、９と接続導体層１０とヴィアホール導体１１、１２
を使用して容量結合させる。ストリップライン容量結合
導体層８、９の平面パターンをストリップライン導体層
２、３の平面パターンに収まるように形成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、移動体通信機等に
使用するための高周波用積層フィルタに関する。

【０００２】

【従来の技術】複数のストリップライン導体層と、入力
段のストリップライン導体層に容量結合させた導体層
と、出力段のストリップライン導体層に容量結合させた
導体層とをセラミック誘電体に埋設した構造の積層フィ
ルタが知られている。この種の積層フィルタによれば複
数のストリップライン導体層の相互結合によって帯域幅
の広いバンドパスフィルタ特性を得ることができる。

【０００３】

【発明が解決しようとする課題】ところで、積層フィル
タの小型化を図るために複数のストリップライン導体層
の相互間隔を狭くすると、相互間の磁界結合が強くなり
過ぎて所望帯域幅を有するバンドパスフィルタ特性が得
られ難くなる。この種の問題を解決するために複数のス
トリップライン導体層を相互に容量結合させるための導
体層を設けることがある。しかし、このようなストリッ
プライン容量結合導体層を単に設けた積層フィルタにお
いては、基本波の周波数の整数倍の位置にスプリアス共
振のピークが生じることがあり、例えば３倍の高調波成
分等を十分に減衰させることができないことがある。ま
た、別な問題としてストリップライン容量結合導体層及
びストリップライン導体層の印刷時のパターンずれ及び
積層時のずれによって相互の対向面積のバラツキが生
じ、目的とする周波数特性を得ることができないという
問題がある。

【０００４】そこで、本発明の第１の目的は周波数特性
を改善することができる積層フィルタを提供することに
ある。また、本発明の第２の目的は量産時における特性
のバラツキの少ない積層フィルタを提供することにあ
る。

【０００５】

【課題を解決するための手段】上記課題を解決し、上記
第１の目的を達成するための本発明は、誘電体に少なく
とも第１及び第２のストリップライン導体層と第１及び
第２の入出力結合容量導体層と少なくとも第１及び第２
のストリップライン容量結合導体層と相互接続導体層と
が埋設され、前記誘電体の外周面に第１及び第２の入出
力端子導体層とグランド端子導体層とが設けられ、前記
誘電体の内部又は前記誘電体の外周面に前記複数のスト
リップライン導体層に対向するようにグランド導体層が
設けられ、前記少なくとも第１及び第２のストリップラ
イン導体層は平面的に見て互いに並置され且つこれ等の
一端は前記グランド端子導体層に接続され、前記第１の
入出力結合容量導体層は互いに並置された前記複数のス
トリップライン導体層の内の一方の端側のストリップラ
イン導体層の一部に対向するように配置され且つ前記第
１の入出力端子導体層に接続され、前記第２の入出力結
合容量導体層は互いに並置された複数のストリップライ
ン導体層の内の他方の端側のストリップライン導体層の
一部に対向するように配置され且つ前記第２の入出力端
子導体層に接続され、前記第１及び第２のストリップラ
イン容量結合導体層は前記誘電体の厚み方向における前
記第１及び第２のストリップライン導体層が設けられて
いる高さ位置と異なる高さ位置に配置され且つ前記第１
及び第２のストリップライン導体層の一部に対向するよ
うに形成され、前記相互接続導体層は前記誘電体の厚み
方向において前記第１及び第２のストリップライン容量
結合導体層と異なる高さ位置に配置され、前記第１及び
第２のストリップライン容量結合導体層と前記相互接続
導体層とは前記誘電体に設けられた第１及び第２のヴィ
アホール導体によって接続され、前記グランド導体層は
前記グランド端子導体層に接続されていることを特徴と
する積層フィルタに係わるものである。なお、第２の目
的を達成するために請求項２に示すように平面的に見て
第１及び第２のストリップライン容量結合導体層を第１
及び第２のストリップライン導体層に収まるように形成
することが望ましい。また、請求項３に示すように第３
及び第４のストリッブライン導体層を追加することがで
きる。また、請求項４に示すように、ストリッブライン
導体層を容量を介さないで入出力端子結合導体層によっ
て入出力端子導体層に接続することができる。

【０００６】

【発明の効果】各請求項の発明によれば、ヴィアホール
導体によってインダクタンスを得ることができ、このイ
ンダクタンスとストリップライン容量結合導体層の容量
とでＬＣ直列共振回路を構成することが可能になり、こ
の共振回路で高周波域に発生する共振ピークの位置をシ
フトすることができる。これにより、特定周波数の高調
波成分（例えば３次高調波）を減衰させることができ
る。また、ヴィアホール導体の径及び長さを変えるとイ
ンダクタンス値が変化するので、ストリップライン導体
層の相互の容量結合の程度を変えることなしにインダク
タンス値を変えてＬＣ直列共振によるスプリアス共振の
ピークのシフトを制御することができる。また、請求項
２の発明によれば、印刷又は積層における導体層のパタ
ーンずれによる容量結合度の変化を防ぐことができる。
また、請求項３の発明によればＱ特性の向上を図ること
ができる。

【０００７】

【実施形態及び実施例】次に、図１〜図２１を参照して
本発明の実施形態及び実施例を説明する。

【０００８】

【第１の実施例】まず、図１〜図１６を参照して第１の
実施例に係わる積層フィルタを説明する。この積層フィ
ルタは、図１〜図４に示すように平面形状四角形の６面
体に形成されており、磁器誘電体１と、この誘電体１に
埋設された第１及び第２のストリップライン導体層２、
３と、第１及び第２の入出力結合容量導体層４、５と、
第１及び第２のグランド導体層６、７と、第１及び第２
のストリップライン容量結合導体層８、９と、接続導体
層１０と、第１及び第２のヴィアホール導体１１、１２
と、第１及び第２の波長短縮効果用導体層１３、１４
と、誘電体１の外周面に設けられた第１及び第２の入出
力端子導体層１５、１６と、第１及び第２のグランド端
子導体層１７、１８とから成る。なお、図１において各
導体層１５〜１８は厚みを省いて示され、他の領域と区
別するためにこれ等の導体層１５〜１８に点々が付され
ている。

【０００９】図１〜図４の積層フィルタから第１及び第
２の入出力端子導体層１５、１６と第１及び第２のグラ
ンド端子導体層１７、１８とを除いた部分は、複数枚の
グリーンシート（磁器生シート）を積層して焼成したも
のであるので、磁器誘電体１は複数の誘電体層には分割
されていないが、図３及び図４では説明の都合上誘電体
１が第１〜第９の誘電体層１ａ〜１ｉに分けられてい
る。図５〜図１３は第１〜第９の誘電体層１ａ〜１ｉの
表面の導体パターンを示し、図１４は第９の誘電体層１
ｉ即ち積層フィルタの底面を示す。なお、図６〜図１３
には誘電体層の外周の端子導体層を切断したものが示さ
れている。

【００１０】第１の誘電体層１ａは内部導体パターンを
有さないカバーシートであり、第２の誘電体層１ｂは第
１のグランド導体層６を有するものであり、第３の誘電
体層１ｃは複数枚のグリーンシートに基づくスペーサ層
であり、第４の誘電体層１ｄは接続導体層１０及びヴィ
アホール導体１１、１２を有するものであり、第５の誘
電体層１ｅは第１及び第２のストリップライン容量結合
導体層８、９を有するものであり、第６の誘電体層１ｆ
は第１及び第２のストリップライン導体層２、３を有す
るものであり、第７の誘電体層１ｇは第１及び第２の入
力結合容量導体層４、５と第１及び第２の波長短縮効果
用導体層１３、１４とを有するものであり、第８の誘電
体層１ｈは複数枚のグリーンシートに基づくスペーサ層
であり、第９の誘電体層１ｉは第２のグランド導体層７
を有するものである。なお、第９の誘電体層１ｉの下に
カバーシート層としての誘電体層を追加して設けること
もできる。

【００１１】誘電体１は互いに対向する第１及び第２の
主面１９、２０と、第１、第２、第３及び第４の側面２
１、２２、２３、２４とを有する平板状の６面体に形成
されている。

【００１２】第１及び第２のストリップライン導体層
２、３は図１０に示すように１／４波長（伝送信号の中
心周波数の波の１／４の長さ）を有し、第１の主面１９
側から平面的に見て互いに並置され、これ等の一端は開
放され、これ等の他端は第３の側面２３に露出し、第１
のグランド端子導体層１７に接続されている。第１及び
第２の入出力結合容量導体層４、５は図２及び図１１に
示すように平面的に見て第１及び第２のストリップライ
ン導体層２、３に重なる部分を有するように配置され、
これ等の一端は第１及び第２の側面２１、２２に露出し
て第１及び第２の入出力の端子導体層１５、１６に接続
されている。この実施例の積層フィルタは対称に形成さ
れているので、２つの端子導体層４、５のいずれか一方
を入力端子、他方を出力端子として使用することができ
る。しかし、一方を入力端子導体層、他方を出力端子導
体層と特定しても差し支えない。第１及び第２のグラン
ド導体層６、７は図２、図６及び図１３から明らかなよ
うに平面的に見て第１及び第２のストリップライン導体
層２、３に重なる部分を有するように形成され、第１及
び第２のグランド端子導体層１７、１８に接続されてい
る。第１及び第２のストリップライン容量結合導体層
８、９は図２、図４、図９から明らかなように第１及び
第２のストリップライン導体層２、３と異なる厚み方向
位置に配置され且つ第５の誘電体層１ｅを介してその一
部が第１及び第２のストリップライン導体層２、３に対
向するように配置されている。なお、第１及び第２のス
トリップライン容量結合導体層８、９はパターンずれに
よる容量変化を防ぐために平面的に見てこれ等の全てが
第１及び第２のストリップライン導体層２、３に含まれ
るように配置されている。第４の誘電体層１ｄ上の接続
導体層１０は図２、図４及び図８から明らかなように第
１及び第２のストリップライン容量結合導体層８、９を
接続するように配置され、且つインダクタンスＬk を得
るように比較的幅狭な部分を有する。ヴィアホール導体
１１、１２は、第４の誘電体層１ｄのヴィアホール即ち
貫通孔１１ａ、１２ａに充填され、第１及び第２のスト
リップライン容量結合導体層８、９と接続導体層１０の
両端の幅広部分とを接続している。第７の誘電体層１ｇ
上の第１及び第２の波長短縮効果用導体層１３、１４は
図２、図４及び図１１から明らかなように第１及び第２
のストリップライン導体層２、３に第６の誘電体層１ｆ
を介して対向するように配置され、これ等の一端は第２
のグランド端子導体層１８に接続されている。なお、第
１及び第２の波長短縮効果用導体層１３、１４はこれに
基づく容量のバラツキを防ぐために第１及び第２のスト
リップライン導体層２、３よりも狭い幅に形成されてい
る。

【００１３】誘電体１に埋設された各導体層２、３、
４、５、６、７、８、９、１０、１３、１４はグリーン
シートに導電性ペーストを塗布し、グリーンシートの積
層後にグリーンシートと共に焼成したものである。第１
及び第２の入出力導体層１５、１６及び第１及び第２の
グランド端子導体層１７、１８は焼成後の積層体に導電
性ペーストを塗布して焼成したものである。

【００１４】図１５は図１〜図１４に示した積層フィル
タの等価回路を示す。この等価回路の入出力結合コンデ
ンサＣ1 、Ｃ2 は第１及び第２のストリップライン導体
層２、３と第１及び第２の入出力結合容量導体層４、５
との間の容量に相当する。Ｌ1 、Ｌ2 は第１及び第２の
ストリップライン導体層２、３に基づく共振器を示し、
等価的にコンデンサＣとインダクタンスＬの並列回路で
示されている。第１及び第２のストリップライン導体層
２、３は並置されているので、Ｍで示すような磁界結合
即ち誘導結合を有し、更に電界結合即ち容量結合もされ
ている。共振器Ｌ1 、Ｌ2 間の共振器結合コンデンサＣ
k1、Ｃk2は第１及び第２のストリップライン導体層２、
３と第１及び第２のストリップライン容量結合導体層
８、９間の容量に相当する。共振器結合コンデンサＣk
1、Ｃk2に直列接続されたインダクタンスＬk1は接続導
体層１０及びヴィアホール導体１１、１２のインダクタ
ンスに相当する。第１及び第２の波長短縮効果用コンデ
ンサＣg1、Ｃg2は波長短縮用導体層と第１及び第２のス
トリップライン導体層２、３との間の容量に相当してい
る。この波長短縮効果用コンデンサＣg1、Ｃg2は共振器
Ｌ1 、Ｌ2 のコンデンサＣに並列に接続されるので、共
振周波数を低くするように作用する。従って、ある共振
周波数を得る場合に、コンデンサＣg1、Ｃg2を設けない
場合に比べて第１及び第２のストリップライン導体層
２、３の長さを短くして小型化を図ることができる。第
１及び第２の入出力端子Ｔ1 、Ｔ2 は第１及び第２の入
出力端子導体層１５、１６に対応し、グランドはグラン
ド端子導体層１７、１８に対応している。なお、第１及
び第２の入出力端子Ｔ1 、Ｔ2 とグランドとの間に寄生
容量があるが、図１５では省略されている。

【００１５】本実施例の積層フィルタは次の効果を有す
る。 （１） ストリップライン容量結合導体層８、９に基づ
く電界結合によってストリップライン導体層２、３間の
磁界結合を相対的に弱めることができる。即ち、小型化
のためにストリップライン導体層２、３を接近させると
磁界結合が強くなり過ぎて良好なバンドパスフィルタ特
性が得られなくなるが、ストリップライン容量結合導体
層８、９に基づく共振器結合コンデンサＣk1、Ｃk2の働
きで、磁界結合を相対的に弱めることができ、良好なバ
ンドパスフィルタ特性を得ることができる。また、スト
リップライン容量結合導体層８、９の面積、位置の調整
によって共振器Ｌ1 、Ｌ2 の結合形態を誘導性結合（Ｍ
結合）と容量性結合（Ｃ結合）とのいずれにも設定する
ことができる。 （２） 接続導体層１０及びヴィアホール導体層１１、
１２によってインダクタンスＬk を得るので、このイン
ダクタンスＬk と共振器結合コンデンサＣk1、Ｃk2との
直列共振回路が形成され、この直列共振によって特定周
波数における減衰量を制御することができる。図１６は
これを説明するためのものである。この図１６から明ら
かなようにこの積層フィルタは基本波共振周波数ｆ0 に
第１のピークＰ1 を有するバンドパスフィルタ特性を示
している。フィルタにおいては、基本波の通過帯域にお
いて減衰量が少なく、２倍（２ｆ0 ）、３倍（３ｆ0 ）
等の高次周波数における減衰量が大きいことが要求され
る。もしスプリアス共振によるピークが３倍周波数３ｆ
0 に発生すると、ここでの減衰量が小さくなる。しか
し、この実施例ではコンデンサＣk1、Ｃk2とインダクタ
ンスＬk とを設けることによってこれ等に基づく直列共
振のピークＰ2 を３倍周波数３ｆ0 よりも高域側にシフ
トし、３倍周波数３ｆ0 での減衰量を大きくしている。
なお、インダクタンスＬk は接続導体層１０の幅及び長
さ、ヴィアホール導体１１、１２の径及び長さによって
制御可能である。インダクタンスＬk の値を大きくする
と第２のピークＰ2 は図１６で点線で示すように低周波
数側にシフトし、Ｌk の値を小さくすると第２のピーク
は図１６で実線で示すように高周波側にシフトする。ス
トリップライン容量結合導体層８、９の面積を変えて共
振結合コンデンサＣk1、Ｃk2の値を変えても第２のピー
クＰ2 のシフトは生じるが、この場合、ストリップライ
ン導体層２、３間即ち共振器Ｌ1 、Ｌ2 間の結合度が変
化し、所望の通過帯域幅が得られなくなる。従って、イ
ンダクタンスＬk によって第２のピークＰ2 をシフトす
ることが望ましい。図１６のフィルタによれば、基本波
周波数ｆ0 の３倍周波数３ｆ0 のノイズの通過を阻止す
ることができる。 （３） ヴィアホール導体１１、１２の長さ及び径を変
えてインダクタンス値を変化させても、ストリップライ
ン容量結合導体層８、９による結合容量の変化が発生し
ないので、スプリアス共振のピークシートを容易に行う
ことができる。 （４） ストリップライン容量結合導体層８、９の幅が
ストリップライン導体層２、３の幅よりも狭く、且つ図
２に示すようにに平面的に見てストリップライン容量結
合導体層８、９の全部がストリップライン導体層２、３
に収まるように配置されているので、導体層の印刷及び
積層時にそれぞれのパターンずれがｘ軸方向とｙ軸方向
との両方に発生しても対向面積及び容量の変化が発生せ
ず、所望特性を容易に得ることができる。 （５） 波長短縮効果用導体層１３、１４の幅がストリ
ップライン導体層２、３の幅よりも狭く形成され、平面
的に見てストリップライン導体層２、３に収まっている
ので、ｘ軸方向のパターンずれが生じてもこの容量変化
が発生しない。

【００１６】

【第２の実施例】次に、図１７及び図１８を参照して第
２の実施例の積層フィルタを説明する。但し、第２の実
施例を示す図１７、図１８及び後述する第３の実施例を
示す図１９〜図２１において図１〜図１５と実質的に同
一の部分には同一の符号を付してその説明を省略する。

【００１７】図１７及び図１８に示す第２の実施例の積
層フィルタは第１の実施例の積層フィルタに第３及び第
４のストリップライン導体層２ａ、３ａを有する第１０
の誘電体層１ｊを追加した他は図１〜図１５と同一に構
成したものである。図１７の第１０の誘電体層１ｊは第
７の誘電体層１ｇと第８の誘電体層１ｈとの間に配置さ
れている。図１８から明らかなように第１０の誘電体層
１ｊ上の第３及び第４のストリップライン導体層２ａ、
３ａのパターンは第６の誘電体層１ｆ上の第１及び第２
のストリップライン導体層２、３のパターンと同一であ
る。第３及び第４のストリップライン導体層２ａ、３ａ
は図１に示した第１のグランド端子導体層１７に接続さ
れ且つ平面的に見て第１及び第２のストリップライン導
体層２、３に一致するように配置されているので、第１
及び第２のストリップライン導体層２、３と第３及び第
４のストリップライン導体層２ａ、３ａとは互いに並列
接続されていることになる。これにより、ストリップラ
イン導体層２、２ａ及び３、３ａの共振器のＱ特性の向
上を図ることができる。また、第１及び第２の入出力結
合容量導体層４、５が第１及び第２のストリップライン
導体層２、３と第３及び第４のストリップライン導体層
２ａ、３ａとの間に挟まれた状態となるので、第１及び
第２の入出力結合容量導体層４、５とグランド導体層
６、７との間の寄生容量の低減を図ることができる。ま
た、第１の実施例と同一の容量を得る場合には第１及び
第２の入出力結合容量導体層４、５の面積を低減させる
ことができる。また、波長短縮効果用導体層１３、１４
が第１及び第２のストリップライン導体層２、３と第３
及び第４のストリップライン導体層２ａ、３ａの間に配
置されているので、第１の実施例と同一の容量を得る場
合には、この面積を低減することができる。なお、第２
の実施例は、上述のような格別な効果を有する他に、第
１の実施例と同一の効果も有する。

【００１８】

【第３の実施例】図１９〜図２１に示す第３の実施例の
積層フィルタは３段に構成した他は第１の実施例の積層
フィルタと同一に構成されている。即ち、図１９及び図
２０に示すように第６の誘電体層１ｆに追加して第３の
ストリップライン導体層３０が設けられ、また第５の誘
電体層１ｅに第３のストリップライン容量結合導体層３
１が設けられ、これが第３のヴィアホール導体３２によ
って接続導体層１０に接続されている。また、第３の波
長短縮効果用導体層２２が第３のストリップライン導体
層３１に対向するように第７の誘電体層１ｇ上に配置さ
れている。なお、図１９及び図２０には第１及び第２の
入出力結合容量導体層４、５が示されていないが、第１
の入出力結合容量導体層４は第１〜第３のストリップラ
イン導体層２、３、３０の内の一方の端側（入力側）の
第１のストリップライン導体層２に対向し、第２の入出
力結合容量導体層５は他方の端側（出力側）の第３のス
トリップライン導体層３０に対向している。

【００１９】図２１は図１９及び図２０に示した第３の
実施例の積層フィルタの等価回路図であり、図１５の回
路に第３の共振器Ｌ3 と、第３及び第４の容量結合コン
デンサＣk3、Ｃk4と、第２のインダクタンスＬk2と、第
３の波長短縮効果用コンデンサＣg3とを付加したものに
相当する。第３の共振器Ｌ3 は第３のストリップライン
導体層３０に基づくものであり、第３及び第４の容量結
合コンデンサＣk3、Ｃk4は第２及び第３のストリップラ
イン容量結合導体層９、３１と第２及び第３のストリッ
プライン導体層２、３０との間の容量に相当し、第２の
インダクタンスＬk2は接続導体層１０及びヴィアホール
導体１２、３２に基づくものであり、第３の波長短縮効
果用コンデンサＣg3は第３の波長短縮効果用導体層３３
と第３のストリップライン導体層３０との間の容量に相
当する。この第３の実施例の３段の積層フィルタにおい
ても第１の実施例と同一の作用効果を得ることができ
る。

【００２０】

【第４の実施例】第４の実施例の誘電体フィルタは、図
２２に示すように第１及び第２のストリップライン導体
層２、３に対してタップとしての第１及び第２の入出力
端子結合導体層４′、５′の一端を接続し、これ等の他
端を第１及び第２の入出力端子導体層１５、１６に接続
したものである。即ち、この第４の実施例の誘電体フィ
ルタは、第１の実施例の図１１に示す第１及び第２の入
出力結合容量導体層４、５を省略し、第１及び第２の入
出力結合容量導体層４、５の代わりに第１及び第２の入
出力端子結合導体層４′、５′を誘電体層１ｆ上に設
け、この他は第１の実施例と同一に構成したものであ
る。従って、第４の実施例の誘電体フィルタの等価回路
は、図１５からコンデンサＣ1 、Ｃ2 を省略したものに
相当する。この第４の実施例でも、図１５のインダクタ
ンスＬk1に相当するものが得られるので、第１の実施例
と同一の効果を有する。なお、第１及び第２の入出力端
子結合導体層４′、５′をストリップライン導体層２、
３が設けられている誘電体層１ｆと別の誘電体層に設
け、これをヴイアホ−ル導体を介してストリップライン
導体層２、３に接続することもできる。

【００２１】

【変形例】本発明は上述の実施例に限定されるものでな
く、例えば次の変形が可能なものである。 （１） 第１及び第２のグランド端子導体層１７、１８
を相互に接続することができる。 （２） グランド導体層６、７の一方又は両方を誘電体
１の第１及び第２の主面１９、２０の一方又は両方に設
けることができる。

【図面の簡単な説明】

【図１】第１の実施例の積層フィルタを示す斜視図であ
る。

【図２】図１の積層フィルタの内部の導体パターンを伴
なって示す平面図である。

【図３】図２のＡ−Ａ線拡大断面図である。

【図４】図２のＢ−Ｂ線拡大断面図である。

【図５】図２の第１の誘電体層の平面図である。

【図６】図２の第２の誘電体層上の導体層の平面パター
ンと外周の端子導体層とを示す一部切断平面図である。

【図７】図２の第３の誘電体層の表面と外周の端子導体
層とを示す一部切断平面図である。

【図８】図２の第４の誘電体層の導体層の平面パターン
と外周の端子導体層とを示す一部切断平面図である。

【図９】図２の第５の誘電体層の導体層の平面パターン
と外周の端子導体層とを示す一部切断平面図である。

【図１０】図２の第６の誘電体層の導体層の平面パター
ンと外周の端子導体層とを示す一部切断平面図である。

【図１１】図２の第７の誘電体層の導体層の平面パター
ンと外周の端子導体層とを示す一部切断平面図である。

【図１２】図２の第８の誘電体層の表面と外周の端子導
体層とを示す一部切断平面図である。

【図１３】図２の第９の誘電体層の導体層の平面パター
ンと外周の端子導体層とを示す一部切断平面図である。

【図１４】図２の積層フィルタの底面図である。

【図１５】図１の積層フィルタの等価回路図である。

【図１６】図１の積層フィルタの周波数特性図である。

【図１７】第２の実施例の積層フィルタを図４と同様に
示す断面図である。

【図１８】図１７の第６、第７及び第１０の誘電体層と
導体パターンを示す斜視図である。

【図１９】第３の実施例の積層フィルタの第５及び第６
の誘電体層と導体パターンを示す斜視図である。

【図２０】第３の実施例の積層フィルタを図４と同様に
示す断面図である。

【図２１】図２０の積層フィルタの等価回路図である。

【図２２】第４の実施例の積層フィルタのストリップラ
イン導体層と入出力端子結合導体層とを図１１と同様に
示す平面図である。

【符号の説明】

１ 誘電体 ２、３ ストリップライン導体層 ４、５ 入出力結合容量導体層 ６、７ グランド導体層 ８、９ ストリップライン容量結合導体層 １０ 接続導体層

─────────────────────────────────────────────────────

【手続補正書】

【提出日】平成１０年２月２５日

【手続補正１】

【補正対象書類名】明細書

【補正対象項目名】００１２

【補正方法】変更

【補正内容】

【００１２】第１及び第２のストリップライン導体層
２、３は図１０に示すように１／４波長（伝送信号の中
心周波数の波の１／４の長さ）を有し、第１の主面１９
側から平面的に見て互いに並置され、これ等の一端は開
放され、これ等の他端は第３の側面２３に露出し、第１
のグランド端子導体層１７に接続されている。第１及び
第２の入出力結合容量導体層４、５は図２及び図１１に
示すように平面的に見て第１及び第２のストリップライ
ン導体層２、３に重なる部分を有するように配置され、
これ等の一端は第１及び第２の側面２１、２２に露出し
て第１及び第２の入出力端子導体層１５、１６に接続さ
れている。この実施例の積層フィルタは対称に形成され
ているので、２つの端子導体層１５、１６のいずれか一
方を入力端子、他方を出力端子として使用することがで
きる。しかし、一方を入力端子導体層、他方を出力端子
導体層と特定しても差し支えない。第１及び第２のグラ
ンド導体層６、７は図２、図６及び図１３から明らかな
ように平面的に見て第１及び第２のストリップライン導
体層２、３に重なる部分を有するように形成され、第１
及び第２のグランド端子導体層１７、１８に接続されて
いる。第１及び第２のストリップライン容量結合導体層
８、９は図２、図４、図９から明らかなように第１及び
第２のストリップライン導体層２、３と異なる厚み方向
位置に配置され且つ第５の誘電体層１ｅを介してその一
部が第１及び第２のストリップライン導体層２、３に対
向するように配置されている。なお、第１及び第２のス
トリップライン容量結合導体層８、９はパターンずれに
よる容量変化を防ぐために平面的に見てこれ等の全てが
第１及び第２のストリップライン導体層２、３に含まれ
るように配置されている。第４の誘電体層１ｄ上の接続
導体層１０は図２、図４及び図８から明らかなように第
１及び第２のストリップライン容量結合導体層８、９を
接続するように配置され、且つインダクタンスＬｋを得
るように比較的幅狭な部分を有する。ヴィアホール導体
１１、１２は、第４の誘電体層１ｄのヴィアホール即ち
貫通孔１１ａ、１２ａに充填され、第１及び第２のスト
リップライン容量結合導体層８、９と接続導体層１０の
両端の幅広部分とを接続している。第７の誘電体層１ｇ
上の第１及び第２の波長短縮効果用導体層１３、１４は
図２、図４及び図１１から明らかなように第１及び第２
のストリップライン導体層２、３に第６の誘電体層１ｆ
を介して対向するように配置され、これ等の一端は第２
のグランド端子導体層１８に接続されている。なお、第
１及び第２の波長短縮効果用導体層１３、１４はこれに
基づく容量のバラツキを防ぐために第１及び第２のスト
リップライン導体層２、３よりも狭い幅に形成されてい
る。

【手続補正２】

【補正対象書類名】明細書

【補正対象項目名】００２０

【補正方法】変更

【補正内容】

【００２０】

【第４の実施例】第４の実施例の誘電体フィルタ即ち積
層フィルタは、図２２に示すように第１及び第２のスト
リップライン導体層２、３に対してタップとしての第１
及び第２の入出力端子結合導体層４′、５′の一端を接
続し、これ等の他端を第１及び第２の入出力端子導体層
１５、１６に接続したものである。即ち、この第４の実
施例の誘電体フィルタは、第１の実施例の図１１に示す
第１及び第２の入出力結合容量導体層４、５を省略し、
第１及び第２の入出力結合容量導体層４、５の代わりに
第１及び第２の入出力端子結合導体層４′、５′を誘電
体層１ｆ上に設け、この他は第１の実施例と同一に構成
したものである。従って、第４の実施例の誘電体フィル
タの等価回路は、図１５からコンデンサＣ１、Ｃ２を省
略したものに相当する。この第４の実施例でも、図１５
のインダクタンスＬｋ１に相当するものが得られるの
で、第１の実施例と同一の効果を有する。なお、第１及
び第２の入出力端子結合導体層４′、５′をストリップ
ライン導体層２、３が設けられている誘電体層１ｆと別
の誘電体層に設け、これをヴイアホール導体を介してス
トリップライン導体層２、３に接続することもできる。

Claims (4)

【特許請求の範囲】
1. 【請求項１】 誘電体に少なくとも第１及び第２のスト
   リップライン導体層と第１及び第２の入出力結合容量導
   体層と少なくとも第１及び第２のストリップライン容量
   結合導体層と相互接続導体層とが埋設され、 前記誘電体の外周面に第１及び第２の入出力端子導体層
   とグランド端子導体層とが設けられ、 前記誘電体の内部又は前記誘電体の外周面に前記複数の
   ストリップライン導体層に対向するようにグランド導体
   層が設けられ、 前記少なくとも第１及び第２のストリップライン導体層
   は平面的に見て互いに並置され且つこれ等の一端は前記
   グランド端子導体層に接続され、 前記第１の入出力結合容量導体層は互いに並置された前
   記複数のストリップライン導体層の内の一方の端側のス
   トリップライン導体層の一部に対向するように配置され
   且つ前記第１の入出力端子導体層に接続され、 前記第２の入出力結合容量導体層は互いに並置された複
   数のストリップライン導体層の内の他方の端側のストリ
   ップライン導体層の一部に対向するように配置され且つ
   前記第２の入出力端子導体層に接続され、 前記第１及び第２のストリップライン容量結合導体層は
   前記誘電体の厚み方向における前記第１及び第２のスト
   リップライン導体層が設けられている高さ位置と異なる
   高さ位置に配置され且つ前記第１及び第２のストリップ
   ライン導体層の一部に対向するように形成され、 前記相互接続導体層は前記誘電体の厚み方向において前
   記第１及び第２のストリップライン容量結合導体層と異
   なる高さ位置に配置され、 前記第１及び第２のストリップライン容量結合導体層と
   前記相互接続導体層とは前記誘電体に設けられた第１及
   び第２のヴィアホール導体によって接続され、 前記グランド導体層は前記グランド端子導体層に接続さ
   れていることを特徴とする積層フィルタ。
2. 【請求項２】 前記第１及び第２のストリップライン容
   量結合導体層は平面的に見て前記第１及び第２のストリ
   ップライン導体層の中に収まるように形成されているこ
   とを特徴とする請求項１記載の積層フィルタ。
3. 【請求項３】 更に、第３及び第４のストリップライン
   導体層を有し、前記第３及び第４のストリップライン導
   体層は平面的に見て前記第１及び第２のストリップライ
   ン導体層にほぼ一致するパターンを有し且つ前記グラン
   ド端子導体層に接続されていることを特徴とする請求項
   １又は２記載の積層フィルタ。
4. 【請求項４】 誘電体に少なくとも第１及び第２のスト
   リップライン導体層と第１及び第２の入出力端子結合導
   体層と少なくとも第１及び第２のストリップライン容量
   結合導体層と相互接続導体層とが埋設され、 前記誘電体の外周面に第１及び第２の入出力端子導体層
   とグランド端子導体層とが設けられ、 前記誘電体の内部又は前記誘電体の外周面に前記複数の
   ストリップライン導体層に対向するようにグランド導体
   層が設けられ、 前記少なくとも第１及び第２のストリップライン導体層
   は平面的に見て互いに並置され且つこれ等の一端は前記
   グランド端子導体層に接続され、 前記第１の入出力端子結合導体層は互いに並置された前
   記複数のストリップライン導体層の内の一方の端側のス
   トリップライン導体層と前記第１の入出力端子導体層と
   を接続するように配置され、 前記第２の入出力端子結合導体層は互いに並置された複
   数のストリップライン導体層の内の他方の端側のストリ
   ップライン導体層と前記第２の入出力端子導体層とを接
   続するように配置され、 前記第１及び第２のストリップライン容量結合導体層は
   前記誘電体の厚み方向における前記第１及び第２のスト
   リップライン導体層が設けられている高さ位置と異なる
   高さ位置に配置され且つ前記第１及び第２のストリップ
   ライン導体層の一部に対向するように形成され、 前記相互接続導体層は前記誘電体の厚み方向において前
   記第１及び第２のストリップライン容量結合導体層と異
   なる高さ位置に配置され、 前記第１及び第２のストリップライン容量結合導体層と
   前記相互接続導体層とは前記誘電体に設けられた第１及
   び第２のヴィアホール導体によって接続され、 前記グランド導体層は前記グランド端子導体層に接続さ
   れていることを特徴とする積層フィルタ。