JPH1141004A - 積層型誘電体フィルタ - Google Patents

Abstract

(57)【要約】 【課題】 積層型誘電体フィルタを小型化及び高性能化
することが困難であった。 【解決手段】 積層型誘電体フィルタを構成する第１、
第２、第３のストリップライン共振器を、複数のストリ
ップライン導体層１３、１６、１９、及び１４、１７、
２０、及び１５、１８、２１で構成する。ストリップラ
イン導体層の相互間に波長短縮用容量導体層３０、３
１、３２を配置して大きな静電容量を得る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は移動体通信機に使用
するために好適な積層型誘電体フィルタに関する。

【０００２】

【従来の技術】携帯電話等の移動体通信機のバンドパス
フィルタ、ローパスフィルタ等に積層フィルタを使用す
ることは公知である。この積層フィルタは、誘電体の中
にストリップライン用導体層、結合コンデンサ用導体
層、シールド用グランド導体層を埋設し、誘電体の外周
面に入力端子導体層と出力端子導体層とグランド端子導
体層とを設けたものである。

【０００３】

【発明が解決しようとする課題】ところで、積層型誘電
体フィルタを更に小型化すること及び高性能化すること
が要求されている。

【０００４】そこで、本願の第１の目的は、導体損失を
低減させてＱの高い積層型誘電体フィルタを提供するこ
とにある。本願の第２の目的は、導体損失を低減するこ
とができるのみでなく、ストリップライン導体層の延び
る方向の寸法を小さくすることができる積層型誘電体フ
ィルタを提供することにある。本願の第３の目的は、導
体損失を低減することができるのみでなく、スプリアス
共振即ち基本共振周波数よりも高い領域に発生する不要
共振の発生位置を高周側にシフトすることができる積層
型誘電体フィルタを提供することにある。

【０００５】

【課題を解決するための手段】上記第１の目的を達成す
るための本発明は、互いに対向する第１及び第２の主面
と前記第１及び第２の主面間の側面とを有する誘電体
と、前記誘電体の前記第１の主面と前記第２の主面との
間の第１の厚み方向位置に配置された少なくとも第１及
び第２のストリップライン導体層と、前記誘電体の前記
第１の主面と前記第２の主面との間の第２の厚み方向位
置に配置された少なくとも第３及び第４のストリップラ
イン導体層と、前記第１の主面又は前記第１の主面と前
記第１の厚み方向位置との間の第３の厚み方向位置に配
置された第１のグランド導体層と、前記第２の主面又は
前記第２の主面と前記第２の厚み方向位置との間の第４
の厚み方向位置に配置された第２のグランド導体層と、
前記第１の厚み方向位置と前記第２の厚み方向位置との
間又は前記第１の厚み方向位置と前記第３の厚み方向位
置との間又は前記第２の厚み方向位置と前記第４の厚み
方向位置との間の第５の厚み方向位置に配置された第１
及び第２の入出力容量導体層と、前記誘電体の前記側面
に設けられたグランド端子導体層と、前記誘電体の前記
側面に設けられた第１及び第２の入出力端子導体層とを
有し、前記第１、第２、第３及び第４のストリップライ
ン導体層の一端は前記グランド端子導体層に接続され、
前記第１及び第２の入出力容量導体層の一端は前記第１
及び第２の入出力容量端子導体層に接続され、前記第１
及び第２のグランド導体層は前記グランド端子導体層に
接続され、前記第１の主面に対して垂直な方向から見
て、前記第１及び第３のストリップライン導体層が互い
に重なるように配置され且つ前記第２及び第４のストリ
ップライン導体層が互いに重なるように配置され且つ前
記第１の入出力容量導体層が前記第１及び第３のストリ
ップライン導体層に重なる部分を有するように形成され
且つ前記第２の入出力容量導体層が前記第２及び第４の
ストリップライン導体層に重なる部分を有するように形
成されていることを特徴とする積層型誘電体フィルタに
係わるものである。なお、請求項４に示すように、第３
の厚み方向位置に第５及び第６のストリップライン導体
層を設けることができる。また、請求項２及び５に示す
ように波長短縮用容量導体層を、誘電体の異なる厚み方
向位置において同一共振器を構成する２つのストリップ
ライン導体層の相互間に設けることができる。また、請
求項３及び６に示すように共振器間結合容量導体層を設
けることができる。また、請求項７に示すように複数の
厚み方向位置に共振器間結合容量導体層をそれぞれ設け
ることができる。また、請求項８に示すように、入出力
容量導体層を第８の厚み方向位置に設けることができ
る。また、請求項９に示すように厚み方向位置の異なる
ストリップライン導体層の幅を異なる値にすることがで
きる。また、請求項１０に示すように、波長短縮用容量
導体層の幅をストリップライン導体層の幅と異なる値
（大きいか又は小さい値）にすることができる。

【０００６】

【発明の効果】各請求項の発明によれば、複数のストリ
ップライン導体層によって等価的に１つの共振器を構成
するので、導体損失が低減し、Ｑ特性が向上する。ま
た、請求項２及び５の発明によれば、ストリップライン
導体層の長さを同一に保って共振周波数を下げること、
又は共振周波数を同一に保った場合にはストリップライ
ン導体層の長さを短くすることができ、この効果が従来
よりも大きくなる。また、請求項３及び６によれば、共
振器相互間が良好に結合された多段フィルタが得られ
る。また、請求項７に示すように複数の共振器間結合容
量導体層を設けると、共振器結合路のインダクタンスを
低減することができ、スプリアス共振を高周波側にシフ
トすることができる。また、請求項８によれば、波長短
縮用容量導体層を入出力容量導体層と同時に形成でき
る。また、請求項９及び１０によれば導体層のパタ−ン
ずれによる特性のバラツキを防ぐことができる。

【０００７】

【第１の実施例】次に、図１〜図７を参照して本発明の
第１の実施例に係わる移動体通信機等においてＶＨＦ帯
以上の周波数でバンドパスフィルタとして使用する積層
型誘電体フィルタを説明する。図１に概略的に示す完成
した積層型誘電体フィルタ１は、比誘電率が３０以上の
直方体のセラミック誘電体２と、外部信号端子導体層と
しての第１及び第２の入出力端子導体層３、４と、一対
の外部グランド端子導体層５、６とを有し、更に誘電体
２に埋設された内部導体層を有する。誘電体２は、第１
及び第２の主面７、８と第１、第２、第３及び第４の側
面９、１０、１１、１２を有した６面体である。入出力
端子導体層３、４は誘電体２の第１及び第２の側面９、
１０の中央に帯状に設けられ、この一部が第１及び第２
の主面７、８にはみ出している。グランド端子導体層
５、６は誘電体２の第３及び第４の側面１１、１２に設
けられ、この一部が第１及び第２の主面７、８及び第１
及び第２の側面９、１０の上面と下面にはみ出してい
る。

【０００８】本実施例の積層型誘電体フィルタ１は図５
に示す等価回路が得られるように形成されている。図５
において入力端子Ｔ1 は入力結合コンデンサＣ1 を介し
て第１のストリップライン共振器Ｌ1 に接続され、出力
端子Ｔ2 は出力結合コンデンサＣ2 を介して第２のスト
リップライン共振器Ｌ2 に接続されている。第３のスト
リップライン共振器Ｌ3 は第１及び第２のストリップラ
イン共振器Ｌ1 、Ｌ2の相互間に配置され、これ等にＭ
結合（誘導性結合）されていると共に第１及び第２の共
振器間結合コンデンサＣ7 、Ｃ8 で結合されている。第
１、第２及び第３のストリップライン共振器Ｌ1 、Ｌ2
、Ｌ3 の一端はグランドに接続されている。第３のス
トリップライン共振器Ｌ3 の他端はトラップ用コンデン
サＣ9 を介して第１及び第２の共振器間結合コンデンサ
Ｃ7 、Ｃ8 の相互間に接続されている。また、波長短縮
容量を得るためのコンデンサＣ3 、Ｃ4 、Ｃ10が第１、
第２及び第３のストリップライン共振器Ｌ1 、Ｌ2 、Ｌ
3 とに対して並列に接続されている。入力端子Ｔ1 とグ
ランドとの間の浮遊容量（ストレーキャパシタンス）は
破線によってＣ5 で示され、出力端子Ｔ2 とグランドと
の間の浮遊容量は破線によってＣ6 で示されている。図
５の入力端子Ｔ1 、出力端子Ｔ2 、及びグランドは図１
の第１の入出力端子導体層３、第２の入出力端子導体層
４、グランド端子導体層５、６に対応する。

【０００９】図５の回路を得るために誘電体２の中には
図２〜図４に示すように多数の導体層が埋設されてい
る。誘電体２はセラミックのグリーンシート（磁器生シ
ート）に導電性ペースト（例えば銀ペースト）を図４に
示す所定パターンに印刷し、これ等を積層して焼成した
ものである。グリーンシートは焼成後に相互に一体化さ
れるが、図４では説明の都合上第１、第２、第３、第
４、第５、第６、第７、第８、第９及び第１０の誘電体
層２ａ、２ｂ、２ｃ、２ｄ、２ｅ、２ｆ、２ｇ、２ｈ、
２ｉ、２ｊに分割して示されている。内導体層は誘電体
１の第１及び第２の主面７、８間における第１、第２、
第３、第４、第５、第６及び第７の厚み方向位置Ｈ1 、
Ｈ2 、Ｈ3 、Ｈ4 、Ｈ5 、Ｈ6 、Ｈ7 に設けられてい
る。なお、第８及び第９の厚み方向位置Ｈ8 、Ｈ9 に内
導体層を設けるように変形することもできる。

【００１０】次に各層のパターンを説明する。第１の厚
み方向位置Ｈ1 となる第４の誘電体層２ｄの表面には第
１、第２及び第３のストリップライン導体層１３、１
４、１５が第３の側面１１から第４の側面１２に向って
直線的に延びるように配置されている。また、第２の厚
み方向位置Ｈ2 となる第６の誘電体層２ｆの表面には、
第４、第５及び第６のストリップライン導体層１６、１
７、１８が第３の側面１１から第４の側面１２に向って
直線的に延びるように配置されている。また、第３の厚
み方向位置Ｈ3 となる第８の誘電体層２ｈの表面には、
第７、第８及び第９のストリップライン導体層１９、２
０、２１が第３の側面１１から第４の側面１２に向って
直線的に延びるように配置されている。第１、第２及び
第３の厚み方向位置Ｈ1 、Ｈ2 、Ｈ3 は互いに異なる高
さ位置であって、第２の厚み方向位置Ｈ2 は第１及び第
３の厚み方向位置Ｈ1 、Ｈ3 の相互間であり、第１の厚
み方向位置Ｈ1 は第１の主面７と第２の厚み方向位置Ｈ
2 との間であり、第３の厚み方向位置Ｈ3 は第２の主面
８と第２の厚み方向位置Ｈ2 との間である。第１〜第９
のストリップライン導体層１３〜２１の一端は第１のグ
ランド端子導体層５にそれぞれ接続されている。第１の
主面７に対して垂直な方向から見て即ち平面的に見て、
第１、第４及び第７のストリップライン導体層１３、１
６、１９は互いに重なるように配置されており、これ等
の組み合せによって図５の第１のストリップライン共振
器Ｌ1 を提供する。また、平面的に見て、第２、第５及
び第８のストリップライン導体層１４、１７、２０は互
いに重なるように配置されており、これ等の組み合せに
よって図５の第２のストリップライン共振器Ｌ2 を提供
する。また、平面的に見て、第３、第６及び第９のスト
リップライン導体層１５、１８、２１は互いに重なるよ
うに配置されており、これ等の組み合せによって図５の
第３のストリップライン共振器Ｌ3 を提供する。図３か
ら明らかなように、第１の厚み方向位置Ｈ1 の第１、第
２及び第３のストリップライン導体層１３、１４、１５
の幅及び第３の厚み方向位置Ｈ3 の第７、第８及び第９
のストリップライン導体層１９、２０、２１の幅Ｗ1 は
第２の厚み方向位置Ｈ2 の第４、第５及び第６のストリ
ップライン導体層１６、１７、１８の幅Ｗ2 よりも僅か
に狭い。従って、グリーンシートの積層のズレ等が生じ
ても、第１、第２及び第３の厚み方向位置Ｈ1 、Ｈ2 、
Ｈ3 のストリップライン導体層の結合度の変動を小さく
抑えることができる。

【００１１】第１の主面７と第１の厚み方向位置Ｈ1 と
の間の第４の厚み方向位置Ｈ4 となる第２の誘電体層２
ｂの表面には、第１のグランド導体層２２と第１及び第
２の付加導体層２３、２４とが設けられている。第１の
グランド導体層２２は内部のシールド作用及びストリッ
プライン作用を得るために設けられたものであって、第
２の誘電体層２ｂの対の長辺間を結ぶように広い面積に
形成され、平面的に見て第１、第２及び第３のストリッ
プライン導体層１３、１４、１５に対向し、この一端及
び他端は第３及び第４の側面１１、１２のグランド端子
導体層５、６に接続されている。第１及び第２の付加導
体層２３、２４は第２の誘電体層２ｂの対の短辺（第１
及び第２の側面）の中央から対向する辺（側面）に向っ
て突出するように形成され且つこれ等の一端は第１及び
第２の側面９、１０で第１及び第２の出力端子導体層
３、４に接続されている。付加導体層２３、２４は所定
のギャップを有してグランド導体層２２に対向している
ので、両者間に浮遊容量が得られる。グランド導体層２
２と第１及び第２の付加導体層２３、２４は同一のグリ
ーンシート（磁器生シート）に導体ペーストを同時に印
刷して形成するので、量産時において相互の位置関係の
バラツキはほとんど生じない。例えばグランド導体層２
２が図４で右側にずれると、付加導体層２３、２４も右
側にずれ、結局両者間のギャップの変化は生じない。従
って、入出力端子導体層３、４のグランドに対する浮遊
容量のバラツキが小さくなる。

【００１２】第３の厚み方向位置Ｈ3 と第２の主面６と
の間の第５の厚み方向位置Ｈ5 となる第１０の誘電体層
２ｊの表面には第２のグランド導体層２５と第３及び第
４の付加導体層２６、２７とが設けられている。第２の
グランド導体層２５と第３及び第４の付加導体層２６、
２７とは、平面的に見て第１のグランド導体層２２と第
１及び第２の付加導体層２２と同一パターンに形成さ
れ、これ等と同一の作用を有する。なお、第２のグラン
ド導体層２５は第１及び第２のグランド端子導体層５、
６に接続され、第３及び第４の付加導体層２６、２７は
第１及び第２の入出力端子導体層３、４に接続されてい
る。

【００１３】第１及び第２の厚み方向位置Ｈ1 、Ｈ2 の
相互間の第６の厚み方向位置Ｈ6 となる第５の誘電体層
２ｅの表面には第１及び第２の入出力容量導体層２８、
２９と第１、第２及び第３の波長短縮用容量導体層３
０、３１、３２とが配置されている。第１の入出力容量
導体層２８は図２から明らかなように平面的に見て第
１、第４及び第７のストリップライン導体層１３、１
６、１９に重なる部分を有するように形成され、第１の
側面９の第１の入出力端子導体層３に接続されている。
第２の入出力容量導体層２９は平面的に見て第２、第５
及び第８のストリップライン導体層１４、１７、２０に
重なる部分を有するように形成され、第２の側面１０の
第２の入出力端子導体層４に接続されている。なお、第
１の入出力容量導体層２８と第１及び第４のストリップ
ライン導体層１３、１６との間に図５の入力結合コンデ
ンサＣ1 が得られ、第２の入出力容量導体層２９と第２
及び第５のストリップライン導体層と１４、１７との間
に図５の出力結合コンデンサＣ2が得られる。本願にお
いて、導体層２８を入力容量導体層、導体層２９を出力
容量導体層、導体層３を入力端子導体層、導体層４を出
力端子導体層と呼ばないで、入出力容量導体層、入出力
端子導体層と呼んでいるのは、積層型誘電体フィルタ１
が対称に形成され、導体層３、４、２８、２９を入力側
と出力側とのいずれにも使用することができるからであ
る。従って、本願における入出力は入力又は出力を意味
している。

【００１４】平面的に見て、第５の誘電体層２ｅの第１
の波長短縮用容量導体層３０は第１、第４及び第７のス
トリップライン導体層１３、１６、１９に重なる部分を
有するように形成され、また、第２の波長短縮用容量導
体層３１は第２、第５及び第８のストリップライン導体
層１４、１７、２０に重なる部分を有するように形成さ
れ、また、第３の波長短縮用容量導体層３２は第３、第
６及び第９のストリップライン導体層１５、１８、２１
に重なる部分を有するように形成されている。第１、第
２及び第３の波長短縮用容量導体層３０、３１、３２の
一端は第４の側面１２の第２のグランド端子導体層６に
それぞれ接続されているので、等価的に図５のコンデン
サＣ3 、Ｃ4 、Ｃ10を提供する。

【００１５】第２及び第３の厚み方向位置Ｈ2 、Ｈ3 の
相互間に第７の厚み方向位置Ｈ7 となる第７の誘電体層
２ｇの表面には、共振器間容量導体層３３が配置されて
いる。この共振器間結合容量導体層３３は平面的に見て
第１〜第９のストリップライン導体層１３〜２１の全て
に重なるように配置されており、等価的に図５の結合コ
ンデンサＣ7 、Ｃ8 として作用し、且つ突出部３４がコ
ンデンサＣ9 として作用する。なお、第１、第２及び第
３のストリップライン導体層１３、１４、１５の相互
間、第４、第５及び第６のストリップライン導体層１
６、１７、１８の相互間及び第７、第８及び第９のスト
リップライン導体層１９、２０、２１の相互間は誘導結
合するように接近している。従って、第１、第２及び第
３のストリップライン共振器Ｌ1 、Ｌ2 、Ｌ3 は容量結
合と誘導結合との両方で結合されていることになる。

【００１６】図６は第１の波長短縮用容量導体層３０の
働きを等価的に示す。第１、第４及び第７のストリップ
ライン導体層１３、１６、１９から成る第１のストリッ
プライン共振器Ｌ1 はインダクタンスＬa とコンデンサ
Ｃa の並列共振回路で等価的に示すことができる。波長
短縮用容量導体層３０に基づくコンデンサＣ3 はコンデ
ンサＣa に並列に接続される。図６において、Ｌa を
Ｌ、Ｃa ＋Ｃ3 をＣとすれば、共振周波数ｆ0 は１／
｛（２π）（ＬＣ）^1/2 ｝で表わすことができる。従っ
て、図７に示すように静電容量Ｃ3 が大きくなるにつれ
て共振周波数ｆ0 は低くなる。即ち、波長短縮用コンデ
ンサＣ3 を設けるとストリップライン導体層１３、１
６、１９の長さを変えないで、共振周波数ｆ0 を下げる
ことができる。もし、共振周波数ｆ0 を一定に保つ場合
において容量Ｃ3 を大きくすると、ストリップライン導
体層１３の長さを短くすることができ、波長短縮と同等
な効果が得られる。なお、第２及び第３の波長短縮用容
量導体層３１、３２によっても第１の波長短縮用容量導
体層３０と同様な効果が得られる。

【００１７】ところで、第１、第２及び第３の波長短縮
用容量導体層３０、３１、３２は第１、第２及び第３の
ストリップライン導体層１３、１４、１５と第４、第５
及び第６のストリップライン導体層１６、１７、１８と
の間に配置されているので、多段フィルタの各段のスト
リップライン導体層を１個で構成する従来に比べて、ス
トリップライン導体層に対向する面積が倍になり、図５
の等価コンデンサＣ3、Ｃ4 、Ｃ10の容量も倍になって
波長短縮効果が大きくなり、従来と同一の共振周波数ｆ
0 を得る場合にはストリップライン導体層１３〜２１の
長さを短くして積層型誘電体フィルタ１のストリップラ
イン導体層１３〜２１の延びる方向の幅を狭くして小型
化を達成することができ、回路基板における積層型誘電
体フィルタ１の占有面積を狭くすることができる。ま
た、従来と同一の共振周波数を得る場合には、波長短縮
用容量導体層３０、３、３２の面積を小さくし、入出力
容量導体層２８、２９等の相互干渉を少なくすること、
又はフィルタ全体を小型化することができる。また、入
出力容量導体層２８、２９をストリップライン導体層１
３、１６と１４、１７との間に配置するので、電気力線
の遮蔽がなく、無負荷Ｑを大きくできる。

【００１８】

【第２の実施例】次に、図８を参照して第２の実施例の
積層型誘電体フィルタを説明する。但し、図８において
図４と実質的に同一の部分には同一の符号を付してその
説明を省略する。図８では第５及び第７の誘電体層２
ｅ、２ｇに図４の第４及び第６の誘電体層２ｄ、２ｆの
第１〜第６のストリップライン導体層１３〜１８と同一
のものが設けられている。また、図８の第４の誘電体層
２ｄには図４の第５の誘電体２ｅと同一のものが設けら
れている。図８では図４の第８の誘電体層２ｈのストリ
ップライン導体層１９、２０、２１に相当するものが省
かれ、この代りに共振器間結合容量導体層３３ｃ、３３
ｄが設けられている。従って、この図８においては、図
４の共振器間結合容量導体層３３に対応するものとして
第１、第２、第３及び第４の共振器間結合容量導体層３
３ａ、３３ｂ、３３ｃ、３３ｄを有する。第１及び第２
の共振器間結合容量導体層３３ａ、３３ｂは厚さ方向位
置Ｈ2 の第６の誘電体層２ｆの表面に設けられている。
平面的に見て左半分の導体層３３ａは第１、第３、第４
及び第６のストリップライン導体層１３、１５、１６、
１８に対向し、右半分の導体層３３ｂは第２、第３、第
５及び第６のストリップライン導体層１４、１５、１
７、１８に対向している。第３及び第４の共振器間結合
容量導体層３３ｃ、３３ｄは厚み方向位置Ｈ3 の第８の
誘電体層２ｈの表面に設けられている。平面的に見て左
半分の第３の共振器間結合容量導体層３３ｃは第４及び
第６のストリップライン導体層１６、１８に対向し、右
半分に第４の共振器間結合容量導体層３３ｄは第５及び
第６のストリップライン導体層１７、１８に対向してい
る。なお、第１及び第２の共振器間結合容量導体層３３
ａ、３３ｂを連続的に一体に形成すること、及び第３及
び第４の共振器間結合容量導体層３３ｃ、３３ｄを連続
的に一体に形成することができる。図８において、第
１、第２、第３、第９及び第１０の誘電体層２ａ、２
ｂ、２ｃ、２ｉ、２ｊ及びここに設けられた導体層は図
４で同一符号で示すものと同一に構成されている。

【００１９】図８の積層型誘電体フィルタの等価回路は
図５の等価回路と実質的に同一である。図８において図
４と相違する点は第１、第２及び第３のストリップライ
ン共振器Ｌ1 、Ｌ2 、Ｌ3 の相互間のコンデンサＣ7 、
Ｃ8 による結合が強められたことである。図９は図８の
第１及び第４のストリップライン導体層１３、１６によ
る第１のストリップライン共振器Ｌ1 と第３及び第６の
ストリップライン導体層１５、１８による第３のストリ
ップライン共振器Ｌ3 との間の結合状態を詳しく示す。
図９のコンデンサＣ7aは導体層３３ａの第１及び第４の
ストリップライン導体層１３、１６に対向する部分の容
量に対応し、コンデンサＣ7bは導体層３３ａの第３及び
第６のストリップライン導体層１５、１８に対向する部
分の容量に対応し、コンデンサＣ7cは導体層３３ｃの第
４のストリップライン導体層１６に対向する部分の容量
に対応し、コンデンサＣ7dは導体層３３ｄの第６のスト
リップライン導体層１８に対向する部分の容量に対応
し、インダクタンスＬ33a 、Ｌ33c は導体層３３ａ、３
３ｃのインダクタンスに対応する。なお、第２及び第３
のストリップライン共振器Ｌ2 、Ｌ3 の間も図９と同様
に結合される。

【００２０】図９においてインダクタンスＬ33a 、Ｌ33
c は互いに並列に接続されているので、合成のインダク
タンス値はインダクタンスＬ33a 、Ｌ33c の値の１／２
になる。従って、図４に示す１個の共振器間結合容量導
体層３３の場合に比べて図８のものはインダクタンス値
が１／２になり、また容量が導体層３３ｃ、３３ｄの分
だけ多くなる。共振器Ｌ1 、Ｌ3 の相互間は、図９のＣ
7a、Ｃ7b、Ｃ7c、Ｃ7d、Ｌ33a 、Ｌ33c の回路とＭ結合
のインダクタンスとの並列共振回路となり、これにより
高周波のスプリアス共振が生じる。図４のフィルタで
は、図１０で破線で示すように約４．８ＧＨｚにスプリ
アス共振のピークが生じたが、図８のフィルタではスプ
リアス共振のピークが約６ＧＨｚにシフトする。基本波
の共振周波数ｆ0 は約１．５ＧＨｚであるから、図８の
フィルタによればスプリアス共振周波数が基本波共振周
波数と大幅に相違し、これによる妨害が少なくなる。

【００２１】

【第３の実施例】次に、図１１を参照して第３の実施例
を説明する。但し、図１１において図４と実質的に同一
の部分には同一の符号を付してその説明を省略する。図
１１の積層型誘電体フィルタは第７の誘電体層２ｇの表
面に第４及び第５の波長短縮用容量導体層３０ａ、３１
ａを付加した他は図４と実質的に同一に構成されてい
る。平面的に見て、第４及び第５の波長短縮用容量導体
層３０ａ及び３１ａはストリップライン導体層１６、１
９及び１７、２０に対向し、一端はグランド端子導体層
６に接続されているので、第１及び第２の波長短縮用容
量導体層３０、３１と同様に作用し、波長短縮効果を更
に高めることができる。

【００２２】

【変形例】本発明は上述の実施例に限定されるものでな
く、例えば次の変形が可能なものである。 （１） 図２では波長短縮用容量導体層３０、３１、３
２の幅をストリップライン導体層１３〜２１の幅よりも
小くしてパターンずれによる容量のバラツキを防止して
いるが、逆に導体層３０、３１、３２の幅を導体層１９
〜２１よりも広くすることもできる。 （２） ストリップライン導体層１５、１８、２１によ
る第３のストリップライン共振器Ｌ3 を省いて２段のフ
ィルタにすることもできる。 （３） 第１及び第２の主面７、８にグランド導体層を
設けることができる。 （４） 図２において共振器間結合容量導体層３３を平
面的に見て入出力容量導体層２８、２９に重ならないよ
うに配置し、相互干渉を防ぐことができる。

【図面の簡単な説明】

【図１】本発明の第１の実施例に係わる積層型誘電体フ
ィルタを示す斜視図である。

【図２】図１の積層型誘電体フィルタの第４の誘電体層
及びこの下部の導体層を示す平面図である。

【図３】図１の積層型誘電体フィルタの断面図である。

【図４】図１の積層型誘電体フィルタの分解斜視図であ
る。

【図５】図１のフィルタの等価回路図である。

【図６】波長短縮効果を説明するための等価回路図であ
る。

【図７】波長短縮用容量と共振周波数の関係を示す図で
ある。

【図８】第２の実施例の積層型誘電体フィルタの分解斜
視図である。

【図９】図８のフィルタにおける共振器の結合の詳細を
示す等価回路図である。

【図１０】図８のフィルタの周波数特性図である。

【図１１】第３の実施例の積層型誘電体フィルタを示す
分解斜視図である。

【符号の説明】

２ 誘電体 ３、４ 入出力端子導体層 ５、６ グランド端子導体層 １３〜２０ ストリップライン導体層 ２８、２９ 入出力容量導体層 ３０、３１、３２ 波長短縮用容量導体層

Claims (10)

【特許請求の範囲】
1. 【請求項１】 互いに対向する第１及び第２の主面と前
   記第１及び第２の主面間の側面とを有する誘電体と、 前記誘電体の前記第１の主面と前記第２の主面との間の
   第１の厚み方向位置に配置された少なくとも第１及び第
   ２のストリップライン導体層と、 前記誘電体の前記第１の主面と前記第２の主面との間の
   第２の厚み方向位置に配置された少なくとも第３及び第
   ４のストリップライン導体層と、 前記第１の主面又は前記第１の主面と前記第１の厚み方
   向位置との間の第３の厚み方向位置に配置された第１の
   グランド導体層と、 前記第２の主面又は前記第２の主面と前記第２の厚み方
   向位置との間の第４の厚み方向位置に配置された第２の
   グランド導体層と、 前記第１の厚み方向位置と前記第２の厚み方向位置との
   間又は前記第１の厚み方向位置と前記第３の厚み方向位
   置との間又は前記第２の厚み方向位置と前記第４の厚み
   方向位置との間の第５の厚み方向位置に配置された第１
   及び第２の入出力容量導体層と、 前記誘電体の前記側面に設けられたグランド端子導体層
   と、 前記誘電体の前記側面に設けられた第１及び第２の入出
   力端子導体層と を有し、前記第１、第２、第３及び第４のストリップラ
   イン導体層の一端は前記グランド端子導体層に接続さ
   れ、 前記第１及び第２の入出力容量導体層の一端は前記第１
   及び第２の入出力容量端子導体層に接続され、 前記第１及び第２のグランド導体層は前記グランド端子
   導体層に接続され、 前記第１の主面に対して垂直な方向から見て、前記第１
   及び第３のストリップライン導体層が互いに重なるよう
   に配置され且つ前記第２及び第４のストリップライン導
   体層が互いに重なるように配置され且つ前記第１の入出
   力容量導体層が前記第１及び第３のストリップライン導
   体層に重なる部分を有するように形成され且つ前記第２
   の入出力容量導体層が前記第２及び第４のストリップラ
   イン導体層に重なる部分を有するように形成されている
   ことを特徴とする積層型誘電体フィルタ。
2. 【請求項２】 更に、前記第１及び第２の厚み方向位置
   の相互間の厚み方向位置に配置された少なくとも第１及
   び第２の波長短縮用容量導体層を有し、 前記第１及び第２の波長短縮用容量導体層の一端は前記
   グランド端子導体層に接続され、 前記第１の主面に対して垂直な方向から見て、前記第１
   の波長短縮用容量導体層は前記第１及び第３のストリッ
   プライン導体層に重なる部分を有するように形成され且
   つ前記第２の波長短縮用容量導体層は前記第２及び第４
   のストリップライン導体層に重なる部分を有するように
   形成されていることを特徴とする請求項１記載の積層型
   誘電体フィルタ。
3. 【請求項３】 更に、前記第１及び第２の厚み方向位置
   の相互間又は前記第１及び第３の厚み方向位置の相互間
   又は前記第２及び第４の厚み方向位置の相互間に配置さ
   れた共振器間結合容量導体層を有し、 前記第１の主面に垂直な方向から見て、前記共振器間結
   合容量導体層は前記第１、第２、第３及び第４のストリ
   ップライン導体層に重なる部分を有していることを特徴
   とする請求項１又は２記載の積層型誘電体フィルタ。
4. 【請求項４】 互いに対向する第１及び第２の主面と前
   記第１及び第２の主面間の側面とを有する誘電体と、 前記誘電体の前記第１の主面と前記第２の主面との間の
   第１の厚み方向位置に配置された少なくとも第１及び第
   ２のストリップライン導体層と、 前記誘電体の前記第１の主面と前記第２の主面との間の
   第２の厚み方向位置に配置された少なくとも第３及び第
   ４のストリップライン導体層と、 前記第２の厚み方向位置と前記第２の主面との間の第３
   の厚み方向位置に配置された少なくとも第５及び第６の
   ストリップライン導体層と、 前記第１の主面又は前記第１の主面と前記第１の厚み方
   向位置との間の第４の厚み方向位置に配置された第１の
   グランド導体層と、 前記第２の主面又は前記第２の主面と前記第３の厚み方
   向位置との間の第５の厚み方向位置に配置された第２の
   グランド導体層と、 前記第１及び第２の厚み方向位置の相互間の第６の厚み
   方向位置又は前記第２及び第３の厚み方向位置の相互間
   の第７の厚み方向位置又は前記第１及び第４の厚み方向
   位置の相互間の第８の厚み方向位置又は前記第５及び第
   ６の厚み方向位置の相互間の第９の厚み方向位置に配置
   された第１及び第２の入出力容量導体層と、 前記誘電体の前記側面に設けられたグランド端子導体層
   と、 前記誘電体の前記側面に設けられた第１及び第２の入出
   力端子導体層と を有し、前記第１、第２、第３、第４、第５及び第６の
   ストリップライン導体層の一端は前記グランド端子導体
   層に接続され、 前記第１及び第２の入出力容量導体層の一端は前記第１
   及び第２の入出力容量端子導体層に接続され、 前記第１及び第２のグランド導体層は前記グランド端子
   導体層に接続され、 前記第１の主面に対して垂直な方向から見て、前記第
   １、第３及び第５のストリップライン導体層が互いに重
   なるように配置され且つ前記第２、第４及び第６のスト
   リップライン導体層が互いに重なるように配置され且つ
   前記第１の入出力容量導体層が前記第１、第３及び第５
   のストリップライン導体層に重なる部分を有するように
   形成され且つ前記第２の入出力容量導体層が前記第２、
   第４及び第６のストリップライン導体層に重なる部分を
   有するように形成されていることを特徴とする積層型誘
   電体フィルタ。
5. 【請求項５】 更に、前記第６、第７及び第８の厚み方
   向位置の少なくとも１つに配置された少なくとも第１及
   び第２の波長短縮用容量導体層を有し、前記第１及び第
   ２の波長短縮用容量導体層の一端は前記グランド端子導
   体層に接続され、前記第１の主面に対して垂直な方向か
   ら見て、前記第１の波長短縮用容量導体層が前記第１、
   第３及び第５のストリップライン導体層に重なる部分を
   有し且つ前記第２の波長短縮用容量導体層が前記第２、
   第４及び第６のストリップライン導体層に重なる部分を
   有するように形成されていることを特徴とする請求項４
   記載の積層型誘電体フィルタ。
6. 【請求項６】 更に、前記第６、第７及び第９の厚み方
   向位置の内の少なくとも１つに配置された共振器間結合
   容量導体層を有し、前記第１の主面に対して垂直な方向
   から見て前記共振器間結合容量導体層は前記第１、第
   ２、第３、第４、第５及び第６のストリップライン導体
   層に重なる部分を有していることを特徴とする請求項４
   又は５記載の積層型誘電体フィルタ。
7. 【請求項７】 前記共振器間結合容量導体層は前記第７
   及び第９の厚み方向位置の両方に配置されていることを
   特徴とする請求項６記載の積層型誘電体フィルタ。
8. 【請求項８】 前記第１及び第２の入出力容量導体層は
   前記第８の厚み方向位置に配置されていることを特徴と
   する請求項７記載の積層型誘電体フィルタ。
9. 【請求項９】 前記第１及び第２のストリップライン導
   体層が前記第３及び第４のストリップライン導体層の幅
   よりも狭い幅に形成されていることを特徴とする請求項
   １乃至８のいずれかに記載の積層型誘電体フィルタ。
10. 【請求項１０】 前記第１及び第２の波長短縮用容量導
    体層が前記第３及び第４のストリップライン導体層の幅
    と異なる幅を有していることを特徴とする請求項２又は
    ５に記載の積層型誘電体フィルタ。