JPH11251856A

JPH11251856A - 積層フィルタ

Info

Publication number: JPH11251856A
Application number: JP4677798A
Authority: JP
Inventors: Toshiyuki Abe; 敏之阿部
Original assignee: TDK Corp
Current assignee: TDK Corp
Priority date: 1998-02-27
Filing date: 1998-02-27
Publication date: 1999-09-17
Anticipated expiration: 2018-02-27
Also published as: JP4136050B2

Abstract

(57)【要約】【課題】積層ずれや切断すれによるインダクタンス値と
結合値の変動を極力おさえ、歩留りの高い積層フィルタ
を提供する。【解決手段】基体１の両側面に入力端子４、出力端子５
を設け、両端面に接地端子２、３を設ける。基体１の内
部に２層以上のグランド電極７、８、９を設ける。基体
１の内部に、相互誘導的に結合される対をなすインダク
タ電極１０ａ、１０ｂを設ける。基体１の内部にそれぞ
れＬＣ共振器を構成するキャパシタ電極１３ａ〜１３ｄ
を設ける。各インダクタ電極１０ａ、１０ｂのホット端
子側とキャパシタ電極１３ａ、１３ｃまたは１３ｂ、１
３ｄとは、ビアホール１４ａ、１４ｃ、１４ｅまたは１
４ｂ、１４ｄ、１４ｆにより接続する。各インダクタ電
極１０ａ、１０ｂの接地側端部は、ビアホール１５ａ、
１５ｂを介して少なくとも１つのグランド電極７に接続
する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、携帯電話やコード
レスホン等の移動体通信機器等の高周波回路に使用され
る帯域通過フィルタ特性を有する積層誘電体フィルタに
関する。

【０００２】

【従来の技術】図４（Ａ）は従来の積層フィルタの外観
図、図４（Ｂ）は外観を示す斜視図、図５（Ａ）は図４
（Ｂ）のＥ−Ｅ断面図、図５（Ｂ）はその等価回路図で
ある。この積層フィルタは、図４（Ｂ）に示すように、
セラミック誘電体からなるほぼ直方体状をなす基体１の
両端面に接地端子２、３を有し、両側面に入力端子４と
出力端子５とを有する。

【０００３】この積層フィルタは、シート積層法やスク
リーン印刷法により作製されるものである。図４（Ａ）
において、１ａ〜１ｉは誘電体層である。７、８、９は
それぞれ誘電体層１ａ、１ｆ、１ｈ上に形成した内部グ
ランド電極であり、これらは両端が図４（Ｂ）に示す前
記接地端子２、３に接続される。１０ａ、１０ｂは誘電
体層１ｂ上に形成され、ストリップラインとして作用す
るインダクタ電極である。

【０００４】１１ａ、１１ｂは誘電体層１ｄに形成され
た整合容量電極であり、それぞれ前記入力端子４、出力
端子５に接続される。１２は誘電体層１ｃ上に形成さ
れ、両端が前記整合容量電極１０ａ、１０ｂに誘電体層
１ｄを介して対向して整合容量電極１１ａ、１１ｂどう
しを容量的に結合する減衰容量電極である。

【０００５】１３ａ、１３ｂはそれぞれ整合容量電極１
１ａ、１１ｂと、グランド電極８との間に誘電体層１
ｅ、１ｆを介して挟まれて対向する第１のキャパシタ電
極、１３ｃ、１３ｄはそれぞれ誘電体層１ｇ、１ｈを介
してグランド電極８、９間に挟まれて対向する第２のキ
ャパシタ電極である。

【０００６】前記インダクタ電極１０ａのホット端子側
は、ビアホール１４ｅ、１４ｃ、１４ａを介して第２の
キャパシタ電極１３ｃおよび第１のキャパシタ電極１３
ａに接続される。また、前記インダクタ電極１０ｂのホ
ット端子側は、ビアホール１４ｆ、１４ｄ、１４ｂを介
して第２のキャパシタ電極１３ｄおよび第１のキャパシ
タ電極１３ｂに接続される。インダクタ電極１０ａ、１
０ｂのグランド側は、図４（Ｂ）に示した基体１の一端
の接地端子２に接続される。このような接続関係は、図
５（Ａ）の断面図に示されている。ただし、図５（Ａ）
において、１４は一連のビアホール１４ｅ、１４ｃ、１
４ａまたは１４ｆ、１４ｄ、１４ｂを示す。

【０００７】図５（Ｂ）の等価回路図において、前記イ
ンダクタ電極１０ａ、１０ｂはそれぞれインダクタンス
Ｌａ２、Ｌｂ２を形成すると共に、互いに相互誘導
（Ｍ）的に結合する。また、ビアホール１４ｃと１４ａ
（１４ｅはインダクタンスが小さいため無視する。）は
インダクタンスＬａ１を構成し、ビアホール１４ｄと１
４ｂ（１４ｆはインダクタンスが小さいため無視す
る。）はインダクタンスＬｂ１を形成する。

【０００８】従って、入力端子４側に電気的に結合され
る回路のインダクタンスＬａは、Ｌａ＝Ｌａ１＋Ｌａ２
であり、また、出力端子５側に電気的に結合される回路
のインダクタンスＬｂは、Ｌｂ＝Ｌｂ１＋Ｌｂ２であ
る。

【０００９】また、整合容量電極１１ａ、１１ｂと第１
のキャパシタ電極１３ａ、１３ｂとによりそれぞれ整合
容量Ｃｉ、Ｃｉを形成する。また、整合容量電極１１
ａ、１１ｂと減衰容量電極１２とにより入力端子４と出
力端子５との間の減衰容量Ｃｐを形成する。

【００１０】また、第１のキャパシタ電極１３ａ、１３
ｂとグランド電極８との間でそれぞれ容量Ｃａ１、Ｃｂ
１を形成する。また、第２のキャパシタ電極１３ｃ、１
３ｄとグランド電極８、９との間でそれぞれ容量Ｃａ
２、Ｃａ３とＣｂ２とＣｂ３を形成する。これらの容量
Ｃａ１＋Ｃａ２＋Ｃａ３＝Ｃａ、Ｃｂ１＋Ｃｂ２＋Ｃｂ
３＝Ｃｂの各成分がそれぞれ前記インダクタンスＬａ、
Ｌｂの成分に並列に接続されて図５（Ｂ）の等価回路を
構成する。

【００１１】

【発明が解決しようとする課題】積層フィルタは、例え
ばシート積層法により製造する場合、誘電体層１ａ〜１
ｈとなるグリーンシートに所定の電極を形成し、電極が
形成されたグリーンシートおよび最上層となる誘電体グ
リーンシート１ｉとの積層を行うことにより積層素材を
得た後、個片に分割する。この積層時における積層ずれ
と、分割時における切断ずれにより、前記グランド端子
２に接続される前記インダクタ電極１０ａ、１０ｂは、
電極１０ａ、１０ｂの長さが変化するため、インダクタ
ンスＬａ１、Ｌｂ１と、相互誘導によるインダクタンス
（結合値）が変化し、特性がばらつき、歩留りが低いと
いう問題点があった。

【００１２】本発明は、上記問題点に鑑み、積層ずれや
切断すれによるインダクタンス値と結合値の変動を極力
おさえ、歩留りの高い積層フィルタを提供することを目
的とする。

【００１３】

【課題を解決するための手段】この目的を達成するた
め、本発明の請求項１の積層フィルタは、セラミック誘
電体でなる基体の両側面に設けられる入力端子、出力端
子と、基体の両端面に設けられた接地端子と、前記基体
の内部に設けられ、基体の両端面の接地端子に両端が接
続される少なくとも２層以上のグランド電極と、前記基
体の内部に設けられ、一端が前記入力端子、出力端子に
それぞれ電気的に結合され、かつ互いに相互誘導的に結
合される対をなすインダクタ電極と、前記基体の内部の
前記各インダクタ電極に対応してそれぞれ設けられてそ
れぞれＬＣ共振器を構成するキャパシタ電極とを有する
積層フィルタにおいて、各インダクタ電極のホット端子
側と前記キャパシタ電極とは、ビアホールにより接続さ
れ、前記各インダクタ電極の接地側端部が、ビアホール
を介して１つのグランド電極に接続されてなることを特
徴とする。

【００１４】請求項１においては、インダクタ電極の両
端がそれぞれキャパシタ電極、グランド電極にそれぞれ
基体内部で接続されるので、積層ずれや切断ずれによる
インダクタ電極の長さやインダクタ電極間の結合値の変
化が小さい。

【００１５】請求項２の積層フィルタは、請求項１にお
いて、前記各インダクタ電極の接地側端部が、ビアホー
ルを介して、少なくとも１つのグランド電極に対し、前
記基体両端の接地端子間のほぼ中央部において接続され
てなることを特徴とする。

【００１６】請求項２においては、インダクタ電極の接
地側が、グランド電極の中央部にビアホールにより接続
されているので、ビアホールとグランド電極との接続部
と基体端部の接地端子との間のインダクタンスの積層ず
れや切断ずれによる変化が、ビアホールとグランド電極
との接続部を中央部以外に設けた場合よりも小さくな
る。

【００１７】

【発明の実施の形態】図１は本発明による積層フィルタ
の一実施の形態を示す積層構造図、図２（Ａ）はその図
５（Ａ）相当断面図、図５（Ｂ）はその等価回路図であ
る。

【００１８】図１の積層構造図と図２（Ａ）の断面図に
おいて、図４（Ａ）に示した従来の積層構造図と異なる
点は、インダクタ電極１０ａ、１０ｂの接地側端部を、
ビアホール１５ａ、１５ｂを介してグランド電極７に接
続したことにある。また、本実施の形態においては、ビ
アホール１５ａ、１５ｂを、グランド電極７における接
地端子２、３間の中央部に接続している。各インダクタ
電極１０ａ、１０ｂのホット端子側は、従来と同様に、
それぞれビアホール１４ａ、１４ｃ、１４ｅを介して、
あるいはビアホール１４ｂ、１４ｄ、１４ｆを介して、
それぞれキャパシタ電極１３ａ、１３ｃと、１３ｂ、１
３ｄに接続している。

【００１９】このような構成とすれば、ビアホール１４
ｃと１４ａのインダクタンスをＬａ１、ビアホール１４
ｄと１４ｂのインダクタンスをＬｂ１、インダクタ電極
１０ａ、１０ｂの各インダクタンスをＬａ２、Ｌｂ２、
ビアホール１５ａ、１５ｂの各インダクタンスをＬａ
３、Ｌｂ３とすると、入力端子４側の共振回路のインダ
クタンスＬａ、出力端子５側の共振回路のインダクタン
スＬｂはそれぞれ下記のようになる。Ｌａ＝Ｌａ１＋Ｌａ２＋Ｌａ３Ｌｂ＝Ｌｂ１＋Ｌｂ２＋Ｌｂ３ここで、積層工程における積層ずれや積層素材から個片
への切断のずれがあっても、インダクタ電極１０ａ、１
０ｂは長さの変化を生じないため、インダクタンスＬａ
２、Ｌｂ２の値は前記ずれによる影響を受けず、また、
ビアホールのインダクタンスＬａ１、Ｌａ２、Ｌｂ１、
Ｌｂ２もその影響を受けない。また、インダクタ電極１
０ａ、１０ｂの長さが前記ずれの影響を受けないから、
相互誘導（Ｍ）の結合度のばらつきも小さくなる。これ
らのことから、前記ずれによるフィルタ特性のばらつき
が小さくなる。

【００２０】この積層フィルタを接地端子２、３の対向
方向に縦幅を３．２ｍｍ、入力端子４、出力端子５の対
向方向の横幅を２．５ｍｍ、高さを１．５ｍｍに設定
し、従来のように、インダクタ電極１０ａ、１０ｂを接
地端子２に接続した場合と、本実施の形態のようにグラ
ンド電極７の接地側端部をビアホール１５ａ、１５ｂを
介して接地端子２、３間の中央部に接続した場合につい
て、積層ずれまたは切断ずれによる特性の変化を調べ
た。

【００２１】図３（Ａ）は、１．９ＧＨｚ帯バンドパス
フィルタにおける積層ずれ、切断ずれの量が±０．２ｍ
ｍ変化した場合のフィルタの伝送特性を示す。図２
（Ａ）、図５（Ａ）において、インダクタ電極１０ａ、
１０ｂのずれは、図２（Ａ）に示すように、接地端子２
側（左側）へ偏よる方向をプラス、接地端子３側（右
側）へ偏よる方向をマイナスとした。図９から分かるよ
うに、本発明による場合、従来例に比較して、ずれ量に
対する通過帯域の変化が大幅に小さくなる。

【００２２】また、図３（Ｂ）、（Ｃ）は、バンドパス
フィルタの中心周波数ｆｏ、比帯域幅ｗのずれによる変
化を示す。中心周波数ｆｏとは、フィルタの伝送特性Ｓ
２１と反射特性Ｓ１１との交差する周波数ｆａ、ｆｂ
（但し、ｆｂ＞ｆａ）の中心の周波数であり、比帯域幅
ｗとは、フィルタの通過帯域ｆｗ（ｆａとｆｂとの差）
と中心周波数ｆｏとの比である。下にこれらの関連式を
記す。ｆｏ＝（ｆａ＋ｆｂ）／２ｆｗ＝ｆｂ−ｆａｗ＝ｆｗ／ｆｏ図３（Ｂ）に示すように、本発明による場合、ずれ量が
±０．２ｍｍの範囲においては、中心周波数ｆｏは殆ど
変化しないが、従来例による場合、中心周波数ｆｏが約
±０．０８ＧＨｚ程度変化する。

【００２３】また、図３（Ｃ）に示すように、ずれ量が
±０．２ｍｍの範囲においては、従来例の場合、比帯域
幅ｗの変化は約±０．０２程度となるが、本発明による
場合、比帯域幅ｗの変化は約±０．００８程度と従来例
よりはるかに小さくなった。

【００２４】このように、本発明による場合、積層ずれ
や切断ずれによる中心周波数や通過帯域幅の変化が従来
より大幅に小さくなる。

【００２５】本発明を実施する場合、ビアホール１５
ａ、１５ｂとグランド電極７との接続点は、本実施の形
態において示したように、接地端子２、３間のほぼ中央
とすることがより好ましい。なぜならば、ビアホール１
５ａ、１５ｂとグランド電極７との接続点と接地端子
２、３との間に存在するわずかなインダクタンス成分の
前記ずれによる変化が、接続点が中央であればより小さ
くなるからである。

【００２６】また、減衰容量電極１２を設けない場合に
も積層フィルタを構成することは可能であるが、減衰容
量電極１２を設けることにより、通過帯域の両側の帯域
における減衰量を増大させて特性のよい積層フィルタを
得ることが可能となる。

【００２７】また、整合容量電極１１ａ、１１ｂを設け
てキャパシタ電極１３ａ、１３ｂに誘電体層を介して対
向させることは、適正な面積並びにキャパシタ電極１３
ａ、１３ｂとの間隔をもって整合容量電極を設けること
により、信号の反射を防止するために有効であるが、入
力端子４や出力端子５をキャパシタ電極１３ａ、１３ｂ
にそれぞれ接続する構成も採用可能である。

【００２８】さらに、図１、図２の実施の形態におい
て、キャパシタ電極は第２のキャパシタ電極１３ｃ、１
３ｄのみとしてもよく、さらにまた、キャパシタ電極は
入力端子４、出力端子５にそれぞれ電気的に結合される
ものとして、３層以上のものを設けてもよい。

【００２９】

【発明の効果】請求項１によれば、各インダクタ電極
が、それぞれ入力端子、出力端子に対してキャパシタ電
極を介して接続されると共に、各インダクタ電極のホッ
ト端子側と前記キャパシタ電極とは、ビアホールにより
接続され、前記各インダクタ電極の接地側端部が、ビア
ホールを介して１つのグランド電極に接続されてなるの
で、積層ずれや切断すれによるインダクタ電極の長さや
インダクタ電極間の結合度が小さくなり、中心周波数や
通過帯域幅等のフィルタ特性の変化を小さくすることが
できる。

【００３０】請求項２によれば、前記各インダクタ電極
の接地側端部が、ビアホールを介して少なくとも１つの
グランド電極の前記両端の接地端子間のほぼ中央部に接
続されているので、積層ずれや切断すれによるフィルタ
特性の変化をさらに小さくすることができる。

【図面の簡単な説明】

【図１】本発明による積層フィルタの一実施の形態を示
す積層構造図である。

【図２】（Ａ）は図１の積層フィルタの図５（Ａ）相当
断面図、（Ｂ）はその等価回路図である。

【図３】（Ａ）は従来例と本発明の積層ずれや切断ずれ
による周波数特性の変化を各ずれ量に対応して示す図、
（Ｂ）は従来例と本発明の積層ずれや切断ずれのずれ量
に対応した中心周波数特性の変化を示す図、（Ｃ）は従
来例と本発明の積層ずれや切断ずれのずれ量に対応した
比帯域幅の変化を示す図である。

【図４】（Ａ）従来の積層フィルタの一例を示す積層構
造図、（Ｂ）はその外観を示す斜視図である。

【図５】（Ａ）は図４（Ｂ）のＥ−Ｅ断面図、（Ｂ）は
その等価回路図である。

【符号の説明】

１：基体、１ａ〜１ｉ：誘電体層、２、３：接地端子、
４：入力端子、５：出力端子、７、８、９：グランド電
極、１０ａ、１０ｂ：インダクタ電極、１１ａ、１１
ｂ：整合容量電極、１２：減衰容量電極、１３ａ、１３
ｂ：第１のキャパシタ電極、１３ｃ、１３ｄ：第２のキ
ャパシタ電極、１４ａ〜１４ｆ、１５ａ、１５ｂ：ビア
ホール

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【手続補正書】

【提出日】平成１０年３月２日

【手続補正１】

【補正対象書類名】明細書

【補正対象項目名】０００４

【補正方法】変更

【補正内容】

【０００４】１１ａ、１１ｂは誘電体層１ｄに形成され
た整合容量電極であり、それぞれ前記入力端子４、出力
端子５に接続される。１２は誘電体層１ｃ上に形成さ
れ、両端が前記整合容量電極１１ａ、１１ｂに誘電体層
１ｄを介して対向して整合容量電極１１ａ、１１ｂどう
しを容量的に結合する減衰容量電極である。

【手続補正２】

【補正対象書類名】図面

【補正対象項目名】図５

【補正方法】変更

【補正内容】

【図５】

Claims

【特許請求の範囲】

【請求項１】セラミック誘電体でなる基体の両側面に設
けられる入力端子、出力端子と、基体の両端面に設けられた接地端子と、前記基体の内部に設けられ、基体の両端面の接地端子に
両端が接続される少なくとも２層以上のグランド電極
と、前記基体の内部に設けられ、一端が前記入力端子、出力
端子にそれぞれ電気的に結合され、かつ相互誘導的に結
合される対をなすインダクタ電極と、前記基体の内部の前記各インダクタ電極に対応してそれ
ぞれ設けられてそれぞれＬＣ共振器を構成するキャパシ
タ電極とを有する積層フィルタにおいて、各インダクタ電極のホット端子側と前記キャパシタ電極
とは、ビアホールにより接続され、前記各インダクタ電極の接地側端部は、ビアホールを介
して少なくとも１つのグランド電極に接続されてなるこ
とを特徴とする積層フィルタ。
【請求項２】請求項１において、前記各インダクタ電極の接地側端部が、ビアホールを介
して、少なくとも１つのグランド電極に対し、前記基体
両端の接地端子間のほぼ中央部において接続されてなる
ことを特徴とする積層フィルタ。