JP2008035565A - 積層型誘電体フィルタ - Google Patents

Abstract

【課題】 積層型誘電体フィルタを小型化及び高性能化することが困難であった。
【解決手段】積層型誘電体フィルタは、複数の誘電体層から成る誘導体２と少なくとも第１及び第２のストリップライン導体層１３，１６とグランド導体層２２，２５とから成るストリップライン共振器Ｌ１、共振器間結合導体層３３及び入出力導体層２８を具備している。 第１及び第２のストリップライン導体層１３，１６は誘電体層を介して互いに対向配置されている。第１及び第２のストリップライン導体層１３，１６の一端がグランド導体層２２に電気的に接続されている。前記共振器間結合導体層３３は前記第１及び第２の入出力容量導体層が配置されている誘電体層とは別の誘電体層に配置されている。
【選択図】図４

Description

本発明は移動体通信機に使用するために好適な積層型誘電体フィルタに関する。

携帯電話等の移動体通信機のバンドパスフィルタ、ローパスフィルタ等に積層フィルタを使用することは公知である。この積層フィルタは、誘電体の中にストリップライン用導体層、結合コンデンサ用導体層、シールド用グランド導体層を埋設し、誘電体の外周面に入力端子導体層と出力端子導体層とグランド端子導体層とを設けたものである。

ところで、積層型誘電体フィルタを更に小型化すること及び高性能化することが要求されている。

そこで、本願の第１の目的は、導体損失を低減させてＱの高い積層型誘電体フィルタを提供することにある。本願の第２の目的は、導体損失を低減することができるのみでなく、ストリップライン導体層の延びる方向の寸法を小さくすることができる積層型誘電体フィルタを提供することにある。本願の第３の目的は、導体損失を低減することができるのみでなく、スプリアス共振即ち基本共振周波数よりも高い領域に発生する不要共振の発生位置を高周側にシフトすることができる積層型誘電体フィルタを提供することにある。

上記第１の目的を達成するための本発明は、
互いに対向する第１及び第２の主面と前記第１及び第２の主面間の側面とを有する誘電体と、
前記誘電体の前記第１の主面と前記第２の主面との間の第１の厚み方向位置に配置された少なくとも第１及び第２のストリップライン導体層と、
前記誘電体の前記第１の主面と前記第２の主面との間の第２の厚み方向位置に配置された少なくとも第３及び第４のストリップライン導体層と、
前記第１の主面又は前記第１の主面と前記第１の厚み方向位置との間の第３の厚み方向位置に配置された第１のグランド導体層と、
前記第２の主面又は前記第２の主面と前記第２の厚み方向位置との間の第４の厚み方向位置に配置された第２のグランド導体層と、
前記誘電体の前記側面に設けられたグランド端子導体層と、
前記誘電体の前記側面に設けられた第１及び第２の入出力端子導体層と、
第１及び第３のストリップライン導体層を前記第１の入出力端子導体層に結合するための第１の入出力容量導体層と、
第２及び第４第のストリップライン導体層を前記第２の入出力端子導体層に結合するための第２の入出力容量導体層と、
前記第１の主面に対して垂直な方向から見て、前記第１、第２、第３及び第４のストリップライン導体層に誘電体層を介して対向する部分を有するように前記誘電体の中に配置された共振器間結合導体層と、を有し、
前記第１、第２、第３及び第４のストリップライン導体層の一端は前記グランド端子導体層に接続され、
前記第１及び第２のグランド導体層は前記グランド端子導体層に接続され、
前記第１の主面に対して垂直な方向から見て、前記第１及び第３のストリップライン導体層は互いに重なるように配置され、且つ前記第２及び第４のストリップライン導体層は互いに重なるように配置され、
前記第１及び第２のストリップライン導体層は前記第３及び第４のストリップライン導体層の幅よりも狭い幅に形成され、
前記第１の主面に対して垂直な方向から見て、前記第１の入出力容量導体層は前記第１及び第３のストリップライン導体層に重なる部分を有するように形成され且つ前記第１の入出力端子導体層に接続され、且つ前記第２の入出力容量導体層は前記第２及び第４のストリップライン導体層に重なる部分を有するように形成され且つ前記第２の入出力端子導体層に接続され、
前記共振器間結合導体層は前記第１及び第２の入出力容量導体層が配置されている誘電体層とは別の誘電体層に配置されていることを特徴とする積層型誘電体フィルタに係わるものである。
なお、請求項２に示すように、第３の厚み方向位置に第５及び第６のストリップライン導体層を設けることができる。

各請求項の発明によれば、次の効果を得ることができる。
（イ）複数のストリップライン導体層によって等価的に１つの共振器を構成するので、導体損失が低減し、Ｑ特性が向上する。
（ロ）第１及び第２のストリップライン導体層が第３及び第４のストリップライン導体層の幅よりも狭い幅に形成されているので、第１及び第３のストリップライン導体層間及び第２及び第４のストリップライン導体層間の結合度の変動を小さく抑え、導体層のパタ−ンずれによる特性のバラツキを防ぐことができる。
（ハ）互いに幅の異なる第１及び第３のストリップライン導体層の両方に重なる部分を有するように第１の入出力容量導体層が形成され、また、互いに幅の異なる第２及び第４のストリップライン導体層の両方に重なる部分を有するように第２の入出力容量導体層が形成されているので、第１及び第３のストリップライン導体層に結合された第１の入出力結合コンデンサ及び第２及び第４のストリップライン導体層に結合された第２の入出力結合コンデンサを確実に得ることができる。
（ニ）共振器間結合導体層は第１及び第２の入出力容量導体層が配置されている誘電体層とは別の誘電体層に配置されているので、共振器間結合導体層の第１及び第２の入出力容量導体層に対する干渉が少ない。

次に、図面を参照して本発明の実施形態を説明する。

次に、図１〜図７を参照して本発明の第１の実施例に係わる移動体通信機等においてＶＨＦ帯以上の周波数でバンドパスフィルタとして使用する積層型誘電体フィルタを説明する。
図１に概略的に示す完成した積層型誘電体フィルタ１は、比誘電率が３０以上の直方体のセラミック誘電体２と、外部信号端子導体層としての第１及び第２の入出力端子導体層３、４と、一対の外部グランド端子導体層５、６とを有し、更に誘電体２に埋設された内部導体層を有する。誘電体２は、第１及び第２の主面７、８と第１、第２、第３及び第４の側面９、１０、１１、１２を有した６面体である。入出力端子導体層３、４は誘電体２の第１及び第２の側面９、１０の中央に帯状に設けられ、この一部が第１及び第２の主面７、８にはみ出している。グランド端子導体層５、６は誘電体２の第３及び第４の側面１１、１２に設けられ、この一部が第１及び第２の主面７、８及び第１及び第２の側面９、１０の上面と下面にはみ出している。
本実施例の積層型誘電体フィルタ１は図５に示す等価回路が得られるように形成されている。図５において入力端子Ｔ1 は入力結合コンデンサＣ1 を介して第１のストリップライン共振器Ｌ1 に接続され、出力端子Ｔ2 は出力結合コンデンサＣ2 を介して第２のストリップライン共振器Ｌ2 に接続されている。第３のストリップライン共振器Ｌ3 は第１及び第２のストリップライン共振器Ｌ1 、Ｌ2の相互間に配置され、これ等にＭ結合（誘導性結合）されていると共に第１及び第２の共振器間結合コンデンサＣ7 、Ｃ8 で結合されている。第１、第２及び第３のストリップライン共振器Ｌ1 、Ｌ2 、Ｌ3 の一端はグランドに接続されている。第３のストリップライン共振器Ｌ3 の他端はトラップ用コンデンサＣ9 を介して第１及び第２の共振器間結合コンデンサＣ7 、Ｃ8 の相互間に接続されている。また、波長短縮容量を得るためのコンデンサＣ3 、Ｃ4 、Ｃ10が第１、第２及び第３のストリップライン共振器Ｌ1 、Ｌ2 、Ｌ3 とに対して並列に接続されている。入力端子Ｔ1 とグランドとの間の浮遊容量（ストレーキャパシタンス）は破線によってＣ5 で示され、出力端子Ｔ2 とグランドとの間の浮遊容量は破線によってＣ6 で示されている。図５の入力端子Ｔ1 、出力端子Ｔ2 、及びグランドは図１の第１の入出力端子導体層３、第２の入出力端子導体層４、グランド端子導体層５、６に対応する。

図５の回路を得るために誘電体２の中には図２図４に示すように多数の導体層が埋設されている。誘電体２はセラミックのグリーンシート（磁器生シート）に導電性ペースト（例えば銀ペースト）を図４に示す所定パターンに印刷し、これ等を積層して焼成したものである。グリーンシートは焼成後に相互に一体化されるが、図４では説明の都合上第１、第２、第３、第４、第５、第６、第７、第８、第９及び第１０の誘電体層２ａ、２ｂ、２ｃ、２ｄ、２ｅ、２ｆ、２ｇ、２ｈ、２ｉ、２ｊに分割して示されている。内導体層は誘電体１の第１及び第２の主面７、８間における第１、第２、第３、第４、第５、第６及び第７の厚み方向位置Ｈ1 、Ｈ2 、Ｈ3 、Ｈ4 、Ｈ5 、Ｈ6 、Ｈ7 に設けられている。なお、第８及び第９の厚み方向位置Ｈ8 、Ｈ9 に内導体層を設けるように変形することもできる。

次に各層のパターンを説明する。第１の厚み方向位置Ｈ1 となる第４の誘電体層２ｄの表面には第１、第２及び第３のストリップライン導体層１３、１４、１５が第３の側面１１から第４の側面１２に向って直線的に延びるように配置されている。また、第２の厚み方向位置Ｈ2 となる第６の誘電体層２ｆの表面には、第４、第５及び第６のストリップライン導体層１６、１７、１８が第３の側面１１から第４の側面１２に向って直線的に延びるように配置されている。また、第３の厚み方向位置Ｈ3 となる第８の誘電体層２ｈの表面には、第７、第８及び第９のストリップライン導体層１９、２０、２１が第３の側面１１から第４の側面１２に向って直線的に延びるように配置されている。第１、第２及び第３の厚み方向位置Ｈ1 、Ｈ2 、Ｈ3 は互いに異なる高さ位置であって、第２の厚み方向位置Ｈ2 は第１及び第３の厚み方向位置Ｈ1 、Ｈ3 の相互間であり、第１の厚み方向位置Ｈ1 は第１の主面７と第２の厚み方向位置Ｈ2 との間であり、第３の厚み方向位置Ｈ3 は第２の主面８と第２の厚み方向位置Ｈ2 との間である。第１〜第９のストリップライン導体層１３〜２１の一端は第１のグランド端子導体層５にそれぞれ接続されている。第１の主面７に対して垂直な方向から見て即ち平面的に見て、第１、第４及び第７のストリップライン導体層１３、１６、１９は互いに重なるように配置されており、これ等の組み合せによって図５の第１のストリップライン共振器Ｌ1 を提供する。また、平面的に見て、第２、第５及び第８のストリップライン導体層１４、１７、２０は互いに重なるように配置されており、これ等の組み合せによって図５の第２のストリップライン共振器Ｌ2 を提供する。また、平面的に見て、第３、第６及び第９のストリップライン導体層１５、１８、２１は互いに重なるように配置されており、これ等の組み合せによって図５の第３のストリップライン共振器Ｌ3 を提供する。図３から明らかなように、第１の厚み方向位置Ｈ1 の第１、第２及び第３のストリップライン導体層１３、１４、１５の幅及び第３の厚み方向位置Ｈ3 の第７、第８及び第９のストリップライン導体層１９、２０、２１の幅Ｗ1 は第２の厚み方向位置Ｈ2 の第４、第５及び第６のストリップライン導体層１６、１７、１８の幅Ｗ2 よりも僅かに狭い。従って、グリーンシートの積層のズレ等が生じても、第１、第２及び第３の厚み方向位置Ｈ1 、Ｈ2 、Ｈ3 のストリップライン導体層の結合度の変動を小さく抑えることができる。

第１の主面７と第１の厚み方向位置Ｈ1 との間の第４の厚み方向位置Ｈ4 となる第２の誘電体層２ｂの表面には、第１のグランド導体層２２と第１及び第２の付加導体層２３、２４とが設けられている。第１のグランド導体層２２は内部のシールド作用及びストリップライン作用を得るために設けられたものであって、第２の誘電体層２ｂの対の長辺間を結ぶように広い面積に形成され、平面的に見て第１、第２及び第３のストリップライン導体層１３、１４、１５に対向し、この一端及び他端は第３及び第４の側面１１、１２のグランド端子導体層５、６に接続されている。第１及び第２の付加導体層２３、２４は第２の誘電体層２ｂの対の短辺（第１及び第２の側面）の中央から対向する辺（側面）に向って突出するように形成され且つこれ等の一端は第１及び第２の側面９、１０で第１及び第２の出力端子導体層３、４に接続されている。付加導体層２３、２４は所定のギャップを有してグランド導体層２２に対向しているので、両者間に浮遊容量が得られる。グランド導体層２２と第１及び第２の付加導体層２３、２４は同一のグリーンシート（磁器生シート）に導体ペーストを同時に印刷して形成するので、量産時において相互の位置関係のバラツキはほとんど生じない。例えばグランド導体層２２が図４で右側にずれると、付加導体層２３、２４も右側にずれ、結局両者間のギャップの変化は生じない。従って、入出力端子導体層３、４のグランドに対する浮遊容量のバラツキが小さくなる。

第３の厚み方向位置Ｈ3 と第２の主面６との間の第５の厚み方向位置Ｈ5 となる第１０の誘電体層２ｊの表面には第２のグランド導体層２５と第３及び第４の付加導体層２６、２７とが設けられている。第２のグランド導体層２５と第３及び第４の付加導体層２６、２７とは、平面的に見て第１のグランド導体層２２と第１及び第２の付加導体層２２と同一パターンに形成され、これ等と同一の作用を有する。なお、第２のグランド導体層２５は第１及び第２のグランド端子導体層５、６に接続され、第３及び第４の付加導体層２６、２７は第１及び第２の入出力端子導体層３、４に接続されている。

第１及び第２の厚み方向位置Ｈ1 、Ｈ2 の相互間の第６の厚み方向位置Ｈ6 となる第５の誘電体層２ｅの表面には第１及び第２の入出力容量導体層２８、２９と第１、第２及び第３の波長短縮用容量導体層３０、３１、３２とが配置されている。第１の入出力容量導体層２８は図２から明らかなように平面的に見て第１、第４及び第７のストリップライン導体層１３、１６、１９に重なる部分を有するように形成され、第１の側面９の第１の入出力端子導体層３に接続されている。第２の入出力容量導体層２９は平面的に見て第２、第５及び第８のストリップライン導体層１４、１７、２０に重なる部分を有するように形成され、第２の側面１０の第２の入出力端子導体層４に接続されている。なお、第１の入出力容量導体層２８と第１及び第４のストリップライン導体層１３、１６との間に図５の入力結合コンデンサＣ1 が得られ、第２の入出力容量導体層２９と第２及び第５のストリップライン導体層と１４、１７との間に図５の出力結合コンデンサＣ2が得られる。本願において、導体層２８を入力容量導体層、導体層２９を出力容量導体層、導体層３を入力端子導体層、導体層４を出力端子導体層と呼ばないで、入出力容量導体層、入出力端子導体層と呼んでいるのは、積層型誘電体フィルタ１が対称に形成され、導体層３、４、２８、２９を入力側と出力側とのいずれにも使用することができるからである。従って、本願における入出力は入力又は出力を意味している。

平面的に見て、第５の誘電体層２ｅの第１の波長短縮用容量導体層３０は第１、第４及び第７のストリップライン導体層１３、１６、１９に重なる部分を有するように形成され、また、第２の波長短縮用容量導体層３１は第２、第５及び第８のストリップライン導体層１４、１７、２０に重なる部分を有するように形成され、また、第３の波長短縮用容量導体層３２は第３、第６及び第９のストリップライン導体層１５、１８、２１に重なる部分を有するように形成されている。第１、第２及び第３の波長短縮用容量導体層３０、３１、３２の一端は第４の側面１２の第２のグランド端子導体層６にそれぞれ接続されているので、等価的に図５のコンデンサＣ3 、Ｃ4 、Ｃ10を提供する。

第２及び第３の厚み方向位置Ｈ2 、Ｈ3 の相互間に第７の厚み方向位置Ｈ7 となる第７の誘電体層２ｇの表面には、共振器間容量導体層３３が配置されている。この共振器間結合容量導体層３３は平面的に見て第１〜第９のストリップライン導体層１３〜２１の全てに重なるように配置されており、等価的に図５の結合コンデンサＣ7 、Ｃ8 として作用し、且つ突出部３４がコンデンサＣ9 として作用する。なお、第１、第２及び第３のストリップライン導体層１３、１４、１５の相互間、第４、第５及び第６のストリップライン導体層１６、１７、１８の相互間及び第７、第８及び第９のストリップライン導体層１９、２０、２１の相互間は誘導結合するように接近している。従って、第１、第２及び第３のストリップライン共振器Ｌ1 、Ｌ2 、Ｌ3 は容量結合と誘導結合との両方で結合されていることになる。

図６は第１の波長短縮用容量導体層３０の働きを等価的に示す。第１、第４及び第７のストリップライン導体層１３、１６、１９から成る第１のストリップライン共振器Ｌ1 はインダクタンスＬa とコンデンサＣa の並列共振回路で等価的に示すことができる。波長短縮用容量導体層３０に基づくコンデンサＣ3 はコンデンサＣa に並列に接続される。図６において、Ｌa をＬ、Ｃa ＋Ｃ3 をＣとすれば、共振周波数ｆ0 は１／｛（２π）（ＬＣ）^1/2 ｝で表わすことができる。従って、図７に示すように静電容量Ｃ3 が大きくなるにつれて共振周波数ｆ0 は低くなる。即ち、波長短縮用コンデンサＣ3 を設けるとストリップライン導体層１３、１６、１９の長さを変えないで、共振周波数ｆ0 を下げることができる。もし、共振周波数ｆ0 を一定に保つ場合において容量Ｃ3 を大きくすると、ストリップライン導体層１３の長さを短くすることができ、波長短縮と同等な効果が得られる。なお、第２及び第３の波長短縮用容量導体層３１、３２によっても第１の波長短縮用容量導体層３０と同様な効果が得られる。

ところで、第１、第２及び第３の波長短縮用容量導体層３０、３１、３２は第１、第２及び第３のストリップライン導体層１３、１４、１５と第４、第５及び第６のストリップライン導体層１６、１７、１８との間に配置されているので、多段フィルタの各段のストリップライン導体層を１個で構成する従来に比べて、ストリップライン導体層に対向する面積が倍になり、図５の等価コンデンサＣ3、Ｃ4 、Ｃ10の容量も倍になって波長短縮効果が大きくなり、従来と同一の共振周波数ｆ0 を得る場合にはストリップライン導体層１３〜２１の長さを短くして積層型誘電体フィルタ１のストリップライン導体層１３〜２１の延びる方向の幅を狭くして小型化を達成することができ、回路基板における積層型誘電体フィルタ１の占有面積を狭くすることができる。また、従来と同一の共振周波数を得る場合には、波長短縮用容量導体層３０、３、３２の面積を小さくし、入出力容量導体層２８、２９等の相互干渉を少なくすること、又はフィルタ全体を小型化することができる。また、入出力容量導体層２８、２９をストリップライン導体層１３、１６と１４、１７との間に配置するので、電気力線の遮蔽がなく、無負荷Ｑを大きくできる。

次に、図８を参照して第２の実施例の積層型誘電体フィルタを説明する。但し、図８において図４と実質的に同一の部分には同一の符号を付してその説明を省略する。図８では第５及び第７の誘電体層２ｅ、２ｇに図４の第４及び第６の誘電体層２ｄ、２ｆの第１〜第６のストリップライン導体層１３〜１８と同一のものが設けられている。また、図８の第４の誘電体層２ｄには図４の第５の誘電体２ｅと同一のものが設けられている。図８では図４の第８の誘電体層２ｈのストリップライン導体層１９、２０、２１に相当するものが省かれ、この代りに共振器間結合容量導体層３３ｃ、３３ｄが設けられている。従って、この図８においては、図４の共振器間結合容量導体層３３に対応するものとして第１、第２、第３及び第４の共振器間結合容量導体層３３ａ、３３ｂ、３３ｃ、３３ｄを有する。第１及び第２の共振器間結合容量導体層３３ａ、３３ｂは厚さ方向位置Ｈ2 の第６の誘電体層２ｆの表面に設けられている。平面的に見て左半分の導体層３３ａは第１、第３、第４及び第６のストリップライン導体層１３、１５、１６、１８に対向し、右半分の導体層３３ｂは第２、第３、第５及び第６のストリップライン導体層１４、１５、１７、１８に対向している。第３及び第４の共振器間結合容量導体層３３ｃ、３３ｄは厚み方向位置Ｈ3 の第８の誘電体層２ｈの表面に設けられている。平面的に見て左半分の第３の共振器間結合容量導体層３３ｃは第４及び第６のストリップライン導体層１６、１８に対向し、右半分に第４の共振器間結合容量導体層３３ｄは第５及び第６のストリップライン導体層１７、１８に対向している。なお、第１及び第２の共振器間結合容量導体層３３ａ、３３ｂを連続的に一体に形成すること、及び第３及び第４の共振器間結合容量導体層３３ｃ、３３ｄを連続的に一体に形成することができる。図８において、第１、第２、第３、第９及び第１０の誘電体層２ａ、２ｂ、２ｃ、２ｉ、２ｊ及びここに設けられた導体層は図４で同一符号で示すものと同一に構成されている。

図８の積層型誘電体フィルタの等価回路は図５の等価回路と実質的に同一である。図８において図４と相違する点は第１、第２及び第３のストリップライン共振器Ｌ1 、Ｌ2 、Ｌ3 の相互間のコンデンサＣ7 、Ｃ8 による結合が強められたことである。図９は図８の第１及び第４のストリップライン導体層１３、１６による第１のストリップライン共振器Ｌ1 と第３及び第６のストリップライン導体層１５、１８による第３のストリップライン共振器Ｌ3 との間の結合状態を詳しく示す。図９のコンデンサＣ7aは導体層３３ａの第１及び第４のストリップライン導体層１３、１６に対向する部分の容量に対応し、コンデンサＣ7bは導体層３３ａの第３及び第６のストリップライン導体層１５、１８に対向する部分の容量に対応し、コンデンサＣ7cは導体層３３ｃの第４のストリップライン導体層１６に対向する部分の容量に対応し、コンデンサＣ7dは導体層３３ｄの第６のストリップライン導体層１８に対向する部分の容量に対応し、インダクタンスＬ33a 、Ｌ33c は導体層３３ａ、３３ｃのインダクタンスに対応する。なお、第２及び第３のストリップライン共振器Ｌ2 、Ｌ3 の間も図９と同様に結合される。

図９においてインダクタンスＬ33a 、Ｌ33c は互いに並列に接続されているので、合成のインダクタンス値はインダクタンスＬ33a 、Ｌ33c の値の１／２になる。従って、に示す１個の共振器間結合容量導体層３３の場合に比べて図８のものはインダクタンス値が１／２になり、また容量が導体層３３ｃ、３３ｄの分だけ多くなる。共振器Ｌ1 、Ｌ3 の相互間は、図９のＣ7a、Ｃ7b、Ｃ7c、Ｃ7d、Ｌ33a 、Ｌ33c の回路とＭ結合のインダクタンスとの並列共振回路となり、これにより高周波のスプリアス共振が生じる。図４のフィルタでは、図１０で破線で示すように約４．８ＧＨｚにスプリアス共振のピークが生じたが、図８のフィルタではスプリアス共振のピークが約６ＧＨｚにシフトする。基本波の共振周波数ｆ0 は約１．５ＧＨｚであるから、図８のフィルタによればスプリアス共振周波数が基本波共振周波数と大幅に相違し、これによる妨害が少なくなる。

次に、図１１を参照して第３の実施例を説明する。但し、図１１において図４と実質的に同一の部分には同一の符号を付してその説明を省略する。図１１の積層型誘電体フィルタは第７の誘電体層２ｇの表面に第４及び第５の波長短縮用容量導体層３０ａ、３１ａを付加した他は図４と実質的に同一に構成されている。平面的に見て、第４及び第５の波長短縮用容量導体層３０ａ及び３１ａはストリップライン導体層１６、１９及び１７、２０に対向し、一端はグランド端子導体層６に接続されているので、第１及び第２の波長短縮用容量導体層３０、３１と同様に作用し、波長短縮効果を更に高めることができる。

本発明は上述の実施例に限定されるものでなく、例えば次の変形が可能なものである。
（１） 図２では波長短縮用容量導体層３０、３１、３２の幅をストリップライン導体層１３〜２１の幅よりも小くしてパターンずれによる容量のバラツキを防止しているが、逆に導体層３０、３１、３２の幅を導体層１９〜２１よりも広くすることもできる。
（２） ストリップライン導体層１５、１８、２１による第３のストリップライン共振器Ｌ3 を省いて２段のフィルタにすることもできる。
（３） 第１及び第２の主面７、８にグランド導体層を設けることができる。
（４） 図２において共振器間結合容量導体層３３を平面的に見て入出力容量導体層２８、２９に重ならないように配置し、相互干渉を防ぐことができる。

本発明の第１の実施例に係わる積層型誘電体フィルタを示す斜視図である。 図１の積層型誘電体フィルタの第４の誘電体層及びこの下部の導体層を示す平面図である。 図１の積層型誘電体フィルタの断面図である。 図１の積層型誘電体フィルタの分解斜視図である。 図１のフィルタの等価回路図である。 波長短縮効果を説明するための等価回路図である。 波長短縮用容量と共振周波数の関係を示す図である。 第２の実施例の積層型誘電体フィルタの分解斜視図である。 図８のフィルタにおける共振器の結合の詳細を示す等価回路図である。 図８のフィルタの周波数特性図である。 第３の実施例の積層型誘電体フィルタを示す分解斜視図である。

符号の説明

２ 誘電体
３、４ 入出力端子導体層
５、６ グランド端子導体層
１３〜２０ ストリップライン導体層
２８、２９ 入出力容量導体層
３０、３１、３２ 波長短縮用容量導体層

Claims (2)

1. 互いに対向する第１及び第２の主面と前記第１及び第２の主面間の側面とを有する誘電体と、
   前記誘電体の前記第１の主面と前記第２の主面との間の第１の厚み方向位置に配置された少なくとも第１及び第２のストリップライン導体層と、
   前記誘電体の前記第１の主面と前記第２の主面との間の第２の厚み方向位置に配置された少なくとも第３及び第４のストリップライン導体層と、
   前記第１の主面又は前記第１の主面と前記第１の厚み方向位置との間の第３の厚み方向位置に配置された第１のグランド導体層と、
   前記第２の主面又は前記第２の主面と前記第２の厚み方向位置との間の第４の厚み方向位置に配置された第２のグランド導体層と、
   前記誘電体の前記側面に設けられたグランド端子導体層と、
   前記誘電体の前記側面に設けられた第１及び第２の入出力端子導体層と、
   第１及び第３のストリップライン導体層を前記第１の入出力端子導体層に結合するための第１の入出力容量導体層と、
   第２及び第４第のストリップライン導体層を前記第２の入出力端子導体層に結合するための第２の入出力容量導体層と、
   前記第１の主面に対して垂直な方向から見て、前記第１、第２、第３及び第４のストリップライン導体層に誘電体層を介して対向する部分を有するように前記誘電体の中に配置された共振器間結合導体層と、を有し、
   前記第１、第２、第３及び第４のストリップライン導体層の一端は前記グランド端子導体層に接続され、
   前記第１及び第２のグランド導体層は前記グランド端子導体層に接続され、
   前記第１の主面に対して垂直な方向から見て、前記第１及び第３のストリップライン導体層は互いに重なるように配置され、且つ前記第２及び第４のストリップライン導体層は互いに重なるように配置され、
   前記第１及び第２のストリップライン導体層は前記第３及び第４のストリップライン導体層の幅よりも狭い幅に形成され、
   前記第１の主面に対して垂直な方向から見て、前記第１の入出力容量導体層は前記第１及び第３のストリップライン導体層に重なる部分を有するように形成され且つ前記第１の入出力端子導体層に接続され、且つ前記第２の入出力容量導体層は前記第２及び第４のストリップライン導体層に重なる部分を有するように形成され且つ前記第２の入出力端子導体層に接続され、
   前記共振器間結合導体層は前記第１及び第２の入出力容量導体層が配置されている誘電体層とは別の誘電体層に配置されていることを特徴とする積層型誘電体フィルタ。
2. 互いに対向する第１及び第２の主面と前記第１及び第２の主面間の側面とを有する誘電体と、
   前記誘電体の前記第１の主面と前記第２の主面との間の第１の厚み方向位置に配置された少なくとも第１及び第２のストリップライン導体層と、
   前記誘電体の前記第１の主面と前記第２の主面との間の第２の厚み方向位置に配置された少なくとも第３及び第４のストリップライン導体層と、
   前記第２の厚み方向位置と前記第２の主面との間の第３の厚み方向位置に配置された少なくとも第５及び第６のストリップライン導体層と、
   前記第１の主面又は前記第１の主面と前記第１の厚み方向位置との間の第４の厚み方向位置に配置された第１のグランド導体層と、
   前記第２の主面又は前記第２の主面と前記第３の厚み方向位置との間の第５の厚み方向位置に配置された第２のグランド導体層と、
   前記誘電体の前記側面に設けられたグランド端子導体層と、
   前記誘電体の前記側面に設けられ第１及び第２の入出力端子導体層と、
   第１、第３及び第５のストリップライン導体層を前記第１の入出力端子導体層に結合するための第１の入出力容量導体層と、
   第２、第４及び第６のストリップライン導体層を前記第２の入出力端子導体層に結合するための第２の入出力容量導体層と、
   前記第１の主面に対して垂直な方向から見て、前記第１、第２、第３、第４、第５及び第６のストリップライン導体層に誘電体層を介して対向する部分を有するように前記誘電体の中に配置された共振器間結合導体層と、を有し、
   前記第１、第２、第３、第４、第５及び第６のストリップライン導体層の一端は前記グランド端子導体層に接続され、
   前記第１及び第２のグランド導体層は前記グランド端子導体層に接続され、
   前記第１の主面に対して垂直な方向から見て、前記第１、第３及び第５のストリップライン導体層は互いに重なるように配置され且つ前記第２、第４及び第６のストリップライン導体層は互いに重なるように配置され、
   前記第１及び第５のストリップライン導体層は前記第３のストリップライン導体層の幅よりも狭い幅に形成され
   前記第２及び第６のストリップライン導体層は前記第４のストリップライン導体層の幅よりも狭い幅に形成され、
   前記第１の主面に対して垂直な方向から見て、前記第１の入出力容量導体層は前記第１、第３及び第５のストリップライン導体層に重なる部分を有するように形成され且つ前記第１の入出力端子導体層に接続され、且つ前記第２の入出力容量導体層は前記第２、第４及び第６のストリップライン導体層に重なる部分を有するように形成され且つ前記第２の入出力端子導体層に接続され、
   前記共振器間結合導体層は前記第１及び第２の入出力容量導体層が配置されている誘電体層とは別の誘電体層に配置されていることを特徴とする積層型誘電体フィルタ。

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