JPH11289205A - 積層型回路部品及びその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 積層体のカッティング位置の変化でストリッ
プライン共振器の共振周波数が変動する。 【解決手段】 誘電体基体１の中に、ストリップライン
導体層２及び波長短縮用導体層７の他に補正用導体層８
ａ、８ｂを設ける。補正用導体層８ａ、８ｂをグランド
端子導体層１２に接続する。補正用導体層８ａ、８ｂと
ストリップライン導体層２との間の容量によってカッテ
ィングに基づく周波数変動を補正する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は積層型ストリップラ
イン共振器、複数のストリップライン共振器を含む積層
フィルタ（誘電体フィルタ）等の高周波積層型回路部品
及びその製造方法に関する。

【０００２】

【従来の技術】誘電体にストリップライン導体層が埋設
された構成の高周波積層フィルタは、携帯電話等に使用
されている。この種の積層フィルタの小型化を図るため
に波長短縮用導体層を設けることが知られている。波長
短縮用導体層はストリップライン共振器に対して並列に
接続された容量として機能し、共振周波数の低下に寄与
する。

【０００３】

【発明が解決しようとする課題】ところで、積層フィル
タを製造する時には、複数の磁器生シートの積層体を切
断（カッティング）する。この際、磁器生シートには多
数の積層フィルタを得るための多数の導電性ペースト印
刷層を設ける。ストリップライン導体層、波長短縮用導
体層、入出力端子結合導体層等の導電性ペースト印刷層
は切断線を横切るように配置する。磁器生シートの切断
を所望の切断線に沿って正確に実行できるとは限らな
い。このため、ストリップライン導体層及び波長短縮用
導体層の長さにバラツキが生じる。ストリップライン導
体層は誘電体基体の一方の側面から他方の側面に向って
延び、波長短縮用導体層は他方の側面から一方の側面に
向って延びているので、ストリップライン導体層の長さ
が短くなると、波長短縮用導体層の長さは逆に長くな
る。従って、ストリップライン導体層の長さが短くなる
ことによって周波数が高くなり、波長短縮用導体層の長
さが長くなることによって周波数が低くなる。上記の周
波数の変動が互いに打ち消せばカッティングのバラツキ
による周波数変動は生じない。しかし、実際には、もし
ストリップライン導体層の長さが短くなるようにカッテ
ィングのバラツキが生じると、波長短縮用導体層が接続
されている誘電体基体の他方の側面のグランド端子導体
層とストリップライン導体層との間隔が長くなるため、
両者間の容量が減少し、周波数が高くなる。なお、スト
リップライン導体層の長さが長くなるようにカッティン
グのずれが生じた時には上記と逆になる。

【０００４】そこで、本発明の目的は、磁器生シートの
積層体のカッティング位置のバラツキが生じても周波数
変動が少ない積層型回路部品及びその製造方法を提供す
ることにある。

【０００５】

【課題を解決するための手段】上記課題を解決し、上記
目的を達成するための本発明は、互いに対向する第１及
び第２の主面と前記第１及び第２の主面間の第１、第
２、第３及び第４の側面とを有し、前記第１及び第２の
主面が平面形状四角形に形成され、前記第１及び第２の
側面が互いに対向し、前記第３及び第４の側面が互いに
対向している誘電体基体と、前記第３の側面から前記第
４の側面に向って延びるように前記誘電体基体に埋設さ
れ且つその一端は前記第３の側面に露出し且つその他端
は前記第４の側面から露出しないように形成された少な
くとも１つのストリップライン導体層と、前記第４の側
面から前記第３の側面に向って延びるように前記誘電体
基体に埋設され且つその一端は前記第４の側面に露出し
且つその他端は誘電体層を介して前記ストリップライン
導体層の先端領域に対向するように形成された波長短縮
用導体層と、前記ストリップライン導体層に対して前記
誘電体基体の一部から成る誘電体層を介して対向するよ
うに前記誘電体基体の内部又は前記第１又は第２の主面
に設けられた少なくとも１つのグランド導体層と、前記
第１の側面に設けられた入出力端子導体層と、前記入出
力端子導体層を前記ストリップライン導体層に容量結合
又はインピーダンス結合又は直接結合させるための結合
導体層と、前記第３の側面に設けられ且つ前記ストリッ
プライン導体層の一端に接続され且つ前記グランド導体
層に接続されている第１のグランド端子導体層と、前記
第４の側面に設けられ且つ前記波長短縮用導体層の一端
に接続されている第２のグランド端子導体層とを有して
いる積層型回路部品であって、周波数変動補正用導体層
が前記誘電体基体に埋設され、前記補正用導体層は前記
ストリップライン導体層との間に容量が得られるように
配置され、前記補正用導体層の一端は前記第４の側面に
露出して前記第２のグランド端子導体層に接続されてい
ることを特徴とする積層型回路部品に係わるものであ
る。なお、請求項２に示すように第２の側面にも入出力
端子導体層を設けることが望ましい。また、請求項３に
示すように複数のストリップライン導体層を設け、多段
の誘電体フィルタとすることができる。また、請求項４
及び６に示すように、請求項１の積層型回路部品を製造
するために、磁器生シートの切断予定線を横切るように
各種の導電性ペースト印刷層を設けることが望ましい。
また、請求項５及び７に示すように、補正用導体層を波
長短縮用導体層と別の層に設けることができる。

【０００６】

【発明の効果】各請求項の発明によれば、補正用導体層
が波長短縮用導体層と同様に第４の側面に露出して第２
のグランド端子導体層に接続される構成であるので、例
えば、ストリップライン導体層が短くなるような切断位
置のずれが生じたとすれば、補正用導体層の面積が増大
し、ストリップライン導体層と第４の側面のグランド端
子導体層との間の容量の減少分を補正用導体層とストリ
ップライン導体層との間の容量の増加分で補償すること
ができ、共振周波数及び通過帯域の変動を少なくするこ
とができる。また、請求項５及び７の発明によれば、補
正用導体層の配置の自由度が向上する。

【０００７】

【実施形態及び実施例】次に、図面を参照して本発明の
実施形態及び実施例を説明する。

【０００８】

【第１の実施例】図１〜図９に示す第１の実施例の積層
型回路部品としてのストリップライン共振器は、四角形
の平面形状を有する６面体に形成された磁器誘電体基体
１を有し、ここにはストリップライン導体層２、第１及
び第２の入出力結合容量導体層３、４、第１及び第２の
グランド導体層５、６、波長短縮用導体層７及び周波数
変動補正用導体層８ａ、８ｂが埋設されている。誘電体
基体１の外周面には、第１及び第２の入出力端子導体層
９、１０と第１及び第２のグランド端子導体層１１、１
２とが設けられている。なお、図１において導体層９〜
１２は厚みを省いて示され、これ等の導体層には他の領
域と区別するための点々が付されている。

【０００９】誘電体基体１は直方体に形成されており、
この外周面として互いに対向する第１及び第２の主面１
３、１４と、第１、第２、第３及び第４の側面１５、１
６、１７、１８とを有する。なお、第１及び第２の側面
１５、１６は互いに対向し、第３及び第４の側面１７、
１８も互いに対向している。誘電体基体１は磁器生シー
ト（グリーンシート）を積層して焼成したものであり、
焼成後は一体の焼結体となるが、図３及び図４では説明
の都合上、第１、第２、第３、第４及び第５の誘電体層
１ａ、１ｂ、１ｃ、１ｄ、１ｅに分けられている。

【００１０】誘電体基体１に埋設されているストリップ
ライン導体層２は第１の主面１３側から平面的に見て帯
状に延びるように第１の磁器生シートに基づく第４の誘
電体層１ｄの上に形成され、この一端は第３の側面１７
に露出し、第１のグランド端子導体層１１に接続され、
この他端は開放されている。入出力結合導体層としての
第１及び第２の入出力結合容量導体層３、４は図６に示
すように第３の誘電体層１ｃの上に配置され、これ等の
一端は第１及び第２の側面１５、１６に露出して第１及
び第２の入出力端子導体層９、１０に接続されている。
この共振器は左右対称に形成されているので、２つの端
子導体層９、１０のいずれか一方を入力端子、他方を出
力端子として使用することができる。しかし、一方を入
力端子導体層、他方を出力端子導体層と特定しても差し
支えない。

【００１１】第１及び第２のグランド導体層５、６は、
第２及び第５の誘電体層１ｂ、１ｅの上に形成され、誘
電体層を介してストリップライン導体層２に対向するよ
うに配置され、第１及び第２のグランド端子導体層１
１、１２に接続されている。

【００１２】波長短縮用導体層７は図６に示すように第
３の誘電体層１ｃの上に配置され、その一端部がストリ
ップライン導体層２に誘電体層１ｃを介して対向し、そ
の他端部が第４の側面１８に露出して第２のグランド端
子導体層１２に接続されている。

【００１３】本発明に従って設けられた周波数変動補正
用導体層８ａ、８ｂは、図６に示すように第３の誘電体
層１ｃにおける波長短縮用導体層７の両側に配置され、
一端が第４の側面１８に露出して第２のグランド導体層
１２に接続され、他端は第３の側面１７に向って延びて
いる。なお、この補正用導体層８ａ、８ｂはストリップ
ライン導体層２との間に容量が得られるように配置され
ている。また、第４の側面１８の位置の変化によって補
正用導体層８ａ、８ｂの面積の変化ができるだけ多く生
じるように補正用導体層８ａ、８ｂは三角形に形成され
ている。この補正用導体層８ａ、８ｂのパターンは三角
形に限定されるものでなく、正方形、長方形、円形、楕
円形等であってもよい。

【００１４】第１及び第２の端子導体層９、１０は主と
して第１及び第２の側面１５、１６に設けられ、第１及
び第２のグランド端子導体層１１、１２は主として第３
及び第４の側面１７、１８に設けられている。

【００１５】このストリップライン共振器を製作する時
には、図７のストリップライン導体層２を有する第４の
誘電体層１ｄを得るために図９に示す第１の磁器生シー
ト（グリーンシート）を用意し、この上に複数の共振器
を同時に形成するために、ストリップライン導体層２を
複数個得るように例えば銀ペーストから成る第１の導電
性ペースト印刷層２２を設ける。図９において点線は切
断予定線を示す。従って、第１の導電性ペースト印刷層
２２は切断予定線を横切るように配置され、この１つに
よって隣り合う２つの共振器のストリップライン導体層
を得る。

【００１６】また、図６の第１及び第２の入出力結合容
量導体層３、４と波長短縮用導体層７と補正用導体層８
ａ、８ｂとを有する第３の誘電体層１ｃを得るために図
１０に示す第２の磁器生シート２３を用意し、この上に
波長短縮用導体層７を得るための第２の導電性ペースト
印刷層２４と補正用導体層８ａ、８ｂを得るための第３
の導電性ペースト印刷層２５と、第１及び第２の入出力
結合容量導体層３、４を得るための第４及び第５の導電
性ペースト印刷層２６、２７を設ける。この第２の磁器
生シート２３も多数の共振器を同時に形成するものであ
り、図１０の点線は切断予定線を示す。従って、第２〜
第５の導電性ペースト印刷層２４、２５、２６、２７は
切断予定線を横切って隣り合う２つの共振器にまたがる
ように配置されている。

【００１７】図示は省略されているが、上記の第１及び
第２の磁器生シートの他に、図３及び図４に示す第１の
誘電体層１ａを得るための第３の磁器生シート、第２の
誘電体層１ｂを得るための第４の磁器生シート、第５の
誘電体層１ｅを得るための第５の磁器生シートも用意す
る。

【００１８】次に、第１〜第５の磁器生シートを切断予
定線が一致するように積層し、この積層体を図９及び図
１０の点線で示す切断予定線に沿って切断し、積層共振
器チップを得、しかる後、焼成する。これにより、図１
〜図４の誘電体基体１の外周面から端子導体層９、１
０、１１、１２を省いたものが完成する。しかる後、焼
結後の誘電体基体１の外周面上に、導電性ペーストの印
刷及び焼付けによって端子導体層９、１０、１１、１２
を形成する。なお、焼成前の生チップの外周面上に端子
導体層９、１０、１１、１２のための導電性ペーストを
印刷し、これを誘電体と共に焼成し、しかる後、金属メ
ッキ層を形成して端子導体層９〜１２を完成させること
もできる。

【００１９】図８は図１〜図４に示した共振器の等価回
路を示す。この等価回路の入出力結合コンデンサＣ1 、
Ｃ2 はストリップライン導体層２と第１及び第２の入出
力結合容量導体層３、４との間の容量に相当する。Ｌ1
はストリップライン導体層２に基づく共振器を示し、等
価的にコンデンサＣとインダクタンスＬの並列回路で示
されている。波長短縮用コンデンサＣg1は波長短縮用導
体層７とストリップライン導体層２との間の容量に相当
している。この波長短縮用コンデンサＣg1は共振器Ｌ1
のコンデンサＣに並列に接続されるので、共振周波数を
低くするように作用する。従って、ある共振周波数を得
る場合に、コンデンサＣg1を設けない場合に比べてスト
リップライン導体層２の長さを短くして小型化を図るこ
とができる。共振器Ｌ1 のコンデンサＣに並列に接続さ
れた周波数変動補正用コンデンサＣw1はストリップライ
ン導体層２と補正用導体層８ａ、８ｂとの間の容量に相
当する。第１及び第２の入出力端子Ｔ1 、Ｔ2 は第１及
び第２の入出力端子導体層９、１０に対応し、グランド
はグランド端子導体層１１、１２に対応している。な
お、第１及び第２の入出力端子Ｔ1 、Ｔ2 とグランドと
の間に寄生容量があるが図８では省略されている。

【００２０】この共振器を作製する時に、磁器生シート
の積層体の切断（カッティング）位置のずれが生じるこ
とがある。今、図６及び図７に示すように第３及び第４
の側面１７、１８の位置が下方にそれぞれＤ1 だけずれ
ると、ストリップライン導体層２の長さがＤ1 だけ目標
よりも短くなる。これは共振器の共振周波数を高くする
ように作用する。また、波長短縮用導体層７の長さがＤ
1 だけ長くなり、図８の等価回路のコンデンサＣg1の容
量が大きくなり、共振周波数を低くする作用が生じる。
従って、ストリップライン導体層２と波長短縮用導体層
７との長さの変化による周波数の変化を理論的には防ぐ
ことができる。しかし、ストリップライン導体層２から
第２のグランド導体層１２までの距離の増大によって両
者間の容量が低下する。従って、もし、本実施例の補正
用導体層８ａ、８ｂが無ければ、切断位置の変化によっ
て共振周波数の変動が生じる。これに対し、本実施例の
補正用導体層８ａ、８ｂを有すると、第４の側面１８が
下方にＤ1 だけずれると、補正用導体層８ａ、８ｂの面
積が増大し、第２のグランド端子導体層１２に接続され
ている補正用導体層８ａ、８ｂとストリップライン導体
層２との間の容量即ち図８の等価回路のコンデンサＣw1
の容量が増加し、共振周波数を低下させる作用が生じ
る。この結果、切断位置の変動に基づく共振器の共振周
波数及び通過帯域の自動的補正効果が生じる。第３及び
第４の側面１７、１８が図６及び図７で上方にずれた場
合には、上記と逆の作用効果が生じ、共振周波数の補正
効果が同様に生じる。

【００２１】

【第２の実施例】次に、図１１を参照して第２の実施例
の共振器を説明する。但し、図１１及び後述する図１２
〜図２５において図１〜図１０と実質的に同一の部分に
は同一の符号を付してその説明を省略する。図１１に示
す第２の実施例の共振器は第１の実施例の共振器に第２
の波長短縮用導体層７′を追加したものであり、これ以
外は第１の実施例と同一に構成されている。なお、第２
のグランド導体層６は第６の誘電体層１ｆの上に配置さ
れている。第２の波長短縮用導体層７′はストリップラ
イン導体層２の下側になるように第５の誘電体層１ｅに
配置され、第１の波長短縮用導体層７と同一の平面パタ
ーンを有し、第２のグランド端子導体層１２に接続され
ている。従って、図１１によれば波長短縮効果を第１の
実施例よりも強めることができる。なお、図１１の共振
器にも第１の実施例で示した補正用導体層８ａ、８ｂと
同一のものが設けられており、第１の実施例と同一の作
用効果を有する。なお、平面的に見て第２の波長短縮用
導体層７ａの両側にも図６に示した補正用導体層８ａ、
８ｂと同一のものを設けることもできる。

【００２２】

【第３の実施例】図１２及び図１３に示す第３の実施例
の共振器は第１の実施例の補正用導体層８ａ、８ｂの代
りに第５の誘電体層１ｅの上に補正用導体層８を設け、
第２のグランド導体層６を第６の誘電体層１ｆの上に配
置したものであり、この他は第１の実施例と同一に構成
されている。補正用導体層８はストリップライン導体層
２の下側に配置され、この一端は第２のグランド端子導
体層１２に接続されている。第３の実施例の補正用導体
層８は図１３から明らかなように波長短縮用導体層７に
制限されないで誘電体層１ｅの中央に位置しているの
で、ストリップライン導体層２との間の容量の設定の自
由度が大きくなる。なお、第３の実施例の補正用導体層
８の周波数補正の作用効果は第１の実施例と同一であ
る。

【００２３】

【第４の実施例】次に、図１４〜図１９を参照して第４
の実施例の積層フィルタを説明する。第４の実施例の積
層フィルタは、第１の実施例に示したストリップライン
共振器のストリップライン導体層２と同一の構成の２つ
のストリップライン導体層２、２ａを設け、相互に結合
させたものに相当する。即ち、図１４〜図１９の積層フ
ィルタは、図１〜図８の共振器に第２のストリップライ
ン導体層２ａと、共振器容量結合導体層３０と、第２の
波長短縮用導体層７ａと、第２の補正用導体層８ｃ、８
ｄとを付加した他は図１〜図８と実質的に同一に構成さ
れている。

【００２４】図１９の等価回路の第２のストリップライ
ン共振器Ｌ2 を構成するための第２のストリップライン
導体層２ａは、第１のストリップライン共振器Ｌ1 を構
成するための第１のストリップライン導体層２と同一パ
ターンに形成され、一端が第３の側面１７に露出して第
２のグランド導体層１１に接続されている。第１及び第
２のストリップライン導体層２、２ａは図１７に示す第
４の誘電体層１ｄ上に平面的に見て互いに並置され、図
１６に示すように第１及び第２のグランド導体層５、６
間に配置されている。図１５及び図１６から明らかなよ
うに、第１の入出力結合容量導体層３は誘電体層を介し
て第１のストリップライン導体層２に対向し、ここに容
量結合され、また第２の入出力結合容量導体層４は第２
のストリップライン導体層２ａに誘電体層を介して対向
し、ここに容量結合されている。共振器容量結合導体層
３０は第１及び第２のストリップライン導体層２、２ａ
の両方に誘電体層を介して対向するように配置されてい
る。第２の波長短縮用導体層７ａは第２のストリップラ
イン導体層２ａの開放端側部分に対向し、第２のグラン
ド端子導体層１２に接続されている。第２の波長短縮用
導体層７ａ及び第２の補正用導体層８ｃ、８ｄは、第１
の波長短縮用導体層７及び第１の補正用導体層８ａ、８
ｂと同一の作用効果を有するように同一パターンに形成
されて、これ等の一端は第４の側面１８に露出して第２
のグランド端子導体層１２に接続されている。

【００２５】なお、図１７に示す第４の誘電体層１ｄ上
の第１及び第２のストリップライン導体層２、２ａは第
１の磁器生シートに導電性ペースト印刷層を図９の印刷
層２２と同様な方法で形成して得たものである。また、
図１８に示す第３の誘電体層１ｃ上の第１及び第２の入
出力結合容量導体層３、４と第１及び第２の波長短縮用
導体層７、７ａと第１及び第２の補正用導体層８ａ〜８
ｄは第２の磁器生シートに導電性ペースト印刷層を図１
０と同様な方法で形成して得たものである。

【００２６】図１９は図１４〜図１８の積層フィルタの
等価回路を示す。この等価回路は、図８の等価回路に第
２のストリップライン共振器Ｌ2 と第２の波長短縮用コ
ンデンサＣg2と、第２の補正用コンデンサＣw2と、共振
器結合コンデンサＣk1、Ｃk2を追加したものに相当す
る。第１及び第２のストリップライン共振器Ｌ1 、Ｌ2
はＭで示すように誘導結合されていると共に、コンデン
サＣk1、Ｃk2で容量結合されている。容量結合コンデン
サＣk1、Ｃk2は容量結合導体層３０と第１及び第２のス
トリップライン導体層２、２ａとの間の容量に相当す
る。第２の補正用コンデンサＣw2は第２のストリップラ
イン導体層２ａと補正用導体層８ｃ、８ｄとの間の容量
に相当する。

【００２７】第４の実施例の積層フィルタにおいても、
第１の実施例と同一の効果を得ることができる。

【００２８】

【第５の実施例】図２０〜図２３に示す第５の実施例の
積層フィルタは３段に構成した他は第４の実施例の積層
フィルタと同一に構成されている。即ち、図２０〜図２
３に示す積層フィルタは、図１７〜図１９に示す第４の
実施例の２段の積層フィルタに第３のストリップライン
導体層２ｂと、第３の波長短縮用導体層７ｂと第３の補
正用導体層８ｅ、８ｆとを追加した他は、第４の実施例
と実質的に同一に構成したものである。なお、共振器容
量結合導体層３０は第２及び第３のストリップライン導
体層２ａ、２ｃも相互に容量結合するように形成されて
いる。また、第３のストリップライン導体層２ｂに対応
して設けられた第３の波長短縮用導体層７ｂ及び第３の
補正用導体層８ｅ、８ｆは第１及び第２の波長短縮用導
体層７、７ａ及び第１及び第２の補正用導体層８ａ〜８
ｄと同様に形成されている。また、第２の入出力結合容
量導体層４は第３のストリップライン導体層２ｂに対向
している。

【００２９】図２３は図２０〜図２２に示した第５の実
施例の積層フィルタの等価回路図であり、図１９の回路
に第３の共振器Ｌ3 と、共振器容量結合コンデンサＣk
3、Ｃk4と、第３の波長短縮用コンデンサＣg3と、第３
の補正用コンデンサＣw3を付加したものに相当する。第
３の共振器Ｌ3 は第３のストリップライン導体層２ｂに
基づくものであり、共振器容量結合コンデンサＣk3、Ｃ
k4は共振器容量結合導体層３０と第２及び第３のストリ
ップライン導体層２ａ、２ｂとの間の容量に相当し、第
３の波長短縮用コンデンサＣg3は第３の波長短縮用導体
層７ｂと第３のストリップライン導体層２ｂとの間の容
量に相当し、第３の補正用コンデンサＣw3は第３のスト
リップライン導体層２ｂと第３の補正用導体層８ｅ、８
ｆとの間の容量に相当する。この第５の実施例の３段の
積層フィルタも第４の実施例と同一の効果を有する。

【００３０】

【第６の実施例】第６の実施例の積層フィルタは図２４
に示すように第１及び第２のストリップライン導体層
２、２ａに対してタップとしての第１及び第２の入出力
結合導体層３ａ、３ｂの一端を接続し、これ等の他端を
第１及び第２の入出力端子導体層９、１０に接続したも
のである。即ち、第６の実施例の積層フィルタは、第４
の実施例の図１８に示す第１及び第２の入出力結合容量
導体層３、４の代りに第１及び第２の入出力結合導体層
３ａ、４ａを設け、この他は第４の実施例と同一に構成
したものである。従って、第６の実施例の積層フィルタ
の等価回路は図２５に示す通りであり、図１９からコン
デンサＣ1 、Ｃ2 を省略したものに相当する。なお、第
１及び第２の入出力結合導体層３ａ、４ａを等価的にイ
ンダクタンス又はインピーダンスと考えることもでき
る。この第６の実施例でも第４の実施例と同一の効果を
得ることができる。

【００３１】

【変形例】本発明は上述の実施例に限定されるものでな
く、例えば次の変形が可能なものである。 （１） 第４、第５及び第６の実施例において、共振器
容量結合導体層３０を省くことができる。 （２） ストリップライン導体層を４個以上にすること
即ち４段以上のフィルタにすることができる。 （３） 入出力結合容量導体層３、４を波長短縮用導体
層７、７ａ、７ｂ及び補正用導体層８ａ〜８ｄと別の誘
電体層に配置することができる。 （４） 第１及び第２のグランド端子導体層１１、１２
を第１及び第２の主面１３、１４のいずれか一方又は両
方で相互に接続することができる。 （５） 第１及び第２のグランド導体層５、６のいずれ
か一方又は両方を第１及び第２の主面１３、１４に設け
ることができる。

【図面の簡単な説明】

【図１】本発明の第１の実施例のストリップライン共振
器を示す斜視図である。

【図２】図１のストリップライン共振器をこの内部の導
体パターンを伴って示す平面図である。

【図３】図２のＡ−Ａ線断面図である。

【図４】図２のＢ−Ｂ線断面図である。

【図５】図３の第２の誘電体層とこの上の導体層とを示
す平面図である。

【図６】図３の第３の誘電体層とこの上の導体層とを示
す平面図である。

【図７】図３の第４の誘電体層とこの上の導体層とを示
す平面図である。

【図８】図１のストリップライン共振器の等価回路図で
ある。

【図９】図１の共振器を製作するための第１の磁器生シ
ートと導電性ペースト印刷層を示す平面図である。

【図１０】図１の共振器のための第２の磁器生シートと
導電性ペースト印刷層を示す平面図である。

【図１１】本発明の第２の実施例の共振器を図３と同一
の切断面で示す断面図である。

【図１２】第３の実施例の共振器を図３と同一の切断面
で示す断面図である。

【図１３】図１２の第５の誘電体層と補正用導体層を示
す平面図である。

【図１４】第４の実施例の積層フィルタを示す斜視図で
ある。

【図１５】図１４の積層フィルタの平面図である。

【図１６】図１５のＣ−Ｃ線断面図である。

【図１７】図１５の第４の誘電体層とこの上及び囲りの
導体層を示す断面図である。

【図１８】図１５の第３の誘電体及びこの上及び囲りの
導体層を示す断面図である。

【図１９】図１４の積層フィルタの等価回路図である。

【図２０】第５の実施例の３段の積層フィルタを図１７
と同様な切断面で示す断面図である。

【図２１】第５の実施例の３段の積層フィルタを図１８
と同様な切断面で示す断面図である。

【図２２】第５の実施例の積層フィルタを図２０のＤ−
Ｄ線に相当する部分で示す断面図である。

【図２３】第５の実施例の積層フィルタの等価回路図で
ある。

【図２４】第６の実施例の積層フィルタを図１７と同様
な切断面で示す断面図である。

【図２５】図２４の積層フィルタの等価回路図である。

【符号の説明】

１ 誘電体基体 ２ ストリップライン導体層 ７ 波長短縮用導体層 ８ａ、８ｂ 周波数変動補正用導体層

Claims (7)

【特許請求の範囲】
1. 【請求項１】 互いに対向する第１及び第２の主面と前
   記第１及び第２の主面間の第１、第２、第３及び第４の
   側面とを有し、前記第１及び第２の主面が平面形状四角
   形に形成され、前記第１及び第２の側面が互いに対向
   し、前記第３及び第４の側面が互いに対向している誘電
   体基体と、 前記第３の側面から前記第４の側面に向って延びるよう
   に前記誘電体基体に埋設され且つその一端は前記第３の
   側面に露出し且つその他端は前記第４の側面から露出し
   ないように形成された少なくとも１つのストリップライ
   ン導体層と、 前記第４の側面から前記第３の側面に向って延びるよう
   に前記誘電体基体に埋設され且つその一端は前記第４の
   側面に露出し且つその他端は誘電体層を介して前記スト
   リップライン導体層の先端領域に対向するように形成さ
   れた波長短縮用導体層と、 前記ストリップライン導体層に対して前記誘電体基体の
   一部から成る誘電体層を介して対向するように前記誘電
   体基体の内部又は前記第１又は第２の主面に設けられた
   少なくとも１つのグランド導体層と、 前記第１の側面に設けられた入出力端子導体層と、 前記入出力端子導体層を前記ストリップライン導体層に
   容量結合又はインピーダンス結合又は直接結合させるた
   めの結合導体層と、 前記第３の側面に設けられ且つ前記ストリップライン導
   体層の一端に接続され且つ前記グランド導体層に接続さ
   れている第１のグランド端子導体層と、 前記第４の側面に設けられ且つ前記波長短縮用導体層の
   一端に接続されている第２のグランド端子導体層とを有
   している積層型回路部品であって、 周波数変動補正用導体層が前記誘電体基体に埋設され、 前記補正用導体層は前記ストリップライン導体層との間
   に容量が得られるように配置され、 前記補正用導体層の一端は前記第４の側面に露出して前
   記第２のグランド端子導体層に接続されていることを特
   徴とする積層型回路部品。
2. 【請求項２】 更に、前記第２の側面に別の入出力端子
   導体層が設けられ、且つ前記別の入出力端子導体層を前
   記ストリップライン導体層に容量結合又はインピーダン
   ス結合又は直接結合させるための別の結合用導体層が設
   けられていることを特徴とする請求項１記載の積層型回
   路部品。
3. 【請求項３】 互いに対向する第１及び第２の主面と前
   記第１及び第２の主面間の第１、第２、第３及び第４の
   側面とを有し、前記第１及び第２の主面が平面形状四角
   形に形成され、前記第１及び第２の側面が互いに対向
   し、前記第３及び第４の側面が互いに対向している誘電
   体基体と、 前記第３の側面から前記第４の側面に向って延びるよう
   に前記誘電体基体に埋設され且つその一端は前記第３の
   側面に露出し且つその他端は前記第４の側面から露出し
   ないように形成され且つ平面的に見て互いに並置されて
   いる複数のストリップライン導体層と、 前記第４の側面から前記第３の側面に向って延びるよう
   に前記誘電体基体に埋設され且つその一端は前記第４の
   側面に露出し且つその他端は誘電体層を介して前記複数
   のストリップライン導体層の先端領域に対向するように
   形成された複数の波長短縮用導体層と、 前記複数のストリップライン導体層に対して前記誘電体
   基体の一部から成る誘電体層を介して対向するように前
   記誘電体基体の内部又は前記第１又は第２の主面に設け
   られた少なくとも１つのグランド導体層と、 前記第１の側面に設けられた第１の入出力端子導体層
   と、 前記第２の側面に設けられた第２の入出力端子導体層
   と、 前記第１の入出力端子導体層を互いに並置された前記複
   数のストリップライン導体層の内の一方の端側に配置さ
   れたストリップライン導体層に容量結合又はインピーダ
   ンス結合又は直接結合させるための第１の結合導体層
   と、 前記第２の入出力端子導体層を互いに並置された前記複
   数のストリップライン導体層の内の他方の端に配置され
   たストリップライン導体層に容量結合又はインピーダン
   ス結合又は直接結合させるための第２の結合導体層と、 前記第３の側面に設けられ且つ前記複数のストリップラ
   イン導体層の一端にそれぞれ接続され且つ前記グランド
   導体層に接続されている第１のグランド端子導体層と、 前記第４の側面に設けられ且つ前記複数の波長短縮用導
   体層の一端にそれぞれ接続されている第２のグランド端
   子導体層とを有している積層型回路部品であって、 前記複数の周波数変動補正用導体層が前記誘電体基体に
   埋設され、 前記複数の補正用導体層は前記複数のストリップライン
   導体層との間に容量が得られるように配置され、 前記複数の補正用導体層の一端は前記第４の側面に露出
   して前記第２のグランド端子導体層に接続されているこ
   とを特徴とする積層型回路部品。
4. 【請求項４】 互いに対向する第１及び第２の主面と前
   記第１及び第２の主面間の第１、第２、第３及び第４の
   側面とを有し、前記第１及び第２の主面が平面形状四角
   形に形成され、前記第１及び第２の側面が互いに対向
   し、前記第３及び第４の側面が互いに対向している誘電
   体基体と、 前記第３の側面から前記第４の側面に向って延びるよう
   に前記誘電体基体に埋設され且つその一端は前記第３の
   側面に露出し且つその他端は前記第４の側面から露出し
   ないように形成された少なくとも１つのストリップライ
   ン導体層と、 前記第４の側面から前記第３の側面に向って延びるよう
   に前記誘電体基体に埋設され且つその一端は前記第４の
   側面に露出し且つその他端は誘電体層を介して前記スト
   リップライン導体層の先端領域に対向するように形成さ
   れた波長短縮用導体層と、 前記ストリップライン導体層に対して前記誘電体基体の
   一部から成る誘電体層を介して対向するように前記誘電
   体基体の内部又は前記第１又は第２の主面に設けられた
   少なくとも１つのグランド導体層と、 前記第１の側面に設けられた入出力端子導体層と、 前記入出力端子導体層を前記ストリップライン導体層に
   容量結合又はインピーダンス結合又は直接結合させるた
   めの結合導体層と、 前記第３の側面に設けられ且つ前記ストリップライン導
   体層の一端に接続され且つ前記グランド導体層に接続さ
   れている第１のグランド端子導体層と、 前記第４の側面に設けられ且つ前記波長短縮用導体層の
   一端に接続されている第２のグランド端子導体層と 前記誘電体基体に埋設され、且つ前記ストリップライン
   導体層との間に容量が得られるように配置され、且つそ
   の一端が前記第４の側面に露出して前記第２のグランド
   端子導体層に接続されている周波数変動補正用導体層と
   を有する積層型回路部品の製造方法であって、 １つの前記積層型回路部品を得るために必要な面積より
   も大きな面積を有する少なくとも第１、第２及び第３の
   磁器生シートを用意する工程と、 前記第１の磁器生シートに前記ストリップライン導体層
   を得るための第１の導電性ペースト印刷層を前記第１の
   磁器生シートの切断予定線を横切るように形成する工程
   と、 前記第２の磁器生シートに前記波長短縮用導体層を得る
   ための第２の導電性ペースト印刷層を前記第２の磁器生
   シートの切断予定線を横切るように形成すると共に、前
   記補正用導体層を得るための第３の導電性ペースト印刷
   層を前記第２の磁器生シートの切断予定線を横切るよう
   に形成する工程と、 しかる後、少なくとも前記第１、第２及び第３の磁器生
   シートを切断予定線の位置を合せて積層し、切断予定線
   に沿って切断する工程とを備えていることを特徴とする
   積層型回路部品の製造方法。
5. 【請求項５】 前記補正用導体層を得るための第３の導
   電性ペースト印刷層を前記第２の磁器生シートには設け
   ないで別の磁器生シートに設けることを特徴とする請求
   項４記載の積層型回路部品の製造方法。
6. 【請求項６】 互いに対向する第１及び第２の主面と前
   記第１及び第２の主面間の第１、第２、第３及び第４の
   側面とを有し、前記第１及び第２の主面が平面形状四角
   形に形成され、前記第１及び第２の側面が互いに対向
   し、前記第３及び第４の側面が互いに対向している誘電
   体基体と、 前記第３の側面から前記第４の側面に向って延びるよう
   に前記誘電体基体に埋設され且つその一端は前記第３の
   側面に露出し且つその他端は前記第４の側面から露出し
   ないように形成され且つ平面的に見て互いに並置されて
   いる複数のストリップライン導体層と、 前記第４の側面から前記第３の側面に向って延びるよう
   に前記誘電体基体に埋設され且つその一端は前記第４の
   側面に露出し且つその他端は誘電体層を介して前記複数
   のストリップライン導体層の先端領域に対向するように
   形成された複数の波長短縮用導体層と、 前記複数のストリップライン導体層に対して前記誘電体
   基体の一部から成る誘電体層を介して対向するように前
   記誘電体基体の内部又は前記第１又は第２の主面に設け
   られた少なくとも１つのグランド導体層と、 前記第１の側面に設けられた第１の入出力端子導体層
   と、 前記第２の側面に設けられた第２の入出力端子導体層
   と、 前記第１の入出力端子導体層を互いに並置された前記複
   数のストリップライン導体層の一方の端側に配置された
   ストリップライン導体層に容量結合又はインピーダンス
   結合又は直接結合させるための第１の結合導体層と、 前記第２の入出力端子導体層を互いに並置された前記複
   数のストリップライン導体層の内の他方の端に配置され
   たストリップライン導体層に容量結合又はインピーダン
   ス結合又は直接結合させるための第２の結合導体層と、 前記第３の側面に設けられ且つ前記複数のストリップラ
   イン導体層の一端にそれぞれ接続され且つ前記グランド
   導体層に接続されている第１のグランド端子導体層と、 前記第４の側面に設けられ且つ前記複数の波長短縮用導
   体層の一端にそれぞれ接続されている第２のグランド端
   子導体層と、 前記誘電体基体に埋設され、且つ前記複数のストリップ
   ライン導体層との間に容量が得られるように配置され、
   且つその一端が前記第４の側面に露出して前記第２のグ
   ランド端子導体層に接続されている周波数変動補正用導
   体層とを有する積層型回路部品の製造方法であって、 １つの前記積層型回路部品を得るために必要な面積より
   も大きな面積を有する少なくとも第１、第２及び第３の
   磁器生シートを用意する工程と、 前記第１の磁器生シートに前記ストリップライン導体層
   を得るための第１の導電性ペースト印刷層を前記第１の
   磁器生シートの切断予定線を横切るように形成する工程
   と、 前記第２の磁器生シートに前記波長短縮用導体層を得る
   ための第２の導電性ペースト印刷層を前記第２の磁器生
   シートの切断予定線を横切るように形成すると共に、前
   記補正用導体層を得るための第３の導電性ペースト印刷
   層を前記第２の磁器生シートの切断予定線を横切るよう
   に形成する工程と、 しかる後、少なくとも前記第１、第２及び第３の磁器生
   シートを切断予定線の位置を合せて積層し、切断予定線
   に沿って切断する工程とを備えていることを特徴とする
   積層型回路部品の製造方法。
7. 【請求項７】 前記補正用導体層を得るための第３の
   導電性ペースト印刷層を前記第２の磁器生シートには設
   けないで別の磁器生シートに設けることを特徴とする請
   求項６記載の積層型回路部品の製造方法。